JPH10163350A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10163350A JPH10163350A JP8320351A JP32035196A JPH10163350A JP H10163350 A JPH10163350 A JP H10163350A JP 8320351 A JP8320351 A JP 8320351A JP 32035196 A JP32035196 A JP 32035196A JP H10163350 A JPH10163350 A JP H10163350A
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Abstract
(57)【要約】
【課題】 フローティングゲートの不純物濃度に差を持
たせることにより部分的にゲート酸化膜の膜厚を厚くし
て、リバーストンネル現象を防止し消去回数の増加を図
る。 【解決手段】 基板２１上に、下層のポリシリコン層２
３ａと上層のポリシリコン層２３ｂを堆積する。上層の
ポリシリコン層２３ｂはノンドープまたは下層のポリシ
リコン層２３ａよりは低不純物濃度とする。上層のポリ
シリコン層２３ｂ上にＬＯＣＯＳ酸化膜２５を形成し、
エッチングしてフローティングゲート２６を形成する。
酸化して厚いゲート酸化膜２７ａと薄いゲート酸化膜２
７ｂを形成しその上にコントロルゲート２６を形成す
る。上層のポリシリコン層２３ｂは酸化レートが遅いの
で、先鋭部２８に所望膜厚のゲート酸化膜２７ｂを形成
したときに、根元部３０には厚いゲート酸化膜２７ａを
形成できる。
たせることにより部分的にゲート酸化膜の膜厚を厚くし
て、リバーストンネル現象を防止し消去回数の増加を図
る。 【解決手段】 基板２１上に、下層のポリシリコン層２
３ａと上層のポリシリコン層２３ｂを堆積する。上層の
ポリシリコン層２３ｂはノンドープまたは下層のポリシ
リコン層２３ａよりは低不純物濃度とする。上層のポリ
シリコン層２３ｂ上にＬＯＣＯＳ酸化膜２５を形成し、
エッチングしてフローティングゲート２６を形成する。
酸化して厚いゲート酸化膜２７ａと薄いゲート酸化膜２
７ｂを形成しその上にコントロルゲート２６を形成す
る。上層のポリシリコン層２３ｂは酸化レートが遅いの
で、先鋭部２８に所望膜厚のゲート酸化膜２７ｂを形成
したときに、根元部３０には厚いゲート酸化膜２７ａを
形成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、スプリットゲート
型のフラッシュメモリ装置のリバーストンネリング現象
の防止に関する。
型のフラッシュメモリ装置のリバーストンネリング現象
の防止に関する。
【０００２】
【従来の技術】例えば特開平０８ー１３０２６１号公報
に記載されているような、スプリットゲート型のフラッ
シュメモリ装置の製造方法を図５乃至図７を参照して説
明する。先ず図５（Ａ）を参照して、半導体基板１の表
面にゲート酸化膜２とシリコン層３を順次形成し、図５
（Ｂ）に示すようにポリシリコン層３上にシリコン窒化
膜４を形成、その上にホトレジスト膜５を形成してホト
レジスト膜５よりシリコン窒化膜４をパターニングし、
該開口部からリンをイオン注入することによりポリシリ
コン層３に導電型を与える。
に記載されているような、スプリットゲート型のフラッ
シュメモリ装置の製造方法を図５乃至図７を参照して説
明する。先ず図５（Ａ）を参照して、半導体基板１の表
面にゲート酸化膜２とシリコン層３を順次形成し、図５
（Ｂ）に示すようにポリシリコン層３上にシリコン窒化
膜４を形成、その上にホトレジスト膜５を形成してホト
レジスト膜５よりシリコン窒化膜４をパターニングし、
該開口部からリンをイオン注入することによりポリシリ
コン層３に導電型を与える。
【０００３】次いで図６（Ａ）に示すようにポリシリコ
ン層３表面を選択酸化して選択酸化膜６を形成する。こ
の時リンはポリシリコン層３表面部分で濃度が高くなる
ように偏析する傾向がある。そして、図６（Ｂ）に示す
ようにシリコン窒化膜４を除去した後選択酸化膜６をマ
スクにして下のポリシリコン層３をエッチングすること
によりフローティングゲート７を形成し、次いで沸酸系
エッチャントで酸化膜をフローティングゲート７の下部
にのみ残存させるようにエッチングする。
ン層３表面を選択酸化して選択酸化膜６を形成する。こ
の時リンはポリシリコン層３表面部分で濃度が高くなる
ように偏析する傾向がある。そして、図６（Ｂ）に示す
ようにシリコン窒化膜４を除去した後選択酸化膜６をマ
スクにして下のポリシリコン層３をエッチングすること
によりフローティングゲート７を形成し、次いで沸酸系
エッチャントで酸化膜をフローティングゲート７の下部
にのみ残存させるようにエッチングする。
【０００４】次いで図７（Ａ）に示すように半導体基板
１表面を熱酸化して２００Å程度の酸化膜を形成する。
この時ポリシリコン層３の側壁も酸化され約３００Å程
度のゲート酸化膜８が形成される。更にその上に常圧Ｃ
ＶＤ法にてＴＥＯＳ（Tetraethyl orthosilicate）膜
を被覆して第２のゲート絶縁膜８を形成し、図７（Ｂ）
に示すように第２のゲート絶縁膜８の上にポリシリコン
層を堆積しフローティングゲート７の上部から側部にか
けて残存するようにエッチングすることでコントロール
ゲート９を形成し、こうして形成されたフローティング
ゲート７とコントロールゲート９をマスクにして、不純
物を半導体基板１表面にイオン注入してソース・ドレイ
ン領域１０、１１を形成する。これによりスプリットゲ
ート型のフラッシュメモリ装置が形成される。
１表面を熱酸化して２００Å程度の酸化膜を形成する。
この時ポリシリコン層３の側壁も酸化され約３００Å程
度のゲート酸化膜８が形成される。更にその上に常圧Ｃ
ＶＤ法にてＴＥＯＳ（Tetraethyl orthosilicate）膜
を被覆して第２のゲート絶縁膜８を形成し、図７（Ｂ）
に示すように第２のゲート絶縁膜８の上にポリシリコン
層を堆積しフローティングゲート７の上部から側部にか
けて残存するようにエッチングすることでコントロール
ゲート９を形成し、こうして形成されたフローティング
ゲート７とコントロールゲート９をマスクにして、不純
物を半導体基板１表面にイオン注入してソース・ドレイ
ン領域１０、１１を形成する。これによりスプリットゲ
ート型のフラッシュメモリ装置が形成される。
【０００５】斯かるメモリセル装置においては、書き込
み対象のメモリセルのトランジスタをＯＮさせて、ホッ
トエレクトロン現象により電子をフローティングゲート
７に注入することにより情報の書き込みを行い、消去時
にはトンネル現象を利用してフローティングゲート７の
先鋭部１２からコントロールゲート９に電子を抜くこと
で情報の消去を行う。
み対象のメモリセルのトランジスタをＯＮさせて、ホッ
トエレクトロン現象により電子をフローティングゲート
７に注入することにより情報の書き込みを行い、消去時
にはトンネル現象を利用してフローティングゲート７の
先鋭部１２からコントロールゲート９に電子を抜くこと
で情報の消去を行う。
【０００６】
【発明が解決しようとする課題】しかしながら、第２の
ゲート酸化膜８の膜厚は、消去時にトンネル電流を流す
という制約から厚く加工できないと言う制約がある一方
で、下記の理由により膜厚を厚くしたい要求があるとい
う欠点があった。即ち、フローティングデート７を囲む
ゲート酸化膜８は、図６（Ｂ）の工程でゲート酸化膜２
がオーバーエッチングされること、及びポリシリコン下
端も酸化されて角が取れた、いわゆるゲートバーズビー
クが発生することから、フローティングゲート７の根元
部分１４でくびれた形状になることが観測されている。
コントロールゲート９はゲート酸化膜８の形状に沿った
形状に被覆するので、根元部分１４のコントロルゲート
９は先鋭な形状になり、故に根元部分１４では先鋭部１
２と同様にトンネル電流によって電子が流れやすくなっ
ている。そのため、メモリセルへの書き込み時に、コン
トロールゲート８の電位（ＶＣＧ）が０Ｖ、ソース領域
１０の電位（Ｖｓ）が１２Ｖ、ソース電位Ｖｓで励起さ
れるフローティングゲート７の電位（ＶＦＧ）が１０Ｖ
となる非選択状態のセルにおいて、コントロールゲート
９とフローティングゲート７との電位差が大きくなるの
で、根元部分１４から電子がフローティングゲート７に
誤って注入されるリバーストンネリング現象が問題とな
る。リバーストンネリング現象を防止するためにはゲー
ト酸化膜８の膜厚は厚い方が望ましい。
ゲート酸化膜８の膜厚は、消去時にトンネル電流を流す
という制約から厚く加工できないと言う制約がある一方
で、下記の理由により膜厚を厚くしたい要求があるとい
う欠点があった。即ち、フローティングデート７を囲む
ゲート酸化膜８は、図６（Ｂ）の工程でゲート酸化膜２
がオーバーエッチングされること、及びポリシリコン下
端も酸化されて角が取れた、いわゆるゲートバーズビー
クが発生することから、フローティングゲート７の根元
部分１４でくびれた形状になることが観測されている。
コントロールゲート９はゲート酸化膜８の形状に沿った
形状に被覆するので、根元部分１４のコントロルゲート
９は先鋭な形状になり、故に根元部分１４では先鋭部１
２と同様にトンネル電流によって電子が流れやすくなっ
ている。そのため、メモリセルへの書き込み時に、コン
トロールゲート８の電位（ＶＣＧ）が０Ｖ、ソース領域
１０の電位（Ｖｓ）が１２Ｖ、ソース電位Ｖｓで励起さ
れるフローティングゲート７の電位（ＶＦＧ）が１０Ｖ
となる非選択状態のセルにおいて、コントロールゲート
９とフローティングゲート７との電位差が大きくなるの
で、根元部分１４から電子がフローティングゲート７に
誤って注入されるリバーストンネリング現象が問題とな
る。リバーストンネリング現象を防止するためにはゲー
ト酸化膜８の膜厚は厚い方が望ましい。
【０００７】このように、消去時にトンネル電流を流す
という制約から第２のゲート酸化膜８の膜厚を厚くする
ことができず、その一方で膜厚が薄いとリバーストンネ
リング現象を防止する事ができないと言う欠点があっ
た。更に、前記先鋭部１１からトンネル電流を流すと電
流経路に当たるゲート酸化膜１２中に電子がトラップさ
れるので、トラップされた電子がトンネル電流の流れを
抑制し、消去効率が悪化するという欠点がある。この消
去効率の悪化が進行すると最終的には書き換え不能とな
り、フラッシュ型のメモリ装置の書き換え寿命を減少さ
せるという不具合があった。この不具合は先鋭部１２の
ゲート酸化膜１３の膜厚と密接な関係があり、より緻密
な膜を製膜する事が必須となっている。
という制約から第２のゲート酸化膜８の膜厚を厚くする
ことができず、その一方で膜厚が薄いとリバーストンネ
リング現象を防止する事ができないと言う欠点があっ
た。更に、前記先鋭部１１からトンネル電流を流すと電
流経路に当たるゲート酸化膜１２中に電子がトラップさ
れるので、トラップされた電子がトンネル電流の流れを
抑制し、消去効率が悪化するという欠点がある。この消
去効率の悪化が進行すると最終的には書き換え不能とな
り、フラッシュ型のメモリ装置の書き換え寿命を減少さ
せるという不具合があった。この不具合は先鋭部１２の
ゲート酸化膜１３の膜厚と密接な関係があり、より緻密
な膜を製膜する事が必須となっている。
【０００８】
【課題を解決するための手段】本発明は、上述した従来
の課題に鑑み成されたもので、フローティングゲートの
表層部分をノンドープあるいはそれより下のポリシリコ
ン層よりは不純物濃度が少ないポリシリコン層で構成
し、概フローティングゲートを酸化することにより、前
記表層部分の側壁には薄い酸化膜を、それより下層の、
不純物濃度が高いポリシリコン層の側壁には厚い酸化膜
を形成することにより、従来の相反する特性を両方満足
させることができるスプリットゲート型メモリ装置の製
造方法を提供する物である。
の課題に鑑み成されたもので、フローティングゲートの
表層部分をノンドープあるいはそれより下のポリシリコ
ン層よりは不純物濃度が少ないポリシリコン層で構成
し、概フローティングゲートを酸化することにより、前
記表層部分の側壁には薄い酸化膜を、それより下層の、
不純物濃度が高いポリシリコン層の側壁には厚い酸化膜
を形成することにより、従来の相反する特性を両方満足
させることができるスプリットゲート型メモリ装置の製
造方法を提供する物である。
【０００９】本発明によれば、フローティングゲートの
表層部分の不純物濃度に差を持たせたので、不純物濃度
が小さい（またはノンドープ）表層部分の側壁だけを部
分的に薄く酸化することが可能となる。また、不純物濃
度が小さいポリシリコン層を酸化することから酸化レー
トが小さく、これによってトラップ順位が少ない良質な
膜を製膜する事ができる。
表層部分の不純物濃度に差を持たせたので、不純物濃度
が小さい（またはノンドープ）表層部分の側壁だけを部
分的に薄く酸化することが可能となる。また、不純物濃
度が小さいポリシリコン層を酸化することから酸化レー
トが小さく、これによってトラップ順位が少ない良質な
膜を製膜する事ができる。
【００１０】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。先ず図１（Ａ）を参
照して、半導体基板２１の表面を９００℃、数十分のド
ライ酸化により膜厚１００〜２００Åのゲート酸化膜２
２を形成し、その上に減圧ＣＶＤ法により膜厚１０００
Å程度のノンドープのポリシリコン層２３ａを形成す
る。
面を参照しながら詳細に説明する。先ず図１（Ａ）を参
照して、半導体基板２１の表面を９００℃、数十分のド
ライ酸化により膜厚１００〜２００Åのゲート酸化膜２
２を形成し、その上に減圧ＣＶＤ法により膜厚１０００
Å程度のノンドープのポリシリコン層２３ａを形成す
る。
【００１１】図１（Ｂ）を参照して、基板２１をＣＶＤ
装置から一旦取り出し、ポリシリコン層２３ａ上からリ
ンを加速電圧４０ＫｅＶ、ドーズ量１Ｅ１５ｃｍ−２の
条件でイオン注入することによりポリシリコン層２３に
導電性を与える。図２（Ａ）を参照して、再び減圧ＣＶ
Ｄ法により膜厚５００〜７００Åのポリシリコン層２３
ｂを堆積する。なお、便宜上図１（Ａ）で形成したポリ
シリコン層を下層のポリシリコン層２３ａ、本工程で形
成したポリシリコン層を上層のポリシリコン層２３ｂと
称する。
装置から一旦取り出し、ポリシリコン層２３ａ上からリ
ンを加速電圧４０ＫｅＶ、ドーズ量１Ｅ１５ｃｍ−２の
条件でイオン注入することによりポリシリコン層２３に
導電性を与える。図２（Ａ）を参照して、再び減圧ＣＶ
Ｄ法により膜厚５００〜７００Åのポリシリコン層２３
ｂを堆積する。なお、便宜上図１（Ａ）で形成したポリ
シリコン層を下層のポリシリコン層２３ａ、本工程で形
成したポリシリコン層を上層のポリシリコン層２３ｂと
称する。
【００１２】図２（Ｂ）を参照して、上層のポリシリコ
ン２３ｂ上に減圧ＣＶＤ法によりシリコン窒化膜２４を
形成し、これをパターニングして耐酸化膜とする。図３
（Ａ）を参照して、基板２１全体を９００℃、１時間の
酸化性雰囲気中で熱処理することにより上層のポリシリ
コン層２３ｂの表面にＬＯＣＯＳ酸化膜２５を形成す
る。ＬＯＣＯＳ酸化膜２５は中心部分で膜厚が厚く、周
辺部分で膜厚が薄くなるような形状に加工される。ここ
では、中心部分の膜厚を約１５００Å程度として、ＬＯ
ＣＯＳ酸化膜２５の中心部分が上層のポリシリコン層２
３ｂを貫通するように形成した。貫通することにより下
層のポリシリコン層２３ａの不純物がＬＯＣＯＳ酸化膜
２５との界面に偏析し、これにより上層のポリシリコン
層２３ｂの不純物濃度が下からの拡散により上昇するこ
とを抑制している。
ン２３ｂ上に減圧ＣＶＤ法によりシリコン窒化膜２４を
形成し、これをパターニングして耐酸化膜とする。図３
（Ａ）を参照して、基板２１全体を９００℃、１時間の
酸化性雰囲気中で熱処理することにより上層のポリシリ
コン層２３ｂの表面にＬＯＣＯＳ酸化膜２５を形成す
る。ＬＯＣＯＳ酸化膜２５は中心部分で膜厚が厚く、周
辺部分で膜厚が薄くなるような形状に加工される。ここ
では、中心部分の膜厚を約１５００Å程度として、ＬＯ
ＣＯＳ酸化膜２５の中心部分が上層のポリシリコン層２
３ｂを貫通するように形成した。貫通することにより下
層のポリシリコン層２３ａの不純物がＬＯＣＯＳ酸化膜
２５との界面に偏析し、これにより上層のポリシリコン
層２３ｂの不純物濃度が下からの拡散により上昇するこ
とを抑制している。
【００１３】図３（Ｂ）を参照して、ＬＯＣＯＳ酸化膜
２５をマスクにして、先ずシリコン窒化膜２４を除去
し、次いで連続してポリシリコン層２３ａ、２３ｂをエ
ッチングする事によりフローティングゲート２６を形成
し、更にゲート酸化膜２２を除去して基板２１表面を露
出させる。図４（Ａ）を参照して、先ず９００℃、数時
間のＮ２＋Ｏ２希釈酸化により、基板２１表面に膜厚２
００Å程度のゲート酸化膜２７を形成する。この時フロ
ーティングゲート２６の側壁にもゲート酸化膜２７を形
成するが、リンドープされた下層のポリシリコン層２３
ａの側壁には膜厚が約３００Åのゲート酸化膜２７ａが
被着するのに対し、上層のポリシリコン層２３ｂは不純
物濃度が小さいので成長レートが小さくなり、約１００
Å程度の膜厚にしか被着しない。故に、上層のポリシリ
コン層２３ｂ側壁の先鋭部２８には極薄いゲート酸化膜
２７ｂが形成される。この時の薄い酸化膜２７ｂは、成
長レートが小さいことから均一で良質な緻密な酸化膜を
得ることができる。また、ポリシリコン層２３ａの下端
も酸化されて、角が取れたいわゆるゲートバーズビーク
が発生する。
２５をマスクにして、先ずシリコン窒化膜２４を除去
し、次いで連続してポリシリコン層２３ａ、２３ｂをエ
ッチングする事によりフローティングゲート２６を形成
し、更にゲート酸化膜２２を除去して基板２１表面を露
出させる。図４（Ａ）を参照して、先ず９００℃、数時
間のＮ２＋Ｏ２希釈酸化により、基板２１表面に膜厚２
００Å程度のゲート酸化膜２７を形成する。この時フロ
ーティングゲート２６の側壁にもゲート酸化膜２７を形
成するが、リンドープされた下層のポリシリコン層２３
ａの側壁には膜厚が約３００Åのゲート酸化膜２７ａが
被着するのに対し、上層のポリシリコン層２３ｂは不純
物濃度が小さいので成長レートが小さくなり、約１００
Å程度の膜厚にしか被着しない。故に、上層のポリシリ
コン層２３ｂ側壁の先鋭部２８には極薄いゲート酸化膜
２７ｂが形成される。この時の薄い酸化膜２７ｂは、成
長レートが小さいことから均一で良質な緻密な酸化膜を
得ることができる。また、ポリシリコン層２３ａの下端
も酸化されて、角が取れたいわゆるゲートバーズビーク
が発生する。
【００１４】そして熱酸化したゲート酸化膜２７ａ、２
７ｂの上に、減圧ＣＶＤ法により膜厚１００Å程度のＴ
ＥＯＳ膜を基板２１上及びフローティングゲート２６周
囲に堆積してゲート酸化膜２７の膜厚を所望の膜厚とす
る。図４（Ｂ）を参照して、ゲート酸化膜２７上に減圧
ＣＶＤ法により膜厚２００Å程度のポリシリコン層を堆
積し、これをリンドープした後、ホトエッチングするこ
とによりフローティングゲート２６から基板２１上にか
けて跨るコントロールゲート２９を形成する。そしてフ
ロティングゲート及びコントロールゲートをマスクにし
て不純物をイオン注入することにより基板２１表面とは
反対導電型のソース・ドレイン領域３０、３１を形成
し、不純物を活性化するためのアニール処理を約９００
℃、数時間行う。
７ｂの上に、減圧ＣＶＤ法により膜厚１００Å程度のＴ
ＥＯＳ膜を基板２１上及びフローティングゲート２６周
囲に堆積してゲート酸化膜２７の膜厚を所望の膜厚とす
る。図４（Ｂ）を参照して、ゲート酸化膜２７上に減圧
ＣＶＤ法により膜厚２００Å程度のポリシリコン層を堆
積し、これをリンドープした後、ホトエッチングするこ
とによりフローティングゲート２６から基板２１上にか
けて跨るコントロールゲート２９を形成する。そしてフ
ロティングゲート及びコントロールゲートをマスクにし
て不純物をイオン注入することにより基板２１表面とは
反対導電型のソース・ドレイン領域３０、３１を形成
し、不純物を活性化するためのアニール処理を約９００
℃、数時間行う。
【００１５】以上に説明した手法によれば、フローティ
ングゲート２６の表層部分をノンドープで積層し、その
下の層とは不純物濃度に差を持たせたので、同じ熱酸化
処理により下層に厚いゲート酸化膜２７ａを、上層に薄
いゲート酸化膜２７ｂを各々形成することができる。従
って、先鋭部２８に従来と同程度の膜厚（約２００Å）
のゲート酸化膜２７ｂを形成しながら、フローティング
ゲート２６の根元部３０に従来より厚いゲート酸化膜２
７ａを形成することができる。これにより、根元部３０
でのリバーストンネリング現象を回避することができ、
メモリセルの信頼性を向上することができる。
ングゲート２６の表層部分をノンドープで積層し、その
下の層とは不純物濃度に差を持たせたので、同じ熱酸化
処理により下層に厚いゲート酸化膜２７ａを、上層に薄
いゲート酸化膜２７ｂを各々形成することができる。従
って、先鋭部２８に従来と同程度の膜厚（約２００Å）
のゲート酸化膜２７ｂを形成しながら、フローティング
ゲート２６の根元部３０に従来より厚いゲート酸化膜２
７ａを形成することができる。これにより、根元部３０
でのリバーストンネリング現象を回避することができ、
メモリセルの信頼性を向上することができる。
【００１６】さらに、先鋭部２８のゲート酸化膜２７ｂ
は成長レートが遅い酸化膜であるので、膜質が緻密でト
ラップ順位の少ない酸化膜とすることができ、これによ
り消去回数の寿命を向上することができる。尚、上層の
ポリシリコン層２３ｂは下層２３ａより不純物濃度が小
さければ良く、必要とあらば、上層のポリシリコン層２
３ｂを堆積後に加速電圧４０ＫｅＶ、ドーズ量１Ｅ１３
平方センチメートル程度でイオン注入し、それからシリ
コン窒化膜２４の堆積を行って図２（Ｂ）の工程に移行
しても良い。
は成長レートが遅い酸化膜であるので、膜質が緻密でト
ラップ順位の少ない酸化膜とすることができ、これによ
り消去回数の寿命を向上することができる。尚、上層の
ポリシリコン層２３ｂは下層２３ａより不純物濃度が小
さければ良く、必要とあらば、上層のポリシリコン層２
３ｂを堆積後に加速電圧４０ＫｅＶ、ドーズ量１Ｅ１３
平方センチメートル程度でイオン注入し、それからシリ
コン窒化膜２４の堆積を行って図２（Ｂ）の工程に移行
しても良い。
【００１７】
【発明の効果】以上に説明した通り、本発明によれば先
鋭部２８近傍のゲート酸化膜２３ｂの膜厚を維持しなが
ら根元部分のゲート酸化膜２７ａを部分的に厚くできる
ので、リバーストンネリング現象を防止できる利点を有
する。更に、ゲート酸化膜２７ｂ中のトラップ準位の数
を減らし、消去時の消去効率の低下を防止し、もってメ
モリセルの書き換え回数の制限を大幅に増加できる利点
を有する。
鋭部２８近傍のゲート酸化膜２３ｂの膜厚を維持しなが
ら根元部分のゲート酸化膜２７ａを部分的に厚くできる
ので、リバーストンネリング現象を防止できる利点を有
する。更に、ゲート酸化膜２７ｂ中のトラップ準位の数
を減らし、消去時の消去効率の低下を防止し、もってメ
モリセルの書き換え回数の制限を大幅に増加できる利点
を有する。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】従来例を説明するための断面図である。
【図６】従来例を説明するための断面図である。
【図７】従来例を説明するための断面図である。
Claims (3)
- 【請求項１】 半導体基板上のゲート絶縁膜の上に、表
層部分の不純物濃度がその下の不純物濃度より小さい、
またはノンドープ状態であるポリシリコン層を堆積する
工程と、 前記ポリシリコン層の表面を選択酸化して選択酸化膜を
形成する工程と、 前記選択マスクをマスクに前記ポリシリコン層をエッチ
ングしてフローティングゲートを形成する工程と、 前記フローティングゲートの側壁を酸化して、前記表層
のポリシリコン層の側壁には薄い酸化膜を前記表層より
下のポリシリコン層の側壁には厚い酸化膜を形成する工
程と、 前記フローティングゲートの上部から側部にかけて前記
ポリシリコン層側壁の酸化膜を被覆するコントロールゲ
ートを形成する工程と、を具備することを特徴とする半
導体装置の製造方法。 - 【請求項２】 下層のポリシリコン層を堆積する工程
と、 前記下層のポリシリコン層に不純物ドープする工程と、 前記下層のポリシリコン層の上に前記下層のポリシリコ
ン層の不純物濃度より小さいまたはノンドープ状態であ
る上層のポリシリコン層を形成する工程と、 前記ポリシリコン層の上にシリコン窒化膜を形成する工
程と、 前記ポリシリコン層表面を選択酸化して選択酸化膜を形
成する工程と、 前記選択マスクをマスクに前記ポリシリコン層をエッチ
ングしてフローティングゲートを形成する工程と、 前記フローティングゲートの側壁を酸化して、前記上層
のポリシリコン層の側壁には薄い酸化膜を前記下層のポ
リシリコン層の側壁には厚い酸化膜を形成する工程と、 前記フローティングゲートの上部から側部にかけて前記
ポリシリコン層側壁の酸化膜を被覆するコントロールゲ
ートを形成する工程と、を具備することを特徴とする半
導体装置の製造方法。 - 【請求項３】 前記選択酸化膜の膜厚の最も厚い部分
が、前記上層のポリシリコンを貫通して前記下層のポリ
シリコンまで達していることを特徴とする請求項１記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320351A JPH10163350A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320351A JPH10163350A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163350A true JPH10163350A (ja) | 1998-06-19 |
Family
ID=18120515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8320351A Pending JPH10163350A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352885B1 (en) * | 2000-05-25 | 2002-03-05 | Advanced Micro Devices, Inc. | Transistor having a peripherally increased gate insulation thickness and a method of fabricating the same |
-
1996
- 1996-11-29 JP JP8320351A patent/JPH10163350A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352885B1 (en) * | 2000-05-25 | 2002-03-05 | Advanced Micro Devices, Inc. | Transistor having a peripherally increased gate insulation thickness and a method of fabricating the same |
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