JPH10163449A - 両側に皺のあるケース型コンデンサを有するｄｒａｍの製造方法 - Google Patents
両側に皺のあるケース型コンデンサを有するｄｒａｍの製造方法Info
- Publication number
- JPH10163449A JPH10163449A JP8329052A JP32905296A JPH10163449A JP H10163449 A JPH10163449 A JP H10163449A JP 8329052 A JP8329052 A JP 8329052A JP 32905296 A JP32905296 A JP 32905296A JP H10163449 A JPH10163449 A JP H10163449A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- dielectric layer
- chemical vapor
- vapor deposition
- silicon dioxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高電容値のスタックコンデンサと高集積密度
のスタックＤＲＡＭの提供。 【解決手段】 工程中、メモリセルコンタクト両側の交
替複層構造をエッチングし二つの凹溝を形成した後、該
凹溝内表面に皺を形成し、第３誘電層をエッチングし
て、第１ポリシリコンを局部的に露出させ、第２ポリシ
リコンを形成し、この第２ポリシコンに上述の凹溝を充
満させ、第２ポリシリコンに対してエッチバックを行
い、上述の交替複層構造の上方の第２ポリシリコンを除
去して上述の凹溝内に第２ポリシリコンスタッドを形成
し、コンデンサ領域の上述の交替複層構造、第３誘電
層、第１ポリシリコンをエッチングし、表面に皺を有す
る上述の交替複層構造と残りの上述の第３誘電層を除去
して、第２ポリシリコンスタッドと第１ポリシリコンを
露出させてコンデンサの下層電極を形成した。
のスタックＤＲＡＭの提供。 【解決手段】 工程中、メモリセルコンタクト両側の交
替複層構造をエッチングし二つの凹溝を形成した後、該
凹溝内表面に皺を形成し、第３誘電層をエッチングし
て、第１ポリシリコンを局部的に露出させ、第２ポリシ
リコンを形成し、この第２ポリシコンに上述の凹溝を充
満させ、第２ポリシリコンに対してエッチバックを行
い、上述の交替複層構造の上方の第２ポリシリコンを除
去して上述の凹溝内に第２ポリシリコンスタッドを形成
し、コンデンサ領域の上述の交替複層構造、第３誘電
層、第１ポリシリコンをエッチングし、表面に皺を有す
る上述の交替複層構造と残りの上述の第３誘電層を除去
して、第２ポリシリコンスタッドと第１ポリシリコンを
露出させてコンデンサの下層電極を形成した。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路のＤＲＡ
Ｍの製造方法に関する。本発明では、まず、シリコン半
導体基板上に電界効果トランジスタとワード線を形成
し、続いて、第１誘電層と第２誘電層を堆積することを
以て、メモリセルコンタクトを形成し、続いて、一層の
第１ポリシリコンを形成し、該第１ポリシリコンに上述
のメモリセルコンタクトを充満させる。さらに、一層の
ニトロ化シリコンを形成し、その後、熱化学気相成長二
酸化シリコンとプラズマ二酸化シリコンで組成される交
替複層構造を形成し、続いて、リソグラフィー技術とエ
ッチング技術を用いてメモリセルコンタクト両側の上述
の交替複層構造をエッチングして二つの凹溝を形成し、
その後、フッ化水素酸溶液を利用して一部の上述の交替
複層構造を除去して凹溝内の交替複層構造の表面に皺を
形成し、プラズマエッチング技術を利用してニトロ化シ
リコンをエッチングして上述の第１ポリシリコンを局部
露出させ、続いて、一層の第２ポリシリコンを堆積し、
その後、プラズマエッチング技術を用いて該第２ポリシ
リコンに対して垂直単向性エッチバックを行って上述の
交替複層構造の上方の上述の第２ポリシリコンを除去
し、上記凹溝内に第２ポリシリコンスタッド（ｓｅｃｏ
ｎｄ ｐｏｌｙｓｉｌｉｃｏｎ ｓｔｕｄ）を形成し、
続いて、リソグラフィー技術とプラズマエッチング技術
を用いてコンデンサ領域の上述の交替複層構造、ニトロ
化シリコン、第１ポリシリコンをエッチングし、続い
て、表面に皺を有する上述の交替複層構造とニトロ化シ
リコンを除去し、以て第１ポリシリコンと第２ポリシリ
コンスタッドで構成するコンデンサの下層電極を形成す
る。
Ｍの製造方法に関する。本発明では、まず、シリコン半
導体基板上に電界効果トランジスタとワード線を形成
し、続いて、第１誘電層と第２誘電層を堆積することを
以て、メモリセルコンタクトを形成し、続いて、一層の
第１ポリシリコンを形成し、該第１ポリシリコンに上述
のメモリセルコンタクトを充満させる。さらに、一層の
ニトロ化シリコンを形成し、その後、熱化学気相成長二
酸化シリコンとプラズマ二酸化シリコンで組成される交
替複層構造を形成し、続いて、リソグラフィー技術とエ
ッチング技術を用いてメモリセルコンタクト両側の上述
の交替複層構造をエッチングして二つの凹溝を形成し、
その後、フッ化水素酸溶液を利用して一部の上述の交替
複層構造を除去して凹溝内の交替複層構造の表面に皺を
形成し、プラズマエッチング技術を利用してニトロ化シ
リコンをエッチングして上述の第１ポリシリコンを局部
露出させ、続いて、一層の第２ポリシリコンを堆積し、
その後、プラズマエッチング技術を用いて該第２ポリシ
リコンに対して垂直単向性エッチバックを行って上述の
交替複層構造の上方の上述の第２ポリシリコンを除去
し、上記凹溝内に第２ポリシリコンスタッド（ｓｅｃｏ
ｎｄ ｐｏｌｙｓｉｌｉｃｏｎ ｓｔｕｄ）を形成し、
続いて、リソグラフィー技術とプラズマエッチング技術
を用いてコンデンサ領域の上述の交替複層構造、ニトロ
化シリコン、第１ポリシリコンをエッチングし、続い
て、表面に皺を有する上述の交替複層構造とニトロ化シ
リコンを除去し、以て第１ポリシリコンと第２ポリシリ
コンスタッドで構成するコンデンサの下層電極を形成す
る。
【０００２】
【従来の技術】典型的なスタックＤＲＡＭは、シリコン
半導体基板に、ＭＯＳ電界効果トランジスタとコンデン
サを製造し、並びに上記ＭＯＳ電界効果トランジスタの
ソース極をコンデンサの下層電極（ｓｔｒａｇｅ ｎｏ
ｄｅ）と連接することを利用してＤＲＡＭのメモリセル
（ｍｅｍｏｒｙ ｃｅｌｌ）を形成し、膨大な数のメモ
リセルを集成してメモリ集積回路となしていた。
半導体基板に、ＭＯＳ電界効果トランジスタとコンデン
サを製造し、並びに上記ＭＯＳ電界効果トランジスタの
ソース極をコンデンサの下層電極（ｓｔｒａｇｅ ｎｏ
ｄｅ）と連接することを利用してＤＲＡＭのメモリセル
（ｍｅｍｏｒｙ ｃｅｌｌ）を形成し、膨大な数のメモ
リセルを集成してメモリ集積回路となしていた。
【０００３】最近、ＤＲＡＭの集積密度（ｐａｃｋｉｎ
ｇ ｄｅｎｓｉｔｙ）は急速に増加しており、現在では
すでにメモリセルサイズ１．５平方ミクロン（ｕｍ2 ）
に６千４百万ビットのものが量産されており、ＮＥＣ会
社は１９９５年にすでに１０億ビットＤＲＡＭのプロト
タイプを製造したと発表している。また、台湾でも、新
竹化学工業園区（Ｓｃｉｅｎｃｅ−Ｂａｓｅｄ Ｉｎｄ
ｕｓｔｒｉａｌ Ｐａｒｋ）のある集積回路メーカー、
例えば、Ｍｏｓｅｌ−Ｖｉｔｅｌｉｃ社及びＴＩ−Ａｃ
ｅｒ社が、すでに０．４〜０．４５ミクロンの千６百万
ビットＤＲＡＭの量産準備段階に入っている。
ｇ ｄｅｎｓｉｔｙ）は急速に増加しており、現在では
すでにメモリセルサイズ１．５平方ミクロン（ｕｍ2 ）
に６千４百万ビットのものが量産されており、ＮＥＣ会
社は１９９５年にすでに１０億ビットＤＲＡＭのプロト
タイプを製造したと発表している。また、台湾でも、新
竹化学工業園区（Ｓｃｉｅｎｃｅ−Ｂａｓｅｄ Ｉｎｄ
ｕｓｔｒｉａｌ Ｐａｒｋ）のある集積回路メーカー、
例えば、Ｍｏｓｅｌ−Ｖｉｔｅｌｉｃ社及びＴＩ−Ａｃ
ｅｒ社が、すでに０．４〜０．４５ミクロンの千６百万
ビットＤＲＡＭの量産準備段階に入っている。
【０００４】ＤＲＡＭの高度集積化の目的を達成するた
めには、メモリセルのサイズを縮小する必要があり、即
ち、電界効果トランジスタとコンデンサのサイズを縮小
する必要がある。しかし、コンデンサのサイズの縮小
は、電容値を低くし、それによりメモリ回路の信号対雑
音比が低くなり、電気回路の誤判断や電気回路の不安定
などの欠点をまねいた。
めには、メモリセルのサイズを縮小する必要があり、即
ち、電界効果トランジスタとコンデンサのサイズを縮小
する必要がある。しかし、コンデンサのサイズの縮小
は、電容値を低くし、それによりメモリ回路の信号対雑
音比が低くなり、電気回路の誤判断や電気回路の不安定
などの欠点をまねいた。
【０００５】コンデンサのサイズを縮小する時には、に
代表されるように、コンデンサの電容値を維持或いは増
加する必要があり、その方法として日本の富士通株式会
社のＭａｓａｏ Ｔａｇｕｃｈｉ氏等によるアメリカ合
衆国特許第５０２１３５７に記載のヒレ形コンデンサ構
造、或いは１９９２年にＩＥＤＭに掲載されたＨ．Ｗａ
ｔａｎａｂｅ氏等による新規なコンデンサ構造が挙げら
れる。
代表されるように、コンデンサの電容値を維持或いは増
加する必要があり、その方法として日本の富士通株式会
社のＭａｓａｏ Ｔａｇｕｃｈｉ氏等によるアメリカ合
衆国特許第５０２１３５７に記載のヒレ形コンデンサ構
造、或いは１９９２年にＩＥＤＭに掲載されたＨ．Ｗａ
ｔａｎａｂｅ氏等による新規なコンデンサ構造が挙げら
れる。
【０００６】
【発明が解決しようとする課題】本発明の主な課題は、
高電容値のスタックコンデンサの製造方法を提供するこ
とにある。
高電容値のスタックコンデンサの製造方法を提供するこ
とにある。
【０００７】本発明の次の課題は、高集積密度のスタッ
クＤＲＡＭの製造方法を提供することにある。
クＤＲＡＭの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】請求項１の発明は、シリ
コン半導体基板上に、電界効果トランジスタを隔離する
ための酸化層を形成し、電界効果トランジスタとワード
線を形成し、該電界効果トランジスタはゲート酸化層、
ゲート極及びソース極とドレイン極を含むものとし、第
１誘電層と第２誘電層を形成すると共に、第１誘電層を
平坦化し、リソグラフィー技術とエッチング技術を用い
て該第１誘電層と第２誘電層をエッチングして上述の電
界効果トランジスタのソース極を露出させ、以てメモリ
セルコンタクトを形成し、一層の第１ポリシリコンを形
成し、該第１ポリシリコンに上述のメモリセルコンタク
トを充満させ、第３誘電層を形成し、熱化学気相成長二
酸化シリコンとプラズマ二酸化シリコンで組成する交替
複層構造を形成し、リソグラフィー技術とプラズマエッ
チング技術を用いてメモリセルコンタクト両側の交替複
層構造を除去して二つの凹溝を形成し、このプラズマエ
ッチングを第３誘電層表面で終止させ、上記交替複層構
造をエッチングし、上述の凹溝内の上述の熱化学気相成
長二酸化シリコンの間にキャビティーを形成し、該凹溝
内の交替複層構造の表面に皺を形成し、エッチング技術
を用いて上述の第３誘電層をエッチングして、上述の第
１ポリシリコンを局部的に露出させ、一層の第２ポリシ
リコンを形成し、この第２ポリシコンに上述の凹溝を充
満させ、エッチング技術を用いて、上記第２ポリシリコ
ンに対してエッチバックを行い、上述の交替複層構造の
上方の第２ポリシリコンを除去して上述の凹溝内に第２
ポリシリコンスタッドを形成し、リソグラフィー技術と
エッチング技術を用いてコンデンサ領域の上述の交替複
層構造、第３誘電層、第１ポリシリコンをエッチング
し、表面に皺を有する上述の交替複層構造と残りの上述
の第３誘電層を除去して、第２ポリシリコンスタッドと
第１ポリシリコンを露出させてコンデンサの下層電極を
形成し、コンデンサ誘電層を形成し、第３ポリシリコン
を形成し、リソグラフィー技術とエッチング技術を用い
て第３ポリシリコンとコンデンサ誘電層をエッチングし
て、コンデンサの上層電極を形成してなる、スタックＤ
ＲＡＭの製造方法としている。
コン半導体基板上に、電界効果トランジスタを隔離する
ための酸化層を形成し、電界効果トランジスタとワード
線を形成し、該電界効果トランジスタはゲート酸化層、
ゲート極及びソース極とドレイン極を含むものとし、第
１誘電層と第２誘電層を形成すると共に、第１誘電層を
平坦化し、リソグラフィー技術とエッチング技術を用い
て該第１誘電層と第２誘電層をエッチングして上述の電
界効果トランジスタのソース極を露出させ、以てメモリ
セルコンタクトを形成し、一層の第１ポリシリコンを形
成し、該第１ポリシリコンに上述のメモリセルコンタク
トを充満させ、第３誘電層を形成し、熱化学気相成長二
酸化シリコンとプラズマ二酸化シリコンで組成する交替
複層構造を形成し、リソグラフィー技術とプラズマエッ
チング技術を用いてメモリセルコンタクト両側の交替複
層構造を除去して二つの凹溝を形成し、このプラズマエ
ッチングを第３誘電層表面で終止させ、上記交替複層構
造をエッチングし、上述の凹溝内の上述の熱化学気相成
長二酸化シリコンの間にキャビティーを形成し、該凹溝
内の交替複層構造の表面に皺を形成し、エッチング技術
を用いて上述の第３誘電層をエッチングして、上述の第
１ポリシリコンを局部的に露出させ、一層の第２ポリシ
リコンを形成し、この第２ポリシコンに上述の凹溝を充
満させ、エッチング技術を用いて、上記第２ポリシリコ
ンに対してエッチバックを行い、上述の交替複層構造の
上方の第２ポリシリコンを除去して上述の凹溝内に第２
ポリシリコンスタッドを形成し、リソグラフィー技術と
エッチング技術を用いてコンデンサ領域の上述の交替複
層構造、第３誘電層、第１ポリシリコンをエッチング
し、表面に皺を有する上述の交替複層構造と残りの上述
の第３誘電層を除去して、第２ポリシリコンスタッドと
第１ポリシリコンを露出させてコンデンサの下層電極を
形成し、コンデンサ誘電層を形成し、第３ポリシリコン
を形成し、リソグラフィー技術とエッチング技術を用い
て第３ポリシリコンとコンデンサ誘電層をエッチングし
て、コンデンサの上層電極を形成してなる、スタックＤ
ＲＡＭの製造方法としている。
【０００９】請求項２の発明は、第１誘電層と第２誘電
層は二酸化シリコンとし、第１誘電層の厚さは３０００
から８０００オングストロームの間、第２誘電層の厚さ
は５００から１５００オングストロームの間とする、請
求項１に記載のスタックＤＲＡＭの製造方法としてい
る。
層は二酸化シリコンとし、第１誘電層の厚さは３０００
から８０００オングストロームの間、第２誘電層の厚さ
は５００から１５００オングストロームの間とする、請
求項１に記載のスタックＤＲＡＭの製造方法としてい
る。
【００１０】請求項３の発明は、第１ポリシリコンは化
学気相成長法を利用して形成し、その厚さは２０００か
ら３５００オングストロームの間とする、請求項１に記
載のスタックＤＲＡＭの製造方法としている。
学気相成長法を利用して形成し、その厚さは２０００か
ら３５００オングストロームの間とする、請求項１に記
載のスタックＤＲＡＭの製造方法としている。
【００１１】請求項４の発明は、第３誘電層はニトロ化
シリコンとし、その厚さは５００から１５００オングス
トロームの間とする、請求項１に記載のスタックＤＲＡ
Ｍの製造方法としている。
シリコンとし、その厚さは５００から１５００オングス
トロームの間とする、請求項１に記載のスタックＤＲＡ
Ｍの製造方法としている。
【００１２】請求項５の発明は、交替複層構造の熱化学
気相成長二酸化シリコンは低圧化学気相成長法或いは大
気圧化学気相成長法或いは次大気圧化学気相成長法或い
はその他の各種化学気相成長法を利用して形成し、その
各層の厚さは２００から４００オングストロームの間と
する、請求項１に記載のスタックＤＲＡＭの製造方法と
している。
気相成長二酸化シリコンは低圧化学気相成長法或いは大
気圧化学気相成長法或いは次大気圧化学気相成長法或い
はその他の各種化学気相成長法を利用して形成し、その
各層の厚さは２００から４００オングストロームの間と
する、請求項１に記載のスタックＤＲＡＭの製造方法と
している。
【００１３】請求項６の発明は、交替複層構造のプラズ
マ二酸化シリコンはプラズマ増強式化学気相成長法を利
用して形成し、その各層の厚さは２００から４００オン
グストロームの間とする、請求項１に記載のスタックＤ
ＲＡＭの製造方法としている。
マ二酸化シリコンはプラズマ増強式化学気相成長法を利
用して形成し、その各層の厚さは２００から４００オン
グストロームの間とする、請求項１に記載のスタックＤ
ＲＡＭの製造方法としている。
【００１４】請求項７の発明は、第２ポリシリコンは化
学気相成長法を利用して形成し、その厚さは１０００か
ら２５００オングストロームの間とする、請求項１に記
載のスタックＤＲＡＭの製造方法としている。
学気相成長法を利用して形成し、その厚さは１０００か
ら２５００オングストロームの間とする、請求項１に記
載のスタックＤＲＡＭの製造方法としている。
【００１５】請求項８の発明は、キャビティーは、フッ
化水素酸溶液を利用して形成する、請求項１に記載のス
タックＤＲＡＭの製造方法としている。
化水素酸溶液を利用して形成する、請求項１に記載のス
タックＤＲＡＭの製造方法としている。
【００１６】請求項９の発明は、コンデンサ誘電層は、
酸化ニトロ化シリコンとニトロ化シリコンと二酸化シリ
コンで組成するか、或いは五酸化二タンタルで組成す
る、請求項１に記載のスタックＤＲＡＭの製造方法とし
ている。
酸化ニトロ化シリコンとニトロ化シリコンと二酸化シリ
コンで組成するか、或いは五酸化二タンタルで組成す
る、請求項１に記載のスタックＤＲＡＭの製造方法とし
ている。
【００１７】請求項１０の発明は、第３ポリシリコン
は、化学気相成長法を利用して形成し、その厚さは１０
００から２０００オングストロームの間とする、請求項
１に記載のスタックＤＲＡＭの製造方法としている。
は、化学気相成長法を利用して形成し、その厚さは１０
００から２０００オングストロームの間とする、請求項
１に記載のスタックＤＲＡＭの製造方法としている。
【００１８】
【発明の実施の形態】本発明は、シリコン半導体基板上
に、周知のシャロートレンチ隔離技術（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）或いは
局部酸化隔離技術を利用して電界効果トランジスタの酸
化層を形成する。その後、標準工程を利用して電界効果
トランジスタとワード線を形成する。上述の電界効果ト
ランジスタは、ゲート酸化層、ゲート極、及びソース極
及びドレイン極を含む。
に、周知のシャロートレンチ隔離技術（Ｓｈａｌｌｏｗ
Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）或いは
局部酸化隔離技術を利用して電界効果トランジスタの酸
化層を形成する。その後、標準工程を利用して電界効果
トランジスタとワード線を形成する。上述の電界効果ト
ランジスタは、ゲート酸化層、ゲート極、及びソース極
及びドレイン極を含む。
【００１９】続いて、第１誘電層と第２誘電層を堆積
し、並びに周知の化学機械式研磨技術（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭ
Ｐ）を利用して上述の第１誘電層を平坦化し、さらにリ
ソグラフィー技術とプラズマエッチング技術を用いて第
１誘電層と第２誘電層をエッチングして上述の電界効果
トランジスタのソース極を露出させ、以て電界効果トラ
ンジスタのメモリセルコンタクトを形成する。続いて、
一層の第１ポリシリコンを形成し、この第１ポリシリコ
ンを上述のメモリセルコントクトに充満させる。後に、
上述の第１ポリシリコンを上述のメモリセルコンタクト
を介して電界効果トランジスタのソース極と電気的に接
触させることになる。
し、並びに周知の化学機械式研磨技術（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭ
Ｐ）を利用して上述の第１誘電層を平坦化し、さらにリ
ソグラフィー技術とプラズマエッチング技術を用いて第
１誘電層と第２誘電層をエッチングして上述の電界効果
トランジスタのソース極を露出させ、以て電界効果トラ
ンジスタのメモリセルコンタクトを形成する。続いて、
一層の第１ポリシリコンを形成し、この第１ポリシリコ
ンを上述のメモリセルコントクトに充満させる。後に、
上述の第１ポリシリコンを上述のメモリセルコンタクト
を介して電界効果トランジスタのソース極と電気的に接
触させることになる。
【００２０】続いて、一層のニトロ化シリコンを形成
し、その後、熱化学気相成長法を利用して一層の第１熱
化学気相成長二酸化シリコンを形成し、さらにプラズマ
増強式化学気相成長法を利用して一層の第１プラズマ二
酸化シリコンを形成する、続いて、連続して、一層の第
２熱化学気相成長二酸化シリコン、第２プラズマ二酸化
シリコン、第３熱化学気相成長二酸化シリコン、第３プ
ラズマ二酸化シリコン、第４熱化学気相成長二酸化シリ
コンを形成し、以て、熱化学気相成長二酸化シリコンと
プラズマ二酸化シリコンで組成された交替複層構造を形
成する。
し、その後、熱化学気相成長法を利用して一層の第１熱
化学気相成長二酸化シリコンを形成し、さらにプラズマ
増強式化学気相成長法を利用して一層の第１プラズマ二
酸化シリコンを形成する、続いて、連続して、一層の第
２熱化学気相成長二酸化シリコン、第２プラズマ二酸化
シリコン、第３熱化学気相成長二酸化シリコン、第３プ
ラズマ二酸化シリコン、第４熱化学気相成長二酸化シリ
コンを形成し、以て、熱化学気相成長二酸化シリコンと
プラズマ二酸化シリコンで組成された交替複層構造を形
成する。
【００２１】続いて、リソグラフィー技術と、プラズマ
エッチング技術を用いてメモリセルコンタクト両側の交
替複層構造をエッチングし、以て、二つの凹溝を形成
し、このプラズマエッチングは上述のニトロ化シリコン
表面で終止させる。その後、フッ化水素酸溶液を用いて
側向より一部分の上述の交替複層構造をエッチングする
と、上述のプラズマ二酸化シリコンのエッチング率は熱
化学気相成長二酸化シリコンより遙に大きいため、凹溝
内の第１熱化学気相成長二酸化シリコンと第２熱化学気
相成長二酸化シリコン、第２熱化学気相成長二酸化シリ
コンと第３熱化学気相成長二酸化シリコン、第３熱化学
気相成長二酸化シリコンと第４熱化学気相成長二酸化シ
リコンの間にキャビティーが形成され、上述の凹溝内の
交替複層構造表面に皺が形成される。表面に皺を有する
凹溝を形成した後、プラズマエッチング技術を用いてニ
トロ化シリコンをエッチングして上述の第１ポリシリコ
ンを局部的に露出させる。
エッチング技術を用いてメモリセルコンタクト両側の交
替複層構造をエッチングし、以て、二つの凹溝を形成
し、このプラズマエッチングは上述のニトロ化シリコン
表面で終止させる。その後、フッ化水素酸溶液を用いて
側向より一部分の上述の交替複層構造をエッチングする
と、上述のプラズマ二酸化シリコンのエッチング率は熱
化学気相成長二酸化シリコンより遙に大きいため、凹溝
内の第１熱化学気相成長二酸化シリコンと第２熱化学気
相成長二酸化シリコン、第２熱化学気相成長二酸化シリ
コンと第３熱化学気相成長二酸化シリコン、第３熱化学
気相成長二酸化シリコンと第４熱化学気相成長二酸化シ
リコンの間にキャビティーが形成され、上述の凹溝内の
交替複層構造表面に皺が形成される。表面に皺を有する
凹溝を形成した後、プラズマエッチング技術を用いてニ
トロ化シリコンをエッチングして上述の第１ポリシリコ
ンを局部的に露出させる。
【００２２】続いて、一層の第２ポリシリコンを堆積
し、この第２ポリシリコンを上述の凹溝に充満させる。
その後、プラズマエッチング技術を用いてこの第２ポリ
シリコンに対して垂直の単向性エッチバックを進行し、
以て第４熱化学気相成長二酸化シリコン上方の第２ポリ
シリコンを除去し、上述の凹溝内に第２ポリシリコンス
タッド（ｓｅｃｏｎｄ ｐｏｌｙｓｉｌｉｃｏｎ ｓｔ
ｕｄ）を形成する。続いて、リソグラフィー技術とプラ
ズマエッチング技術を用いて上述の交替複層構造、ニト
ロ化シリコン、第１ポリシリコンをエッチングする。
し、この第２ポリシリコンを上述の凹溝に充満させる。
その後、プラズマエッチング技術を用いてこの第２ポリ
シリコンに対して垂直の単向性エッチバックを進行し、
以て第４熱化学気相成長二酸化シリコン上方の第２ポリ
シリコンを除去し、上述の凹溝内に第２ポリシリコンス
タッド（ｓｅｃｏｎｄ ｐｏｌｙｓｉｌｉｃｏｎ ｓｔ
ｕｄ）を形成する。続いて、リソグラフィー技術とプラ
ズマエッチング技術を用いて上述の交替複層構造、ニト
ロ化シリコン、第１ポリシリコンをエッチングする。
【００２３】続いて、表面に皺を有する上述の交替複層
構造とニトロ化シリコンを除去し、以て、上述の第１ポ
リシリコンと第２ポリシリコンスタッドで構成されたコ
ンデンサの下層電極（ｓｔｒａｇｅ ｎｏｄｅ）を形成
するが、上述の凹溝内の上述の交替複層構造の表面には
皺があるので、第２ポリシリコンスタッドの内側表面に
も皺があり、ゆえにコンデンサの下層電極の表面積が増
している。その後、コンデンサ誘電層と第３ポリシコン
層を堆積し、並びにリソグラフィー技術とプラズマエッ
チング技術を利用して第３ポリシリコン層とコンデンサ
誘電層をエッチングして、コンデンサの上層電極（ｐｌ
ａｔｅ ｅｌｅｃｔｒｏｄｅ）を形成する。
構造とニトロ化シリコンを除去し、以て、上述の第１ポ
リシリコンと第２ポリシリコンスタッドで構成されたコ
ンデンサの下層電極（ｓｔｒａｇｅ ｎｏｄｅ）を形成
するが、上述の凹溝内の上述の交替複層構造の表面には
皺があるので、第２ポリシリコンスタッドの内側表面に
も皺があり、ゆえにコンデンサの下層電極の表面積が増
している。その後、コンデンサ誘電層と第３ポリシコン
層を堆積し、並びにリソグラフィー技術とプラズマエッ
チング技術を利用して第３ポリシリコン層とコンデンサ
誘電層をエッチングして、コンデンサの上層電極（ｐｌ
ａｔｅ ｅｌｅｃｔｒｏｄｅ）を形成する。
【００２４】
【実施例】実施例については図を参照して説明する。図
に示されるのは、ただ一つのユニットのメモリセルであ
り、井戸構造はこの発明はｎ井戸領域とｐ井戸領域とさ
れ得て、また、この工程は延伸されてＣＭＯＳ工程と結
合され得る。
に示されるのは、ただ一つのユニットのメモリセルであ
り、井戸構造はこの発明はｎ井戸領域とｐ井戸領域とさ
れ得て、また、この工程は延伸されてＣＭＯＳ工程と結
合され得る。
【００２５】先ず、図１を参照されたい。標準工程を利
用して、ｐ型シリコン半導体基板１０上に、周知のシャ
ロートレンチ隔離技術（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）、或いは局部シリコン
酸化隔離技術（ＬＯＣＯＳ）を用いて電界効果トランジ
スタを隔離する酸化層を形成する。この酸化層の厚さ
は、約３０００オングストロームから６０００オングス
トロームの間とする。その後、電界効果トランジスタと
ワード線を形成する。この電界効果トランジスタは、ゲ
ート酸化層、ゲート極、ソース極１２及びドレイン極を
形成する。なお、図１には僅かにソース極１２が示さ
れ、上述の酸化層、ゲート酸化層、ゲート極、ドレイン
極及びワード線は示されていない。
用して、ｐ型シリコン半導体基板１０上に、周知のシャ
ロートレンチ隔離技術（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）、或いは局部シリコン
酸化隔離技術（ＬＯＣＯＳ）を用いて電界効果トランジ
スタを隔離する酸化層を形成する。この酸化層の厚さ
は、約３０００オングストロームから６０００オングス
トロームの間とする。その後、電界効果トランジスタと
ワード線を形成する。この電界効果トランジスタは、ゲ
ート酸化層、ゲート極、ソース極１２及びドレイン極を
形成する。なお、図１には僅かにソース極１２が示さ
れ、上述の酸化層、ゲート酸化層、ゲート極、ドレイン
極及びワード線は示されていない。
【００２６】上述のゲート酸化層は、ｐ型シリコン半導
体基板を酸化してなし、その厚さは８０から２００オン
グストロームの間とする。上述のゲート極は低圧化学気
相成長法（ＬＰＣＶＤ）で形成したポリシリコン或いは
ポリサイド（Ｐｏｌｙｃｉｄｅ）で構成し、その厚さは
２０００から３５００オングストロームの間とする。上
述のソース極１２及びドレイン極は、砒素イオン（Ａｓ
75）を利用してイオンレイアウトを進行して形成し、そ
のイオンレイアウト剤量は、２Ｅ１５から５Ｅ１６原子
／ｃｍ2 の間とし、イオンレイアウトエネルギー量は３
０〜８０ｋｅｖの間とする。
体基板を酸化してなし、その厚さは８０から２００オン
グストロームの間とする。上述のゲート極は低圧化学気
相成長法（ＬＰＣＶＤ）で形成したポリシリコン或いは
ポリサイド（Ｐｏｌｙｃｉｄｅ）で構成し、その厚さは
２０００から３５００オングストロームの間とする。上
述のソース極１２及びドレイン極は、砒素イオン（Ａｓ
75）を利用してイオンレイアウトを進行して形成し、そ
のイオンレイアウト剤量は、２Ｅ１５から５Ｅ１６原子
／ｃｍ2 の間とし、イオンレイアウトエネルギー量は３
０〜８０ｋｅｖの間とする。
【００２７】図１に示すように、電界効果トランジスタ
の製造を完成した後、第１誘電層１４と第２誘電層１６
を堆積し、並びにリソグラフィー技術とプラズマエッチ
ング技術を用いて上述の第１誘電層１４と第２誘電層１
６をエッチングして上述の電界効果トランジスタのソー
ス極１２を露出させ、以て、電界効果トランジスタのメ
モリセルコンタクト１７を形成する。以上は図１に示す
とおりである。後に、上述のコンデンサの下層電極を該
メモリセルコンタクト１７を介して電界効果トランジス
タのソース極１２と電気的に接触させることになる。
の製造を完成した後、第１誘電層１４と第２誘電層１６
を堆積し、並びにリソグラフィー技術とプラズマエッチ
ング技術を用いて上述の第１誘電層１４と第２誘電層１
６をエッチングして上述の電界効果トランジスタのソー
ス極１２を露出させ、以て、電界効果トランジスタのメ
モリセルコンタクト１７を形成する。以上は図１に示す
とおりである。後に、上述のコンデンサの下層電極を該
メモリセルコンタクト１７を介して電界効果トランジス
タのソース極１２と電気的に接触させることになる。
【００２８】上述の第１誘電層１４は通常は、大気圧化
学気相成長法（ＡＰＣＶＤ）を利用して形成する、ドー
プしたホウりん酸ガラス膜（ＢＳＳＧ）とし、その反応
圧力は１．０ｔｏｒｒ、反応温度は約４００℃、反応気
体はＳｉ（Ｃ2 Ｈ 5Ｏ）4 、ＴＭＢとＮ2 で組成した混
合気体とし、その厚さは３０００から８０００オングス
トロームの間とし、並びにサーマルフロー（Ｔｈｅｒｍ
ａｌ Ｆｌｏｗ）或いはエッチバック（Ｅｔｃｈｂａｃ
ｋ）或いは化学機械式研磨技術（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎｇ；ＣＭＰ）を利
用して、上述の第１誘電層１４を平坦化する。上述の第
２誘電層１６は通常は低圧化学気相成長法を利用して形
成した無ドープの二酸化シリコンとし、その反応気体は
Ｓｉ（Ｃ2 Ｈ 5Ｏ）4 、Ｎ2 ＯとＯ2 で組成した混合気
体とし、その反応温度は、約７２０℃とし、反応圧力は
約０．２５ｔｏｒｒとし、その厚さは、５００から１５
００オングストロームの間とする。上述の第１誘電層１
４と第２誘電層１６のプラズマエッチングは、磁場増強
式活性イオン式プラズマエッチング技術（ＭＡＲＩＥ）
を利用するか、或いは、電子サイクトロン共鳴プラズマ
エッチング技術（ＥＣＲ）、或いは伝統的な活性イオン
式プラズマエッチング技術（ＲＩＥ）を利用して進行
し、その反応気体は、通常はＣＦ4 、ＣＨＦ3 及びＡｒ
とする。
学気相成長法（ＡＰＣＶＤ）を利用して形成する、ドー
プしたホウりん酸ガラス膜（ＢＳＳＧ）とし、その反応
圧力は１．０ｔｏｒｒ、反応温度は約４００℃、反応気
体はＳｉ（Ｃ2 Ｈ 5Ｏ）4 、ＴＭＢとＮ2 で組成した混
合気体とし、その厚さは３０００から８０００オングス
トロームの間とし、並びにサーマルフロー（Ｔｈｅｒｍ
ａｌ Ｆｌｏｗ）或いはエッチバック（Ｅｔｃｈｂａｃ
ｋ）或いは化学機械式研磨技術（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎｇ；ＣＭＰ）を利
用して、上述の第１誘電層１４を平坦化する。上述の第
２誘電層１６は通常は低圧化学気相成長法を利用して形
成した無ドープの二酸化シリコンとし、その反応気体は
Ｓｉ（Ｃ2 Ｈ 5Ｏ）4 、Ｎ2 ＯとＯ2 で組成した混合気
体とし、その反応温度は、約７２０℃とし、反応圧力は
約０．２５ｔｏｒｒとし、その厚さは、５００から１５
００オングストロームの間とする。上述の第１誘電層１
４と第２誘電層１６のプラズマエッチングは、磁場増強
式活性イオン式プラズマエッチング技術（ＭＡＲＩＥ）
を利用するか、或いは、電子サイクトロン共鳴プラズマ
エッチング技術（ＥＣＲ）、或いは伝統的な活性イオン
式プラズマエッチング技術（ＲＩＥ）を利用して進行
し、その反応気体は、通常はＣＦ4 、ＣＨＦ3 及びＡｒ
とする。
【００２９】次に、図２を参照されたい。続いて、一層
の第１ポリシリコン１８を形成する。この第１ポリシリ
コン１８で上述のメモリセルコンタクト１７を充満させ
る。上述の第１ポリシリコン１８は通常は、同期にりん
をドープする低圧化学気相成長法により形成する。その
反応気体は、（１５％ＰＨ3 ／８５％ＳｉＨ4 ）と（５
％ＰＨ 3９５％Ｎ2 ）の混合気体とし、反応温度は約５
５０℃、その厚さは１０００から４０００オングストロ
ームの間で上述のメモリセルコンタクト１７の寸法によ
り定める。
の第１ポリシリコン１８を形成する。この第１ポリシリ
コン１８で上述のメモリセルコンタクト１７を充満させ
る。上述の第１ポリシリコン１８は通常は、同期にりん
をドープする低圧化学気相成長法により形成する。その
反応気体は、（１５％ＰＨ3 ／８５％ＳｉＨ4 ）と（５
％ＰＨ 3９５％Ｎ2 ）の混合気体とし、反応温度は約５
５０℃、その厚さは１０００から４０００オングストロ
ームの間で上述のメモリセルコンタクト１７の寸法によ
り定める。
【００３０】次に図３を参照されたい。続いて、一層の
ニトロ化シリコン２０を形成し、その後、熱化学気相成
長法を利用して一層の第１熱化学気相成長二酸化シリコ
ン２２（Ｆｉｒｓｔ Ｔｈｅｒｍａｌ ＣＶＤ Ｏｘｉ
ｄｅ）を形成し、さらにプラズマ増強式化学気相成長法
（ＰＥＣＶＤ）を利用して一層の第１プラズマ二酸化シ
リコン２４（Ｆｉｒｓｔ ＰＥ−Ｏｘｉｄｅ）を形成す
る。続いて、連続して、一層の第２熱化学気相成長二酸
化シリコン２６、第２プラズマ二酸化シリコン２８、第
３熱化学気相成長二酸化シリコン３０、第３プラズマ二
酸化シリコン３２、第４熱化学気相成長二酸化シリコン
３４を形成し、以て、熱化学気相成長二酸化シリコンと
プラズマ二酸化シリコンで組成された交替複層構造（ａ
ｌｔｅｒｎａｔｉｉｎｇ ｌａｙｅｒｓ）を形成する。
以上は図３に示されるとおりである。
ニトロ化シリコン２０を形成し、その後、熱化学気相成
長法を利用して一層の第１熱化学気相成長二酸化シリコ
ン２２（Ｆｉｒｓｔ Ｔｈｅｒｍａｌ ＣＶＤ Ｏｘｉ
ｄｅ）を形成し、さらにプラズマ増強式化学気相成長法
（ＰＥＣＶＤ）を利用して一層の第１プラズマ二酸化シ
リコン２４（Ｆｉｒｓｔ ＰＥ−Ｏｘｉｄｅ）を形成す
る。続いて、連続して、一層の第２熱化学気相成長二酸
化シリコン２６、第２プラズマ二酸化シリコン２８、第
３熱化学気相成長二酸化シリコン３０、第３プラズマ二
酸化シリコン３２、第４熱化学気相成長二酸化シリコン
３４を形成し、以て、熱化学気相成長二酸化シリコンと
プラズマ二酸化シリコンで組成された交替複層構造（ａ
ｌｔｅｒｎａｔｉｉｎｇ ｌａｙｅｒｓ）を形成する。
以上は図３に示されるとおりである。
【００３１】上述のニトロ化シリコン２０は低圧化学気
相成長法を利用して形成し、その反応気体はＳｉＨ2 Ｃ
ｌ2 とＮＨ3 で、その反応温度は約７２０℃、反応圧力
は０．２から０．４ｔｏｒｒの間、その厚さは５００か
ら１５００オングストロームの間とする。上述の熱化学
気相成長二酸化シリコンは、低圧化学気相成長法を利用
して形成し、その反応気体はＳｉＨ2 Ｃｌ2 とＮ2 Ｏ或
いはＳｉＨ4 とＯ2 でその反応温度は７５０から９００
℃の間とする。上述のプラズマ二酸化シリコンは、プラ
ズマ増強式化学気相成長法を利用して形成し、その反応
反応気体はＳｉＨ4 とＯ2 とし、反応温度は３００から
４００℃の間とする。上述の第１熱化学気相成長二酸化
シリコン２２、第１プラズマ二酸化シリコン２４、第２
熱化学気相成長二酸化シリコン２６、第２プラズマ二酸
化シリコン２８、第３熱化学気相成長二酸化シリコン３
０、第３プラズマ二酸化シリコン３２、第４熱化学気相
成長二酸化シリコン３４の各層の厚さは２００から４０
０オングストロームの間とする。このほか、低圧化学気
相成長法以外にも、大気圧化学気相成長法（ＡＰＣＶ
Ｄ）或いは次大気圧化学気相成長法（Ｓｕｂ−Ａｔｏｍ
ｓｐｈｅｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ；ＳＡＣＶＤ）或いはその他の各種化学
気相成長法を利用して、上述の熱化学気相成長二酸化シ
リコンを形成できる。
相成長法を利用して形成し、その反応気体はＳｉＨ2 Ｃ
ｌ2 とＮＨ3 で、その反応温度は約７２０℃、反応圧力
は０．２から０．４ｔｏｒｒの間、その厚さは５００か
ら１５００オングストロームの間とする。上述の熱化学
気相成長二酸化シリコンは、低圧化学気相成長法を利用
して形成し、その反応気体はＳｉＨ2 Ｃｌ2 とＮ2 Ｏ或
いはＳｉＨ4 とＯ2 でその反応温度は７５０から９００
℃の間とする。上述のプラズマ二酸化シリコンは、プラ
ズマ増強式化学気相成長法を利用して形成し、その反応
反応気体はＳｉＨ4 とＯ2 とし、反応温度は３００から
４００℃の間とする。上述の第１熱化学気相成長二酸化
シリコン２２、第１プラズマ二酸化シリコン２４、第２
熱化学気相成長二酸化シリコン２６、第２プラズマ二酸
化シリコン２８、第３熱化学気相成長二酸化シリコン３
０、第３プラズマ二酸化シリコン３２、第４熱化学気相
成長二酸化シリコン３４の各層の厚さは２００から４０
０オングストロームの間とする。このほか、低圧化学気
相成長法以外にも、大気圧化学気相成長法（ＡＰＣＶ
Ｄ）或いは次大気圧化学気相成長法（Ｓｕｂ−Ａｔｏｍ
ｓｐｈｅｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ；ＳＡＣＶＤ）或いはその他の各種化学
気相成長法を利用して、上述の熱化学気相成長二酸化シ
リコンを形成できる。
【００３２】注意しなければならないことは、フッ化水
素酸溶液中で、上述のプラズマ二酸化シリコンの熱化学
気相成長二酸化シリコンに対するエッチング選択比（ｅ
ｔｃｈ ｓｅｌｅｃｔｉｖｉｔｙ）は、約４対１であ
り、即ち、プラズマ二酸化シリコンのエッチング率は熱
化学気相成長二酸化シリコンより速いということであ
る。通常、プラズマ堆積反応室の電極間隔、反応圧力及
び発射周波数を調整することで、プラズマ二酸化シリコ
ンの薄膜特性を変えられ、ひいてはそのフッ化水素酸溶
液内でのエッチング率を変えられる。
素酸溶液中で、上述のプラズマ二酸化シリコンの熱化学
気相成長二酸化シリコンに対するエッチング選択比（ｅ
ｔｃｈ ｓｅｌｅｃｔｉｖｉｔｙ）は、約４対１であ
り、即ち、プラズマ二酸化シリコンのエッチング率は熱
化学気相成長二酸化シリコンより速いということであ
る。通常、プラズマ堆積反応室の電極間隔、反応圧力及
び発射周波数を調整することで、プラズマ二酸化シリコ
ンの薄膜特性を変えられ、ひいてはそのフッ化水素酸溶
液内でのエッチング率を変えられる。
【００３３】次に、図４と図５及び図６を参照された
い。続いて、リソグラフィー技術とプラズマエッチング
技術を用いてメモリセルコンタクト両側の上述の交替複
層構造をエッチングして二つの凹溝、即ち凹溝３５と凹
溝３７を形成するが、このプラズマエッチングは上述の
ニトロ化シリコン２０表面で終止する。以上は図４に示
される。その後、フッ化水素酸溶液を用いて上述の交替
複層構造の一部分を除去するが、上述のプラズマ二酸化
シリコンのエッチング率は遙に上述の熱化学気相成長二
酸化シリコンより大きいため、上述の凹溝３５と凹溝３
７内の上述の第１熱化学気相成長二酸化シリコン２２と
第２熱化学気相成長二酸化シリコン２６の間、第２熱化
学気相成長二酸化シリコン２６と第３熱化学気相成長二
酸化シリコン３０の間、第３熱化学気相成長二酸化シリ
コン３０と第４熱化学気相成長二酸化シリコン３４の間
に、キャビティー３５（ｃａｖｉｔｙ）が形成され、上
述の凹溝３５と凹溝３７内の上述の交替複層構造に皺を
有する表面（ｃｏｒｒｕｇａｔｅｄ ｓｕｒｆａｃｅ）
が形成され、皺を有する凹溝３９と凹溝４１となり、図
５に示される状態となる。上述の交替複層構造に対する
プラズマエッチングにも、反応気体をＣＨ4 とＣＨＦ3
とＡｒの混合気体としての磁場増強式活性イオン式プラ
ズマエッチング技術が利用できる。表面に皺を有する凹
溝３９と凹溝４１を形成した後、プラズマエッチング技
術を用いて上述のニトロ化シリコン２０をエッチング
し、第１ポリシリコン１８を局部的に露出させ、図６に
示される状態とする。
い。続いて、リソグラフィー技術とプラズマエッチング
技術を用いてメモリセルコンタクト両側の上述の交替複
層構造をエッチングして二つの凹溝、即ち凹溝３５と凹
溝３７を形成するが、このプラズマエッチングは上述の
ニトロ化シリコン２０表面で終止する。以上は図４に示
される。その後、フッ化水素酸溶液を用いて上述の交替
複層構造の一部分を除去するが、上述のプラズマ二酸化
シリコンのエッチング率は遙に上述の熱化学気相成長二
酸化シリコンより大きいため、上述の凹溝３５と凹溝３
７内の上述の第１熱化学気相成長二酸化シリコン２２と
第２熱化学気相成長二酸化シリコン２６の間、第２熱化
学気相成長二酸化シリコン２６と第３熱化学気相成長二
酸化シリコン３０の間、第３熱化学気相成長二酸化シリ
コン３０と第４熱化学気相成長二酸化シリコン３４の間
に、キャビティー３５（ｃａｖｉｔｙ）が形成され、上
述の凹溝３５と凹溝３７内の上述の交替複層構造に皺を
有する表面（ｃｏｒｒｕｇａｔｅｄ ｓｕｒｆａｃｅ）
が形成され、皺を有する凹溝３９と凹溝４１となり、図
５に示される状態となる。上述の交替複層構造に対する
プラズマエッチングにも、反応気体をＣＨ4 とＣＨＦ3
とＡｒの混合気体としての磁場増強式活性イオン式プラ
ズマエッチング技術が利用できる。表面に皺を有する凹
溝３９と凹溝４１を形成した後、プラズマエッチング技
術を用いて上述のニトロ化シリコン２０をエッチング
し、第１ポリシリコン１８を局部的に露出させ、図６に
示される状態とする。
【００３４】次に、図７と図８を参照されたい。続い
て、一層の第２ポリシリコン４２を堆積する。この第２
ポリシリコン４２に上述の凹溝３９と凹溝４１を充満さ
せ、図７に示される状態とする。その後、プラズマエッ
チング技術を利用して該第２ポリシリコン４２に対して
垂直の単向性エッチバックを進行し、以て第４熱化学気
相成長二酸化シリコン３４上方の第２ポリシリコン４２
と第２誘電層１６上方の第２ポリシリコン４２と第１ポ
リシリコン１８を除去し、以て上述の凹溝３９と凹溝４
１内に第２ポリシリコンスタッド４２Ａを形成し、図８
に示される状態となす。第２ポリシリコン４２の形成方
式は、第１ポリシリコン１８と同じであり、その厚さは
１０００から２５００オングストロームの間とする。上
述の第２ポリシリコン４２に対する垂直単向性エッチバ
ックには、前述の磁場増強式活性イオン式プラズマエッ
チング技術、電子サイクトロン共鳴プラズマエッチング
技術（ＥＣＲ）、或いは伝統的な活性イオン式プラズマ
エッチング技術（ＲＩＥ）が利用できるが、サブミクロ
ン集積回路技術の領域では、通常は磁場増強式活性イオ
ン式プラズマエッチング技術を利用し、そのプラズマ反
応気体は、通常はＣｌ2 、ＳＦ6 及びＨＢｒの混合気体
とされる。
て、一層の第２ポリシリコン４２を堆積する。この第２
ポリシリコン４２に上述の凹溝３９と凹溝４１を充満さ
せ、図７に示される状態とする。その後、プラズマエッ
チング技術を利用して該第２ポリシリコン４２に対して
垂直の単向性エッチバックを進行し、以て第４熱化学気
相成長二酸化シリコン３４上方の第２ポリシリコン４２
と第２誘電層１６上方の第２ポリシリコン４２と第１ポ
リシリコン１８を除去し、以て上述の凹溝３９と凹溝４
１内に第２ポリシリコンスタッド４２Ａを形成し、図８
に示される状態となす。第２ポリシリコン４２の形成方
式は、第１ポリシリコン１８と同じであり、その厚さは
１０００から２５００オングストロームの間とする。上
述の第２ポリシリコン４２に対する垂直単向性エッチバ
ックには、前述の磁場増強式活性イオン式プラズマエッ
チング技術、電子サイクトロン共鳴プラズマエッチング
技術（ＥＣＲ）、或いは伝統的な活性イオン式プラズマ
エッチング技術（ＲＩＥ）が利用できるが、サブミクロ
ン集積回路技術の領域では、通常は磁場増強式活性イオ
ン式プラズマエッチング技術を利用し、そのプラズマ反
応気体は、通常はＣｌ2 、ＳＦ6 及びＨＢｒの混合気体
とされる。
【００３５】次に、図９と図１０を参照されたい。続い
て、リソグラフィー技術とプラズマエッチング技術を用
いて、コンデンサ領域の上述の交替複層構造、ニトロ化
シリコン、及び第１ポリシリコンをエッチングして図９
に示される状態となす。その後、フッ化水素酸溶液（Ｈ
Ｆ）を用いて、上述の表面に皺を有する上述の交替複層
構造をエッチングしりん酸溶液を用いて残ったニトロ化
シリコン２０をエッチングして、上述の第１ポリシリコ
ン１８と第２ポリシリコンスタッド４２Ａで構成したコ
ンデンサの下層電極（ｓｔｒａｇｅ ｎｏｄｅ）を露出
させ、図１０に示される状態となす。上述の凹溝３９と
凹溝４１内の上述の交替複層構造の表面には皺があるの
で、第２ポリシリコンスタッド４２Ａの両側表面にも図
１０に示されるように皺があり、ゆえに、コンデンサの
下層電極の表面積が増加されている。
て、リソグラフィー技術とプラズマエッチング技術を用
いて、コンデンサ領域の上述の交替複層構造、ニトロ化
シリコン、及び第１ポリシリコンをエッチングして図９
に示される状態となす。その後、フッ化水素酸溶液（Ｈ
Ｆ）を用いて、上述の表面に皺を有する上述の交替複層
構造をエッチングしりん酸溶液を用いて残ったニトロ化
シリコン２０をエッチングして、上述の第１ポリシリコ
ン１８と第２ポリシリコンスタッド４２Ａで構成したコ
ンデンサの下層電極（ｓｔｒａｇｅ ｎｏｄｅ）を露出
させ、図１０に示される状態となす。上述の凹溝３９と
凹溝４１内の上述の交替複層構造の表面には皺があるの
で、第２ポリシリコンスタッド４２Ａの両側表面にも図
１０に示されるように皺があり、ゆえに、コンデンサの
下層電極の表面積が増加されている。
【００３６】続いて、図１１と図１２を参照されたい。
コンデンサの下層電極を完成した後、さらに、標準工程
を利用して、コンデンサ誘電層４４を形成し、図１１に
示される状態となす。その後、第３ポリシコン４６を形
成し、並びにリソグラフィー技術とプラズマエッチング
技術を利用してコンデンサ誘電層４４と第３ポリシリコ
ン４６をエッチングして、コンデンサの上層電極（ｐｌ
ａｔｅ ｅｌｅｃｔｒｏｄｅ）を形成し、図１２に示さ
れる状態となし、こうして、高電容のスタックコンデン
サと高集積密度のスタックＤＲＡＭを完成する。
コンデンサの下層電極を完成した後、さらに、標準工程
を利用して、コンデンサ誘電層４４を形成し、図１１に
示される状態となす。その後、第３ポリシコン４６を形
成し、並びにリソグラフィー技術とプラズマエッチング
技術を利用してコンデンサ誘電層４４と第３ポリシリコ
ン４６をエッチングして、コンデンサの上層電極（ｐｌ
ａｔｅ ｅｌｅｃｔｒｏｄｅ）を形成し、図１２に示さ
れる状態となし、こうして、高電容のスタックコンデン
サと高集積密度のスタックＤＲＡＭを完成する。
【００３７】上述のコンデンサ誘電層４４は通常、ニト
ロ化シリコン（Ｎｉｔｒｉｄｅ；Ｎ）と酸化ニトロ化シ
リコン（Ｏｘｙｎｉｔｒｉｄｅ；Ｏ）で組成する。上述
のニトロ化シリコンは低圧化学気相成長法で形成し、そ
の厚さは４０から６０オングストロームの間とし、上述
の酸化ニトロ化シリコンは上述のニトロ化シリコンを酸
化して形成し、その厚さは、２０から５０オングストロ
ームの間とする。上述の第３ポリシリコン４６の形成方
法は第１ポリシリコン１８と同じであり、その厚さは１
０００から２０００オングストロームの間とする。また
上述のコンデンサ誘電層４４は５酸化２タンタル材料で
組成可能である（Ｔａ2 Ｏ5 ）。
ロ化シリコン（Ｎｉｔｒｉｄｅ；Ｎ）と酸化ニトロ化シ
リコン（Ｏｘｙｎｉｔｒｉｄｅ；Ｏ）で組成する。上述
のニトロ化シリコンは低圧化学気相成長法で形成し、そ
の厚さは４０から６０オングストロームの間とし、上述
の酸化ニトロ化シリコンは上述のニトロ化シリコンを酸
化して形成し、その厚さは、２０から５０オングストロ
ームの間とする。上述の第３ポリシリコン４６の形成方
法は第１ポリシリコン１８と同じであり、その厚さは１
０００から２０００オングストロームの間とする。また
上述のコンデンサ誘電層４４は５酸化２タンタル材料で
組成可能である（Ｔａ2 Ｏ5 ）。
【００３８】
【発明の効果】本発明は、高電容値のスタックコンデン
サの製造方法と高集積密度のスタックＤＲＡＭの製造方
法を提供している。
サの製造方法と高集積密度のスタックＤＲＡＭの製造方
法を提供している。
【図１】本発明の実施例の工程断面表示図である。
【図２】本発明の実施例の工程断面表示図である。
【図３】本発明の実施例の工程断面表示図である。
【図４】本発明の実施例の工程断面表示図である。
【図５】本発明の実施例の工程断面表示図である。
【図６】本発明の実施例の工程断面表示図である。
【図７】本発明の実施例の工程断面表示図である。
【図８】本発明の実施例の工程断面表示図である。
【図９】本発明の実施例の工程断面表示図である。
【図１０】本発明の実施例の工程断面表示図である。
【図１１】本発明の実施例の工程断面表示図である。
【図１２】本発明の実施例の工程断面表示図である。
１２ ソース極 １４ 第１誘電層 １６ 第２誘電層 １７ メモリセルコンタクト １８ 第１ポリシリコン ２０ ニトロ化シリコン ２２ 第１熱化学気相成長二酸化シリコン ２４ 第１プラズマ二酸化シリコン ２６ 第２熱化学気相成長二酸化シリコン ２８ 第２プラズマ二酸化シリコン ３０ 第３熱化学気相成長二酸化シリコン ３２ 第３プラズマ二酸化シリコン ３４ 第４熱化学気相成長二酸化シリコン ３５ キャビティー ３６ 第２ポリシリコン ３５、３７ 凹溝 ３９、４１ 凹溝 ４２ 第２ポリシリコン ４２Ａ 第２ポリシリコンスタッド ４４ コンデンサ誘電層 ４６ 第３ポリシコン
Claims (10)
- 【請求項１】 シリコン半導体基板上に、電界効果トラ
ンジスタを隔離するための酸化層を形成し、 電界効果トランジスタとワード線を形成し、該電界効果
トランジスタはゲート酸化層、ゲート極及びソース極と
ドレイン極を含むものとし、 第１誘電層と第２誘電層を形成すると共に、第１誘電層
を平坦化し、 リソグラフィー技術とエッチング技術を用いて該第１誘
電層と第２誘電層をエッチングして上述の電界効果トラ
ンジスタのソース極を露出させ、以てメモリセルコンタ
クトを形成し、 一層の第１ポリシリコンを形成し、該第１ポリシリコン
に上述のメモリセルコンタクトを充満させ、 第３誘電層を形成し、 熱化学気相成長二酸化シリコンとプラズマ二酸化シリコ
ンで組成する交替複層構造を形成し、 リソグラフィー技術とプラズマエッチング技術を用いて
メモリセルコンタクト両側の交替複層構造を除去して二
つの凹溝を形成し、このプラズマエッチングを第３誘電
層表面で終止させ、 上記交替複層構造をエッチングし、上述の凹溝内の上述
の熱化学気相成長二酸化シリコンの間にキャビティーを
形成し、該凹溝内の交替複層構造の表面に皺を形成し、 エッチング技術を用いて上述の第３誘電層をエッチング
して、上述の第１ポリシリコンを局部的に露出させ、 一層の第２ポリシリコンを形成し、この第２ポリシコン
に上述の凹溝を充満させ、 エッチング技術を用いて、上記第２ポリシリコンに対し
てエッチバックを行い、上述の交替複層構造の上方の第
２ポリシリコンを除去して上述の凹溝内に第２ポリシリ
コンスタッドを形成し、 リソグラフィー技術とエッチング技術を用いてコンデン
サ領域の上述の交替複層構造、第３誘電層、第１ポリシ
リコンをエッチングし、 表面に皺を有する上述の交替複層構造と残りの上述の第
３誘電層を除去して、第２ポリシリコンスタッドと第１
ポリシリコンを露出させてコンデンサの下層電極を形成
し、 コンデンサ誘電層を形成し、 第３ポリシリコンを形成し、 リソグラフィー技術とエッチング技術を用いて第３ポリ
シリコンとコンデンサ誘電層をエッチングして、コンデ
ンサの上層電極を形成してなる、スタックＤＲＡＭの製
造方法。 - 【請求項２】 第１誘電層と第２誘電層は二酸化シリコ
ンとし、第１誘電層の厚さは３０００から８０００オン
グストロームの間、第２誘電層の厚さは５００から１５
００オングストロームの間とする、請求項１に記載のス
タックＤＲＡＭの製造方法。 - 【請求項３】 第１ポリシリコンは化学気相成長法を利
用して形成し、その厚さは２０００から３５００オング
ストロームの間とする、請求項１に記載のスタックＤＲ
ＡＭの製造方法。 - 【請求項４】 第３誘電層はニトロ化シリコンとし、そ
の厚さは５００から１５００オングストロームの間とす
る、請求項１に記載のスタックＤＲＡＭの製造方法。 - 【請求項５】 交替複層構造の熱化学気相成長二酸化シ
リコンは低圧化学気相成長法或いは大気圧化学気相成長
法或いは次大気圧化学気相成長法或いはその他の各種化
学気相成長法を利用して形成し、その各層の厚さは２０
０から４００オングストロームの間とする、請求項１に
記載のスタックＤＲＡＭの製造方法。 - 【請求項６】 交替複層構造のプラズマ二酸化シリコン
はプラズマ増強式化学気相成長法を利用して形成し、そ
の各層の厚さは２００から４００オングストロームの間
とする、請求項１に記載のスタックＤＲＡＭの製造方
法。 - 【請求項７】 第２ポリシリコンは化学気相成長法を利
用して形成し、その厚さは１０００から２５００オング
ストロームの間とする、請求項１に記載のスタックＤＲ
ＡＭの製造方法。 - 【請求項８】 キャビティーは、フッ化水素酸溶液を利
用して形成する、請求項１に記載のスタックＤＲＡＭの
製造方法。 - 【請求項９】 コンデンサ誘電層は、酸化ニトロ化シリ
コンとニトロ化シリコンと二酸化シリコンで組成する
か、或いは五酸化二タンタルで組成する、請求項１に記
載のスタックＤＲＡＭの製造方法。 - 【請求項１０】 第３ポリシリコンは、化学気相成長法
を利用して形成し、その厚さは１０００から２０００オ
ングストロームの間とする、請求項１に記載のスタック
ＤＲＡＭの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329052A JP2819498B2 (ja) | 1996-11-26 | 1996-11-26 | 両側に皺のあるケース型コンデンサを有するｄｒａｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329052A JP2819498B2 (ja) | 1996-11-26 | 1996-11-26 | 両側に皺のあるケース型コンデンサを有するｄｒａｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163449A true JPH10163449A (ja) | 1998-06-19 |
| JP2819498B2 JP2819498B2 (ja) | 1998-10-30 |
Family
ID=18217082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8329052A Expired - Fee Related JP2819498B2 (ja) | 1996-11-26 | 1996-11-26 | 両側に皺のあるケース型コンデンサを有するｄｒａｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819498B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010078014A (ko) * | 2000-01-26 | 2001-08-20 | 니시가키 코지 | 축전 커패시터 하부 전극 형성 방법 |
| KR100346450B1 (ko) * | 1999-12-30 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| JP2007227944A (ja) * | 1998-07-13 | 2007-09-06 | Samsung Electronics Co Ltd | Ｄｒａｍ装置の製造方法 |
| CN109906500A (zh) * | 2016-10-07 | 2019-06-18 | 应用材料公司 | 选择性的SiN侧向内凹 |
| CN119383955A (zh) * | 2023-07-21 | 2025-01-28 | 长鑫科技集团股份有限公司 | 半导体结构及其形成方法 |
-
1996
- 1996-11-26 JP JP8329052A patent/JP2819498B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007227944A (ja) * | 1998-07-13 | 2007-09-06 | Samsung Electronics Co Ltd | Ｄｒａｍ装置の製造方法 |
| KR100346450B1 (ko) * | 1999-12-30 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR20010078014A (ko) * | 2000-01-26 | 2001-08-20 | 니시가키 코지 | 축전 커패시터 하부 전극 형성 방법 |
| CN109906500A (zh) * | 2016-10-07 | 2019-06-18 | 应用材料公司 | 选择性的SiN侧向内凹 |
| CN119383955A (zh) * | 2023-07-21 | 2025-01-28 | 长鑫科技集团股份有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2819498B2 (ja) | 1998-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5843822A (en) | Double-side corrugated cylindrical capacitor structure of high density DRAMs | |
| US6617631B2 (en) | Method for making closely spaced capacitors with reduced parasitic capacitance on a dynamic random access memory (DRAM) device | |
| US5696395A (en) | Dynamic random access memory with fin-type stacked capacitor | |
| US5223729A (en) | Semiconductor device and a method of producing the same | |
| KR100323832B1 (ko) | 고용량을 갖는 캐패시터의 제조방법 및 이를 이용한 반도체 소자의 제조방법 | |
| US5591664A (en) | Method of increasing the capacitance area in DRAM stacked capacitors using a simplified process | |
| US6569729B1 (en) | Method of fabricating three dimensional CMOSFET devices for an embedded DRAM application | |
| US5726086A (en) | Method of making self-aligned cylindrical capacitor structure of stack DRAMS | |
| US5940713A (en) | Method for constructing multiple container capacitor | |
| US7332392B2 (en) | Trench-capacitor DRAM device and manufacture method thereof | |
| US6291286B1 (en) | Two-step strap implantation of making deep trench capacitors for DRAM cells | |
| CN100466231C (zh) | 沟槽电容动态随机存取存储器元件及其制作方法 | |
| US5521112A (en) | Method of making capacitor for stack dram cell | |
| US5909621A (en) | Single-side corrugated cylindrical capacitor structure of high density DRAMs | |
| US6538287B2 (en) | Method and structure for stacked DRAM capacitors and FETs for embedded DRAM circuits | |
| JP2819498B2 (ja) | 両側に皺のあるケース型コンデンサを有するｄｒａｍの製造方法 | |
| US6403418B2 (en) | Method of fabricating cup-shape cylindrical capacitor of high density DRAMs | |
| US7629218B2 (en) | Method of manufacturing a capacitor and method of manufacturing a semiconductor device using the same | |
| US20040266098A1 (en) | Method of forming geometric deep trench capacitors | |
| JP2820065B2 (ja) | 半導体装置の製造方法 | |
| US6063548A (en) | Method for making DRAM using a single photoresist masking step for making capacitors with node contacts | |
| JP2921564B2 (ja) | 単側に皺を有するケース型コンデンサの製造方法 | |
| US6071790A (en) | Method of crown capacitor rounding by oxidant dipping process | |
| US6093601A (en) | Method of fabricating crown capacitor by using oxynitride mask | |
| US6815356B2 (en) | Method for forming bottle trench |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980721 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080828 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090828 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |