JPH10163499A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH10163499A JPH10163499A JP31903396A JP31903396A JPH10163499A JP H10163499 A JPH10163499 A JP H10163499A JP 31903396 A JP31903396 A JP 31903396A JP 31903396 A JP31903396 A JP 31903396A JP H10163499 A JPH10163499 A JP H10163499A
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Abstract
(57)【要約】
【課題】 薄膜トランジスタの製造方法に関し、薄膜ト
ランジスタのＬＤＤ領域を製造工程を増加させることな
く、制御性良く形成する。 【解決手段】 絶縁性基板１上の所定の位置に形成した
結晶化シリコン膜３上にゲート絶縁膜４を形成したの
ち、ゲート絶縁膜４上に所定パターンのゲート電極５を
形成、次いで、ゲート電極５の表面に自己酸化膜６を形
成したのち、全面に第１の膜７を形成し、少なくとも、
高不純物濃度のソース・ドレイン領域の形成予定領域及
び回路構成上ゲート電極５の分離箇所に開口部８，１
０，１２を設けるように第１の膜７をパターニングし、
パターニングされた第１の膜７をマスクとしてゲート絶
縁膜４、自己酸化膜６、及び、開口部１０，１２に露出
するゲート電極５をエッチング除去する。
ランジスタのＬＤＤ領域を製造工程を増加させることな
く、制御性良く形成する。 【解決手段】 絶縁性基板１上の所定の位置に形成した
結晶化シリコン膜３上にゲート絶縁膜４を形成したの
ち、ゲート絶縁膜４上に所定パターンのゲート電極５を
形成、次いで、ゲート電極５の表面に自己酸化膜６を形
成したのち、全面に第１の膜７を形成し、少なくとも、
高不純物濃度のソース・ドレイン領域の形成予定領域及
び回路構成上ゲート電極５の分離箇所に開口部８，１
０，１２を設けるように第１の膜７をパターニングし、
パターニングされた第１の膜７をマスクとしてゲート絶
縁膜４、自己酸化膜６、及び、開口部１０，１２に露出
するゲート電極５をエッチング除去する。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタの
製造方法に関するものであり、特に、液晶表示装置のデ
ータドライバ及びゲートドライバ等として用いる結晶化
シリコン薄膜トランジスタ（ＴＦＴ）のＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域の形成工程に
特徴のある薄膜トランジスタの製造方法に関するもので
ある。
製造方法に関するものであり、特に、液晶表示装置のデ
ータドライバ及びゲートドライバ等として用いる結晶化
シリコン薄膜トランジスタ（ＴＦＴ）のＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域の形成工程に
特徴のある薄膜トランジスタの製造方法に関するもので
ある。
【０００２】
【従来の技術】従来、液晶表示装置は小型・軽量・低消
費電力であるため、ＯＡ端末やプロジェクター等に使用
されたり、或いは、携帯可能性を利用して小型液晶テレ
ビ等に使用されており、特に、高品質液晶表示装置用に
は、画素毎にスイッチング用のＴＦＴを設けたアクティ
ブマトリクス型液晶表示装置が用いられている。
費電力であるため、ＯＡ端末やプロジェクター等に使用
されたり、或いは、携帯可能性を利用して小型液晶テレ
ビ等に使用されており、特に、高品質液晶表示装置用に
は、画素毎にスイッチング用のＴＦＴを設けたアクティ
ブマトリクス型液晶表示装置が用いられている。
【０００３】この様なアクティブマトリクス型液晶表示
装置において、アドレス用ＴＦＴや、各画素ＴＦＴのゲ
ート線或いはデータ線に印加する電圧を制御する画素周
辺部の駆動ドライバー用のＴＦＴは、近年の液晶表示装
置の高精細化、高品質化に伴って高移動度のものが求め
られており、この様な要請に応えるためにＴＦＴを構成
する半導体層として多結晶シリコン膜を用いた多結晶シ
リコンＴＦＴが採用され始めている。
装置において、アドレス用ＴＦＴや、各画素ＴＦＴのゲ
ート線或いはデータ線に印加する電圧を制御する画素周
辺部の駆動ドライバー用のＴＦＴは、近年の液晶表示装
置の高精細化、高品質化に伴って高移動度のものが求め
られており、この様な要請に応えるためにＴＦＴを構成
する半導体層として多結晶シリコン膜を用いた多結晶シ
リコンＴＦＴが採用され始めている。
【０００４】この様なＴＦＴに用いる多結晶シリコン膜
は、Ｐ−ＣＶＤ法（プラズマ化学気相成長法）によって
成膜したアモルファスシリコン膜を６００℃程度の高温
でアニールして多結晶化したものや、ＬＰ−ＣＶＤ法
（減圧化学気相成長法）により直接成膜した多結晶シリ
コン膜や、或いは、アモルファスシリコン膜をレーザや
フラッシュランプ等のエネルギービームの照射によって
瞬間的に溶融結晶化したものが用いられている。
は、Ｐ−ＣＶＤ法（プラズマ化学気相成長法）によって
成膜したアモルファスシリコン膜を６００℃程度の高温
でアニールして多結晶化したものや、ＬＰ−ＣＶＤ法
（減圧化学気相成長法）により直接成膜した多結晶シリ
コン膜や、或いは、アモルファスシリコン膜をレーザや
フラッシュランプ等のエネルギービームの照射によって
瞬間的に溶融結晶化したものが用いられている。
【０００５】しかし、この様な多結晶シリコン膜は、い
ずれも廉価なガラス基板を用いているため、より高温で
の熱処理を行うことができず、単結晶シリコンＴＦＴと
比較してオフ電流が高いという問題がある。
ずれも廉価なガラス基板を用いているため、より高温で
の熱処理を行うことができず、単結晶シリコンＴＦＴと
比較してオフ電流が高いという問題がある。
【０００６】この様なオフ電流の問題を解決するため
に、ＬＤＤ構造の採用が検討されており、高不純物濃度
のソース・ドレイン領域とチャネル領域との間に低不純
物濃度のＬＤＤ領域を設けることによって、ＴＦＴのオ
フ状態の時のチャネル−ドレイン領域（ソース領域）間
の電界を緩和して、リーク電流を低減しようというもの
である。
に、ＬＤＤ構造の採用が検討されており、高不純物濃度
のソース・ドレイン領域とチャネル領域との間に低不純
物濃度のＬＤＤ領域を設けることによって、ＴＦＴのオ
フ状態の時のチャネル−ドレイン領域（ソース領域）間
の電界を緩和して、リーク電流を低減しようというもの
である。
【０００７】ここで、従来のＬＤＤ領域の形成工程を、
図９及び図１０を参照して説明するが、図９は、ゲート
電極に多結晶シリコン膜を用いた半導体メモリ等に用い
られる方法であり、また、図１０はゲート電極にＡｌ膜
を用いた大画面表示を行う液晶表示装置パネル等に用い
られる方法である。
図９及び図１０を参照して説明するが、図９は、ゲート
電極に多結晶シリコン膜を用いた半導体メモリ等に用い
られる方法であり、また、図１０はゲート電極にＡｌ膜
を用いた大画面表示を行う液晶表示装置パネル等に用い
られる方法である。
【０００８】図９（ａ）参照 まず、ガラス基板５１上に下地酸化膜５２を介して多結
晶シリコン膜５３を堆積し、所定形状にパターニングし
たのち、ゲート酸化膜５４及び多結晶シリコン膜を堆積
させ、次いで、多結晶シリコン膜をパターニングして多
結晶シリコンゲート電極５５を形成したのち、低ドーズ
量のＰイオン５６をイオン注入してｎ-型領域５７を形
成する。
晶シリコン膜５３を堆積し、所定形状にパターニングし
たのち、ゲート酸化膜５４及び多結晶シリコン膜を堆積
させ、次いで、多結晶シリコン膜をパターニングして多
結晶シリコンゲート電極５５を形成したのち、低ドーズ
量のＰイオン５６をイオン注入してｎ-型領域５７を形
成する。
【０００９】図９（ｂ）参照 次いで、高不純物濃度のソース・ドレイン領域を形成す
る際のマスクとなるサイドウォールを形成するために、
全面に酸化膜５８を堆積させる。
る際のマスクとなるサイドウォールを形成するために、
全面に酸化膜５８を堆積させる。
【００１０】図９（ｃ）参照 次いで、酸化膜５８を反応性イオンエッチングを用いて
異方性エッチングすることによって、多結晶シリコンゲ
ート電極５５の側壁にサイドウォール５９を形成する。
異方性エッチングすることによって、多結晶シリコンゲ
ート電極５５の側壁にサイドウォール５９を形成する。
【００１１】図９（ｄ）参照 次いで、再びＰイオン６０を高ドーズ量でイオン注入し
てｎ+ 型ソース・ドレイン領域６１を形成することによ
って、Ｐイオン６０が注入されなかったｎ- 型領域５７
がｎ- 型ＬＤＤ領域６２となる。
てｎ+ 型ソース・ドレイン領域６１を形成することによ
って、Ｐイオン６０が注入されなかったｎ- 型領域５７
がｎ- 型ＬＤＤ領域６２となる。
【００１２】この場合には、多結晶シリコンゲート電極
５５及びサイドウォール５９をイオン注入マスクとして
使用することによって、ｎ- 型ＬＤＤ領域６２を多結晶
シリコンゲート電極５５及びサイドウォール５９に対し
て自己整合的に形成することができる。
５５及びサイドウォール５９をイオン注入マスクとして
使用することによって、ｎ- 型ＬＤＤ領域６２を多結晶
シリコンゲート電極５５及びサイドウォール５９に対し
て自己整合的に形成することができる。
【００１３】図１０（ａ）参照 次に、他のＬＤＤ領域の形成方法を説明すると、まず、
ガラス基板５１上に下地酸化膜５２を介して多結晶シリ
コン膜５３を堆積し、所定形状にパターニングしたの
ち、ゲート酸化膜５４及びＡｌ膜を堆積させ、次いで、
フォトレジストパターン６４を用いてＡｌ膜をパターニ
ングしてＡｌゲート電極６３を形成したのち、蓚酸水溶
液中で陽極酸化を行うことによりポーラスな多孔質陽極
酸化膜６５を形成する。
ガラス基板５１上に下地酸化膜５２を介して多結晶シリ
コン膜５３を堆積し、所定形状にパターニングしたの
ち、ゲート酸化膜５４及びＡｌ膜を堆積させ、次いで、
フォトレジストパターン６４を用いてＡｌ膜をパターニ
ングしてＡｌゲート電極６３を形成したのち、蓚酸水溶
液中で陽極酸化を行うことによりポーラスな多孔質陽極
酸化膜６５を形成する。
【００１４】図１０（ｂ）参照 次いで、フォトレジストパターン６４を除去したのち、
酒石酸水溶液中で陽極酸化を行うことによって、Ａｌゲ
ート電極６３の表面に強固で緻密な陽極酸化膜６６を形
成する。なお、この緻密な陽極酸化膜６６は、３００℃
程度の低温熱処理でも発生するヒロック（ｈｉｌｌｏｃ
ｋ）を低減する効果があるため、最近の液晶表示装置パ
ネルにおける標準的なプロセスになりつつある。
酒石酸水溶液中で陽極酸化を行うことによって、Ａｌゲ
ート電極６３の表面に強固で緻密な陽極酸化膜６６を形
成する。なお、この緻密な陽極酸化膜６６は、３００℃
程度の低温熱処理でも発生するヒロック（ｈｉｌｌｏｃ
ｋ）を低減する効果があるため、最近の液晶表示装置パ
ネルにおける標準的なプロセスになりつつある。
【００１５】図１０（ｃ）参照 次いで、Ａｌゲート電極６３及び多孔質陽極酸化膜６５
をマスクとして、ドライ・エッチングによってゲート酸
化膜５４をパターニングして、多結晶シリコン膜５３の
ソース・ドレイン形成予定領域を露出させる。
をマスクとして、ドライ・エッチングによってゲート酸
化膜５４をパターニングして、多結晶シリコン膜５３の
ソース・ドレイン形成予定領域を露出させる。
【００１６】図１０（ｄ）参照 次いで、多孔質陽極酸化膜６５を除去したのち、１０ｋ
ｅＶ程度の低加速エネルギーで高ドーズ量のＰイオン６
７をイオン注入して、ゲート酸化膜５４に自己整合する
ｎ+ 型ソース・ドレイン領域６１を形成すると共に、７
０ｋｅＶの高加速エネルギーで低ドーズ量のＰイオン６
７をゲート酸化膜５４を透過してイオン注入することに
よって、緻密な陽極酸化膜６６に自己整合するｎ- 型Ｌ
ＤＤ領域６２を形成する。
ｅＶ程度の低加速エネルギーで高ドーズ量のＰイオン６
７をイオン注入して、ゲート酸化膜５４に自己整合する
ｎ+ 型ソース・ドレイン領域６１を形成すると共に、７
０ｋｅＶの高加速エネルギーで低ドーズ量のＰイオン６
７をゲート酸化膜５４を透過してイオン注入することに
よって、緻密な陽極酸化膜６６に自己整合するｎ- 型Ｌ
ＤＤ領域６２を形成する。
【００１７】この場合にも、緻密な陽極酸化膜６６及び
ゲート酸化膜５４をイオン注入マスクとして使用するこ
とによって、ｎ- 型ＬＤＤ領域６２を緻密な陽極酸化膜
６６及びゲート酸化膜５４に対して自己整合的に形成す
ることができる。
ゲート酸化膜５４をイオン注入マスクとして使用するこ
とによって、ｎ- 型ＬＤＤ領域６２を緻密な陽極酸化膜
６６及びゲート酸化膜５４に対して自己整合的に形成す
ることができる。
【００１８】
【発明が解決しようとする課題】しかし、上記の図９に
示したＬＤＤ領域の形成方法を、６００ｍｍ×６００ｍ
ｍの大型液晶基板の応用しようとすると、異方性エッチ
ングの面内均一性に問題が生じ、ＬＤＤ領域の大きさに
バラツキが生ずるという問題がある。
示したＬＤＤ領域の形成方法を、６００ｍｍ×６００ｍ
ｍの大型液晶基板の応用しようとすると、異方性エッチ
ングの面内均一性に問題が生じ、ＬＤＤ領域の大きさに
バラツキが生ずるという問題がある。
【００１９】また、アクティブマトリクス型液晶表示装
置の周辺回路に用いるＴＦＴのＬＤＤ領域のサイズとし
ては、リーク電流低減の観点からは２μｍ以上のＬＤＤ
長が必要であるが、サイドウォールの幅は、ゲート電極
の高さ等に依存するので、２μｍ以上の長さのＬＤＤ領
域を制御性良く形成することは困難である。
置の周辺回路に用いるＴＦＴのＬＤＤ領域のサイズとし
ては、リーク電流低減の観点からは２μｍ以上のＬＤＤ
長が必要であるが、サイドウォールの幅は、ゲート電極
の高さ等に依存するので、２μｍ以上の長さのＬＤＤ領
域を制御性良く形成することは困難である。
【００２０】また、ゲート電極としてＡｌより高抵抗の
多結晶シリコンを用いて大画面表示を行う液晶表示装置
パネルを形成した場合には、多結晶シリコンの高抵抗性
に起因して信号遅延の問題が生ずる。
多結晶シリコンを用いて大画面表示を行う液晶表示装置
パネルを形成した場合には、多結晶シリコンの高抵抗性
に起因して信号遅延の問題が生ずる。
【００２１】一方、上記の図１０に示したＬＤＤ領域の
形成方法の場合には、陽極酸化の均一性に問題が生じ、
特に、２μｍ以上の陽極酸化膜を制御性良く形成するこ
とは非常に困難である。
形成方法の場合には、陽極酸化の均一性に問題が生じ、
特に、２μｍ以上の陽極酸化膜を制御性良く形成するこ
とは非常に困難である。
【００２２】また、陽極酸化法を用いる場合には、全て
のゲート電極に正電圧を印加するために、最初のパター
ニング工程において全てのゲート電極を接続しておく必
要があるので、所定の工程後に、周辺回路を構成するた
めに、ゲート電極を切り離すためのレジスト工程が別に
必要になる。
のゲート電極に正電圧を印加するために、最初のパター
ニング工程において全てのゲート電極を接続しておく必
要があるので、所定の工程後に、周辺回路を構成するた
めに、ゲート電極を切り離すためのレジスト工程が別に
必要になる。
【００２３】したがって、本発明は、ＴＦＴのＬＤＤ領
域を製造工程を増加させることなく、制御性良く形成す
ることを目的とする。
域を製造工程を増加させることなく、制御性良く形成す
ることを目的とする。
【００２４】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１
（ａ）は、図１（ｂ）に示す要部平面図における一点鎖
線に沿った要部断面図である。 図１（ａ）及び（ｂ）参照 （１）本発明は、薄膜トランジスタの製造方法におい
て、絶縁性基板１上の所定の位置に結晶化シリコン膜３
を形成する工程、結晶化シリコン膜３上にゲート絶縁膜
４を形成する工程、ゲート絶縁膜４上に所定パターンの
ゲート電極５を形成する工程、ゲート電極５のゲート絶
縁膜４と接触していない表面にゲート電極５を酸化した
自己酸化膜６を形成する工程、全面に第１の膜７を形成
する工程、少なくとも、高不純物濃度のソース・ドレイ
ン領域の形成予定領域及び回路構成上ゲート電極５の分
離箇所に開口部８，１０，１２を設けるように第１の膜
７をパターニングする工程、パターニングされた第１の
膜７をマスクとしてゲート絶縁膜４及び自己酸化膜６を
エッチング除去する工程、及び、開口部１０，１２に露
出するゲート電極５をエッチング除去する工程を含むこ
とを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１
（ａ）は、図１（ｂ）に示す要部平面図における一点鎖
線に沿った要部断面図である。 図１（ａ）及び（ｂ）参照 （１）本発明は、薄膜トランジスタの製造方法におい
て、絶縁性基板１上の所定の位置に結晶化シリコン膜３
を形成する工程、結晶化シリコン膜３上にゲート絶縁膜
４を形成する工程、ゲート絶縁膜４上に所定パターンの
ゲート電極５を形成する工程、ゲート電極５のゲート絶
縁膜４と接触していない表面にゲート電極５を酸化した
自己酸化膜６を形成する工程、全面に第１の膜７を形成
する工程、少なくとも、高不純物濃度のソース・ドレイ
ン領域の形成予定領域及び回路構成上ゲート電極５の分
離箇所に開口部８，１０，１２を設けるように第１の膜
７をパターニングする工程、パターニングされた第１の
膜７をマスクとしてゲート絶縁膜４及び自己酸化膜６を
エッチング除去する工程、及び、開口部１０，１２に露
出するゲート電極５をエッチング除去する工程を含むこ
とを特徴とする。
【００２５】この様に、多結晶シリコン膜３に形成する
ＴＦＴのＬＤＤ領域をレジストプロセスを利用して形成
しているので、大画面表示の液晶表示装置パネルの場合
にも、サイズの大きなＬＤＤ領域、例えば、２μｍ以上
の幅のＬＤＤ領域を制御性良く形成することができる。
ＴＦＴのＬＤＤ領域をレジストプロセスを利用して形成
しているので、大画面表示の液晶表示装置パネルの場合
にも、サイズの大きなＬＤＤ領域、例えば、２μｍ以上
の幅のＬＤＤ領域を制御性良く形成することができる。
【００２６】また、ＬＤＤ領域を形成するためのゲート
絶縁膜４のパターニングのための工程を利用して、回路
構成上ゲート電極５の分離箇所、即ち、ゲート接続配線
層９の形成部及びゲート電極接続部１１にも開口部１
０，１２を設けるように第１の膜７をパターニングして
いるので、ゲート電極５の分断工程に別のレジストプロ
セスを必要とせず、スループットが向上する。
絶縁膜４のパターニングのための工程を利用して、回路
構成上ゲート電極５の分離箇所、即ち、ゲート接続配線
層９の形成部及びゲート電極接続部１１にも開口部１
０，１２を設けるように第１の膜７をパターニングして
いるので、ゲート電極５の分断工程に別のレジストプロ
セスを必要とせず、スループットが向上する。
【００２７】（２）また、本発明は、上記（１）におい
て、ゲート電極５が、アルミニウムを主成分とする金属
により形成されることを特徴とする。
て、ゲート電極５が、アルミニウムを主成分とする金属
により形成されることを特徴とする。
【００２８】この様に、ゲート電極５としてアルミニウ
ムを主成分とする金属、例えば、Ａｌ或いはＡｌ−Ｓｃ
を用いることによって、信号遅延を低減することができ
ると共に、ゲート電極５のエッチング工程におけるマス
クとなる緻密性の高い自己酸化膜６を形成することがで
き、特に、Ｓｃを混入した場合にはヒロックの発生を抑
制することができる。
ムを主成分とする金属、例えば、Ａｌ或いはＡｌ−Ｓｃ
を用いることによって、信号遅延を低減することができ
ると共に、ゲート電極５のエッチング工程におけるマス
クとなる緻密性の高い自己酸化膜６を形成することがで
き、特に、Ｓｃを混入した場合にはヒロックの発生を抑
制することができる。
【００２９】（３）また、本発明は、上記（１）または
（２）において、自己酸化膜６が、陽極酸化膜であるこ
とを特徴とする。
（２）において、自己酸化膜６が、陽極酸化膜であるこ
とを特徴とする。
【００３０】この様に、陽極酸化、特に、酒石酸水溶液
中での陽極酸化を用いることによって、緻密性の高い自
己酸化膜６を形成することができ、且つ、後の熱処理工
程におけるヒロックの発生を抑制することができる。
中での陽極酸化を用いることによって、緻密性の高い自
己酸化膜６を形成することができ、且つ、後の熱処理工
程におけるヒロックの発生を抑制することができる。
【００３１】（４）また、本発明は、上記（１）または
（２）において、自己酸化膜６が、酸化雰囲気中で熱処
理した熱酸化膜であることを特徴とする。
（２）において、自己酸化膜６が、酸化雰囲気中で熱処
理した熱酸化膜であることを特徴とする。
【００３２】この様に、酸化雰囲気中、特に、水蒸気雰
囲気中で熱処理をすることによっても、緻密性の高い自
己酸化膜６を形成することができ、また、同時に、結晶
化シリコン膜３中の欠陥準位の低減、結晶化シリコン膜
３／ゲート絶縁膜４の界面特性の改善、及び、ゲート絶
縁膜４の緻密化の効果が得られる。
囲気中で熱処理をすることによっても、緻密性の高い自
己酸化膜６を形成することができ、また、同時に、結晶
化シリコン膜３中の欠陥準位の低減、結晶化シリコン膜
３／ゲート絶縁膜４の界面特性の改善、及び、ゲート絶
縁膜４の緻密化の効果が得られる。
【００３３】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、開口部１０，１２に露出す
るゲート電極５を、第１の膜７をマスクとしてエッチン
グ除去することを特徴とする。
（４）のいずれかにおいて、開口部１０，１２に露出す
るゲート電極５を、第１の膜７をマスクとしてエッチン
グ除去することを特徴とする。
【００３４】この第１の膜７としては、ゲート電極５に
対して選択エッチング性のある膜、例えば、レジスト膜
或いはＣｒ等の金属膜を用いても良く、レジスト膜を用
いた場合にエッチング制御性が悪くなるが工程数が少な
くなり、一方、Ｃｒ膜を用いた場合には、エッチング制
御性は良好になるが、Ｃｒ膜をエッチングする工程が必
要になる。
対して選択エッチング性のある膜、例えば、レジスト膜
或いはＣｒ等の金属膜を用いても良く、レジスト膜を用
いた場合にエッチング制御性が悪くなるが工程数が少な
くなり、一方、Ｃｒ膜を用いた場合には、エッチング制
御性は良好になるが、Ｃｒ膜をエッチングする工程が必
要になる。
【００３５】（６）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、第１の膜７は、ゲート電極
５をエッチングすることができ、且つ、自己酸化膜６に
対して選択性のあるエッチング手段でエッチングされる
膜であり、第１の膜７と開口部１０，１２に露出するゲ
ート電極５とを同時にエッチング除去することを特徴と
する。
（４）のいずれかにおいて、第１の膜７は、ゲート電極
５をエッチングすることができ、且つ、自己酸化膜６に
対して選択性のあるエッチング手段でエッチングされる
膜であり、第１の膜７と開口部１０，１２に露出するゲ
ート電極５とを同時にエッチング除去することを特徴と
する。
【００３６】この様に、第１の膜７としてゲート電極５
のエッチング工程でエッチングできる膜を用いることに
よって、ゲート電極５のエッチング工程において第１の
膜７も同時に除去することができ、工程が簡素化され
る。
のエッチング工程でエッチングできる膜を用いることに
よって、ゲート電極５のエッチング工程において第１の
膜７も同時に除去することができ、工程が簡素化され
る。
【００３７】（７）また、本発明は、上記（６）におい
て、第１の膜７が、アルミニウムを主成分とする金属に
より形成されることを特徴とする。
て、第１の膜７が、アルミニウムを主成分とする金属に
より形成されることを特徴とする。
【００３８】この様に、第１の膜７としてアルミニウム
を主成分とする金属、例えば、Ａｌ或いはＡｌ−Ｓｃを
用いることによって、ゲート電極５と略同じエッチング
レートで第１の膜７を制御性良くエッチングすることが
でき、エッチングの過不足が生ずることがない。
を主成分とする金属、例えば、Ａｌ或いはＡｌ−Ｓｃを
用いることによって、ゲート電極５と略同じエッチング
レートで第１の膜７を制御性良くエッチングすることが
でき、エッチングの過不足が生ずることがない。
【００３９】
【発明の実施の形態】ここで、アクティブマトリクス型
液晶表示装置の周辺回路に用いる薄膜トランジスタの製
造方法に関する本発明の第１の実施の形態の製造工程
を、図２乃至図６を参照して説明する。なお、図２
（ａ）乃至図６（ｉ）における左側の図は、右側の要部
平面図における一点鎖線に沿った要部断面図を示すもの
である。
液晶表示装置の周辺回路に用いる薄膜トランジスタの製
造方法に関する本発明の第１の実施の形態の製造工程
を、図２乃至図６を参照して説明する。なお、図２
（ａ）乃至図６（ｉ）における左側の図は、右側の要部
平面図における一点鎖線に沿った要部断面図を示すもの
である。
【００４０】図２（ａ）参照 まず、ＴＦＴ基板となる透明のガラス基板２１上に、Ｌ
Ｐ−ＣＶＤ法を用いて、厚さ１０〜５００ｎｍ、例え
ば、２００ｎｍの下地酸化膜２２となるＳｉＯ2膜、及
び、厚さ１０〜２００ｎｍ、例えば、５０ｎｍの多結晶
シリコン膜２３を堆積させたのち、パターニングするこ
とによって周辺駆動回路部及び画素部の所定の場所に多
結晶シリコン膜２３からなる島状領域を形成する。
Ｐ−ＣＶＤ法を用いて、厚さ１０〜５００ｎｍ、例え
ば、２００ｎｍの下地酸化膜２２となるＳｉＯ2膜、及
び、厚さ１０〜２００ｎｍ、例えば、５０ｎｍの多結晶
シリコン膜２３を堆積させたのち、パターニングするこ
とによって周辺駆動回路部及び画素部の所定の場所に多
結晶シリコン膜２３からなる島状領域を形成する。
【００４１】図２（ｂ）参照 次いで、多結晶シリコン膜２３の表面を軽くフッ酸処理
して汚染物質を除去したのち、ＬＰ−ＣＶＤ法を用い
て、厚さ５０〜２００ｎｍ、例えば、１００ｎｍのゲー
ト酸化膜２４となるＳｉＯ2 膜を堆積させ、次いで、ス
パッタリング法を用いて、厚さ１００〜５００ｎｍ、例
えば、２００ｎｍのＡｌ膜を堆積させたのち、Ａｌ膜を
パターニングすることによってゲート電極２５及び各ゲ
ート電極２５と一体に繋がるゲート接続配線層２６を形
成する。
して汚染物質を除去したのち、ＬＰ−ＣＶＤ法を用い
て、厚さ５０〜２００ｎｍ、例えば、１００ｎｍのゲー
ト酸化膜２４となるＳｉＯ2 膜を堆積させ、次いで、ス
パッタリング法を用いて、厚さ１００〜５００ｎｍ、例
えば、２００ｎｍのＡｌ膜を堆積させたのち、Ａｌ膜を
パターニングすることによってゲート電極２５及び各ゲ
ート電極２５と一体に繋がるゲート接続配線層２６を形
成する。
【００４２】図３（ｃ）参照 次いで、全体を酒石酸水溶液中に浸漬すると共に、ゲー
ト接続配線層２６に外部電源２８から正電圧を印加する
ことによって陽極酸化を行い、ゲート電極２５及びゲー
ト接続配線層２６の表面に厚さ５０〜２００ｎｍ、例え
ば、１００ｎｍの陽極酸化膜２７を形成する。
ト接続配線層２６に外部電源２８から正電圧を印加する
ことによって陽極酸化を行い、ゲート電極２５及びゲー
ト接続配線層２６の表面に厚さ５０〜２００ｎｍ、例え
ば、１００ｎｍの陽極酸化膜２７を形成する。
【００４３】図３（ｄ）参照 次いで、全面にフォトレジスト２９を塗布し、通常のフ
ォトリソグラフィー工程によってパターニングして、ｎ
+ 型及びｐ+ 型のソース・ドレイン領域を形成するため
の開口部３０を設けると共に、回路構成上、Ａｌ膜の切
断が必要となる箇所にも開口部３１，３２を形成する。
ォトリソグラフィー工程によってパターニングして、ｎ
+ 型及びｐ+ 型のソース・ドレイン領域を形成するため
の開口部３０を設けると共に、回路構成上、Ａｌ膜の切
断が必要となる箇所にも開口部３１，３２を形成する。
【００４４】なお、この場合、フォトレジスト２９のゲ
ート電極２５の側壁における厚さ、即ち、ＬＤＤ長さ
は、必要とするＬＤＤ領域の長さを考慮して、０．５〜
５．０μｍ、例えば、２．０μｍになるように設定す
る。
ート電極２５の側壁における厚さ、即ち、ＬＤＤ長さ
は、必要とするＬＤＤ領域の長さを考慮して、０．５〜
５．０μｍ、例えば、２．０μｍになるように設定す
る。
【００４５】図４（ｅ）参照 次いで、フォトレジスト２９をマスクとして、ＣＨＦ3
を原料ガスとしたドライ・エッチングによって開口部３
０，３１，３２に露出しているゲート酸化膜２４及び陽
極酸化膜２７を除去したのち、リン酸を用いたウェット
・エッチングによって開口部３２に露出するゲート電極
２５、及び、開口部３１に露出するゲート接続配線層２
６をエッチング除去する。
を原料ガスとしたドライ・エッチングによって開口部３
０，３１，３２に露出しているゲート酸化膜２４及び陽
極酸化膜２７を除去したのち、リン酸を用いたウェット
・エッチングによって開口部３２に露出するゲート電極
２５、及び、開口部３１に露出するゲート接続配線層２
６をエッチング除去する。
【００４６】図４（ｆ）参照 次いで、フォトレジスト２９を除去したのち、新たにフ
ォトレジストを塗布して、パターニングすることによっ
てｐチャネル型ＴＦＴ形成予定領域を覆うようにフォト
レジスト３３を形成、次いで、加速エネルギー５〜３０
ｋｅＶ、例えば、１０ｋｅＶで、５．０×１０14〜１．
０×１０16ｃｍ-2、例えば、２．０×１０15ｃｍ-2のド
ーズ量でＰイオン３４をイオン注入してゲート酸化膜２
４に自己整合するｎ+ 型ソース・ドレイン領域３５を形
成すると共に、加速エネルギー３０〜１００ｋｅＶ、例
えば、７０ｋｅＶで、１．０×１０13〜１．０×１０15
ｃｍ-2、例えば、１．０×１０14ｃｍ-2のドーズ量でＰ
イオン３４をイオン注入して陽極酸化膜２７に自己整合
するｎ- 型ＬＤＤ領域３６を形成する。
ォトレジストを塗布して、パターニングすることによっ
てｐチャネル型ＴＦＴ形成予定領域を覆うようにフォト
レジスト３３を形成、次いで、加速エネルギー５〜３０
ｋｅＶ、例えば、１０ｋｅＶで、５．０×１０14〜１．
０×１０16ｃｍ-2、例えば、２．０×１０15ｃｍ-2のド
ーズ量でＰイオン３４をイオン注入してゲート酸化膜２
４に自己整合するｎ+ 型ソース・ドレイン領域３５を形
成すると共に、加速エネルギー３０〜１００ｋｅＶ、例
えば、７０ｋｅＶで、１．０×１０13〜１．０×１０15
ｃｍ-2、例えば、１．０×１０14ｃｍ-2のドーズ量でＰ
イオン３４をイオン注入して陽極酸化膜２７に自己整合
するｎ- 型ＬＤＤ領域３６を形成する。
【００４７】図５（ｇ）参照 次いで、フォトレジスト３３を除去したのち、新たにフ
ォトレジストを塗布して、パターニングすることによっ
てｎチャネル型ＴＦＴ形成領域を覆うようにフォトレジ
スト３７を形成、次いで、加速エネルギー５〜３０ｋｅ
Ｖ、例えば、１０ｋｅＶで、５．０×１０14〜１．０×
１０16ｃｍ-2、例えば、２．０×１０15ｃｍ-2のドーズ
量でＢイオン３８をイオン注入してゲート酸化膜２４に
自己整合するｐ+ 型ソース・ドレイン領域３９を形成す
ると共に、加速エネルギー３０〜１００ｋｅＶ、例え
ば、５０ｋｅＶで、１．０×１０13〜１．０×１０15ｃ
ｍ-2、例えば、１．０×１０14ｃｍ-2のドーズ量でＢイ
オン３８をイオン注入して陽極酸化膜２７に自己整合す
るｐ- 型ＬＤＤ領域４０を形成する。
ォトレジストを塗布して、パターニングすることによっ
てｎチャネル型ＴＦＴ形成領域を覆うようにフォトレジ
スト３７を形成、次いで、加速エネルギー５〜３０ｋｅ
Ｖ、例えば、１０ｋｅＶで、５．０×１０14〜１．０×
１０16ｃｍ-2、例えば、２．０×１０15ｃｍ-2のドーズ
量でＢイオン３８をイオン注入してゲート酸化膜２４に
自己整合するｐ+ 型ソース・ドレイン領域３９を形成す
ると共に、加速エネルギー３０〜１００ｋｅＶ、例え
ば、５０ｋｅＶで、１．０×１０13〜１．０×１０15ｃ
ｍ-2、例えば、１．０×１０14ｃｍ-2のドーズ量でＢイ
オン３８をイオン注入して陽極酸化膜２７に自己整合す
るｐ- 型ＬＤＤ領域４０を形成する。
【００４８】図５（ｈ）参照 次いで、フォトレジスト３７を除去したのち、Ｐ−ＣＶ
Ｄ法を用いて、厚さ１０〜１００ｎｍ、例えば、５０ｎ
ｍのエッチングストッパーとなるＳｉＯ2 膜４１、及
び、厚さ２００〜５００ｎｍ、例えば、３５０ｎｍの第
１層間絶縁膜となるＳｉＮ膜４２を堆積させ、次いで、
パターニングすることによってｎ+ 型ソース・ドレイン
領域３５、ｐ+ 型ソース・ドレイン領域３９、及び、ゲ
ート電極２５に対するコンタクトホール４３，４４を形
成する。
Ｄ法を用いて、厚さ１０〜１００ｎｍ、例えば、５０ｎ
ｍのエッチングストッパーとなるＳｉＯ2 膜４１、及
び、厚さ２００〜５００ｎｍ、例えば、３５０ｎｍの第
１層間絶縁膜となるＳｉＮ膜４２を堆積させ、次いで、
パターニングすることによってｎ+ 型ソース・ドレイン
領域３５、ｐ+ 型ソース・ドレイン領域３９、及び、ゲ
ート電極２５に対するコンタクトホール４３，４４を形
成する。
【００４９】図６（ｉ）参照 次いで、駆動回路及びデータバスラインを形成するため
に、スパッタリング法を用いて、厚さ２０〜２００ｎ
ｍ、例えば、１００ｎｍのＴｉ膜４５、及び、厚さ１０
０〜５００ｎｍ、例えば、３００ｎｍのＡｌ配線層４６
を堆積させ、次いで、パターニングすることによって駆
動回路及びデータバスラインを形成するための所定パタ
ーンの配線層を形成する。
に、スパッタリング法を用いて、厚さ２０〜２００ｎ
ｍ、例えば、１００ｎｍのＴｉ膜４５、及び、厚さ１０
０〜５００ｎｍ、例えば、３００ｎｍのＡｌ配線層４６
を堆積させ、次いで、パターニングすることによって駆
動回路及びデータバスラインを形成するための所定パタ
ーンの配線層を形成する。
【００５０】以上、説明したように、本発明の第１の実
施の形態においては、ＬＤＤ領域を形成するための開口
部３０をフォトリソグラフィー工程によって形成してい
るので、マスク合わせを精度良く行うことによって、Ｌ
ＤＤ領域の長さを制御性良く設定することができる。
施の形態においては、ＬＤＤ領域を形成するための開口
部３０をフォトリソグラフィー工程によって形成してい
るので、マスク合わせを精度良く行うことによって、Ｌ
ＤＤ領域の長さを制御性良く設定することができる。
【００５１】また、ＬＤＤ領域を形成するための開口部
３０の形成工程を用いて、回路構成上、Ａｌ膜を分断す
る箇所にも開口部３１，３２を形成しているので、陽極
酸化後に不要になったゲート電極２５の接続部及びゲー
ト接続配線層２６をフォトリソグラフィー工程を増加さ
せることなく除去することができ、スループットが向上
する。
３０の形成工程を用いて、回路構成上、Ａｌ膜を分断す
る箇所にも開口部３１，３２を形成しているので、陽極
酸化後に不要になったゲート電極２５の接続部及びゲー
ト接続配線層２６をフォトリソグラフィー工程を増加さ
せることなく除去することができ、スループットが向上
する。
【００５２】なお、この第１の実施の形態においては、
開口部３０，３１，３２を形成するためにフォトレジス
ト２９を用いているが、炭素を含むフォトレジストはド
ライ・エッチング工程において堆積物が生じてエッチン
グ制御性を悪くする原因となるので、Ｃｒ等の金属膜を
用いても良いが、この場合には、Ｃｒ等の金属膜をエッ
チングするために別のエッチング工程が必要となる。
開口部３０，３１，３２を形成するためにフォトレジス
ト２９を用いているが、炭素を含むフォトレジストはド
ライ・エッチング工程において堆積物が生じてエッチン
グ制御性を悪くする原因となるので、Ｃｒ等の金属膜を
用いても良いが、この場合には、Ｃｒ等の金属膜をエッ
チングするために別のエッチング工程が必要となる。
【００５３】また、開口部３２に露出するゲート電極２
５及び、開口部３１に露出するゲート接続配線層２６の
エッチングはイオン注入後に行っても良いものであり、
この場合には、イオン注入時、或いは、フォトレジスト
の剥離時の電荷の蓄積、即ち、チャージアップによる素
子破壊を防止することができる。
５及び、開口部３１に露出するゲート接続配線層２６の
エッチングはイオン注入後に行っても良いものであり、
この場合には、イオン注入時、或いは、フォトレジスト
の剥離時の電荷の蓄積、即ち、チャージアップによる素
子破壊を防止することができる。
【００５４】次に、図７及び図８を参照して、本発明の
第２の実施の形態を説明するが、この第２の実施の形態
は、フォトレジスト２９の代わりにＡｌ膜を用いる点、
及び、それに伴うエッチング工程が異なるだけで他の工
程は略同様であるので、製造工程の要部のみを図示す
る。なお、図７（ａ）乃至図８（ｄ）における左側の図
は、右側の要部平面図における一点鎖線に沿った要部断
面図を示すものである。
第２の実施の形態を説明するが、この第２の実施の形態
は、フォトレジスト２９の代わりにＡｌ膜を用いる点、
及び、それに伴うエッチング工程が異なるだけで他の工
程は略同様であるので、製造工程の要部のみを図示す
る。なお、図７（ａ）乃至図８（ｄ）における左側の図
は、右側の要部平面図における一点鎖線に沿った要部断
面図を示すものである。
【００５５】図７（ａ）参照 まず、ＴＦＴ基板となる透明のガラス基板２１上に、Ｐ
−ＣＶＤ法を用いて、厚さ１０〜５００ｎｍ、例えば、
２００ｎｍの下地酸化膜２２となるＳｉＯ2 膜、及び、
厚さ１０〜２００ｎｍ、例えば、５０ｎｍのアモルファ
スシリコン膜を堆積させたのち、全面にレーザアニール
を施し、アモルファスシリコン膜を多結晶化し、次い
で、パターニングすることによって周辺駆動回路部及び
画素部の所定の場所に多結晶シリコン膜２３からなる島
状領域を形成する。
−ＣＶＤ法を用いて、厚さ１０〜５００ｎｍ、例えば、
２００ｎｍの下地酸化膜２２となるＳｉＯ2 膜、及び、
厚さ１０〜２００ｎｍ、例えば、５０ｎｍのアモルファ
スシリコン膜を堆積させたのち、全面にレーザアニール
を施し、アモルファスシリコン膜を多結晶化し、次い
で、パターニングすることによって周辺駆動回路部及び
画素部の所定の場所に多結晶シリコン膜２３からなる島
状領域を形成する。
【００５６】次いで、多結晶シリコン膜２３の表面を軽
くフッ酸処理して汚染物質を除去したのち、ＥＣＲ−Ｃ
ＶＤ法（電子サイクロトロン共鳴−ＣＶＤ法）を用い
て、厚さ５０〜２００ｎｍ、例えば、１００ｎｍのゲー
ト酸化膜２４となるＳｉＯ2 膜を堆積させ、次いで、ス
パッタリング法を用いて、厚さ１００〜５００ｎｍ、例
えば、２００ｎｍのＡｌ膜を堆積させたのち、Ａｌ膜を
パターニングすることによってゲート電極２５及び各ゲ
ート電極２５と一体に繋がるゲート接続配線層２６を形
成する。
くフッ酸処理して汚染物質を除去したのち、ＥＣＲ−Ｃ
ＶＤ法（電子サイクロトロン共鳴−ＣＶＤ法）を用い
て、厚さ５０〜２００ｎｍ、例えば、１００ｎｍのゲー
ト酸化膜２４となるＳｉＯ2 膜を堆積させ、次いで、ス
パッタリング法を用いて、厚さ１００〜５００ｎｍ、例
えば、２００ｎｍのＡｌ膜を堆積させたのち、Ａｌ膜を
パターニングすることによってゲート電極２５及び各ゲ
ート電極２５と一体に繋がるゲート接続配線層２６を形
成する。
【００５７】次いで、全体を酒石酸水溶液中に浸漬する
と共に、ゲート接続配線層２６に外部電源から正電圧を
印加することによって陽極酸化を行い、ゲート電極２５
及びゲート接続配線層２６の表面に厚さ５０〜２００ｎ
ｍ、例えば、１００ｎｍの陽極酸化膜２７を形成したの
ち、スパッタリング法を用いて、全面に厚さ５０〜２０
０ｎｍ、例えば、１００ｎｍのＡｌ膜４７を堆積させ
る。
と共に、ゲート接続配線層２６に外部電源から正電圧を
印加することによって陽極酸化を行い、ゲート電極２５
及びゲート接続配線層２６の表面に厚さ５０〜２００ｎ
ｍ、例えば、１００ｎｍの陽極酸化膜２７を形成したの
ち、スパッタリング法を用いて、全面に厚さ５０〜２０
０ｎｍ、例えば、１００ｎｍのＡｌ膜４７を堆積させ
る。
【００５８】図７（ｂ）参照 次いで、全面にフォトレジスト４８を塗布し、通常のフ
ォトリソグラフィー工程によってパターニングして、ｎ
+ 型及びｐ+ 型のソース・ドレイン領域を形成するため
の開口部３０を設けると共に、回路構成上、Ａｌ膜の切
断が必要となる箇所にも開口部３１，３２を形成したの
ち、このフォトレジスト４８をマスクとして、リン酸を
用いたウェット・エッチングによってＡｌ膜４７の露出
部をエッチング除去する。
ォトリソグラフィー工程によってパターニングして、ｎ
+ 型及びｐ+ 型のソース・ドレイン領域を形成するため
の開口部３０を設けると共に、回路構成上、Ａｌ膜の切
断が必要となる箇所にも開口部３１，３２を形成したの
ち、このフォトレジスト４８をマスクとして、リン酸を
用いたウェット・エッチングによってＡｌ膜４７の露出
部をエッチング除去する。
【００５９】なお、この場合も、Ａｌ膜４７のゲート電
極２５の側壁におけるＬＤＤ長さは、必要とするＬＤＤ
領域の長さを考慮して、０．５〜５．０μｍ、例えば、
２．０μｍになるように、フォトレジスト４８をパター
ニングする。
極２５の側壁におけるＬＤＤ長さは、必要とするＬＤＤ
領域の長さを考慮して、０．５〜５．０μｍ、例えば、
２．０μｍになるように、フォトレジスト４８をパター
ニングする。
【００６０】図８（ｃ）参照 次いで、フォトレジスト４８を除去したのち、Ａｌ膜４
７をマスクとして、ＣＨＦ3 を原料ガスとしたドライ・
エッチングによって開口部３０，３１，３２に露出して
いるゲート酸化膜２４及び陽極酸化膜２７を除去する。
７をマスクとして、ＣＨＦ3 を原料ガスとしたドライ・
エッチングによって開口部３０，３１，３２に露出して
いるゲート酸化膜２４及び陽極酸化膜２７を除去する。
【００６１】図８（ｄ）参照 次いで、リン酸を用いたウェット・エッチングによって
全面エッチングすることによって、開口部３２に露出す
るゲート電極２５及び、開口部３１に露出するゲート接
続配線層２６をエッチング除去すると同時に、Ａｌ膜４
７自体も同時にエッチング除去する。
全面エッチングすることによって、開口部３２に露出す
るゲート電極２５及び、開口部３１に露出するゲート接
続配線層２６をエッチング除去すると同時に、Ａｌ膜４
７自体も同時にエッチング除去する。
【００６２】次いで、以降は上記の第１の実施の形態と
同様に、フォトレジストを塗布して、パターニングする
ことによってｐチャネル型ＴＦＴ形成予定領域を覆うよ
うにフォトレジストを形成、次いで、加速エネルギー５
〜３０ｋｅＶ、例えば、１０ｋｅＶで、５．０×１０14
〜１．０×１０16ｃｍ-2、例えば、２．０×１０15ｃｍ
-2のドーズ量でＰイオンをイオン注入してゲート酸化膜
２４に自己整合するｎ + 型ソース・ドレイン領域を形成
すると共に、加速エネルギー３０〜１００ｋｅＶ、例え
ば、７０ｋｅＶで、１．０×１０13〜１．０×１０15ｃ
ｍ-2、例えば、１．０×１０14ｃｍ-2のドーズ量でＰイ
オンをイオン注入して陽極酸化膜２７に自己整合するｎ
- 型ＬＤＤ領域を形成する。
同様に、フォトレジストを塗布して、パターニングする
ことによってｐチャネル型ＴＦＴ形成予定領域を覆うよ
うにフォトレジストを形成、次いで、加速エネルギー５
〜３０ｋｅＶ、例えば、１０ｋｅＶで、５．０×１０14
〜１．０×１０16ｃｍ-2、例えば、２．０×１０15ｃｍ
-2のドーズ量でＰイオンをイオン注入してゲート酸化膜
２４に自己整合するｎ + 型ソース・ドレイン領域を形成
すると共に、加速エネルギー３０〜１００ｋｅＶ、例え
ば、７０ｋｅＶで、１．０×１０13〜１．０×１０15ｃ
ｍ-2、例えば、１．０×１０14ｃｍ-2のドーズ量でＰイ
オンをイオン注入して陽極酸化膜２７に自己整合するｎ
- 型ＬＤＤ領域を形成する。
【００６３】次いで、フォトレジストを除去したのち、
新たにフォトレジストを塗布して、パターニングするこ
とによってｎチャネル型ＴＦＴ形成領域を覆うようにフ
ォトレジストを形成、次いで、加速エネルギー５〜３０
ｋｅＶ、例えば、１０ｋｅＶで、５．０×１０14〜１．
０×１０16ｃｍ-2、例えば、２．０×１０15ｃｍ-2のド
ーズ量でＢイオンをイオン注入してゲート酸化膜２４に
自己整合するｐ+ 型ソース・ドレイン領域を形成すると
共に、加速エネルギー３０〜１００ｋｅＶ、例えば、５
０ｋｅＶで、１．０×１０13〜１．０×１０15ｃｍ-2、
例えば、１．０×１０14ｃｍ-2のドーズ量でＢイオンを
イオン注入して陽極酸化膜２７に自己整合するｐ- 型Ｌ
ＤＤ領域を形成する。
新たにフォトレジストを塗布して、パターニングするこ
とによってｎチャネル型ＴＦＴ形成領域を覆うようにフ
ォトレジストを形成、次いで、加速エネルギー５〜３０
ｋｅＶ、例えば、１０ｋｅＶで、５．０×１０14〜１．
０×１０16ｃｍ-2、例えば、２．０×１０15ｃｍ-2のド
ーズ量でＢイオンをイオン注入してゲート酸化膜２４に
自己整合するｐ+ 型ソース・ドレイン領域を形成すると
共に、加速エネルギー３０〜１００ｋｅＶ、例えば、５
０ｋｅＶで、１．０×１０13〜１．０×１０15ｃｍ-2、
例えば、１．０×１０14ｃｍ-2のドーズ量でＢイオンを
イオン注入して陽極酸化膜２７に自己整合するｐ- 型Ｌ
ＤＤ領域を形成する。
【００６４】次いで、フォトレジストを除去したのち、
Ｐ−ＣＶＤ法を用いて、厚さ１０〜１００ｎｍ、例え
ば、５０ｎｍのエッチングストッパーとなるＳｉＯ
2 膜、及び、厚さ２００〜５００ｎｍ、例えば、３５０
ｎｍの第１層間絶縁膜となるＳｉＮ膜を堆積させ、次い
で、パターニングすることによってｎ+ 型ソース・ドレ
イン領域、ｐ+ 型ソース・ドレイン領域、及び、ゲート
電極に対するコンタクトホールを形成する。
Ｐ−ＣＶＤ法を用いて、厚さ１０〜１００ｎｍ、例え
ば、５０ｎｍのエッチングストッパーとなるＳｉＯ
2 膜、及び、厚さ２００〜５００ｎｍ、例えば、３５０
ｎｍの第１層間絶縁膜となるＳｉＮ膜を堆積させ、次い
で、パターニングすることによってｎ+ 型ソース・ドレ
イン領域、ｐ+ 型ソース・ドレイン領域、及び、ゲート
電極に対するコンタクトホールを形成する。
【００６５】次いで、駆動回路及びデータバスラインを
形成するために、スパッタリング法を用いて、厚さ２０
〜２００ｎｍ、例えば、１００ｎｍのＴｉ膜、及び、厚
さ１００〜５００ｎｍ、例えば、３００ｎｍのＡｌ配線
層を堆積させ、次いで、パターニングすることによって
駆動回路及びデータバスラインを形成するための所定パ
ターンの配線層を形成する。
形成するために、スパッタリング法を用いて、厚さ２０
〜２００ｎｍ、例えば、１００ｎｍのＴｉ膜、及び、厚
さ１００〜５００ｎｍ、例えば、３００ｎｍのＡｌ配線
層を堆積させ、次いで、パターニングすることによって
駆動回路及びデータバスラインを形成するための所定パ
ターンの配線層を形成する。
【００６６】以上、説明したように、本発明の第２の実
施の形態においては、第１の実施の形態と同様に、ＬＤ
Ｄ領域を形成するための開口部３０をフォトリソグラフ
ィー工程によって形成しているので、マスク合わせを精
度良く行うことによって、ＬＤＤ領域の長さを制御性良
く設定することができる。
施の形態においては、第１の実施の形態と同様に、ＬＤ
Ｄ領域を形成するための開口部３０をフォトリソグラフ
ィー工程によって形成しているので、マスク合わせを精
度良く行うことによって、ＬＤＤ領域の長さを制御性良
く設定することができる。
【００６７】また、ＬＤＤ領域を形成するための開口部
３０の形成工程を用いて、回路構成上、Ａｌ膜を分断す
る箇所にも開口部３１，３２を形成しているので、陽極
酸化後に不要になったゲート電極２５の接続部及びゲー
ト接続配線層２６をフォトリソグラフィー工程を増加さ
せることなく除去することができ、スループットが向上
する。
３０の形成工程を用いて、回路構成上、Ａｌ膜を分断す
る箇所にも開口部３１，３２を形成しているので、陽極
酸化後に不要になったゲート電極２５の接続部及びゲー
ト接続配線層２６をフォトリソグラフィー工程を増加さ
せることなく除去することができ、スループットが向上
する。
【００６８】また、この第２の実施の形態においては、
ゲート酸化膜２４及び陽極酸化膜２７のパターニング工
程におけるマスクとしてゲート電極と同じＡｌ膜４７を
用いているので、Ａｌ膜４７をゲート電極２５の接続部
及びゲート接続配線層２６と同時に除去することがで
き、工程が簡素化される。
ゲート酸化膜２４及び陽極酸化膜２７のパターニング工
程におけるマスクとしてゲート電極と同じＡｌ膜４７を
用いているので、Ａｌ膜４７をゲート電極２５の接続部
及びゲート接続配線層２６と同時に除去することがで
き、工程が簡素化される。
【００６９】また、上記の第２の実施の形態において
は、多結晶シリコン膜をレーザアニールで形成している
が、上記の第１の実施の形態と同様にＬＰ−ＣＶＤ法を
用いて直接多結晶シリコン膜を形成しても良いものであ
り、また、逆に、第１の実施の形態の形態においても、
Ｐ−ＣＶＤ法によって形成したアモルファスシリコン膜
をレーザアニールによって多結晶化したものを用いても
良い。
は、多結晶シリコン膜をレーザアニールで形成している
が、上記の第１の実施の形態と同様にＬＰ−ＣＶＤ法を
用いて直接多結晶シリコン膜を形成しても良いものであ
り、また、逆に、第１の実施の形態の形態においても、
Ｐ−ＣＶＤ法によって形成したアモルファスシリコン膜
をレーザアニールによって多結晶化したものを用いても
良い。
【００７０】また、上記の各実施の形態においては、ゲ
ート電極材料としてＡｌを用いているが、Ａｌに限られ
るものではなく、Ａｌ−Ｓｃ等のＡｌを主成分とした金
属であれば良く、この様な金属を用いることによって配
線抵抗が低減し、且つ、パターニング工程が簡単にな
り、特に、Ｓｃを含んだＡｌ−Ｓｃを用いた場合にはヒ
ロックの発生を抑制することができる。
ート電極材料としてＡｌを用いているが、Ａｌに限られ
るものではなく、Ａｌ−Ｓｃ等のＡｌを主成分とした金
属であれば良く、この様な金属を用いることによって配
線抵抗が低減し、且つ、パターニング工程が簡単にな
り、特に、Ｓｃを含んだＡｌ−Ｓｃを用いた場合にはヒ
ロックの発生を抑制することができる。
【００７１】さらに、この様なＡｌを主成分とした金属
以外に、Ｔａ、Ｔｉ、或いは、Ｃｒ等の金属を用いても
良いものであり、いずれにしても、第２の実施の形態の
場合には、ＬＤＤ構造を形成するためのパターニング工
程におけるマスクとして用いているＡｌ膜を、ゲート電
極と略同じエッチングレートの材料、通常は同じ材料を
用いれば良い。
以外に、Ｔａ、Ｔｉ、或いは、Ｃｒ等の金属を用いても
良いものであり、いずれにしても、第２の実施の形態の
場合には、ＬＤＤ構造を形成するためのパターニング工
程におけるマスクとして用いているＡｌ膜を、ゲート電
極と略同じエッチングレートの材料、通常は同じ材料を
用いれば良い。
【００７２】また、上記各実施の形態においては、ゲー
ト電極の酸化を陽極酸化によって行っているが、酸素雰
囲気中の熱酸化、特に、水蒸気雰囲気中の熱酸化によっ
て形成しても良いものであり、例えば、４５０℃の基板
温度において２０Ｔｏｒｒの水蒸気雰囲気中において２
時間酸化処理することによって、緻密な自己酸化膜を形
成することができると共に、多結晶シリコン膜中の欠陥
準位の低減、多結晶シリコン膜／ゲート酸化膜の界面特
性の改善、及び、ゲート酸化膜の緻密化の効果も得られ
る。
ト電極の酸化を陽極酸化によって行っているが、酸素雰
囲気中の熱酸化、特に、水蒸気雰囲気中の熱酸化によっ
て形成しても良いものであり、例えば、４５０℃の基板
温度において２０Ｔｏｒｒの水蒸気雰囲気中において２
時間酸化処理することによって、緻密な自己酸化膜を形
成することができると共に、多結晶シリコン膜中の欠陥
準位の低減、多結晶シリコン膜／ゲート酸化膜の界面特
性の改善、及び、ゲート酸化膜の緻密化の効果も得られ
る。
【００７３】また、上記の実施の形態においては、高不
純物濃度のソース・ドレイン領域を形成したのち、ＬＤ
Ｄ領域を形成しているが、この順序は逆にしても良いも
のである。
純物濃度のソース・ドレイン領域を形成したのち、ＬＤ
Ｄ領域を形成しているが、この順序は逆にしても良いも
のである。
【００７４】また、上記の各実施の形態においては、ア
クティブマトリクス型液晶表示装置に用いる駆動ドライ
バー用の相補型のＴＦＴの製造方法として説明している
が、相補型に限られるものではなく、更には、ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造や
ＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）構
造のＴＦＴに用いて通常の半導体集積回路装置を構成し
ても良い。
クティブマトリクス型液晶表示装置に用いる駆動ドライ
バー用の相補型のＴＦＴの製造方法として説明している
が、相補型に限られるものではなく、更には、ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造や
ＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）構
造のＴＦＴに用いて通常の半導体集積回路装置を構成し
ても良い。
【００７５】また、上記の各実施の形態においては、多
結晶シリコン膜を用いてＴＦＴを構成しているが、本発
明の結晶化シリコン膜は通常の多結晶シリコン膜に限ら
れるものではなく、ジャイアントポリクリスタル、或い
は、単結晶シリコン膜を含むものである。
結晶シリコン膜を用いてＴＦＴを構成しているが、本発
明の結晶化シリコン膜は通常の多結晶シリコン膜に限ら
れるものではなく、ジャイアントポリクリスタル、或い
は、単結晶シリコン膜を含むものである。
【００７６】また、絶縁性基板としても、廉価なガラス
基板以外に、パイレックス基板、石英ガラス基板、単結
晶シリコン基板上に絶縁膜を設けた基板、或いは、Ｓａ
ｐｐｈｉｒｅ等の単結晶絶縁体基板を用いても良いもの
である。
基板以外に、パイレックス基板、石英ガラス基板、単結
晶シリコン基板上に絶縁膜を設けた基板、或いは、Ｓａ
ｐｐｈｉｒｅ等の単結晶絶縁体基板を用いても良いもの
である。
【００７７】
【発明の効果】本発明によれば、ＬＤＤ領域を形成する
ための工程をレジスト工程によって行っているので、大
面積の基板を用いた場合にも制御性良く任意の長さのＬ
ＤＤ領域を形成することができ、且つ、ゲート電極及び
その接続配線層の分断工程をＬＤＤ領域を形成するため
のレジスト工程を利用して行っているので製造工程を増
加させることなく、歩留り、信頼性、スループットが向
上し、ひいては、高精細で高品質なアクティブマトリク
ス型液晶表示装置を実現することができる。
ための工程をレジスト工程によって行っているので、大
面積の基板を用いた場合にも制御性良く任意の長さのＬ
ＤＤ領域を形成することができ、且つ、ゲート電極及び
その接続配線層の分断工程をＬＤＤ領域を形成するため
のレジスト工程を利用して行っているので製造工程を増
加させることなく、歩留り、信頼性、スループットが向
上し、ひいては、高精細で高品質なアクティブマトリク
ス型液晶表示装置を実現することができる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図５】本発明の第１の実施の形態の図４以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図６】本発明の第１の実施の形態の図５以降の製造工
程の説明図である。
程の説明図である。
【図７】本発明の第２の実施の形態の要部の製造工程の
説明図である。
説明図である。
【図８】本発明の第２の実施の形態の図７以降の要部の
製造工程の説明図である。
製造工程の説明図である。
【図９】従来のＬＤＤ領域の形成方法の説明図である。
【図１０】従来のＬＤＤ領域の他の形成方法の説明図で
ある。
ある。
１ 絶縁性基板 ２ 下地絶縁層 ３ 結晶化シリコン膜 ４ ゲート絶縁膜 ５ ゲート電極 ６ 自己酸化膜 ７ 第１の膜 ８ 開口部 ９ ゲート接続配線層 １０ 開口部 １１ ゲート電極接続部 １２ 開口部 ２１ ガラス基板 ２２ 下地酸化膜 ２３ 多結晶シリコン膜 ２４ ゲート酸化膜 ２５ ゲート電極 ２６ ゲート接続配線層 ２７ 陽極酸化膜 ２８ 外部電源 ２９ フォトレジスト ３０ 開口部 ３１ 開口部 ３２ 開口部 ３３ フォトレジスト ３４ Ｐイオン ３５ ｎ+ 型ソース・ドレイン領域 ３６ ｎ- 型ＬＤＤ領域 ３７ フォトレジスト ３８ Ｂイオン ３９ ｐ+ 型ソース・ドレイン領域 ４０ ｐ- 型ＬＤＤ領域 ４１ ＳｉＯ2 膜 ４２ ＳｉＮ膜 ４３ コンタクトホール ４４ コンタクトホール ４５ Ｔｉ膜 ４６ Ａｌ配線層 ４７ Ａｌ膜 ４８ フォトレジスト ５１ ガラス基板 ５２ 下地酸化膜 ５３ 多結晶シリコン膜 ５４ ゲート酸化膜 ５５ 多結晶シリコンゲート電極 ５６ Ｐイオン ５７ ｎ- 型領域 ５８ 酸化膜 ５９ サイドウォール ６０ Ｐイオン ６１ ｎ+ 型ソース・ドレイン領域 ６２ ｎ- 型ＬＤＤ領域 ６３ Ａｌゲート電極 ６４ フォトレジストパターン ６５ 多孔質陽極酸化膜 ６６ 緻密な陽極酸化膜 ６７ Ｐイオン
Claims (7)
- 【請求項１】 絶縁性基板上の所定の位置に結晶化シリ
コン膜を形成する工程、前記結晶化シリコン膜上にゲー
ト絶縁膜を形成する工程、前記ゲート絶縁膜上に所定パ
ターンのゲート電極を形成する工程、前記ゲート電極の
前記ゲート絶縁膜と接触していない表面に前記ゲート電
極を酸化した自己酸化膜を形成する工程、全面に第１の
膜を形成する工程、少なくとも、高不純物濃度のソース
・ドレイン領域の形成予定領域及び回路構成上前記ゲー
ト電極の分離箇所に開口部を設けるように前記第１の膜
をパターニングする工程、パターニングされた前記第１
の膜をマスクとして前記ゲート絶縁膜及び自己酸化膜を
エッチング除去する工程、及び、前記開口部に露出する
前記ゲート電極をエッチング除去する工程を含むことを
特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 上記ゲート電極が、アルミニウムを主成
分とする金属により形成されることを特徴とする請求項
１記載の薄膜トランジスタの製造方法。 - 【請求項３】 上記自己酸化膜が、陽極酸化膜であるこ
とを特徴とする請求項１または２に記載の薄膜トランジ
スタの製造方法。 - 【請求項４】 上記自己酸化膜が、酸化雰囲気中で熱酸
化した熱酸化膜であることを特徴とする請求項１または
２に記載の薄膜トランジスタの製造方法。 - 【請求項５】 上記開口部に露出する上記ゲート電極
を、上記第１の膜をマスクとしてエッチング除去するこ
とを特徴とする請求項１乃至４のいずれか１項に記載の
薄膜トランジスタの製造方法。 - 【請求項６】 上記第１の膜は、上記ゲート電極をエッ
チングすることができ、且つ、上記自己酸化膜に対して
選択性のあるエッチング手段でエッチングされる膜であ
り、前記第１の膜と前記開口部に露出する前記ゲート電
極とを同時にエッチング除去することを特徴とする請求
項１乃至４のいずれか１項に記載の薄膜トランジスタの
製造方法。 - 【請求項７】 上記第１の膜が、アルミニウムを主成分
とする金属により形成されることを特徴とする請求項６
記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31903396A JPH10163499A (ja) | 1996-11-29 | 1996-11-29 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31903396A JPH10163499A (ja) | 1996-11-29 | 1996-11-29 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163499A true JPH10163499A (ja) | 1998-06-19 |
Family
ID=18105771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31903396A Withdrawn JPH10163499A (ja) | 1996-11-29 | 1996-11-29 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163499A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000055683A1 (en) * | 1999-03-16 | 2000-09-21 | Fujitsu Limited | Method for manufacturing liquid crystal display |
| JP2005159303A (ja) * | 2003-11-25 | 2005-06-16 | Samsung Sdi Co Ltd | 薄膜トランジスタ、その製造方法及びそれを使う平板表示装置 |
-
1996
- 1996-11-29 JP JP31903396A patent/JPH10163499A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000055683A1 (en) * | 1999-03-16 | 2000-09-21 | Fujitsu Limited | Method for manufacturing liquid crystal display |
| US6469769B2 (en) | 1999-03-16 | 2002-10-22 | Fujitsu Limited | Manufacturing method of a liquid crystal display |
| KR100690517B1 (ko) * | 1999-03-16 | 2007-03-09 | 샤프 가부시키가이샤 | 액정 표시 장치의 제조 방법 |
| JP2005159303A (ja) * | 2003-11-25 | 2005-06-16 | Samsung Sdi Co Ltd | 薄膜トランジスタ、その製造方法及びそれを使う平板表示装置 |
| US7842563B2 (en) | 2003-11-25 | 2010-11-30 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and flat panel display using thin film transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |