JPH10163586A - Wiring structure, method of forming the same, and liquid crystal display device - Google Patents
Wiring structure, method of forming the same, and liquid crystal display deviceInfo
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- JPH10163586A JPH10163586A JP33630096A JP33630096A JPH10163586A JP H10163586 A JPH10163586 A JP H10163586A JP 33630096 A JP33630096 A JP 33630096A JP 33630096 A JP33630096 A JP 33630096A JP H10163586 A JPH10163586 A JP H10163586A
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Abstract
(57)【要約】
【課題】 アクティブマトリックス型の液晶表示装置に
おいて、走査ライン等を形成するためのエッチング液が
経時的に劣化しても、走査ライン等のエッジ部の傾斜を
緩やかにすることができるようにする。
【解決手段】 ガラス基板21の上面に5層の配線形成
用膜22a〜22eを順次成膜する。この5層の配線形
成用膜22a〜22eはすべてチタンを含有するアルミ
ニウム合金によって形成されているが、チタン含有量が
下層から上層に向かうに従って漸次小さくなっている。
次に、レジストマスクを形成し、ウェットエッチングを
行う。この場合、エッチングレートはチタン含有量が小
さいほど大きくなる。このため、エッジ部を階段状とさ
れた、ゲート電極24aを含む走査ライン24及び蓄積
容量ライン25が形成されることになる。
(57) Abstract: In an active matrix type liquid crystal display device, even if an etching solution for forming a scanning line or the like deteriorates with time, the inclination of the edge portion of the scanning line or the like is made gentle. To be able to SOLUTION: Five layers of wiring forming films 22a to 22e are sequentially formed on the upper surface of a glass substrate 21. All of the five layers of wiring forming films 22a to 22e are formed of an aluminum alloy containing titanium, and the titanium content gradually decreases from the lower layer to the upper layer.
Next, a resist mask is formed and wet etching is performed. In this case, the etching rate increases as the titanium content decreases. Therefore, the scanning line 24 including the gate electrode 24a and the storage capacitor line 25 having the stepped edge portions are formed.
Description
【0001】[0001]
【発明の属する技術分野】この発明は配線の構造及びそ
の形成方法並びに液晶表示装置に関する。The present invention relates to a wiring structure, a method for forming the same, and a liquid crystal display device.
【0002】[0002]
【従来の技術】例えば、アクティブマトリックス型の液
晶表示装置には、走査ライン、信号ライン及び蓄積容量
ライン等からなる配線を備えているとともに、走査ライ
ンと信号ラインの各交点近傍に画素電極及び該画素電極
に接続されたスイッチング素子としての薄膜トランジス
タを備えたものがある。2. Description of the Related Art For example, an active matrix type liquid crystal display device is provided with wiring lines including scanning lines, signal lines, storage capacitor lines, and the like. Some include a thin film transistor as a switching element connected to a pixel electrode.
【0003】図5及び図6は従来のこのような液晶表示
装置のアクティブマトリックスパネルの一部を示したも
のである。このアクティブマトリックスパネルはガラス
基板1を備えている。ガラス基板1の上面側には走査ラ
イン(ゲートライン)2と信号ライン(ドレインライ
ン)3がマトリックス状に設けられ、その各交点近傍に
は薄膜トランジスタ4及び画素電極5が設けられ、さら
に走査ライン2と平行して蓄積容量ライン6が設けられ
ている。FIGS. 5 and 6 show a part of an active matrix panel of such a conventional liquid crystal display device. This active matrix panel has a glass substrate 1. A scanning line (gate line) 2 and a signal line (drain line) 3 are provided in a matrix on the upper surface side of the glass substrate 1, and a thin film transistor 4 and a pixel electrode 5 are provided near each intersection thereof. The storage capacitor line 6 is provided in parallel with.
【0004】すなわち、ガラス基板1の上面の所定の箇
所にはゲート電極7を含む走査ライン2が形成され、他
の所定の箇所には蓄積容量ライン6が形成され、その上
面全体にはゲート絶縁膜8が形成されている。ゲート絶
縁膜8の上面の所定の箇所でゲート電極7に対応する部
分にはアモルファスシリコンからなる半導体層9が形成
されている。半導体層9の上面の中央部にはブロッキン
グ層10が形成されている。半導体層9及びブロッキン
グ層10の上面の両側にはn+シリコンからなるオーミ
ックコンタクト層11、12が形成されている。オーミ
ックコンタクト層11、12の各上面にはドレイン電極
13及びソース電極14が形成されている。また、これ
ら電極13、14の形成と同時に信号ライン3が形成さ
れている。ゲート絶縁膜8の上面の所定の箇所にはIT
Oからなる画素電極5がソース電極14に接続されて形
成されている。そして、画素電極5の上辺部は蓄積容量
ライン6と重ね合わされ、この重ね合わされた部分によ
って蓄積容量部が形成されている。一方、図示していな
いが、画素容量部は、画素電極5とこれに対向配置され
た共通電極とその間に配置された液晶とによって形成さ
れている。That is, the scanning line 2 including the gate electrode 7 is formed at a predetermined position on the upper surface of the glass substrate 1, the storage capacitor line 6 is formed at another predetermined position, and the gate insulating film is formed over the entire upper surface. A film 8 is formed. A semiconductor layer 9 made of amorphous silicon is formed in a portion corresponding to the gate electrode 7 at a predetermined position on the upper surface of the gate insulating film 8. A blocking layer 10 is formed at the center of the upper surface of the semiconductor layer 9. Ohmic contact layers 11 and 12 made of n + silicon are formed on both sides of the upper surfaces of the semiconductor layer 9 and the blocking layer 10. A drain electrode 13 and a source electrode 14 are formed on the upper surfaces of the ohmic contact layers 11 and 12, respectively. The signal line 3 is formed simultaneously with the formation of the electrodes 13 and 14. A predetermined portion of the upper surface of the gate insulating film 8 has an IT
The pixel electrode 5 made of O is connected to the source electrode 14 and formed. The upper side of the pixel electrode 5 is overlapped with the storage capacitor line 6, and the overlapped portion forms a storage capacitor section. On the other hand, although not shown, the pixel capacitance portion is formed by the pixel electrode 5, a common electrode disposed opposite to the pixel electrode 5, and a liquid crystal disposed therebetween.
【0005】ところで、ゲート電極7を含む走査ライン
2及び蓄積容量ライン6を形成する場合には、まず、図
7において一点鎖線で示すように、ガラス基板1の上面
にチタンを含有するアルミニウム合金からなる配線形成
用膜15を成膜する。次に、配線形成用膜15の上面の
所定の箇所にレジストマスク16を形成する。次に、ウ
ェットエッチングを行うと、図7において実線で示すよ
うに、レジストマスク16下に走査ライン2等が形成さ
れる。この場合、例えば走査ライン2のエッジ部(側面)
2aは等方的にエッチングされる。このように、等方的
にエッチングするのは、1つは、図6に示すように、走
査ライン2のエッジ部2a及び蓄積容量ライン6のエッ
ジ部6aの傾斜を緩やかとし、走査ライン2のエッジ部
2a上及び蓄積容量ライン6のエッジ部6a上にゲート
絶縁膜8を介して形成される信号ライン3に断線が生じ
ないようにするためである。もう1つは、ゲート電極7
のエッジ部7a上に形成されるゲート絶縁膜8の絶縁耐
圧が低下しないようにするためである。When the scanning line 2 and the storage capacitor line 6 including the gate electrode 7 are formed, first, as shown by a dashed line in FIG. 7, an aluminum alloy containing titanium is formed on the upper surface of the glass substrate 1. The wiring forming film 15 is formed. Next, a resist mask 16 is formed at a predetermined position on the upper surface of the wiring forming film 15. Next, when wet etching is performed, the scanning lines 2 and the like are formed below the resist mask 16 as shown by solid lines in FIG. In this case, for example, the edge portion (side surface) of the scanning line 2
2a is isotropically etched. One of the reasons why the isotropic etching is performed is that the inclination of the edge 2a of the scanning line 2 and the edge 6a of the storage capacitor line 6 is made gentle as shown in FIG. This is to prevent disconnection of the signal line 3 formed on the edge portion 2a and the edge portion 6a of the storage capacitor line 6 via the gate insulating film 8. The other is the gate electrode 7
This is to prevent the withstand voltage of the gate insulating film 8 formed on the edge portion 7a from being lowered.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、ゲート
電極7を含む走査ライン2及び蓄積容量ライン6を形成
するとき、エッチング液が経時的に劣化して、エッチン
グ液中のHNO3の濃度が低下した場合には、例えば図
8に示すように、走査ライン2のエッジ部2aの傾斜が
急峻となることがある。このような場合には、例えば図
9に示すように、走査ライン2のエッジ部2a上及び蓄
積容量ライン6のエッジ部6a上にゲート絶縁膜8を介
して形成される信号ライン3の厚さが薄くなってこの部
分に断線が生じることがあり、またゲート電極7のエッ
ジ部7a上に形成されるゲート絶縁膜8の厚さが薄くな
ってこの部分の絶縁耐圧が低下することがあるという問
題があった。この発明の課題は、エッチング液が経時的
に劣化しても、走査ライン等の配線のエッジ部の傾斜を
緩やかにすることができるようにすることである。However, when the scan line 2 including the gate electrode 7 and the storage capacitor line 6 are formed, the etchant deteriorates with time, and the concentration of HNO 3 in the etchant decreases. In this case, for example, as shown in FIG. 8, the edge 2a of the scanning line 2 may have a steep inclination. In such a case, for example, as shown in FIG. 9, the thickness of the signal line 3 formed on the edge 2a of the scan line 2 and the edge 6a of the storage capacitor line 6 via the gate insulating film 8 Is thinned, and a disconnection may occur in this portion. In addition, the thickness of the gate insulating film 8 formed on the edge portion 7a of the gate electrode 7 may be reduced, and the withstand voltage in this portion may be reduced. There was a problem. SUMMARY OF THE INVENTION An object of the present invention is to make it possible to moderate the inclination of an edge portion of a wiring such as a scanning line even if an etching solution deteriorates with time.
【0007】[0007]
【課題を解決するための手段】請求項1記載の発明に係
る配線の構造は、基板上に形成されたものであって、下
面側から上面側に向かうに従って漸次幅狭となる配線を
有し、かつこの配線に含有された不純物の濃度が厚さ方
向に異なるようにしたものである。請求項2記載の発明
に係る配線の構造は、請求項1記載の発明において、前
記不純物の濃度が前記配線の下面側から上面側に向かう
に従って漸次薄くなるようにしたものである。請求項4
記載の発明に係る配線の構造は、請求項2記載の発明に
おいて、前記配線を前記不純物としてのチタンを含有す
るアルミニウム合金によって形成したものである。請求
項5記載の発明に係る配線の形成方法は、基板上に配線
形成用膜を成膜条件を変化させて成膜してウェットエッ
チングを行うことにより、下面側から上面側に向かうに
従って漸次幅狭となる配線を形成するようにしたもので
ある。請求項9記載の発明に係る液晶表示装置は、信号
ラインの下面側に位置する走査ライン及び蓄積容量ライ
ンを下面側から上面側に向かうに従って漸次幅狭とし、
かつ含有された不純物の濃度が下面側から上面側に向か
うに従って漸次薄くなるようにしたものである。According to a first aspect of the present invention, there is provided a wiring structure which is formed on a substrate, and has a wiring which gradually narrows from a lower surface to an upper surface. In addition, the concentration of impurities contained in the wiring is different in the thickness direction. According to a second aspect of the invention, in the wiring structure according to the first aspect, the concentration of the impurity gradually decreases from the lower surface to the upper surface of the wiring. Claim 4
According to a second aspect of the present invention, in the second aspect, the wiring is formed of an aluminum alloy containing titanium as the impurity. According to a fifth aspect of the present invention, there is provided a method for forming a wiring, wherein a film for forming a wiring is formed on a substrate by changing film forming conditions and wet etching is performed, so that the width gradually increases from the lower surface to the upper surface. A narrow wiring is formed. In the liquid crystal display device according to the ninth aspect of the present invention, the scanning line and the storage capacitor line located on the lower surface side of the signal line are gradually narrowed from the lower surface side to the upper surface side,
In addition, the concentration of the contained impurities is gradually reduced from the lower surface toward the upper surface.
【0008】この発明によれば、例えば、配線形成用膜
を不純物としてのチタンを含有するアルミニウム合金に
よって形成するとともに、不純物の濃度が配線形成用膜
の下面側から上面側に向かうに従って漸次薄くなるよう
にすると、配線形成用膜のエッチングレートが上面側か
ら下面側に向かうに従って漸次小さくなるようにするこ
とができる。この結果、経時的に劣化したエッチング液
を用いてウェットエッチングを行っても、下面側から上
面側に向かうに従って漸次幅狭となる配線を形成するこ
とができ、したがって走査ライン等の配線のエッジ部の
傾斜を緩やかにすることができる。According to the present invention, for example, the wiring forming film is formed of an aluminum alloy containing titanium as an impurity, and the concentration of the impurity gradually decreases from the lower surface to the upper surface of the wiring forming film. By doing so, it is possible to make the etching rate of the wiring forming film gradually decrease from the upper surface side to the lower surface side. As a result, even when wet etching is performed using an etching solution that has deteriorated over time, it is possible to form a wiring that gradually becomes narrower from the lower surface side to the upper surface side. Can be made gentle.
【0009】[0009]
【発明の実施の形態】図1〜図3はそれぞれこの発明を
適用した液晶表示装置のアクティブマトリックスパネル
の一実施形態における各製造工程を示したものである。
この実施形態では、まず、図1に示すように、ガラス基
板21の上面に複数層の例えば5層の配線形成用膜22
a〜22eを順次成膜する。この5層の配線形成用膜2
2a〜22eはすべてチタン(不純物)を含有するアル
ミニウム合金によって形成されているが、チタン含有量
(不純物濃度)が下層から上層に向かうに従って漸次小
さく(薄く)なっている。1 to 3 show respective manufacturing steps in an embodiment of an active matrix panel of a liquid crystal display device to which the present invention is applied.
In this embodiment, first, as shown in FIG. 1, a plurality of, for example, five wiring forming films 22 are formed on the upper surface of a glass substrate 21.
a to 22e are sequentially formed. This five-layer wiring forming film 2
All of 2a to 22e are formed of an aluminum alloy containing titanium (impurity), and the titanium content (impurity concentration) gradually becomes smaller (thinner) from the lower layer to the upper layer.
【0010】次に、この5層の配線形成用膜22a〜2
2eの具体的な形成方法の一例について説明する。ま
ず、5つのスパッタ装置(または5つのチャンバーを有
する1つのスパッタ装置)を用意する。そして、各スパ
ッタ装置で成膜されるチタンを含有するアルミニウム合
金のチタン含有量が5段階となるように、各スパッタ装
置の成膜条件を設定する。次に、チタン含有量が最も大
きくなるように設定されたスパッタ装置を用いてガラス
基板21の上面に第1層の配線形成用膜22aを成膜す
る。次に、チタン含有量が次に大きくなるように設定さ
れたスパッタ装置を用いて第1層の配線形成用膜22a
の上面に第2層の配線形成用膜22bを成膜する。この
ようにして、5層の配線形成用膜22a〜22eを順次
成膜する。Next, the five-layered wiring forming films 22a to 22a-2
An example of a specific method for forming 2e will be described. First, five sputtering apparatuses (or one sputtering apparatus having five chambers) are prepared. Then, the film forming conditions of each sputtering apparatus are set such that the titanium content of the titanium-containing aluminum alloy formed by each sputtering apparatus has five levels. Next, a first-layer wiring forming film 22a is formed on the upper surface of the glass substrate 21 using a sputtering apparatus set so that the titanium content is maximized. Next, the first wiring forming film 22a is formed by using a sputtering apparatus in which the titanium content is set to be the next largest.
Is formed on the upper surface of the second layer. In this manner, five layers of wiring forming films 22a to 22e are sequentially formed.
【0011】次に、最上層のつまり第5層の配線形成用
膜22eの上面の所定の箇所(すなわちゲート電極を含
む走査ライン形成領域及び蓄積容量ライン形成領域)に
レジストマスク23を形成する。次に、ウェットエッチ
ングを行う。この場合、エッチングレートはチタン含有
量が小さいほど大きくなる。このため、図2に示すよう
に、ガラス基板21の上面にレジストマスク23の幅に
ほぼ対応する幅の第1層の配線形成用膜22aが残存さ
れ、その上面にそれよりも幅狭の第2層の配線形成用膜
22bが残存され、その上面にそれよりも幅狭の第3層
の配線形成用膜22cが残存され、その上面にそれより
も幅狭の第4層の配線形成用膜22dが残存され、その
上面にそれよりも幅狭の第5層の配線形成用膜22eが
残存されることになる。すなわち、幅方向両エッジ部を
階段状とされた、ゲート電極24aを含む走査ライン2
4及び蓄積容量ライン25が形成されることになる。こ
の後、レジストマスク23を除去する。Next, a resist mask 23 is formed at a predetermined position (that is, a scan line forming region including a gate electrode and a storage capacitor line forming region) on the uppermost layer, that is, the upper surface of the fifth layer wiring forming film 22e. Next, wet etching is performed. In this case, the etching rate increases as the titanium content decreases. Therefore, as shown in FIG. 2, a first layer wiring forming film 22a having a width substantially corresponding to the width of the resist mask 23 is left on the upper surface of the glass substrate 21, and a narrower first film is formed on the upper surface thereof. The two-layer wiring forming film 22b remains, and the third-layer wiring forming film 22c narrower than that remains on its upper surface, and the fourth-layer wiring forming film narrower than that on its upper surface. The film 22d is left, and the fifth-layer wiring forming film 22e having a narrower width than that remains on the upper surface thereof. That is, the scanning line 2 including the gate electrode 24a having both edges in the width direction formed in a stepped shape.
4 and the storage capacitor line 25 are formed. After that, the resist mask 23 is removed.
【0012】次に、図3に示すように、ゲート絶縁膜2
6等を形成するが、このゲート絶縁膜26等の形成は従
来の場合と同じであるので、簡単に説明する。まず、走
査ライン24等を含むガラス基板21の上面全体にゲー
ト絶縁膜26を形成する。次に、ゲート絶縁膜26の上
面の所定の箇所でゲート電極24aに対応する部分にア
モルファスシリコンからなる半導体層27を形成し、こ
の半導体層27の上面の中央部にブロッキング層28を
形成し、半導体層27及びブロッキング層28の上面の
両側にn+シリコンからなるオーミックコンタクト層2
9、30を形成する。次に、オーミックコンタクト層2
9、30の各上面にドレイン電極31及びソース電極3
2を形成する。また、これら電極31、32の形成と同
時に信号ライン33を形成する。なお、ソース電極32
等の形成前に、ゲート絶縁膜26の上面の所定の箇所に
ITOからなる画素電極34をソース電極32と接続さ
れるように形成する。この場合、ゲート電極24a、半
導体層27、オーミックコンタクト層29、30、ドレ
イン電極31及びソース電極32等によって薄膜トラン
ジスタ35が構成されている。Next, as shown in FIG.
6 and the like are formed. Since the formation of the gate insulating film 26 and the like is the same as the conventional case, a brief description will be given. First, a gate insulating film 26 is formed on the entire upper surface of the glass substrate 21 including the scanning lines 24 and the like. Next, a semiconductor layer 27 made of amorphous silicon is formed at a predetermined position on the upper surface of the gate insulating film 26 at a portion corresponding to the gate electrode 24a, and a blocking layer 28 is formed at the center of the upper surface of the semiconductor layer 27. Ohmic contact layer 2 made of n + silicon on both sides of the upper surface of semiconductor layer 27 and blocking layer 28
9 and 30 are formed. Next, ohmic contact layer 2
Drain electrode 31 and source electrode 3
Form 2 The signal line 33 is formed at the same time as the formation of the electrodes 31 and 32. The source electrode 32
Prior to the formation, etc., a pixel electrode 34 made of ITO is formed at a predetermined position on the upper surface of the gate insulating film 26 so as to be connected to the source electrode 32. In this case, the thin film transistor 35 is configured by the gate electrode 24a, the semiconductor layer 27, the ohmic contact layers 29 and 30, the drain electrode 31, the source electrode 32, and the like.
【0013】以上のように、5層の配線形成用膜22a
〜22eをチタンを含有するアルミニウム合金によって
形成するとともに、チタン含有量が5層の配線形成用膜
22a〜22eの下面側から上面側に向かうに従って漸
次薄くなるようにすると、配線形成用膜22a〜22e
のエッチングレートが上面側から下面側に向かうに従っ
て漸次小さくなるようにすることができる。この結果、
経時的に劣化したエッチング液を用いてウェットエッチ
ングを行っても、下面側から上面側に向かうに従って漸
次幅狭となる配線つまりゲート電極24aを含む走査ラ
イン24及び蓄積容量ライン25を形成することがで
き、走査ライン24等の配線のエッジ部の傾斜を緩やか
にすることができる。したがって、走査ライン24のエ
ッジ部上及び蓄積容量ライン25のエッジ部上にゲート
絶縁膜26を介して形成される信号ライン33に断線が
生じないようにすることができ、またゲート電極24a
のエッジ部上に形成されるゲート絶縁膜26の絶縁耐圧
が低下しないようにすることができる。また、この結
果、ゲート電極24aを含む走査ライン24及び蓄積容
量ライン25の厚さを厚くするとともに、信号ライン3
3の幅を狭くすることが可能となり、高精細、高開口率
の液晶表示装置を得ることができる。なお、エッチング
液が劣化していない場合には、走査ライン24等の配線
のエッジ部の傾斜をさらに緩やかにすることができ、別
に問題はない。また、同じエッチング液によるウェット
エッチングであっても、例えば5層の配線形成用膜22
a〜22eの各チタン含有量を制御することにより、走
査ライン24等の配線のエッジ部の傾斜の度合を制御す
ることもできる。As described above, the five-layer wiring forming film 22a
To 22e are formed from an aluminum alloy containing titanium, and the titanium content is gradually reduced from the lower surface side to the upper surface side of the five-layered wiring forming films 22a to 22e. 22e
Can gradually decrease from the upper surface toward the lower surface. As a result,
Even when wet etching is performed using an etching solution that has deteriorated with time, a wiring that gradually narrows from the lower surface to the upper surface, that is, the scan line 24 including the gate electrode 24a and the storage capacitor line 25 can be formed. As a result, the inclination of the edge portion of the wiring such as the scanning line 24 can be made gentle. Therefore, disconnection of the signal line 33 formed on the edge of the scanning line 24 and the edge of the storage capacitor line 25 via the gate insulating film 26 can be prevented, and the gate electrode 24a can be prevented.
Of the gate insulating film 26 formed on the edge portion of the semiconductor device. As a result, the thickness of the scanning line 24 including the gate electrode 24a and the storage capacitor line 25 is increased, and the signal line 3
3 can be narrowed, and a liquid crystal display device with high definition and high aperture ratio can be obtained. When the etchant is not deteriorated, the inclination of the edge of the wiring such as the scanning line 24 can be made gentler, and there is no problem. Further, even in the case of wet etching using the same etching solution, for example, five layers of the wiring forming film 22 are formed.
The degree of inclination of the edge of the wiring such as the scanning line 24 can be controlled by controlling the content of each of titanium a to 22e.
【0014】なお、上記実施形態では、各スパッタ装置
で成膜されるチタンを含有するアルミニウム合金のチタ
ン含有量が複数段階となるように、各スパッタ装置の成
膜条件を設定する場合について説明したが、これに限定
されるものではない。例えば、1つのスパッタ装置を用
いて、成膜温度を連続して低下させて成膜するようにし
てもよい。すなわち、まず、図4(A)に示すように、
ガラス基板21の上面にチタンを含有するアルミニウム
合金からなる配線形成用膜41を成膜温度を連続して低
下させて成膜する。次に、配線形成用膜41の上面の所
定の箇所にレジストマスク42を形成する。次に、ウェ
ットエッチングを行う。この場合、エッチングレートは
成膜温度が低いほど大きくなる。このため、図4(B)
に示すように、レジストマスク42下に、幅方向両エッ
ジ部の傾斜を連続して緩やかとされた配線43が形成さ
れることになる。なお、配線の材料がITOである場合
には、成膜ガス中の酸素流量を段階的にまたは連続して
上げると、エッジ部の傾斜を段階的にまたは連続して緩
やかとされた配線を形成することができる。In the above embodiment, the case where the film forming conditions of each sputtering apparatus are set so that the titanium content of the titanium-containing aluminum alloy formed by each sputtering apparatus has a plurality of stages has been described. However, the present invention is not limited to this. For example, a single sputtering apparatus may be used to continuously lower the film forming temperature to form a film. That is, first, as shown in FIG.
A wiring forming film 41 made of an aluminum alloy containing titanium is formed on the upper surface of the glass substrate 21 by continuously lowering the film forming temperature. Next, a resist mask 42 is formed at a predetermined location on the upper surface of the wiring forming film 41. Next, wet etching is performed. In this case, the etching rate increases as the film formation temperature decreases. For this reason, FIG.
As shown in FIG. 7, under the resist mask 42, the wiring 43 is formed in which both edges in the width direction are continuously inclined. In the case where the material of the wiring is ITO, if the oxygen flow rate in the film forming gas is increased stepwise or continuously, the wiring in which the inclination of the edge portion is gradually or continuously formed is formed. can do.
【0015】また、上記実施形態では、薄膜トランジス
タ35を逆スタガ型とし、ゲート絶縁膜26の下面側に
ゲート電極24aを含む走査ライン24及び蓄積容量ラ
イン25を設け、ゲート絶縁膜26の上面側にドレイン
電極31、ソース電極32及び信号ライン33を設けた
場合について説明したが、これに限定されるものではな
い。例えば、薄膜トランジスタ35をスタガ型とし、ゲ
ート絶縁膜26の下面側にドレイン電極31、ソース電
極32及び信号ライン33を設け、ゲート絶縁膜26の
上面側にゲート電極24aを含む走査ライン24及び蓄
積容量ライン25を設けた構造としてもよい。ただし、
この場合、ドレイン電極31、ソース電極32及び信号
ライン33のエッジ部の傾斜を段階的にまたは連続して
緩やかとすることになる。In the above-described embodiment, the thin film transistor 35 is an inverted staggered type, the scanning line 24 including the gate electrode 24a and the storage capacitor line 25 are provided on the lower surface of the gate insulating film 26, and the upper surface of the gate insulating film 26 is provided. Although the case where the drain electrode 31, the source electrode 32, and the signal line 33 are provided has been described, the present invention is not limited to this. For example, the thin film transistor 35 is a staggered type, the drain electrode 31, the source electrode 32, and the signal line 33 are provided on the lower surface side of the gate insulating film 26, and the scanning line 24 including the gate electrode 24a and the storage capacitor are provided on the upper surface side of the gate insulating film 26. The structure provided with the line 25 may be used. However,
In this case, the slopes of the edge portions of the drain electrode 31, the source electrode 32, and the signal line 33 are gradually or continuously reduced.
【0016】[0016]
【発明の効果】以上説明したように、この発明によれ
ば、経時的に劣化したエッチング液を用いてウェットエ
ッチングを行っても、配線のエッジ部の傾斜を緩やかに
することができるので、あるタイプの液晶表示装置に適
用した場合には、走査ラインのエッジ部上及び蓄積容量
ラインのエッジ部上にゲート絶縁膜を介して形成される
信号ラインに断線が生じないようにすることができ、ま
たゲート電極のエッジ部上に形成されるゲート絶縁膜の
絶縁耐圧が低下しないようにすることができる。As described above, according to the present invention, even when wet etching is performed using an etching solution that has deteriorated with time, the inclination of the edge portion of the wiring can be made gentle. When applied to a liquid crystal display device of the type, it is possible to prevent disconnection of a signal line formed via a gate insulating film on an edge portion of a scan line and an edge portion of a storage capacitor line, Further, the withstand voltage of the gate insulating film formed on the edge portion of the gate electrode can be prevented from lowering.
【図1】この発明を適用した液晶表示装置のアクティブ
マトリックスパネルの一実施形態の製造に際し、当初の
工程を示す断面図。FIG. 1 is a cross-sectional view showing an initial step in manufacturing an embodiment of an active matrix panel of a liquid crystal display device to which the present invention is applied.
【図2】図1に続く工程を示す断面図。FIG. 2 is a sectional view showing a step following FIG. 1;
【図3】図2に続く工程を示す断面図。FIG. 3 is a sectional view showing a step following FIG. 2;
【図4】(A)及び(B)はそれぞれこの発明の他の実
施形態における配線の各形成工程を示す断面図。FIGS. 4A and 4B are cross-sectional views showing respective steps of forming a wiring according to another embodiment of the present invention.
【図5】従来の液晶表示装置のアクティブマトリックス
パネルの一部の平面図。FIG. 5 is a plan view of a part of an active matrix panel of a conventional liquid crystal display device.
【図6】図5のX−X線に沿う断面図。FIG. 6 is a sectional view taken along the line XX of FIG. 5;
【図7】図6に示す走査ライン等の形成方法を説明する
ために示す断面図。FIG. 7 is a cross-sectional view for explaining a method of forming the scanning lines and the like shown in FIG. 6;
【図8】従来の問題を説明するために示す断面図。FIG. 8 is a cross-sectional view for explaining a conventional problem.
【図9】同じく従来の問題を説明するために示す断面
図。FIG. 9 is a cross-sectional view for explaining a conventional problem.
21 ガラス基板 22a〜22e 配線形成用膜 24a ゲート電極 24 走査ライン 25 蓄積容量ライン 26 ゲート絶縁膜 33 信号ライン 34 画素電極 35 薄膜トランジスタ DESCRIPTION OF SYMBOLS 21 Glass substrate 22a-22e Wiring formation film 24a Gate electrode 24 Scan line 25 Storage capacitance line 26 Gate insulating film 33 Signal line 34 Pixel electrode 35 Thin film transistor
Claims (9)
側から上面側に向かうに従って漸次幅狭となる配線を有
し、かつこの配線に含有された不純物の濃度が厚さ方向
に異なることを特徴とする配線の構造。1. A wiring formed on a substrate, wherein the wiring gradually narrows in width from a lower surface to an upper surface, and the concentration of an impurity contained in the wiring varies in a thickness direction. A wiring structure, characterized in that:
物の濃度が前記配線の下面側から上面側に向かうに従っ
て漸次薄くなっていることを特徴とする配線の構造。2. The wiring structure according to claim 1, wherein the concentration of the impurity gradually decreases from the lower surface to the upper surface of the wiring.
の側面が階段状となっていることを特徴とする配線の構
造。3. The wiring structure according to claim 2, wherein the side surface of the wiring is stepped.
前記配線は前記不純物としてのチタンを含有するアルミ
ニウム合金からなることを特徴とする配線の構造。4. The invention according to claim 2 or 3,
The structure of the wiring, wherein the wiring is made of an aluminum alloy containing titanium as the impurity.
させて成膜してウェットエッチングを行うことにより、
下面側から上面側に向かうに従って漸次幅狭となる配線
を形成することを特徴とする配線の形成方法。5. A wiring forming film is formed on a substrate by changing film forming conditions, and wet etching is performed.
A method for forming a wiring, comprising forming a wiring that gradually becomes narrower from a lower surface to an upper surface.
条件は前記配線形成用膜に含有される不純物の濃度が前
記配線形成用膜の下面側から上面側に向かうに従って漸
次薄くなる条件であることを特徴とする配線の形成方
法。6. The film forming condition according to claim 5, wherein the film forming conditions are such that the concentration of impurities contained in the wiring forming film gradually decreases from the lower surface to the upper surface of the wiring forming film. A method for forming a wiring, the method comprising:
形成用膜は前記不純物としてのチタンを含有するアルミ
ニウム合金からなることを特徴とする配線の形成方法。7. The method according to claim 6, wherein the wiring forming film is made of an aluminum alloy containing titanium as the impurity.
条件は成膜温度が連続して低下する条件であることを特
徴とする配線の形成方法。8. The method according to claim 5, wherein the film forming condition is a condition in which a film forming temperature is continuously reduced.
インを備えているとともに、前記走査ラインと前記信号
ラインの各交点近傍に画素電極及び該画素電極に接続さ
れた薄膜トランジスタを備えている液晶表示装置におい
て、前記信号ラインの下面側に位置する前記走査ライン
及び前記蓄積容量ラインは、下面側から上面側に向かう
に従って漸次幅狭となり、かつ含有された不純物の濃度
が下面側から上面側に向かうに従って漸次薄くなってい
ることを特徴とする液晶表示装置。9. A liquid crystal display device comprising a scanning line, a signal line, and a storage capacitor line, and a pixel electrode near each intersection of the scanning line and the signal line, and a thin film transistor connected to the pixel electrode. In the above, the scanning line and the storage capacitor line located on the lower surface side of the signal line gradually become narrower from the lower surface side to the upper surface side, and the concentration of the contained impurity increases from the lower surface side to the upper surface side. A liquid crystal display device characterized by being gradually thinned.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33630096A JPH10163586A (en) | 1996-12-03 | 1996-12-03 | Wiring structure, method of forming the same, and liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33630096A JPH10163586A (en) | 1996-12-03 | 1996-12-03 | Wiring structure, method of forming the same, and liquid crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163586A true JPH10163586A (en) | 1998-06-19 |
Family
ID=18297689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33630096A Pending JPH10163586A (en) | 1996-12-03 | 1996-12-03 | Wiring structure, method of forming the same, and liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163586A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000003756A (en) * | 1998-06-29 | 2000-01-25 | 김영환 | Thin film transistor and method thereof |
-
1996
- 1996-12-03 JP JP33630096A patent/JPH10163586A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000003756A (en) * | 1998-06-29 | 2000-01-25 | 김영환 | Thin film transistor and method thereof |
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