JPH10163772A - 電力増幅器およびチップキャリヤ - Google Patents

電力増幅器およびチップキャリヤ

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JPH10163772A
JPH10163772A JP9231984A JP23198497A JPH10163772A JP H10163772 A JPH10163772 A JP H10163772A JP 9231984 A JP9231984 A JP 9231984A JP 23198497 A JP23198497 A JP 23198497A JP H10163772 A JPH10163772 A JP H10163772A
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transistors
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JP9231984A
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Naonori Uda
尚典 宇田
Shigeyuki Okamoto
重之 岡本
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
    • H03F3/602—Combinations of several amplifiers
    • H03F3/604—Combinations of several amplifiers using FET's
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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Abstract

(57)【要約】 【課題】 直流バイアスの印加による損失が低減され、
かつ断線が防止されるとともに、整合回路の設計および
調整が容易で、複数のトランジスタの容量のばらつきに
よる低周波発振が防止された電力増幅器を提供すること
である。 【解決手段】 複数のＦＥＴ１のゲートは第１の線路Ｓ
ＬＡにより相互に接続され、ドレインは第２の線路ＳＬ
Ｂにより相互に接続される。各ＦＥＴ１のゲートには第
１の線路ＳＬＡを介してゲートバイアスが印加され、各
ＦＥＴ１のドレインに第２の線路ＳＬＢを介してドレイ
ンバイアスが印加される。整合回路１２は、信号経路に
接続されたキャパシタＣＡおよびそのキャパシタＣＡと
接地電位との間に接続されたインダクタＬＡにより構成
される。整合回路２１は、信号経路に接続されたキャパ
シタＣＢおよびそのキャパシタＣＢと接地電位との間に
接続されたインダクタＬＢにより構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のトランジス
タを用いた電力増幅器および複数のトランジスタチップ
が取り付けられるチップキャリヤに関する。
【０００２】
【従来の技術】例えば、マイクロ波通信システムの送受
信装置には、複数のトランジスタを用いた電力増幅器が
用いられる。図２１は複数のＭＥＳＦＥＴ（金属−半導
体電界効果トランジスタ；以下、ＦＥＴと略記する）を
用いた従来の電力増幅器の一例を示す回路図である。
【０００３】図２１の電力増幅器は、４個のＦＥＴ１、
分配器４１、第１の整合回路４２、第２の整合回路５１
および合成器５２を含む。
【０００４】４個のＦＥＴ１のチップはチップキャリヤ
６０に取り付けられている。基板４０には、複数のλ／
８線路ＳＬ１，ＳＬ３、複数のキャパシタＣＡ，Ｃ１お
よび抵抗Ｒが設けられている。基板５０には、複数のλ
／８線路ＳＬ２，ＳＬ４，ＳＬ７および複数のキャパシ
タＣＢ，Ｃ２が設けられている。
【０００５】基板４０上の入力パッドＰＩはキャパシタ
Ｃ１を介してノードＮＩに接続され、ノードＮＩとゲー
トバイアス用パッドＰＶｇとの間には抵抗Ｒが接続され
ている。ゲートバイアス用パッドＰＶｇには、ゲートバ
イアス用電源Ｖｇおよび電源電圧の安定化のためのキャ
パシタＣｇが接続される。
【０００６】ノードＮＩは２つのλ／８線路ＳＬ３を介
して２つのノードＮ１に接続されている。各ノードＮ１
は２つのλ／８線路ＳＬ１を介して２つのパッドＰＡに
接続されている。各パッドＰＡはキャパシタＣＡを介し
て接地されている。また、各パッドＰＡは、ボンディン
グワイヤＢＷＡを介してＦＥＴ１のゲートに接続され
る。
【０００７】一方、基板５０上の出力パッドＰＯはキャ
パシタＣ２を介してノードＮＯに接続され、ノードＮＯ
はλ／４線路ＳＬ７を介してドレインバイアス用パッド
ＰＶｄに接続されている。ドレインバイアス用パッドＰ
Ｖｄには、ドレインバイアス用電源Ｖｄが接続されると
ともにλ／４線路ＳＬ７の終端および電源電圧の安定化
のためのキャパシタＣｄが接続される。
【０００８】ノードＮＯは２つのλ／８線路ＳＬ４を介
して２つのノードＮ２に接続されている。各ノードＮ２
は２つのλ／８線路ＳＬ２を介して２つのパッドＰＢに
接続されている。各パッドＰＢはキャパシタＣＢを介し
て接地されている。また、各パッドＰＢは、ボンディン
グワイヤＢＷＢを介してＦＥＴ１のドレインに接続され
る。
【０００９】基板４０上のλ／８線路ＳＬ３，ＳＬ１が
分配器４１を構成し、キャパシタＣＡおよびボンディン
グワイヤＢＷＡが整合回路（マッチング回路）４２を構
成する。また、ボンディングワイヤＢＷＢおよびキャパ
シタＣＢが整合回路５１を構成し、基板５０上のλ／８
線路ＳＬ２，ＳＬ４が合成器５２を構成する。
【００１０】各ＦＥＴ１のゲートには、ゲートバイアス
用電源Ｖｇにより分配器４１のλ／８線路ＳＬ３，ＳＬ
１およびボンディングワイヤＢＷＡを通してゲートバイ
アスが印加される。また、各ＦＥＴ１のドレインには、
ドレインバイアス用電源Ｖｄにより合成器５２のλ／８
線路ＳＬ４，ＳＬ２およびボンディングワイヤＢＷＢを
通してドレインバイアスが印加される。
【００１１】入力パッドＰＩに与えられるＲＦ信号（高
周波信号）が、分配器４１により分配されて４個のＦＥ
Ｔ１のゲートに与えられ、各ＦＥＴ１により増幅された
ＲＦ信号がドレインから出力される。４個のＦＥＴ１の
ドレインから出力されるＲＦ信号は、合成器５２により
合成されて出力パッドＰＯから出力される。整合回路４
２は分配器４１と各ＦＥＴ１とのインピーダンス整合を
行い、整合回路５１は各ＦＥＴ１と合成器５２とのイン
ピーダンス整合を行う。
【００１２】
【発明が解決しようとする課題】上記の従来の電力増幅
器においては、ドレインバイアスが合成器５２の各λ／
８線路ＳＬ４，ＳＬ２およびボンディングワイヤＢＷＢ
を介して複数のＦＥＴ１のドレインに印加される。この
場合、λ／８線路ＳＬ４，ＳＬ２は抵抗成分を有するた
め、ドレイン電流による電圧降下が発生し、損失が大き
くなる。
【００１３】また、ボンディングワイヤＢＷＢは整合回
路５１を構成しているので、任意に本数を増やすことが
できない。そのため、ボンディングワイヤＢＷＢに過電
流が流れると、断線が生じるおそれがある。また、ボン
ディングワイヤＢＷＢによるインダクタ（ワイヤインダ
クタ）の値を任意に調整することは容易でないので、整
合回路５１の設計および調整は容易ではない。さらに、
複数のＦＥＴ１のゲート容量がばらつくと低周波発振が
起こりやすいという問題がある。
【００１４】本発明の目的は、直流バイアスの印加によ
る損失が低減され、かつ断線が防止されるとともに、整
合回路の設計および調整が容易な電力増幅器およびそれ
に用いられるチップキャリヤを提供することである。
【００１５】本発明の他の目的は、複数のトランジスタ
の容量のばらつきによる低周波発振が防止された電力増
幅器およびそれに用いられるチップキャリヤを提供する
ことである。
【００１６】本発明のさらに他の目的は、複数のトラン
ジスタの容量のばらつきによる低周波発振が防止され、
かつ高周波発振を抑制可能な電力増幅器を提供すること
である。
【００１７】
【課題を解決するための手段および発明の効果】第１の
発明に係る電力増幅器は、入力側電極、出力側電極およ
び接地側電極をそれぞれ有する複数のトランジスタと、
入力される交流信号を複数のトランジスタの入力側電極
にそれぞれ分配する分配器と、複数のトランジスタの各
々と分配器との間のインピーダンス整合を行う第１の整
合回路と、複数のトランジスタの出力側電極から出力さ
れる交流信号を合成する合成器と、複数のトランジスタ
の各々と合成器との間のインピーダンス整合を行う第２
の整合回路と、合成器と別個に設けられて複数のトラン
ジスタの出力側電極間を相互に接続する線路と、直流バ
イアスを受けてその直流バイアスを合成器および第２の
整合回路を介さずに線路を介して複数のトランジスタの
出力側電極に印加する直流バイアス入力部とを備える。
【００１８】入力側電極はゲート電極またはベース電極
であり、出力側電極はドレイン電極またはコレクタ電極
であり、接地側電極はソース電極またはエミッタ電極で
あってもよい。
【００１９】第１の発明に係る電力増幅器においては、
入力される交流信号が分配器により分配されて複数のト
ランジスタの入力側電極に与えられ、各トランジスタに
より増幅されて出力側電極から出力される。複数のトラ
ンジスタの出力側電極から出力される交流信号は、合成
器により合成されて出力される。
【００２０】特に、複数のトランジスタの出力側電極は
線路により相互に接続され、直流バイアス入力部から入
力される直流バイアスが線路を通して各トランジスタの
出力側電極に印加される。これにより、各トランジスタ
の出力側電極から出力される交流信号と各トランジスタ
の出力側電極に印加される直流バイアスとが分離され
る。
【００２１】このように、直流バイアスが合成器および
整合回路を経由することなく各トランジスタの出力側電
極に与えられるので、直流電流による電圧降下が小さ
く、損失が小さくなる。
【００２２】また、第２の整合回路の信号経路に直流電
流が流れないので、第２の整合回路の信号経路にキャパ
シタを挿入することができる。この場合、信号経路に挿
入されたキャパシタと接地電位との間にインダクタを接
続することにより第２の整合回路を構成することができ
る。それにより、インピーダンス整合に各トランジスタ
の出力側電極と第２の整合回路との間に接続されるワイ
ヤインダクタを利用する必要がなくなる。したがって、
ワイヤインダクタの本数を任意に調整することが可能と
なり、過電流による断線を防止することができる。
【００２３】さらに、第２の整合回路のインピーダンス
をキャパシタの容量により調整することができるので、
第２の整合回路の設計および調整が容易になる。
【００２４】第２の発明に係る電力増幅器は、入力側電
極、出力側電極および接地側電極をそれぞれ有する複数
のトランジスタと、入力される交流信号を複数のトラン
ジスタの入力側電極にそれぞれ分配する分配器と、複数
のトランジスタの各々と分配器との間のインピーダンス
整合を行う第１の整合回路と、複数のトランジスタの出
力側電極から出力される交流信号を合成する合成器と、
複数のトランジスタの各々と合成器との間のインピーダ
ンス整合を行う第２の整合回路と、分配器と別個に設け
られて複数のトランジスタの入力側電極間を相互に接続
する線路と、直流バイアスを受けてその直流バイアスを
分配器および第１の整合回路を介さずに線路を介して複
数のトランジスタの入力側電極に印加する直流バイアス
入力部とを備える。
【００２５】第２の発明に係る電力増幅器においては、
入力される交流信号が分配器により分配されて複数のト
ランジスタの入力側電極に与えられ、各トランジスタに
より増幅されて出力側電極から出力される。複数のトラ
ンジスタの出力側電極から出力される交流信号は、合成
器により合成されて出力される。
【００２６】特に、複数のトランジスタの入力側電極は
線路により相互に接続され、直流バイアス入力部から入
力される直流バイアスが線路を通して各トランジスタの
入力側電極に印加される。これにより、各トランジスタ
の入力側電極に入力される交流信号と各トランジスタの
入力側電極に印加される直流バイアスとが分離される。
【００２７】このように、第１の整合回路の信号経路に
直流電流が流れないので、第１の整流回路の信号経路に
キャパシタを挿入することができる。この場合、信号経
路に挿入されたキャパシタと接地電位との間にインダク
タを接続することにより第２の整合回路を構成すること
ができる。それにより、各トランジスタの入力側電極に
第１の整合回路のキャパシタとトランジスタの容量とが
並列に接続されることとなるので、入力側電極から見た
容量値が大きくなる。その結果、複数のトランジスタの
容量値のばらつきが緩和され、低周波発振が防止され
る。
【００２８】また、第１の整合回路のインピーダンスを
キャパシタの容量により調整することができるので、第
１の整合回路の設計および調整が容易になる。
【００２９】第３の発明に係る電力増幅器は、入力側電
極、出力側電極および接地側電極をそれぞれ有する複数
のトランジスタと、入力される交流信号を複数のトラン
ジスタの入力側電極にそれぞれ分配する分配器と、複数
のトランジスタの各々と分配器との間のインピーダンス
整合を行う第１の整合回路と、複数のトランジスタの出
力側電極から出力される交流信号を合成する合成器と、
複数のトランジスタの各々と合成器との間のインピーダ
ンス整合を行う第２の整合回路と、分配器と別個に設け
られて複数のトランジスタの入力側電極間を相互に接続
する第１の線路と、合成器と別個に設けられて複数のト
ランジスタの出力側電極間を相互に接続する第２の線路
と、第１の直流バイアスを受けてその第１の直流バイア
スを分配器および第１の整合回路を介さずに第１の線路
を介して複数のトランジスタの入力側電極に印加する第
１の直流バイアス入力部と、第２の直流バイアスを受け
てその第２の直流バイアスを合成器および第２の整合回
路を介さずに第２の線路を介して複数のトランジスタの
出力側電極に印加する第２の直流バイアス入力部とを備
える。
【００３０】第３の発明に係る電力増幅器においては、
複数のトランジスタの入力側電極が第１の線路により相
互に接続され、第１の直流バイアス入力部から入力され
る直流バイアスが第１の線路を通して各トランジスタの
入力側電極に印加される。また、複数のトランジスタの
出力側電極が第２の線路により相互に接続され、第２の
直流バイアス入力部から入力される直流バイアスが第２
の線路を通して各トランジスタの出力側電極に印加され
る。これにより、各トランジスタの入力側電極に入力さ
れる交流信号と各トランジスタの入力側電極に印加され
る直流バイアスとが分離され、かつ各トランジスタの出
力側電極から出力される交流信号と各トランジスタの出
力側電極に印加される直流バイアスとが分離される。
【００３１】このように、第１および第２の整合回路の
信号経路に直流電流が流れないので、第１および第２の
整合回路の信号経路にそれぞれキャパシタを挿入するこ
とができる。この場合、信号経路に挿入したキャパシタ
と接地電位との間のインダクタを接続することにより第
１および第２の整合回路をそれぞれ構成することができ
る。それにより、各トランジスタの入力側電極から見た
容量値が大きくなり、複数のトランジスタの容量値のば
らつきが緩和される。その結果、トランジスタの低周波
発振が防止される。また、インピーダンス整合に各トラ
ンジスタの出力側電極と第２の整合回路との間に接続さ
れるワイヤインダクタを利用する必要がなくなるので、
ワイヤインダクタの本数を任意に調整することが可能と
なる。その結果、過電流による断線を防止することがで
きる。
【００３２】さらに、第１および第２の整合回路のイン
ピーダンスをキャパシタの容量により調整することがで
きるので、第１および第２の整合回路の設計および調整
が容易になる。
【００３３】第１および第３の発明に係る電力増幅器に
おいて、第２の整合回路が、複数のトランジスタの出力
側電極と合成器との間にそれぞれ接続される複数のキャ
パシタ、および合成器と複数のキャパシタとの接続点と
接地電位との間にそれぞれ接続される複数のインダクタ
を含んでもよい。
【００３４】この場合、インピーダンス整合に各トラン
ジスタの出力側電極と整合回路との間に接続されるワイ
ヤインダクタを利用する必要がなくなるので、ワイヤイ
ンダクタの本数を任意に調整することにより、過電流に
よる断線を防止することができる。また、第２の整合回
路のインピーダンスをキャパシタの容量により調整する
ことができるので、第２の整合回路の設計および調整が
容易になる。
【００３５】第２または第３の発明に係る電力増幅器に
おいて、第１の整合回路が、分配器と複数のトランジス
タの入力側電極との間にそれぞれ接続される複数のキャ
パシタ、および分配器と複数のキャパシタとの接続点と
接地電位との間にそれぞれ接続される複数のインダクタ
を含んでもよい。
【００３６】この場合、各トランジスタの入力側電極か
ら見た容量値が大きくなるので、複数のトランジスタの
容量値のばらつきが緩和される。それにより、トランジ
スタの低周波発振が防止される。また、第１の整合回路
のインピーダンスをキャパシタの容量により調整するこ
とができるので、第１の整合回路の設計および調整が容
易になる。
【００３７】第１および第３の発明に係る電力増幅器に
おいて、第２の整合回路が、複数のトランジスタの出力
側電極と合成器との間にそれぞれ接続される複数の第１
のキャパシタ、複数の第１のキャパシタの一端と接地電
位との間にそれぞれ接続される複数の第２のキャパシ
タ、および複数の第１のキャパシタの他端と接地電位と
の間にそれぞれ接続される複数のインダクタを含んでも
よい。
【００３８】この場合、インピーダンス整合に各トラン
ジスタの出力側電極と整合回路との間に接続されるワイ
ヤインダクタを利用する必要がなくなるので、ワイヤイ
ンダクタの本数を任意に調整することにより、過電流に
よる断線を防止することができる。また、第２の整合回
路のインピーダンスを第１および第２のキャパシタの容
量により調整することができるので、第２の整合回路の
設計および調整が容易になる。この場合、同じ増幅器特
性を得ることのできる回路定数の組み合わせが複数種類
あるので、設計の自由度が増す。
【００３９】第２または第３の発明に係る電力増幅器に
おいて、第１の整合回路が、分配器と複数のトランジス
タの入力側電極との間にそれぞれ接続される複数の第１
のキャパシタ、複数の第１のキャパシタの一端と接地電
位との間にそれぞれ接続される複数のインダクタ、およ
び複数の第１のキャパシタの他端と接地電位との間にそ
れぞれ接続される複数の第２のキャパシタを含んでもよ
い。
【００４０】この場合、各トランジスタの入力側電極か
ら見た容量値が大きくなるので、複数のトランジスタの
容量値のばらつきが緩和される。それにより、トランジ
スタの低周波発振が防止される。また、この第１の整合
回路は帯域通過型の整合回路であるので、高周波発振も
抑制し易いという利点を有する。さらに、第１の整合回
路のインピーダンスを第１および第２のキャパシタの容
量により調整することができるので、第１の整合回路の
設計および調整が容易になる。この場合、同じ増幅器特
性を得ることのできる回路定数の組み合わせが複数種類
あるので、設計の自由度が増す。
【００４１】第１の発明に係る電力増幅器において、直
流バイアス入力部が、隣接する各２つのトランジスタの
出力側電極間に接続される線路の中点に接続されてもよ
い。
【００４２】この場合、隣接する各２つのトランジスタ
の出力側電極への直流バイアスの供給経路が対称性を有
するので、複数のトランジスタの各々が等しいバイアス
条件で動作する。それにより、電力増幅器の高周波特性
が向上する。
【００４３】第２の発明に係る電力増幅器において、直
流バイアス入力部が、隣接する各２つのトランジスタの
入力側電極間に接続される線路の中点に接続されてもよ
い。
【００４４】この場合、隣接する各２つのトランジスタ
の入力側電極への直流バイアスの供給経路が対称性を有
するので、複数のトランジスタの各々が等しいバイアス
条件で動作する。それにより、電力増幅器の高周波特性
が向上する。
【００４５】第３の発明に係る電力増幅器において、第
１の直流バイアス入力部が、隣接する各２つのトランジ
スタの入力側電極間に接続される第１の線路の中点に接
続され、第２の直流バイアス入力部が、隣接する各２つ
のトランジスタの出力側電極間に接続される第２の線路
の中点に接続されてもよい。
【００４６】この場合、隣接する各２つのトランジスタ
の入力側電極への直流バイアスの供給経路および隣接す
る各２つのトランジスタの出力側電極への直流バイアス
の供給経路が対称性を有するので、複数のトランジスタ
の各々が等しいバイアス条件で動作する。それにより、
電力増幅器の高周波特性が向上する。
【００４７】第４の発明に係るチップキャリヤは、複数
のトランジスタのチップが取り付けられるチップキャリ
ヤにおいて、基板上に、複数のトランジスタの入力側電
極が共通に接続される第１の線路と、複数のトランジス
タの出力側電極が共通に接続される第２の線路と、複数
のトランジスタの接地側電極が共通に接続される接地導
体とが形成されたものである。
【００４８】第４の発明に係るチップキャリヤにおいて
は、複数のトランジスタの入力側電極を第１の線路に共
通に接続し、出力側電極を第２の線路に共通に接続し、
接地側電極を接地導体に共通に接続することができる。
これにより、チップキャリヤの第１の線路を介して複数
のトランジスタの入力側電極に直流バイアスを印加する
ことができ、第２の線路を介して複数のトランジスタの
出力側電極に直流バイアスを印加することができる。
【００４９】したがって、このチップキャリヤを複数の
トランジスタからなる電力増幅器に用いると、分配器お
よび整合回路を経由することなく各トランジスタの入力
側電極に直流バイアスを印加することができ、かつ合成
器および整合回路を経由することなく各トランジスタの
出力側電極に直流バイアスを印加することができる。
【００５０】その結果、直流電流による電圧降下が小さ
くなり、損失が小さくなる。また、整合回路の信号経路
にインダクタを挿入することができるので、複数のトラ
ンジスタの特性のばらつきによる低周波発振が防止され
るとともに、過電流による断線が防止され、かつ整合回
路の設計および調整が容易になる。
【００５１】
【発明の実施の形態】図１は本発明の第１の実施例にお
ける電力増幅器の構成を示す回路図である。また、図２
は図１の電力増幅器のレイアウトパターンを示す図であ
る。
【００５２】図１の電力増幅器は、４個のＦＥＴ１、分
配器１１、整合回路１２、整合回路２１および合成器２
２を含む。４個のＦＥＴ１のチップはチップキャリヤ３
０上に取り付けられている。基板１０上には、複数のλ
／８線路ＳＬ１，ＳＬ３、複数のキャパシタＣＡ、複数
のインダクタＬＡ、抵抗Ｒおよび第１の線路ＳＬＡが設
けられている。基板２０上には、複数のλ／８線路ＳＬ
２，ＳＬ４、複数のキャパシタＣＢ，Ｃ、複数のインダ
クタＬＢ、λ／４線路ＳＬ０および第２の線路ＳＬＢが
設けられている。
【００５３】基板１０上の入力パッドＰＩは２つのλ／
８線路ＳＬ３を介して２つのノードＮ１に接続されてい
る。各ノードＮ１は２つのλ／８線路ＳＬ１を介して２
つのノードＮＡに接続されている。各ノードＮＡはイン
ダクタＬＡを介して接地されるとともに、キャパシタＣ
Ａを介してノードＮａに接続されている。各ノードＮａ
はボンディングワイヤを介してＦＥＴ１のゲートに接続
される。また、４つのノードＮａは第１の線路ＳＬＡを
介して相互に接続されている。
【００５４】第１の線路ＳＬＡは抵抗Ｒを介してゲート
バイアス用パッドＰＶｇに接続されている。ゲートバイ
アス用パッドＰＶｇには、ゲートバイアス用電源Ｖｇお
よび電源電圧を安定化するためのキャパシタＣｇが接続
される。
【００５５】基板２０上の出力パッドＰＯは２つのλ／
８線路ＳＬ４を介して２つのノードＮ２に接続されてい
る。各ノードＮ２は２つのλ／８線路ＳＬ２を介して２
つのノードＮＢに接続されている。各ノードＮＢはイン
ダクタＬＢを介して接地されるとともに、キャパシタＣ
Ｂを介してノードＮｂに接続されている。各ノードＮｂ
はボンディングワイヤを介してＦＥＴ１のドレインに接
続される。また、４つのノードＮｂは第２の線路ＳＬＢ
を介して相互に接続されている。
【００５６】第２の線路ＳＬＢはλ／４線路ＳＬ０を介
してドレインバイアス用パッドＰＶｄに接続されてい
る。ドレインバイアス用パッドＰＶｄには、ドレインバ
イアス用電源Ｖｄが接続されるとともにλ／４線路ＳＬ
０の終端および電源電圧の安定化のためのキャパシタＣ
ｄが接続される。
【００５７】基板１０上のλ／８線路ＳＬ３，ＳＬ１が
分配器１１を構成し、基板１０上のインダクタＬＡおよ
びキャパシタＣＡが整合回路１２を構成する。基板２０
上のキャパシタＣＢおよびインダクタＬＢが整合回路２
１を構成し、基板２０上のλ／８線路ＳＬ２，ＳＬ４が
合成器２２を構成する。
【００５８】図２に示すように、本実施例の電力増幅器
においては、基板１０上の一方の側部に第１の線路ＳＬ
Ａが形成され、基板２０上の一方の側部に第２の線路Ｓ
ＬＢが形成されている。各ＦＥＴ１のゲートはボンディ
ングワイヤにより第１の線路ＳＬＡに接続されている。
また、各ＦＥＴ１のドレインはボンディングワイヤによ
り第２の線路ＳＬＢに接続されている。なお、ＰＧは接
地パッドを示す。
【００５９】第１の実施例の電力増幅器においては、入
力パッドＰＩに与えられるＲＦ信号が分配器１１により
分配されて４個のＦＥＴ１のゲートに与えられ、各ＦＥ
Ｔ１により増幅されたＲＦ信号がドレインから出力され
る。４個のＦＥＴ１のドレインから出力されるＲＦ信号
は、合成器２２により合成されて出力パッドＰＯから出
力される。
【００６０】整合回路１２は分配器１１と各ＦＥＴ１と
のインピーダンス整合を行い、整合回路２１は各ＦＥＴ
１と合成器２２とのインピーダンス整合を行う。
【００６１】各ＦＥＴ１のゲートには、ゲートバイアス
用電源Ｖｇにより抵抗Ｒおよび第１の線路ＳＬＡを介し
てゲートバイアスが印加される。また、各ＦＥＴ１のド
レインには、ドレインバイアス用電源Ｖｄによりλ／４
線路ＳＬ０および第２の線路ＳＬＢを介してドレインバ
イアスが印加される。それにより、各ＦＥＴ１のゲート
に入力されるＲＦ信号とゲートバイアスとが分離され、
各ＦＥＴ１のドレインから出力されるＲＦ信号と各ＦＥ
Ｔ１のドレインに印加されるドレインバイアスとが分離
される。
【００６２】このように、ドレインバイアスが合成器２
２および整合回路２１を経由することなく各ＦＥＴ１の
ドレインに印加されるので、ドレイン電流による電圧降
下が小さく、損失が小さくなる。
【００６３】また、整合回路２１の信号経路に直流電流
が流れないので、整合回路２１の信号経路にキャパシタ
ＣＢを挿入することができる。この場合、信号経路に挿
入されたキャパシタＣＢと接地電位との間にインダクタ
ＬＢを接続することにより整合回路２１を構成すること
ができる。
【００６４】図３（ａ）は図２１に示した従来の電力増
幅器における整合回路５１の構成を示す回路図であり、
図３（ｂ）は本実施例の電力増幅器における整合回路２
１の構成を示す回路図である。図３（ａ）に示すよう
に、従来の電力増幅器の整合回路５１では、信号経路に
接続されるボンディングワイヤＢＷＢがインピーダンス
整合に用いられている。それに対して、図３（ｂ）に示
すように、本実施例の電力増幅器の整合回路２１では、
信号経路にキャパシタＣＢが挿入されている。
【００６５】これにより、インピーダンス整合に各ＦＥ
Ｔ１のドレインと整合回路２１との間に接続されるボン
ディングワイヤを利用する必要がなくなる。その結果、
ボンディングワイヤの本数を任意に調整することが可能
となり、過電流によるボンディングワイヤの断線を防止
することができる。
【００６６】また、整合回路２１のインピーダンスを外
付けのキャパシタＣＢの容量により調整することができ
るので、整合回路２１の設計および調整が容易になる。
【００６７】さらに、整合回路１２の信号経路にも直流
電流が流れないので、整合回路１２の信号経路にキャパ
シタＣＡを挿入することができる。この場合、信号経路
に挿入されたキャパシタＣＡと接地電位との間にインダ
クタＬＡを接続することにより整合回路１２を構成する
ことができる。
【００６８】図４は本実施例の電力増幅器におけるＦＥ
Ｔのゲートに接続される容量を示す図である。図４に示
すように、各ＦＥＴ１のゲートにキャパシタＣＡとゲー
ト容量ＣＧとが並列に接続されることになる。したがっ
て、ＦＥＴ１のゲートから見た容量値が大きくなり、複
数のＦＥＴ１の容量値のばらつきが緩和される。その結
果、ＦＥＴ１の低周波発振が防止される。
【００６９】また、整合回路１２のインピーダンスを外
付けのキャパシタＣＡの容量により調整することができ
るので、整合回路１２の設計および調整が容易になる。
【００７０】図５は図１の電力増幅器におけるＦＥＴ単
体の入出力特性を示す図である。図５の横軸は入力電力
であり、縦軸は出力電力である。この入出力特性は周波
数１．９ＧＨｚのＲＦ信号を入力した場合のシミュレー
ション結果である。
【００７１】図５の特性は、本実施例の電力増幅器にお
けるＦＥＴ１の単体の入出力特性が従来の電力増幅器に
おけるＦＥＴ１の単体の入出力特性と同様であることを
示す。
【００７２】図６は図１の電力増幅器の入出力特性を従
来の電力増幅器と比較して示す図である。図６の横軸は
入力電力であり、縦軸は出力電力である。この入出力特
性は周波数１．９ＧＨｚのＲＦ信号を入力した場合のシ
ミュレーション結果である。
【００７３】図６において、Ａは本実施例の電力増幅器
の入出力特性を示し、Ｂは従来の電力増幅器の入出力特
性を示す。図６に示すように、本実施例の電力増幅器で
は、従来の電力増幅器に比べて入出力特性が向上し、効
率が高くなっていることがわかる。
【００７４】図７は本発明の第２の実施例における電力
増幅器の構成を示す回路図である。また、図８は図７の
電力増幅器のレイアウトパターンを示す図である。
【００７５】図７の電力増幅器が図１の電力増幅器と異
なるのは、第１の線路ＳＬＡおよび第２の線路ＳＬＢが
基板１０ａ，２０ａ上に設けられずにチップキャリヤ３
０ａ上に設けられている点である。図７の電力増幅器の
他の部分の構成は図１の電力増幅器の構成と同様であ
る。
【００７６】図８に示すように、チップキャリヤ３０ａ
上の一方の側部に第１の線路ＳＬＡが形成され、他方の
側部に第２の線路ＳＬＢが形成され、中央部に接地導体
ＧＮＤが形成されている。
【００７７】図９は図８のチップキャリヤの一部および
その周辺部の拡大図である。図９に示すように、ＦＥＴ
チップＣＨの複数のゲート電極（図示せず）は、複数の
ボンディングワイヤＷ１によりチップキャリヤ３０ａ上
の第１の線路ＳＬＡに接続され、ＦＥＴチップＣＨの複
数のドレイン電極（図示せず）は、複数のボンディング
ワイヤＷ２によりチップキャリヤ３０ａ上の第１の線路
ＳＬＢに接続されている。第１の線路ＳＬＡは複数のボ
ンディングワイヤＷ３により基板１０ａ上の線路ＳＬａ
に接続され、第２の線路ＳＬＢは複数のボンディングワ
イヤＷ４により基板２０ａ上の線路ＳＬｂに接続されて
いる。
【００７８】第２の実施例の電力増幅器においては、チ
ップキャリヤ３０ａ上の第１の線路ＳＬＡを介して４個
のＦＥＴ１のゲートにゲートバイアスを印加することが
でき、第２の線路ＳＬＢを介して４個のＦＥＴ１のドレ
インにドレインバイアスを印加することができる。
【００７９】図１０はチップキャリヤの一例を示す平面
図である。図１０のチップキャリヤ３０ａにおいては、
絶縁性基板２の表面の一方の側部にストライプ状の第１
の線路ＳＬＡが形成され、他方の側部にストライプ状の
第２の線路ＳＬＢが形成され、中央部に接地導体ＧＮＤ
が形成されている。接地導体ＧＮＤの領域における絶縁
性基板２には複数のビアホール（貫通孔）３が設けられ
ている。
【００８０】このチップキャリヤ３０ａ上にＦＥＴチッ
プを実装する場合には、ＦＥＴチップのソース電極を接
地導体ＧＮＤに接合し、ゲート電極をボンディングワイ
ヤにより第１の線路ＳＬＡに接続し、ドレイン電極をボ
ンディングワイヤにより第２の線路ＳＬＢに接続する。
【００８１】図１１はチップキャリヤの他の例を示す平
面図である。図１１のチップキャリヤ３０ｂにおいて
は、絶縁性基板２の表面の一方の側部側に矩形の第１の
線路ＳＬＡが形成され、他方の側部側に矩形の第２の線
路ＳＬＢが形成され、中央部および両端部の領域にＨ形
の接地導体ＧＮＤが形成されている。接地導体ＧＮＤの
領域における絶縁性基板２にはビアホール３が設けられ
ている。
【００８２】このチップキャリヤ３０ｂ上にＦＥＴチッ
プを実装する場合には、ＦＥＴチップのゲート電極、ド
レイン電極およびソース電極にそれぞれバンプ（突起）
を設け、ＦＥＴチップの表面を下に向けてフリップチッ
プ実装によりチップキャリヤ３０ｂ上に接合する。
【００８３】上記の第２の実施例では、１つのチップキ
ャリヤ３０ａ上に４個のＦＥＴ１のチップを取り付けて
いるが、図１２に示すように、２個のチップキャリヤ３
０ｃを用い、各チップキャリヤ３０ｃ上にそれぞれ２個
のＦＥＴ１のチップを取り付けてもよい。この場合に
は、２個のチップキャリヤ３０ｃの第１の線路ＳＬＡど
うしをボンディングワイヤＷ５により接続し、第２の線
路ＳＬＢどうしをボンディングワイヤＷ６により接続す
る。
【００８４】上記の第１および第２の実施例では、４個
のＦＥＴ１を用いた電力増幅器について説明したが、Ｆ
ＥＴの数は上記の実施例に限定されず、他の任意の数の
ＦＥＴを用いてもよい。
【００８５】図１３は本発明の第３の実施例における電
力増幅器の構成を示す回路図である。図１３の電力増幅
器では、２個のＦＥＴ１が用いられている。
【００８６】２個のＦＥＴ１のチップはチップキャリヤ
３００上に取り付けられている。基板１００上には、２
つのλ／４線路ＳＬ５、抵抗Ｒ１，Ｒ、２個のインダク
タＬＡ、２個のキャパシタＣＡおよび第１の線路ＳＬＡ
が設けられている。基板２００上には、２つのλ／４線
路ＳＬ６、抵抗Ｒ２、２個のインダクタＬＢ、２個のキ
ャパシタＣＢ、λ／４線路ＳＬ０および第２の線路ＳＬ
Ｂが設けられている。
【００８７】基板１００上の入力パッドＰＩは２つのλ
／４線路ＳＬ５を介して２つのノードＮＣに接続され、
２つのノードＮＣ間に抵抗Ｒ１が接続されている。各ノ
ードＮＣはインダクタＬＡを介して接地されるととも
に、キャパシタＣＡを介してノードＮｃに接続されてい
る。各ノードＮｃはボンディングワイヤを介してＦＥＴ
１のゲートに接続される。２つのノードＮｃ間は第１の
線路ＳＬＡにより相互に接続されている。
【００８８】第１の線路ＳＬＡは抵抗Ｒを介してゲート
バイアス用パッドＰＶｇに接続されている。ゲートバイ
アス用パッドＰＶｇにはゲートバイアス用電源Ｖｇおよ
びキャパシタＣｇが接続される。
【００８９】基板２００上の出力パッドＰＯは２つのλ
／４線路ＳＬ６を介して２つのノードＮＤに接続され、
２つのノードＮＤ間に抵抗Ｒ２が接続されている。各ノ
ードＮＤはインダクタＬＢを介して接地されるととも
に、キャパシタＣＢを介してノードＮｄに接続されてい
る。各ノードＮｄはボンディングワイヤを介してＦＥＴ
１のドレインに接続される。２つのノードＮｄ間は第２
の線路ＳＬＢにより相互に接続されている。
【００９０】第２の線路ＳＬＢはλ／４線路ＳＬ０を介
してドレインバイアス用パッドＰＶｄに接続されてい
る。ドレインバイアス用パッドＰＶｄにはドレインバイ
アス用電源ＶｄおよびキャパシタＣｄが接続される。
【００９１】基板１００上のλ／４線路ＳＬ５および抵
抗Ｒ１が分配器１３を構成し、基板１００上のインダク
タＬＡおよびキャパシタＣＡが整合回路１４を構成す
る。基板２００上のキャパシタＣＢおよびインダクタＬ
Ｂが整合回路２３を構成し、基板２００上の抵抗Ｒ２お
よびλ／４線路ＳＬ６が合成器２４を構成する。
【００９２】第３の実施例の電力増幅器においては、入
力パッドＰＩに与えられるＲＦ信号が分配器１３により
分配されて２個のＦＥＴ１のゲートに与えられ、各ＦＥ
Ｔ１のゲートにより増幅されたＲＦ信号がドレインから
出力される。２個のＦＥＴ１のドレインから出力される
ＲＦ信号は、合成器２４により合成されて出力パッドＰ
Ｏから出力される。
【００９３】整合回路１４は分配器１３と各ＦＥＴ１と
の間のインピーダンス整合を行い、整合回路２３は各Ｆ
ＥＴ１と合成器２４とのインピーダンス整合を行う。
【００９４】各ＦＥＴ１のゲートには、ゲートバイアス
用電源Ｖｇにより抵抗Ｒおよび第１の線路ＳＬＡを介し
てゲートバイアスが印加される。各ＦＥＴ１のドレイン
にはドレインバイアス用電源Ｖｄによりλ／４線路ＳＬ
０および第２の線路ＳＬＢを介してドレインバイアスが
印加される。それにより、各ＦＥＴ１のゲートに入力さ
れるＲＦ信号とゲートバイアスとが分離され、各ＦＥＴ
１のドレインから出力されるＲＦ信号と各ＦＥＴ１のド
レインに印加されるドレインバイアスとが分離される。
【００９５】このように、ドレインバイアスが合成器２
４および整合回路２３を経由することなく各ＦＥＴ１の
ドレインに印加されるので、ドレイン電流による電圧降
下が小さく、損失が小さくなる。
【００９６】また、整合回路２３に各ＦＥＴ１のドレイ
ンと整合回路２３との間に接続されるボンディングワイ
ヤを利用する必要がないので、ボンディングワイヤの本
数を任意に調整することが可能となり、過電流によるボ
ンディングワイヤの断線を防止することができる。
【００９７】さらに、整合回路２３のインピーダンスを
外付けのキャパシタＣＢの容量により調整することがで
きるので、整合回路２３の設計および調整が容易にな
る。
【００９８】一方、各ＦＥＴ１のゲートにキャパシタＣ
Ａが接続されるので、ＦＥＴ１のゲートから見た容量値
が大きくなり、複数のＦＥＴ１の容量値のばらつきが緩
和される。その結果、ＦＥＴ１の低周波発振が防止され
る。また、整合回路１４のインピーダンスを外付けのキ
ャパシタＣＡの容量により調整することができるので、
整合回路１４の設計および調整が容易になる。
【００９９】図１４は本発明の第４の実施例における電
力増幅器の構成を示す回路図である。
【０１００】図１４の電力増幅器は、２個のＦＥＴ１、
分配器１１、整合回路１２ａ、整合回路２１ａおよび合
成器２２を含む。２個のＦＥＴ１のチップはチップキャ
リア上には取り付けられず、個々にパッケージに収納さ
れている。図１４の分配器１１および合成器２２の構成
は、図１の分配器１１および合成器２２の構成とそれぞ
れ同様である。
【０１０１】整合回路１２ａは、複数のキャパシタＣ
Ａ、複数のインダクタＬＡおよび複数のキャパシタＣＣ
からなる。各キャパシタＣＡはノードＮＡ，Ｎａ間に接
続され、各インダクタＬＡはノードＮＡと接地電位との
間に接続され、各キャパシタＣＣはノードＮａと接地電
位との間に接続されている。
【０１０２】各２つのノードＮａが各１つのＦＥＴ１に
対応する。各１つのＦＥＴ１に対応する各２つのノード
Ｎａ間には２つの第１の線路ＳＬａが直列に接続されて
いる。これらの２つの第１の線路ＳＬａ間のノードＮｅ
はボンディングワイヤを介して対応するＦＥＴ１のゲー
トに接続される。異なるＦＥＴ１に対応する隣接する２
つのノードＮａ間には第１の線路ＳＬＡが接続されてい
る。
【０１０３】１つのノードＮａは抵抗Ｒを介してゲート
バイアス用パッドＰＶｇに接続されている。ゲートバイ
アス用パッドＰＶｇには、ゲートバイアス用電源Ｖｇお
よび電源電圧を安定化するためのキャパシタＣｇが接続
される。
【０１０４】整合回路２１ａは、複数のキャパシタＣ
Ｂ、複数のキャパシタＣＤおよび複数のインダクタＬＢ
からなる。各キャパシタＣＤはノードＮｂ，ＮＢ間に接
続され、各キャパシタＣＤはノードＮｂと接地電位との
間に接続され、各インダクタＬＢはノードＮＢと接地電
位との間に接続されている。
【０１０５】各２つのノードＮｂが各１つのＦＥＴ１に
対応する。各１つのＦＥＴ１に対応する各２つのノード
Ｎｂ間には２つの第２の線路ＳＬｂが直列に接続されて
いる。これらの２つの第２の線路ＳＬｂ間のノードＮｆ
はボンディングワイヤを介して対応するＦＥＴ１のドレ
インに接続される。異なるＦＥＴ１に対応する隣接する
２つのノードＮｂ間には第２の線路ＳＬＢが接続されて
いる。
【０１０６】１つのノードＮｂはλ／４線路ＳＬ０を介
してドレインバイアス用パッドＰＶｄに接続されてい
る。ドレインバイアス用パッドＰＶｄには、ドレインバ
イアス用電源Ｖｄが接続されるとともに、λ／４線路Ｓ
Ｌ０の終端および電源電圧の安定化のためのキャパシタ
Ｃｄが接続される。
【０１０７】第４の実施例の電力増幅器においては、入
力パッドＰＩに与えられるＲＦ信号が分配器１１により
分配されて第１の線路ＳＬａを介して２個のＦＥＴ１の
ゲートに与えられ、各ＦＥＴ１により増幅されたＲＦ信
号がドレインから出力される。２個のＦＥＴ１のドレイ
ンから出力されるＲＦ信号は、第２の線路ＳＬｂを介し
て合成器２２に与えられ、合成器２２により合成器され
て出力パッドＰＯから出力される。
【０１０８】整合回路１２ａは分配器１１と各ＦＥＴ１
とのインピーダンス整合を行い、整合回路２１ａは各Ｆ
ＥＴ１と合成器２２とのインピーダンス整合を行う。
【０１０９】各ＦＥＴ１のゲートには、ゲートバイアス
用電源Ｖｇにより抵抗Ｒおよび第１の線路ＳＬａ，ＳＬ
Ａを介してゲートバイアスが印加される。また、各ＦＥ
Ｔ１のドレインには、ドレインバイアス用電源Ｖｄによ
りλ／４線路ＳＬ０および第２の線路ＳＬｂ，ＳＬＢを
介してドレインバイアスが印加される。それにより、各
ＦＥＴ１のゲートに入力されるＲＦ信号とゲートバイア
スが分離され、各ＦＥＴ１のドレインから出力されるＲ
Ｆ信号と各ＦＥＴ１のドレインに印加されるドレインバ
イアスとが分離される。
【０１１０】このように、ドレインバイアスが合成器２
２および整合回路２１ａを経由することなく各ＦＥＴ１
のドレインに印加されるので、ドレイン電流による電圧
降下が小さく、損失が小さくなる。
【０１１１】また、本実施例の電力増幅器においては、
ＦＥＴ１のチップがチップキャリア上にマウントされず
に個々にパッケージに封止されている。したがって、例
えばほとんど同じ特性を有する２個のＦＥＴ１を選定す
る場合に、ＦＥＴ１を評価し易い。
【０１１２】図１５（ａ）は第１の実施例の電力増幅器
における整合回路１２の構成を示す回路図であり、図１
５（ｂ）は本実施例の電力増幅器における整合回路１２
ａの構成を示す回路図である。
【０１１３】図１５（ａ）の整合回路は広域通過型（ハ
イパスタイプ）の整合回路であり、図１５（ｂ）の整合
回路は帯域通過型（バンドパスタイプ）の整合回路であ
る。図１５（ａ）の整合回路は、上記のように発振が起
こりやすい低周波の発振を抑える働きを有する。一方、
図１５（ｂ）の整合回路は、低周波の発振を抑える働き
に加え、高周波の発振も抑制し易いという利点を有す
る。
【０１１４】図１５（ａ）の整合回路のインピーダンス
は外付けのキャパシタＣＡの容量により調整することが
できる。一方、図１５（ｂ）の整合回路のインピーダン
スは外付けのキャパシタＣＡ，ＣＣの容量により調整す
ることができる。
【０１１５】図１５（ａ）の整合回路では、特定の周波
数に対して同じ増幅器特性を得ることのできる回路定数
は一意的に決まる。一方、図１５（ｂ）の整合回路で
は、特定の周波数に対して同じ増幅器特性を得ることの
できる回路定数の組み合わせが複数種類存在する。その
ため、設計の自由度が増す。
【０１１６】図１６は図１４の電力増幅器の小信号特性
を示す図である。この小信号特性はＳ２１、Ｓ１１およ
びＳ２２の周波数特性のシミュレーション結果である。
Ｓ２１は利得を表すＳパラメータであり、Ｓ１１は入力
反射係数を表すＳパラメータであり、Ｓ２２は出力反射
係数を表すＳパラメータである。
【０１１７】また、図１７は図１４の電力増幅器の入出
力特性および電力付加効率を示す図である。この入出力
特性および電力付加効率は周波数１．９ＧＨｚのＲＦ信
号を入力した場合のシミュレーション結果である。
【０１１８】図１６の小信号特性および図１７の入出力
特性および電力付加効率の測定条件としては、ＦＥＴ１
のドレイン電圧が６．５Ｖ、ゲート電圧が−２．５Ｖ、
アイドル電流（無信号状態の電流）は１．３７Ａであ
る。
【０１１９】なお、電力付加効率は次式で表される。 電力付加効率［％］＝（出力電力−入力電力）／（ドレ
イン電圧×ドレイン電流） 図１６の小信号特性は、図１４の電力増幅器が実用レベ
ルにあることを示している。また、図１７の入出力特性
および電力付加効率も、図１４の電力増幅器が実用レベ
ルにあることを示している。
【０１２０】図１８は本発明の第５の実施例における電
力増幅器の構成を示す回路図である。図１８の電力増幅
器が図１４の電力増幅器と異なるのは次の点である。
【０１２１】異なるＦＥＴ１に対応する隣接する２つの
ノードＮａ間に２つの第１の線路ＳＬａが直列に接続さ
れている。これらの２つの第１の線路ＳＬａ間のノード
ＮＥは抵抗Ｒを介してゲートバイアス用パッドＰＶｇに
接続されている。ゲートバイアス用パッドＰＶｇには、
ゲートバイアス用電源Ｖｇおよび電源電圧を安定化する
ためのキャパシタＣｇが接続されている。
【０１２２】異なるＦＥＴ１に対応する隣接する２つの
ノードＮｂ間に２つの第２の線路ＳＬｂが直列に接続さ
れている。これらの２つの第２の線路ＳＬｂ間のノード
ＮＦはλ／４線路ＳＬ０を介してドレインバイアス用パ
ッドＰＶｄに接続されている。ドレインバイアス用パッ
ドＰＶｄには、ドレインバイアス用電源Ｖｄが接続され
るとともにλ／４線路ＳＬ０の終端および電源電圧の安
定化のためのキャパシタＣｄが接続されている。
【０１２３】本実施例の電力増幅器においては、２個の
ＦＥＴ１のゲートへのゲートバイアスの供給経路が対称
性を有するので、２個のＦＥＴ１が等しいゲートバイア
ス印加条件で動作する。また、２個のＦＥＴ１のドレイ
ンへのドレインバイアス供給経路が対称性を有するの
で、２個のＦＥＴ１が等しいドレインバイアスの印加条
件で動作する。したがって、電力増幅器の高周波特性が
向上する。
【０１２４】図１９は本発明の第６の実施例における電
力増幅器の構成を示す回路図である。図１９の電力増幅
器が図１４の電力増幅器と異なるのは次の点である。
【０１２５】図１９の電力増幅器では、４個のＦＥＴ１
が用いられている。各２個のＦＥＴ１が組を構成する。
４個のＦＥＴ１のチップはチップキャリア上にマウント
されず、個々にパッケージに収納されている。
【０１２６】各ノードＮａはボンディングワイヤを介し
て対応するＦＥＴ１のゲートに接続される。各２つのノ
ードＮａ間には２つの第１の線路ＳＬａが直列に接続さ
れている。これらの各２つの第１の線路ＳＬａ間のノー
ドＮｅは抵抗Ｒ１を介してゲートバイアス用パッドＰＶ
ｇに接続されている。ゲートバイアス用パッドＰＶｇに
は、ゲートバイアス用電源Ｖｇおよび電源電圧を安定化
するためのキャパシタＣｇが接続される。内側の２つの
ノードＮａ間には第１の線路ＳＬＡが接続されている。
【０１２７】各ノードＮｂはボンディングワイヤを介し
て対応するＦＥＴ１のドレインに接続される。各２つの
ノードＮｂ間には２つの第２の線路ＳＬｂが直列に接続
されている。これらの各２つの第２の線路ＳＬｂ間のノ
ードＮｆはλ／４線路ＳＬ１０を介してドレインバイア
ス用パッドＰＶｄに接続されている。ドレインバイアス
用パッドＰＶｄには、ドレインバイアス用電源Ｖｄが接
続されるとともにλ／４線路ＳＬ１０の終端および電源
電圧の安定化のためのキャパシタＣｄが接続される。ま
た、２つのノードＮｆ間には抵抗Ｒ２が接続されてい
る。
【０１２８】本実施例の電力増幅器においては、各組の
２個のＦＥＴ１のゲートへのゲートバイアスの供給経路
が対称性を有し、かつ２組のＦＥＴ１へのゲートバイア
スの供給経路が対称性を有するので、４個のＦＥＴ１が
等しいゲートバイアス印加条件で動作する。また、各組
の２個のＦＥＴ１のドレインへのドレインバイアスの供
給経路が対称性を有し、かつ２組のＦＥＴ１へのドレイ
ンバイアスの供給経路が対称性を有するので、４個のＦ
ＥＴ１が等しいドレインバイアス印加条件で動作する。
したがって、電力増幅器の高周波特性が向上する。
【０１２９】図２０は対称性回路の例を示す図である。
図２０（ａ）に示す対称性回路は図１９の電力増幅器に
おけるドレインバイアス印加回路に用いられている。図
２０（ｂ）に示す対称性回路は図１９の電力増幅器にお
ける合成器２２に用いられている。
【０１３０】図２０（ｃ）に示す対称性回路は、１つの
抵抗Ｒ３、２つのキャパシタＣＥ、２つの線路ＳＬＥお
よび１つのキャパシタＣＦからなる。各キャパシタＣＥ
はノードＮ５と接地電位との間に接続され、各線路ＳＬ
ＥはノードＮ５とノードＮ６との間に接続される。抵抗
Ｒ３はノードＮ５間に接続され、キャパシタＣＦはノー
ドＮ６と接地電位との間に接続される。
【０１３１】図２０に示す対称性回路は、ゲートバイア
ス印加回路、ドレインバイアス印加回路等の給電回路、
分配器、合成器等の種々の回路に用いることができる。
それにより、電力増幅器が対称性を有することができ
る。
【０１３２】第５および第６の実施例の電力増幅器は、
ゲートバイアスの供給経路およびドレインバイアスの供
給経路の対称性により良好な高周波特性を有するので、
１２ＧＨｚ以上の高い周波数領域で使用することができ
る。したがって、第５および第６の実施例の電力増幅器
は、ＭＭＩＣ（モノリシックマイクロ波集積回路）やＭ
ＩＣ（マイクロ波集積回路）に適用することができる。
【０１３３】本発明の電力増幅器は、移動体通信基地
局、０〜８００ＭＨｚの広帯域のＣＡＴＶ（ゲーブルテ
レビジョン）システム、Ｘバンド、Ｋｕバンド、Ｃバン
ド等の周波数帯で用いるレーダ、マイクロ波通信、衛星
通信システム、衛星放送等に応用することができる。
【０１３４】なお、本発明は、バイポーラトランジスタ
により構成される電力増幅器にも適用することができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例における電力増幅器の構
成を示す回路図である。
【図２】図１の電力増幅器のレイアウトパターンを示す
図である。
【図３】従来の電力増幅器における整合回路および図１
の電力増幅器における整合回路の構成を示す回路図であ
る。
【図４】図１の電力増幅器の各ＦＥＴのゲートに接続さ
れる容量を示す図である。
【図５】図１の電力増幅器におけるＦＥＴの単体の入出
力特性を示す図である。
【図６】図１の電力増幅器の入出力特性を従来の電力増
幅器と比較して示す図である。
【図７】本発明の第２の実施例における電力増幅器の構
成を示す回路図である。
【図８】図７の電力増幅器のレイアウトパターンを示す
図である。
【図９】図８のチップキャリヤの一部およびその周辺部
の拡大図である。
【図１０】チップキャリヤの一例を示す平面図である。
【図１１】チップキャリヤの他の例を示す平面図であ
る。
【図１２】２個のチップキャリヤを用いた場合の接続例
を示す平面図である。
【図１３】本発明の第３の実施例における電力増幅器の
構成を示す回路図である。
【図１４】本発明の第４の実施例における電力増幅器の
構成を示す回路図である。
【図１５】図１の電力増幅器における整合回路および図
１４の電力増幅器における整合回路の構成を示す回路図
である。
【図１６】図１４の電力増幅器の小信号特性を示す図で
ある。
【図１７】図１４の電力増幅器の入出力特性および電力
付加効率を示す図である。
【図１８】本発明の第５の実施例における電力増幅器の
構成を示す回路図である。
【図１９】本発明の第６の実施例における電力増幅器の
構成を示す回路図である。
【図２０】対称性回路の例を示す回路図である。
【図２１】従来の電力増幅器の構成を示す回路図であ
る。
【符号の説明】
１ ＦＥＴ １０，１０ａ，２０，２０ａ，１００，２００ 基板 ３０，３０ａ，３０ｂ，３０ｃ，３００ チップキャリ
ヤ １１，１３ 分配器 １２，１２ａ，１４，２１，２１ａ，２３ 整合回路 ２２，２４ 合成器 ＬＡ，ＬＢ インダクタ ＣＡ，ＣＢ，ＣＣ，ＣＤ キャパシタ ＳＬＡ，ＳＬａ 第１の線路 ＳＬＢ，ＳＬｂ 第２の線路

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 入力側電極、出力側電極および接地側電
    極をそれぞれ有する複数のトランジスタと、 入力される交流信号を前記複数のトランジスタの入力側
    電極にそれぞれ分配する分配器と、 前記複数のトランジスタの各々と前記分配器との間のイ
    ンピーダンス整合を行う第１の整合回路と、 前記複数のトランジスタの出力側電極から出力される交
    流信号を合成する合成器と、 前記複数のトランジスタの各々と前記合成器との間のイ
    ンピーダンス整合を行う第２の整合回路と、 前記合成器と別個に設けられ、前記複数のトランジスタ
    の出力側電極間を相互に接続する線路と、 直流バイアスを受け、前記直流バイアスを前記合成器お
    よび前記第２の整合回路を介さずに前記線路を介して前
    記複数のトランジスタの出力側電極に印加する直流バイ
    アス入力部とを備えたことを特徴とする電力増幅器。
  2. 【請求項２】 入力側電極、出力側電極および接地側電
    極をそれぞれ有する複数のトランジスタと、 入力される交流信号を前記複数のトランジスタの入力側
    電極にそれぞれ分配する分配器と、 前記複数のトランジスタの各々と前記分配器との間のイ
    ンピーダンス整合を行う第１の整合回路と、 前記複数のトランジスタの出力側電極から出力される交
    流信号を合成する合成器と、 前記複数のトランジスタの各々と前記合成器との間のイ
    ンピーダンス整合を行う第２の整合回路と、 前記分配器と別個に設けられ、前記複数のトランジスタ
    の入力側電極間を相互に接続する線路と、 直流バイアスを受け、前記直流バイアスを前記分配器お
    よび前記第１の整合回路を介さずに前記線路を介して前
    記複数のトランジスタの入力側電極に印加する直流バイ
    アス入力部とを備えたことを特徴とする電力増幅器。
  3. 【請求項３】 入力側電極、出力側電極および接地側電
    極をそれぞれ有する複数のトランジスタと、 入力される交流信号を前記複数のトランジスタの入力側
    電極にそれぞれ分配する分配器と、 前記複数のトランジスタの各々と前記分配器との間のイ
    ンピーダンス整合を行う第１の整合回路と、 前記複数のトランジスタの出力側電極から出力される交
    流信号を合成する合成器と、 前記複数のトランジスタの各々と前記合成器との間のイ
    ンピーダンス整合を行う第２の整合回路と、 前記分配器と別個に設けられ、前記複数のトランジスタ
    の入力側電極間を相互に接続する第１の線路と、 前記合成器と別個に設けられ、前記複数のトランジスタ
    の出力側電極間を相互に接続する第２の線路と、 第１の直流バイアスを受け、前記第１の直流バイアスを
    前記分配器および前記第１の整合回路を介さずに前記第
    １の線路を介して前記複数のトランジスタの入力側電極
    に印加する第１の直流バイアス入力部と、 第２の直流バイアスを受け、前記第２の直流バイアスを
    前記合成器および前記第２の整合回路を介さずに前記第
    ２の線路を介して前記複数のトランジスタの出力側電極
    に印加する第２の直流バイアス入力部とを備えたことを
    特徴とする電力増幅器。
  4. 【請求項４】 前記第２の整合回路は、前記複数のトラ
    ンジスタの出力側電極と前記合成器との間にそれぞれ接
    続される複数のキャパシタ、および前記合成器と前記複
    数のキャパシタとの接続点と接地電位との間にそれぞれ
    接続される複数のインダクタを含むことを特徴とする請
    求項１または３記載の電力増幅器。
  5. 【請求項５】 前記第１の整合回路は、前記分配器と前
    記複数のトランジスタの入力側電極との間にそれぞれ接
    続される複数のキャパシタ、および前記分配器と前記複
    数のキャパシタとの接続点と接地電位との間にそれぞれ
    接続される複数のインダクタを含むことを特徴とする請
    求項２または３記載の電力増幅器。
  6. 【請求項６】 前記第２の整合回路は、前記複数のトラ
    ンジスタの出力側電力と、前記合成器との間にそれぞれ
    接続される複数の第１のキャパシタ、前記複数の第１の
    キャパシタの一端と接地電位との間にそれぞれ接続され
    る複数の第２のキャパシタ、および前記複数の第１のキ
    ャパシタの他端と接地電位との間にそれぞれ接続される
    複数のインダクタを含むことを特徴とする請求項１また
    は３記載の電力増幅器。
  7. 【請求項７】 前記第１の整合回路は、前記分配器と前
    記複数のトランジスタの入力側電極との間にそれぞれ接
    続される複数の第１のキャパシタ、前記複数の第１のキ
    ャパシタの一端と接地電位との間にそれぞれ接続される
    複数のインダクタ、および前記複数の第１のキャパシタ
    の他端と接地電位との間にそれぞれ接続される複数の第
    ２のキャパシタを含むことを特徴とする請求項２または
    ３記載の電力増幅器。
  8. 【請求項８】 前記直流バイアス入力部は、隣接する各
    ２つのトランジスタの出力側電極間に接続される前記線
    路の中点に接続されることを特徴とする請求項１記載の
    電力増幅器。
  9. 【請求項９】 前記直流バイアス入力部は、隣接する各
    ２つのトランジスタの入力側電極間に接続される前記線
    路の中点に接続されることを特徴とする請求項２記載の
    電力増幅器。
  10. 【請求項１０】 前記第１の直流バイアス入力部は、隣
    接する各２つのトランジスタの入力側電極間に接続され
    る前記第１の線路の中点に接続され、前記第２の直流バ
    イアス入力部は、隣接する各２つのトランジスタの出力
    側電極間に接続される前記第２の線路の中点に接続され
    たことを特徴とする請求項３記載の電力増幅器。
  11. 【請求項１１】 複数のトランジスタのチップが取り付
    けられるチップキャリヤにおいて、基板上に、前記複数
    のトランジスタの入力側電極が共通に接続される第１の
    線路と、前記複数のトランジスタの出力側電極が共通に
    接続される第２の線路と、前記複数のトランジスタの接
    地側電極が共通に接続される接地導体とが形成されたこ
    とを特徴とするチップキャリヤ。
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