JPH10163874A - スイッチトキャパシタ - Google Patents
スイッチトキャパシタInfo
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- JPH10163874A JPH10163874A JP8318925A JP31892596A JPH10163874A JP H10163874 A JPH10163874 A JP H10163874A JP 8318925 A JP8318925 A JP 8318925A JP 31892596 A JP31892596 A JP 31892596A JP H10163874 A JPH10163874 A JP H10163874A
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- capacitor
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- switched capacitor
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- 239000003990 capacitor Substances 0.000 title claims abstract description 151
- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000007599 discharging Methods 0.000 abstract description 9
- 238000005070 sampling Methods 0.000 description 27
- 238000001514 detection method Methods 0.000 description 23
- 230000010354 integration Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
- 230000000087 stabilizing effect Effects 0.000 description 2
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 1
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 1
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
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Abstract
(57)【要約】
【課題】 基準電位に影響を及ぼすことなく高速で動作
する簡素な構成のスイッチトキャパシタを提供する。 【解決手段】 第１および第２のキャパシタを備え、充
電期間には、第１のキャパシタを入力電位と第１の基準
電位に接続し、第２のキャパシタを入力電位と第２の基
準電位に接続する。放電期間には、第１および第２のキ
ャパシタの入力電位に接続していた電極をそれぞれ第１
および第２の基準電位に接続し、第１および第２の基準
電位に接続していた電極を出力端子に接続する。さら
に、第１および第２の電位に接続して両者の中間電位を
生成する回路を備えて、充電期間に先だって、第１のキ
ャパシタを中間電位と第１の基準電位に接続し、第２の
キャパシタを中間電位と第２の基準電位に接続する。
する簡素な構成のスイッチトキャパシタを提供する。 【解決手段】 第１および第２のキャパシタを備え、充
電期間には、第１のキャパシタを入力電位と第１の基準
電位に接続し、第２のキャパシタを入力電位と第２の基
準電位に接続する。放電期間には、第１および第２のキ
ャパシタの入力電位に接続していた電極をそれぞれ第１
および第２の基準電位に接続し、第１および第２の基準
電位に接続していた電極を出力端子に接続する。さら
に、第１および第２の電位に接続して両者の中間電位を
生成する回路を備えて、充電期間に先だって、第１のキ
ャパシタを中間電位と第１の基準電位に接続し、第２の
キャパシタを中間電位と第２の基準電位に接続する。
Description
【０００１】
【発明の属する技術分野】本発明はオーバーサンプリン
グＡ／Ｄコンバータ等に用いられるスイッチトキャパシ
タに関するものである。
グＡ／Ｄコンバータ等に用いられるスイッチトキャパシ
タに関するものである。
【０００２】
【従来の技術】電位変化を充電量に変換して検出するス
イッチトキャパシタがオーバーサンプリング等で多用さ
れている。スイッチトキャパシタは、サンプリング期間
には測定対象である入力電位に接続されて充電され、こ
れに続く検出期間には入力電位への接続を断つとともに
積分回路等に接続されて充電量を検出される。
イッチトキャパシタがオーバーサンプリング等で多用さ
れている。スイッチトキャパシタは、サンプリング期間
には測定対象である入力電位に接続されて充電され、こ
れに続く検出期間には入力電位への接続を断つとともに
積分回路等に接続されて充電量を検出される。
【０００３】従来のスイッチトキャパシタの構成を、こ
れに接続された積分回路とともに図５に示す。スイッチ
トキャパシタ９０は、唯一つのキャパシタ９５と４つの
スイッチ９１〜９４より成る。キャパシタ９５の一方の
電極は、スイッチ９１および９２を介して、入力電位Ｖ
INまたは基準電位ＶREFに接続され、他方の電極は、ス
イッチ９３および９４を介して、積分回路９８または基
準電位ＶREFに接続される。スイッチ９２、９４によっ
てキャパシタ９５に接続される２つの基準電位ＶREFは
同一である。
れに接続された積分回路とともに図５に示す。スイッチ
トキャパシタ９０は、唯一つのキャパシタ９５と４つの
スイッチ９１〜９４より成る。キャパシタ９５の一方の
電極は、スイッチ９１および９２を介して、入力電位Ｖ
INまたは基準電位ＶREFに接続され、他方の電極は、ス
イッチ９３および９４を介して、積分回路９８または基
準電位ＶREFに接続される。スイッチ９２、９４によっ
てキャパシタ９５に接続される２つの基準電位ＶREFは
同一である。
【０００４】４つのスイッチ９１〜９４は同期して動作
する。サンプリング期間にはスイッチ９１、９４が閉じ
てスイッチ９２、９３が開き、検出期間には、逆に、ス
イッチ９２、９３が閉じてスイッチ９１、９４が開く。
したがって、キャパシタ９５は、サンプリング期間には
基準電位ＶREFと入力電位ＶINの電位差によって充電さ
れ、検出期間には充電によって生じた電位を基準電位Ｖ
REFに加算して積分回路９８に出力する。スイッチトキ
ャパシタ９０から出力される電位ＶOUT'は、ＶOUT−ＶR
EF−ＶIN となる。
する。サンプリング期間にはスイッチ９１、９４が閉じ
てスイッチ９２、９３が開き、検出期間には、逆に、ス
イッチ９２、９３が閉じてスイッチ９１、９４が開く。
したがって、キャパシタ９５は、サンプリング期間には
基準電位ＶREFと入力電位ＶINの電位差によって充電さ
れ、検出期間には充電によって生じた電位を基準電位Ｖ
REFに加算して積分回路９８に出力する。スイッチトキ
ャパシタ９０から出力される電位ＶOUT'は、ＶOUT−ＶR
EF−ＶIN となる。
【０００５】積分回路９８は増幅器９６とキャパシタ９
７より成る。増幅器９６は、反転入力端子にスイッチト
キャパシタ９０の出力電位ＶOUT'を与えられ、非反転入
力端子に基準電位ＶREFを与えられる。増幅器９６の出
力端子と反転入力端子間にはキャパシタ９７が並列に接
続されており、積分回路９８はスイッチトキャパシタ９
０の出力電位ＶOUT'と基準電位ＶREFとの差分を積分す
る。
７より成る。増幅器９６は、反転入力端子にスイッチト
キャパシタ９０の出力電位ＶOUT'を与えられ、非反転入
力端子に基準電位ＶREFを与えられる。増幅器９６の出
力端子と反転入力端子間にはキャパシタ９７が並列に接
続されており、積分回路９８はスイッチトキャパシタ９
０の出力電位ＶOUT'と基準電位ＶREFとの差分を積分す
る。
【０００６】積分回路９８はスイッチトキャパシタ９０
の出力電位ＶOUT'を検出期間に積分し続け、スイッチト
キャパシタ９０の充電量に対応した電位ＶO'を出力す
る。キャパシタ９５の静電容量をＣ'、キャパシタ９７
の静電容量をＣNF'で表すと、積分回路９８の出力電位
ＶO'の増分は、ΔＶO'＝Ｃ'／ＣNF'・（ＶIN−ＶREF）
となる。
の出力電位ＶOUT'を検出期間に積分し続け、スイッチト
キャパシタ９０の充電量に対応した電位ＶO'を出力す
る。キャパシタ９５の静電容量をＣ'、キャパシタ９７
の静電容量をＣNF'で表すと、積分回路９８の出力電位
ＶO'の増分は、ΔＶO'＝Ｃ'／ＣNF'・（ＶIN−ＶREF）
となる。
【０００７】積分回路９８の増幅器９６の非反転入力端
子に与えられる基準電位ＶREFはスイッチトキャパシタ
９０に与えられる基準電位ＶREFと同じであり、同一の
電源回路から供給される。この基準電位ＶREFは図外の
諸回路にも与えられる。
子に与えられる基準電位ＶREFはスイッチトキャパシタ
９０に与えられる基準電位ＶREFと同じであり、同一の
電源回路から供給される。この基準電位ＶREFは図外の
諸回路にも与えられる。
【０００８】
【発明が解決しようとする課題】ところが、サンプリン
グ期間や検出期間にはスイッチトキャパシタ９０の充電
や放電による電流が流れるため、基準電位ＶREFは変動
する。この変動は、キャパシタ９５の静電容量Ｃ'が大
きいほど大きく、また、サンプリングや検出の周期が短
いほど顕著になる。基準電位ＶREFの変動は、積分回路
９８をはじめ基準電位ＶREFを利用する諸回路の動作の
不安定化を招くことになり、スイッチトキャパシタ９０
を組み込んだ回路や装置の信頼性を低下させる。
グ期間や検出期間にはスイッチトキャパシタ９０の充電
や放電による電流が流れるため、基準電位ＶREFは変動
する。この変動は、キャパシタ９５の静電容量Ｃ'が大
きいほど大きく、また、サンプリングや検出の周期が短
いほど顕著になる。基準電位ＶREFの変動は、積分回路
９８をはじめ基準電位ＶREFを利用する諸回路の動作の
不安定化を招くことになり、スイッチトキャパシタ９０
を組み込んだ回路や装置の信頼性を低下させる。
【０００９】諸回路を安定して動作させるためには、充
電や放電による電流が生じても基準電位ＶREFに変動を
生じさせないようにする必要がある。このため、従来
は、基準電位ＶREFを生成する電源回路として大型で高
性能のものを用いる、または、大容量のキャパシタを外
付けして充電や放電による電流を吸収する等の、外的な
対策を講じていた。その結果、回路規模の増大や外付け
部品数の増加が生じ、回路や装置の構成の簡素化、小型
化が困難となっていた。
電や放電による電流が生じても基準電位ＶREFに変動を
生じさせないようにする必要がある。このため、従来
は、基準電位ＶREFを生成する電源回路として大型で高
性能のものを用いる、または、大容量のキャパシタを外
付けして充電や放電による電流を吸収する等の、外的な
対策を講じていた。その結果、回路規模の増大や外付け
部品数の増加が生じ、回路や装置の構成の簡素化、小型
化が困難となっていた。
【００１０】本発明は、基準電位に影響を及ぼすことな
く高速で動作する簡素な構成のスイッチトキャパシタを
提供することを目的とする。
く高速で動作する簡素な構成のスイッチトキャパシタを
提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１の期間に入力端子より電荷を蓄積
し、蓄積した電荷を第２の期間に出力端子より出力する
スイッチトキャパシタにおいて、第１の基準電位を与え
られる第１の基準端子と、第２の基準電位を与えられる
第２の基準端子と、第１の期間に第１の電極が入力端子
に接続され第２の電極が第１の基準端子に接続され、第
２の期間に第１の電極が第１の基準端子に接続され第２
の電極が出力端子に接続される第１のキャパシタと、第
１の期間に第１の電極が入力端子に接続され第２の電極
が第２の基準端子に接続され、第２の期間に第１の電極
が第２の基準端子に接続され第２の電極が出力端子に接
続される第２のキャパシタとを備える。
に、本発明では、第１の期間に入力端子より電荷を蓄積
し、蓄積した電荷を第２の期間に出力端子より出力する
スイッチトキャパシタにおいて、第１の基準電位を与え
られる第１の基準端子と、第２の基準電位を与えられる
第２の基準端子と、第１の期間に第１の電極が入力端子
に接続され第２の電極が第１の基準端子に接続され、第
２の期間に第１の電極が第１の基準端子に接続され第２
の電極が出力端子に接続される第１のキャパシタと、第
１の期間に第１の電極が入力端子に接続され第２の電極
が第２の基準端子に接続され、第２の期間に第１の電極
が第２の基準端子に接続され第２の電極が出力端子に接
続される第２のキャパシタとを備える。
【００１２】第１および第２のキャパシタは入力端子と
出力端子間で並列に接続されており、それぞれ第１の期
間に充電され第２の期間に放電する。第１のキャパシタ
は入力端子に加えられる入力電位と第１の基準電位の差
によって充電され、第２のキャパシタは入力電位と第２
の基準電位の差によって充電される。充電時には第１お
よび第２のキャパシタの第２の電極の電位が異なり、放
電時には第１および第２のキャパシタの第１の電極の電
位が異なる。
出力端子間で並列に接続されており、それぞれ第１の期
間に充電され第２の期間に放電する。第１のキャパシタ
は入力端子に加えられる入力電位と第１の基準電位の差
によって充電され、第２のキャパシタは入力電位と第２
の基準電位の差によって充電される。充電時には第１お
よび第２のキャパシタの第２の電極の電位が異なり、放
電時には第１および第２のキャパシタの第１の電極の電
位が異なる。
【００１３】放電時における出力端子の電位は、第１お
よび第２のキャパシタの静電容量ならびに第１および第
２の基準電位によって決定される一定値と入力電位との
差となり、例えば、入力電位の＋１Ｖの変動は出力端子
の電位の−１Ｖの変動として現れる。上記一定値は第１
および第２のキャパシタの静電容量ならびに第１および
第２の基準電位の設定次第で任意の値に設定することが
可能であり、第１および第２の基準電位をこのスイッチ
トキャパシタを組み込む回路や装置の共通の基準電位と
異なる値としつつ、出力端子の電位を共通の基準電位に
適する範囲に収めることができる。
よび第２のキャパシタの静電容量ならびに第１および第
２の基準電位によって決定される一定値と入力電位との
差となり、例えば、入力電位の＋１Ｖの変動は出力端子
の電位の−１Ｖの変動として現れる。上記一定値は第１
および第２のキャパシタの静電容量ならびに第１および
第２の基準電位の設定次第で任意の値に設定することが
可能であり、第１および第２の基準電位をこのスイッチ
トキャパシタを組み込む回路や装置の共通の基準電位と
異なる値としつつ、出力端子の電位を共通の基準電位に
適する範囲に収めることができる。
【００１４】上記スイッチトキャパシタに、第１の基準
端子と第２の基準端子に接続され第１の電位と第２の電
位の略中間の電位を出力する電位変換回路を備えて、第
１の期間の直前の第３の期間に、第１のキャパシタは第
１の電極が電位変換回路の出力に接続され第２の電極が
第１の基準端子に接続され、第２のキャパシタは第１の
電極が電位変換回路の出力に接続され第２の電極が第２
の基準端子に接続されるようにしてもよい。
端子と第２の基準端子に接続され第１の電位と第２の電
位の略中間の電位を出力する電位変換回路を備えて、第
１の期間の直前の第３の期間に、第１のキャパシタは第
１の電極が電位変換回路の出力に接続され第２の電極が
第１の基準端子に接続され、第２のキャパシタは第１の
電極が電位変換回路の出力に接続され第２の電極が第２
の基準端子に接続されるようにしてもよい。
【００１５】第３の期間に、第１のキャパシタは第１の
基準電位と第２の基準電位の差の略１／２の電位差で充
電され、第２のキャパシタは第２の基準電位と第１の基
準電位の差の略１／２の電位差で充電される。したがっ
て、入力端子に加えられる入力電位が第１の基準電位と
第２の基準電位の中間のとき、第１および第２のキャパ
シタはそれぞれ、第１の期間に充電される量に近い量を
あらかじめ充電されることになる。
基準電位と第２の基準電位の差の略１／２の電位差で充
電され、第２のキャパシタは第２の基準電位と第１の基
準電位の差の略１／２の電位差で充電される。したがっ
て、入力端子に加えられる入力電位が第１の基準電位と
第２の基準電位の中間のとき、第１および第２のキャパ
シタはそれぞれ、第１の期間に充電される量に近い量を
あらかじめ充電されることになる。
【００１６】上記各構成において、第１のキャパシタの
静電容量と第２のキャパシタの静電容量を等しくしても
よい。第２の期間の出力端子の電位は、第１および第２
の基準電位の和と入力電位の差の１／２となり、キャパ
シタの静電容量の絶対的な大きさに依存しなくなる。
静電容量と第２のキャパシタの静電容量を等しくしても
よい。第２の期間の出力端子の電位は、第１および第２
の基準電位の和と入力電位の差の１／２となり、キャパ
シタの静電容量の絶対的な大きさに依存しなくなる。
【００１７】さらに、第１の基準端子を所定電位の電源
に接続し、第２の基準端子を接地する構成としてもよ
い。単電源で動作するスイッチトキャパシタとなる。第
２の基準電位はグランド電位になり、電位変換回路を備
えるものではその回路の出力電位は電源電位の略１／２
となる。
に接続し、第２の基準端子を接地する構成としてもよ
い。単電源で動作するスイッチトキャパシタとなる。第
２の基準電位はグランド電位になり、電位変換回路を備
えるものではその回路の出力電位は電源電位の略１／２
となる。
【００１８】
【発明の実施の形態】本発明の第１の実施形態のスイッ
チトキャパシタおよびこれに接続された積分回路の構成
を図１に示す。本実施形態のスイッチトキャパシタ１０
は、２つのキャパシタ１１、１２および８つのアナログ
スイッチ２１〜２８より成り、６つの端子３１〜３６を
有している。
チトキャパシタおよびこれに接続された積分回路の構成
を図１に示す。本実施形態のスイッチトキャパシタ１０
は、２つのキャパシタ１１、１２および８つのアナログ
スイッチ２１〜２８より成り、６つの端子３１〜３６を
有している。
【００１９】端子３１および３２はそれぞれ入力端子お
よび出力端子であり、他の端子３３、３４、３５、３６
は基準電位を与えるための基準端子である。入力端子３
１には、電位検出の対象である入力電位ＶINが与えられ
る。基準端子３３および３４には第１の基準電位ＶREF1
が与えられ、基準端子３５および３６には第２の基準電
位ＶREF2が与えられる。第１および第２の基準電位ＶRE
F1およびＶREF2は不図示の電源回路によって生成され、
互いに異なる値に設定されている。
よび出力端子であり、他の端子３３、３４、３５、３６
は基準電位を与えるための基準端子である。入力端子３
１には、電位検出の対象である入力電位ＶINが与えられ
る。基準端子３３および３４には第１の基準電位ＶREF1
が与えられ、基準端子３５および３６には第２の基準電
位ＶREF2が与えられる。第１および第２の基準電位ＶRE
F1およびＶREF2は不図示の電源回路によって生成され、
互いに異なる値に設定されている。
【００２０】第１のキャパシタ１１の一方の電極は、ス
イッチ２１を介して入力端子３１に接続され、スイッチ
２２を介して基準端子３３に接続される。キャパシタ１
１の他方の電極は、スイッチ２３を介して出力端子３２
に接続され、スイッチ２４を介して基準端子３４に接続
される。第２のキャパシタ１２の一方の電極は、スイッ
チ２５を介して入力端子３１に接続され、スイッチ２６
を介して基準端子３５に接続される。キャパシタ１２の
他方の電極は、スイッチ２７を介して出力端子３２に接
続され、スイッチ２８を介して基準端子３６に接続され
る。
イッチ２１を介して入力端子３１に接続され、スイッチ
２２を介して基準端子３３に接続される。キャパシタ１
１の他方の電極は、スイッチ２３を介して出力端子３２
に接続され、スイッチ２４を介して基準端子３４に接続
される。第２のキャパシタ１２の一方の電極は、スイッ
チ２５を介して入力端子３１に接続され、スイッチ２６
を介して基準端子３５に接続される。キャパシタ１２の
他方の電極は、スイッチ２７を介して出力端子３２に接
続され、スイッチ２８を介して基準端子３６に接続され
る。
【００２１】したがって、キャパシタ１１およびキャパ
シタ１２は、入力端子３１と出力端子３２との間で並列
に接続されることになる。ただし、以下に述べるよう
に、キャパシタ１１、１２はいずれも、入力端子３１と
出力端子３２に同時に接続されることはない。
シタ１２は、入力端子３１と出力端子３２との間で並列
に接続されることになる。ただし、以下に述べるよう
に、キャパシタ１１、１２はいずれも、入力端子３１と
出力端子３２に同時に接続されることはない。
【００２２】８つのスイッチ２１〜２８は同期して周期
的に動作する。これらのスイッチを動作させるための信
号を図２に示す。信号Ｓ１はスイッチ２１、２４、２５
および２８に与えられてそれらの開閉を制御する信号で
あり、高レベル（Ｈレベル）と低レベル（Ｌレベル）の
矩形波である。スイッチ２１、２４、２５、２８は、信
号Ｓ１がＨレベルの時に閉じ、Ｌレベルの時に開く。信
号Ｓ２はスイッチ２２、２３、２６および２７に与えら
れてそれらの開閉を制御する信号であり、ＨレベルとＬ
レベルの矩形波である。スイッチ２２、２３、２６、２
７は、信号Ｓ２がＨレベルの時に閉じ、Ｌレベルの時に
開く。
的に動作する。これらのスイッチを動作させるための信
号を図２に示す。信号Ｓ１はスイッチ２１、２４、２５
および２８に与えられてそれらの開閉を制御する信号で
あり、高レベル（Ｈレベル）と低レベル（Ｌレベル）の
矩形波である。スイッチ２１、２４、２５、２８は、信
号Ｓ１がＨレベルの時に閉じ、Ｌレベルの時に開く。信
号Ｓ２はスイッチ２２、２３、２６および２７に与えら
れてそれらの開閉を制御する信号であり、ＨレベルとＬ
レベルの矩形波である。スイッチ２２、２３、２６、２
７は、信号Ｓ２がＨレベルの時に閉じ、Ｌレベルの時に
開く。
【００２３】信号Ｓ１および信号Ｓ２は、一方がＨレベ
ルの時に他方がＬレベルになるように設定されている。
信号Ｓ１がＨレベル（信号Ｓ２がＬレベル）になる期間
φ1は、キャパシタ１１、１２が充電されるサンプリン
グ期間であり、信号Ｓ２がＨレベル（信号Ｓ１がＬレベ
ル）になる期間φ2は、キャパシタ１１、１２の充電量
が検出される検出期間である。図１の各スイッチに符号
φ1、φ2を付して、各スイッチが閉じる期間を示す。
ルの時に他方がＬレベルになるように設定されている。
信号Ｓ１がＨレベル（信号Ｓ２がＬレベル）になる期間
φ1は、キャパシタ１１、１２が充電されるサンプリン
グ期間であり、信号Ｓ２がＨレベル（信号Ｓ１がＬレベ
ル）になる期間φ2は、キャパシタ１１、１２の充電量
が検出される検出期間である。図１の各スイッチに符号
φ1、φ2を付して、各スイッチが閉じる期間を示す。
【００２４】キャパシタ１１はサンプリング期間φ1に
入力端子３１と基準端子３４に接続され、第１の基準電
位ＶREF1と入力電位ＶINの差電位ＶREF1−ＶINによって
充電される。キャパシタ１１の静電容量をＣ1で表す
と、その蓄積電荷Ｑ1は式（１）で表される。キャパシ
タ１２はサンプリング期間φ1に入力端子３１と基準端
子３６に接続され、第２の基準電位ＶREF2と入力電位Ｖ
INの差電位ＶREF2−ＶINによって充電される。キャパシ
タ１２の静電容量をＣ2で表すと、その蓄積電荷Ｑ2は式
（２）で表される。 Ｑ1 ＝ Ｃ1・（ＶREF1−ＶIN） （１） Ｑ2 ＝ Ｃ2・（ＶREF2−ＶIN） （２）
入力端子３１と基準端子３４に接続され、第１の基準電
位ＶREF1と入力電位ＶINの差電位ＶREF1−ＶINによって
充電される。キャパシタ１１の静電容量をＣ1で表す
と、その蓄積電荷Ｑ1は式（１）で表される。キャパシ
タ１２はサンプリング期間φ1に入力端子３１と基準端
子３６に接続され、第２の基準電位ＶREF2と入力電位Ｖ
INの差電位ＶREF2−ＶINによって充電される。キャパシ
タ１２の静電容量をＣ2で表すと、その蓄積電荷Ｑ2は式
（２）で表される。 Ｑ1 ＝ Ｃ1・（ＶREF1−ＶIN） （１） Ｑ2 ＝ Ｃ2・（ＶREF2−ＶIN） （２）
【００２５】検出期間φ2においては、キャパシタ１１
は基準端子３３と出力端子３２に接続され、キャパシタ
１２は基準端子３５と出力端子３２に接続される。基準
端子３３が第１の電位ＶREF1、基準端子３５が第２の電
位ＶREF2であり、キャパシタ１１、１２の蓄積電荷Ｑ
1、Ｑ2が式（１）、（２）の関係にあることから、出力
端子３２に現れる電位ＶOUTは式（３）で表される。 ＶOUT ＝ （Ｃ1・ＶREF1＋Ｃ2・ＶREF2）／（Ｃ1＋Ｃ2）−ＶIN （３）
は基準端子３３と出力端子３２に接続され、キャパシタ
１２は基準端子３５と出力端子３２に接続される。基準
端子３３が第１の電位ＶREF1、基準端子３５が第２の電
位ＶREF2であり、キャパシタ１１、１２の蓄積電荷Ｑ
1、Ｑ2が式（１）、（２）の関係にあることから、出力
端子３２に現れる電位ＶOUTは式（３）で表される。 ＶOUT ＝ （Ｃ1・ＶREF1＋Ｃ2・ＶREF2）／（Ｃ1＋Ｃ2）−ＶIN （３）
【００２６】式（３）より明らかなように、スイッチト
キャパシタ１０の出力電位ＶOUTは、キャパシタ１１、
１２の静電容量Ｃ1、Ｃ2と２つの基準電位ＶREF1、ＶRE
F2によって定まる定数と入力電位ＶINの差となる。すな
わち、出力電位ＶOUTは静電容量Ｃ1、Ｃ2、基準電位ＶR
EF1、ＶREF2のいずれによっても調節可能であり、これ
ら４変数のいずれか１つまたは２つ以上の組み合わせに
よって出力電位ＶOUTを任意に設定することができる。
キャパシタ１０の出力電位ＶOUTは、キャパシタ１１、
１２の静電容量Ｃ1、Ｃ2と２つの基準電位ＶREF1、ＶRE
F2によって定まる定数と入力電位ＶINの差となる。すな
わち、出力電位ＶOUTは静電容量Ｃ1、Ｃ2、基準電位ＶR
EF1、ＶREF2のいずれによっても調節可能であり、これ
ら４変数のいずれか１つまたは２つ以上の組み合わせに
よって出力電位ＶOUTを任意に設定することができる。
【００２７】特に、キャパシタ１１の静電容量Ｃ1とキ
ャパシタ１２の静電容量Ｃ2が等しいときには、式
（３）は式（４）となる。この場合、スイッチトキャパ
シタ１０の出力電位ＶOUTは、基準電位ＶREF1、ＶREF2
のみに依存することになり、キャパシタ１１、１２の静
電容量Ｃ1、Ｃ2には依存しない。したがって、スイッチ
トキャパシタ１０の静電容量を大きく設定しても小さく
設定しても、出力電位ＶOUTは同じになる。 ＶOUT ＝ （ＶREF1＋ＶREF2）／２−ＶIN （４）
ャパシタ１２の静電容量Ｃ2が等しいときには、式
（３）は式（４）となる。この場合、スイッチトキャパ
シタ１０の出力電位ＶOUTは、基準電位ＶREF1、ＶREF2
のみに依存することになり、キャパシタ１１、１２の静
電容量Ｃ1、Ｃ2には依存しない。したがって、スイッチ
トキャパシタ１０の静電容量を大きく設定しても小さく
設定しても、出力電位ＶOUTは同じになる。 ＶOUT ＝ （ＶREF1＋ＶREF2）／２−ＶIN （４）
【００２８】積分回路４０は、増幅器４１およびキャパ
シタ４２より成り、キャパシタ４２は増幅器４１の出力
端子と反転入力端子間に増幅器４１に対して並列に接続
されている。増幅器４１の反転入力端子はスイッチトキ
ャパシタ１０の出力端子３２に接続されており、検出期
間φ2にその出力電位ＶOUTを与えられる。増幅器４１の
非反転入力端子には、基準電位ＶREF0が与えられる。こ
の基準電位ＶREF0は、図外の他の諸回路にも与えられる
共通の基準電位であり、スイッチトキャパシタ１０に与
えられる第１の基準電位ＶREF1および第２の基準電位Ｖ
REF2とは異なるが、同一の電源回路によって生成され
る。
シタ４２より成り、キャパシタ４２は増幅器４１の出力
端子と反転入力端子間に増幅器４１に対して並列に接続
されている。増幅器４１の反転入力端子はスイッチトキ
ャパシタ１０の出力端子３２に接続されており、検出期
間φ2にその出力電位ＶOUTを与えられる。増幅器４１の
非反転入力端子には、基準電位ＶREF0が与えられる。こ
の基準電位ＶREF0は、図外の他の諸回路にも与えられる
共通の基準電位であり、スイッチトキャパシタ１０に与
えられる第１の基準電位ＶREF1および第２の基準電位Ｖ
REF2とは異なるが、同一の電源回路によって生成され
る。
【００２９】積分回路４０は、スイッチトキャパシタ１
０の出力電位ＶOUTを検出期間φ2の間積分し増幅して出
力する。積分回路４０の出力端子に現れる電位ＶOによ
り、サンプリング期間φ1においてスイッチトキャパシ
タ１０に蓄積された電荷の量、すなわち入力電位ＶINの
大きさが判る。
０の出力電位ＶOUTを検出期間φ2の間積分し増幅して出
力する。積分回路４０の出力端子に現れる電位ＶOによ
り、サンプリング期間φ1においてスイッチトキャパシ
タ１０に蓄積された電荷の量、すなわち入力電位ＶINの
大きさが判る。
【００３０】上記構成のスイッチトキャパシタ１０は、
基準電位ＶREF0には接続されていないから、サンプリン
グ期間φ1における充電による電流および検出期間φ2に
おける放電による電流は、基準電位ＶREF0に変動をもた
らさない。したがって、積分回路４０に与えられる基準
電位ＶREF0は常時安定して一定値に保たれ、その出力電
位ＶOの変動は真に入力電位ＶINの変動を表す。このた
め、スイッチトキャパシタ１０と積分回路４０の組み合
わせによる入力電位ＶINの検出はきわめて正確である。
また、基準電位ＶREF0を与えられる他の諸回路の動作も
安定したものとなる。
基準電位ＶREF0には接続されていないから、サンプリン
グ期間φ1における充電による電流および検出期間φ2に
おける放電による電流は、基準電位ＶREF0に変動をもた
らさない。したがって、積分回路４０に与えられる基準
電位ＶREF0は常時安定して一定値に保たれ、その出力電
位ＶOの変動は真に入力電位ＶINの変動を表す。このた
め、スイッチトキャパシタ１０と積分回路４０の組み合
わせによる入力電位ＶINの検出はきわめて正確である。
また、基準電位ＶREF0を与えられる他の諸回路の動作も
安定したものとなる。
【００３１】このように、スイッチトキャパシタ１０は
基準電位ＶREF0に変動をもたらすことはないから、基準
電位ＶREF0、ＶREF1、ＶREF2を生成する電源回路を特に
高性能化する必要がない。また、基準電位ＶREF0の安定
化のために、大容量のキャパシタを外付けする必要もな
い。
基準電位ＶREF0に変動をもたらすことはないから、基準
電位ＶREF0、ＶREF1、ＶREF2を生成する電源回路を特に
高性能化する必要がない。また、基準電位ＶREF0の安定
化のために、大容量のキャパシタを外付けする必要もな
い。
【００３２】サンプリング期間φ1と検出期間φ2は同じ
長さに設定してもよく、異なる長さに設定してもよい。
サンプリング周期やキャパシタ１１、１２の静電容量等
を考慮して、入力電位ＶINによる充電がサンプリング期
間φ1内に終了し、積分回路４０による充電量の検出が
検出期間φ2内に終了するように設定すればよい。ま
た、必ずしも検出期間φ2の直後にサンプリング期間φ1
を続ける必要はなく、検出期間φ2と次のサンプリング
期間φ1の間に、サンプリングも検出も行わない期間を
設けてもよい。
長さに設定してもよく、異なる長さに設定してもよい。
サンプリング周期やキャパシタ１１、１２の静電容量等
を考慮して、入力電位ＶINによる充電がサンプリング期
間φ1内に終了し、積分回路４０による充電量の検出が
検出期間φ2内に終了するように設定すればよい。ま
た、必ずしも検出期間φ2の直後にサンプリング期間φ1
を続ける必要はなく、検出期間φ2と次のサンプリング
期間φ1の間に、サンプリングも検出も行わない期間を
設けてもよい。
【００３３】なお、積分回路４０の出力電位ＶOは、キ
ャパシタ４２の静電容量をＣNFで表すと、式（５）で与
えられる。 ＶO ＝ （Ｃ1＋Ｃ2）／ＣNF・（ＶIN−ＶREF0） （５）
ャパシタ４２の静電容量をＣNFで表すと、式（５）で与
えられる。 ＶO ＝ （Ｃ1＋Ｃ2）／ＣNF・（ＶIN−ＶREF0） （５）
【００３４】特に、スイッチトキャパシタ１０のキャパ
シタ１１の静電容量Ｃ1とキャパシタ１２の静電容量Ｃ2
を等しくし、積分回路４０の非反転入力端子に与える基
準電位ＶREF0をスイッチトキャパシタ１０に与える２つ
の基準電位ＶREF1、ＶREF2の中間値に設定したときは、
出力電位ＶOは式（６）となる。式（６）は、図５に示
した従来の構成に比べて、基準電位に対する積分回路の
ゲインが２倍になることを示している。 ＶO ＝ ２・Ｃ1／ＣNF・｛ＶIN−（ＶREF1＋ＶREF2）／２｝ （６）
シタ１１の静電容量Ｃ1とキャパシタ１２の静電容量Ｃ2
を等しくし、積分回路４０の非反転入力端子に与える基
準電位ＶREF0をスイッチトキャパシタ１０に与える２つ
の基準電位ＶREF1、ＶREF2の中間値に設定したときは、
出力電位ＶOは式（６）となる。式（６）は、図５に示
した従来の構成に比べて、基準電位に対する積分回路の
ゲインが２倍になることを示している。 ＶO ＝ ２・Ｃ1／ＣNF・｛ＶIN−（ＶREF1＋ＶREF2）／２｝ （６）
【００３５】上記スイッチトキャパシタ１０において
は、電源回路から２つの基準電位ＶREF1およびＶREF2を
与える構成としているが、一方の基準電位のみを電源回
路より供給し、他方をグランド電位としてもよい。例え
ば、キャパシタ１２に接続される２つの基準端子３５お
よび３６を接地する構成とする。
は、電源回路から２つの基準電位ＶREF1およびＶREF2を
与える構成としているが、一方の基準電位のみを電源回
路より供給し、他方をグランド電位としてもよい。例え
ば、キャパシタ１２に接続される２つの基準端子３５お
よび３６を接地する構成とする。
【００３６】このとき、ＶREF2＝０であるから、スイッ
チトキャパシタ１０の出力電位ＶOUTを表す式（３）は
式（７）となり、さらに、キャパシタ１１、１２の静電
容量Ｃ1、Ｃ2が等しいときには式（８）となる。また、
積分回路４０の出力電位を表す式（６）は式（９）とな
る。 ＶOUT ＝ Ｃ1・ＶREF1／（Ｃ1＋Ｃ2）−ＶIN （７） ＶOUT ＝ ＶREF1／２−ＶIN （８） ＶO ＝ ２・Ｃ1／ＣNF・（ＶIN−ＶREF1／２） （９）
チトキャパシタ１０の出力電位ＶOUTを表す式（３）は
式（７）となり、さらに、キャパシタ１１、１２の静電
容量Ｃ1、Ｃ2が等しいときには式（８）となる。また、
積分回路４０の出力電位を表す式（６）は式（９）とな
る。 ＶOUT ＝ Ｃ1・ＶREF1／（Ｃ1＋Ｃ2）−ＶIN （７） ＶOUT ＝ ＶREF1／２−ＶIN （８） ＶO ＝ ２・Ｃ1／ＣNF・（ＶIN−ＶREF1／２） （９）
【００３７】スイッチトキャパシタ１０に与える第２の
基準電位ＶREF2をグランド電位とする構成では、スイッ
チトキャパシタ１０は単電源で動作することになり、基
準電位供給用の配線が単純になる上、電源回路の構成も
より簡素になる。
基準電位ＶREF2をグランド電位とする構成では、スイッ
チトキャパシタ１０は単電源で動作することになり、基
準電位供給用の配線が単純になる上、電源回路の構成も
より簡素になる。
【００３８】本発明の第２の実施形態のスイッチトキャ
パシタおよびこれに接続された積分回路の構成を図３に
示す。本実施形態のスイッチトキャパシタ５０は、２つ
のキャパシタ５１、５２および１０個のアナログスイッ
チ６１〜７０より成り、６つの端子７１〜７６を有して
いる。さらに、抵抗値の等しい２つの抵抗７７、７８か
ら成る電位変換回路７９を備えている。
パシタおよびこれに接続された積分回路の構成を図３に
示す。本実施形態のスイッチトキャパシタ５０は、２つ
のキャパシタ５１、５２および１０個のアナログスイッ
チ６１〜７０より成り、６つの端子７１〜７６を有して
いる。さらに、抵抗値の等しい２つの抵抗７７、７８か
ら成る電位変換回路７９を備えている。
【００３９】スイッチトキャパシタ５０の構成は、２つ
のスイッチ６９、７０および電位変換回路７９を除き、
第１の実施形態のスイッチトキャパシタ１０と同様の構
成である。電位変換回路７９は、第１の基準電位ＶREF1
を与えられる基準端子７３と第２の基準電位ＶREF2を与
えられる基準端子７５に接続されており、両電位を中間
電位（ＶREF1＋ＶREF2）／２に変換して出力する。
のスイッチ６９、７０および電位変換回路７９を除き、
第１の実施形態のスイッチトキャパシタ１０と同様の構
成である。電位変換回路７９は、第１の基準電位ＶREF1
を与えられる基準端子７３と第２の基準電位ＶREF2を与
えられる基準端子７５に接続されており、両電位を中間
電位（ＶREF1＋ＶREF2）／２に変換して出力する。
【００４０】第１のキャパシタ５１の一方の電極は、ス
イッチ６１を介して入力端子７１に、スイッチ６２を介
して基準端子７３に、さらにスイッチ６９を介して電位
変換回路７９の出力に接続される。第２のキャパシタ５
２の一方の電極は、スイッチ６５を介して入力端子７１
に、スイッチ６６を介して基準端子７５に、さらにスイ
ッチ７０を介して電位変換回路７９の出力に接続され
る。キャパシタ５１および５２の他方の電極から出力端
子７２および基準端子７４、７６に至る構成ならびに積
分回路８０はスイッチトキャパシタ１０と同じであり、
重複する説明は省略する。
イッチ６１を介して入力端子７１に、スイッチ６２を介
して基準端子７３に、さらにスイッチ６９を介して電位
変換回路７９の出力に接続される。第２のキャパシタ５
２の一方の電極は、スイッチ６５を介して入力端子７１
に、スイッチ６６を介して基準端子７５に、さらにスイ
ッチ７０を介して電位変換回路７９の出力に接続され
る。キャパシタ５１および５２の他方の電極から出力端
子７２および基準端子７４、７６に至る構成ならびに積
分回路８０はスイッチトキャパシタ１０と同じであり、
重複する説明は省略する。
【００４１】１０個のスイッチ６１〜７０を動作させる
ための信号を図４に示す。信号ＳＳ１はスイッチ６１お
よび６５に与えられ、信号ＳＳ２はスイッチ６２、６
３、６６および６７に与えられる。信号ＳＳ３はスイッ
チ６９および７０に与えられ、信号ＳＳ４はスイッチ６
４および６８に与えられる。各信号はＨレベルとＬレベ
ルが交互に現れる矩形波であり、各スイッチは与えられ
た信号がＨレベルの時に閉じ、Ｌレベルの時に開く。
ための信号を図４に示す。信号ＳＳ１はスイッチ６１お
よび６５に与えられ、信号ＳＳ２はスイッチ６２、６
３、６６および６７に与えられる。信号ＳＳ３はスイッ
チ６９および７０に与えられ、信号ＳＳ４はスイッチ６
４および６８に与えられる。各信号はＨレベルとＬレベ
ルが交互に現れる矩形波であり、各スイッチは与えられ
た信号がＨレベルの時に閉じ、Ｌレベルの時に開く。
【００４２】信号ＳＳ３は、信号ＳＳ２がＬレベルにな
ると同時にＨレベルになり、信号ＳＳ１がＨレベルにな
ると同時にＬレベルになる。信号ＳＳ４は、信号ＳＳ３
がＨレベルまたは信号ＳＳ１がＨレベルである間にＨレ
ベルになる。信号ＳＳ１および信号ＳＳ４がＨレベルに
なる期間φ1はサンプリング期間であり、信号ＳＳ２が
Ｈレベルになる期間φ2は検出期間である。
ると同時にＨレベルになり、信号ＳＳ１がＨレベルにな
ると同時にＬレベルになる。信号ＳＳ４は、信号ＳＳ３
がＨレベルまたは信号ＳＳ１がＨレベルである間にＨレ
ベルになる。信号ＳＳ１および信号ＳＳ４がＨレベルに
なる期間φ1はサンプリング期間であり、信号ＳＳ２が
Ｈレベルになる期間φ2は検出期間である。
【００４３】信号ＳＳ３と信号ＳＳ４がＨレベルになる
期間φ3には、キャパシタ５１は電位変換回路７９と第
１の基準電位ＶREF1の基準電極７４に接続されて充電さ
れ、キャパシタ５２は電位変換回路７９と第２の基準電
位ＶREF2の基準電極７６に接続されて充電される。図３
の各スイッチにφ1、φ2、φ3の符号を付して、各スイ
ッチが閉じる期間を示す。
期間φ3には、キャパシタ５１は電位変換回路７９と第
１の基準電位ＶREF1の基準電極７４に接続されて充電さ
れ、キャパシタ５２は電位変換回路７９と第２の基準電
位ＶREF2の基準電極７６に接続されて充電される。図３
の各スイッチにφ1、φ2、φ3の符号を付して、各スイ
ッチが閉じる期間を示す。
【００４４】上記構成のスイッチトキャパシタ５０は、
検出期間φ2終了後から次のサンプリング期間φ1が始ま
る前の期間φ3に、所定の電圧によって強制的に充電さ
れる。このときキャパシタ５１および５２に印加される
電圧は、それぞれＶREF1−（ＶREF1＋ＶREF2）／２およ
びＶREF2−（ＶREF1＋ＶREF2）／２である。サンプリン
グ期間φ1におけるキャパシタ５１および５２の印加電
圧はそれぞれＶREF1−ＶINおよびＶREF2−ＶINであっ
て、中間電位（ＶREF1＋ＶREF2）／２は入力電位ＶINに
近い値であるから、サンプリング期間φ1に蓄積される
はずの電荷に近い量があらかじめ期間φ3に蓄積される
ことになる。
検出期間φ2終了後から次のサンプリング期間φ1が始ま
る前の期間φ3に、所定の電圧によって強制的に充電さ
れる。このときキャパシタ５１および５２に印加される
電圧は、それぞれＶREF1−（ＶREF1＋ＶREF2）／２およ
びＶREF2−（ＶREF1＋ＶREF2）／２である。サンプリン
グ期間φ1におけるキャパシタ５１および５２の印加電
圧はそれぞれＶREF1−ＶINおよびＶREF2−ＶINであっ
て、中間電位（ＶREF1＋ＶREF2）／２は入力電位ＶINに
近い値であるから、サンプリング期間φ1に蓄積される
はずの電荷に近い量があらかじめ期間φ3に蓄積される
ことになる。
【００４５】すなわち期間φ3は予充電期間となり、実
際のサンプリング期間φ1には、予充電期間φ3での充電
量が少なかった場合に補充し、多かった場合に放出する
という微調整を行うことになる。予充電期間φ3におけ
る充電は電源から与えられる電力によってなされるから
速やかに進行し、サンプリング期間φ1における充電量
の微調整も僅かであるから速やかに進行する。このた
め、スイッチトキャパシタ５０の充電量が入力電位ＶIN
に対応する充電量となるまでの時間は、予充電期間φ3
を設けない場合に比べて短くなる。
際のサンプリング期間φ1には、予充電期間φ3での充電
量が少なかった場合に補充し、多かった場合に放出する
という微調整を行うことになる。予充電期間φ3におけ
る充電は電源から与えられる電力によってなされるから
速やかに進行し、サンプリング期間φ1における充電量
の微調整も僅かであるから速やかに進行する。このた
め、スイッチトキャパシタ５０の充電量が入力電位ＶIN
に対応する充電量となるまでの時間は、予充電期間φ3
を設けない場合に比べて短くなる。
【００４６】したがって、スイッチトキャパシタ５０
は、高速動作時にも入力電位を正しく検出することが可
能であり、短周期でサンプリングを行う回路や装置に適
したものとなる。なお、予充電期間φ3はサンプリング
期間φ1や検出期間φ2と同じ長さであってもよく、各期
間φ1、φ2、φ3をそれぞれ異なる長さに設定してもよ
い。
は、高速動作時にも入力電位を正しく検出することが可
能であり、短周期でサンプリングを行う回路や装置に適
したものとなる。なお、予充電期間φ3はサンプリング
期間φ1や検出期間φ2と同じ長さであってもよく、各期
間φ1、φ2、φ3をそれぞれ異なる長さに設定してもよ
い。
【００４７】キャパシタ５１、５２の静電容量Ｃ1、Ｃ
2、基準電位ＶREF1、ＶREF2、出力端子７２に現れる出
力電位ＶOUT、積分回路８０の出力電位ＶO等の関係は、
第１の実施形態のスイッチトキャパシタ１０と全く同じ
である。電位変換回路７９は基準電位ＶREF1およびＶRE
F2から中間電位を生成するから、予充電期間φ3におい
ても、サンプリング期間φ1や検出期間φ2と同様に、積
分回路８０や他の諸回路に与えられる基準電位ＶREF0に
変動が生じることはない。
2、基準電位ＶREF1、ＶREF2、出力端子７２に現れる出
力電位ＶOUT、積分回路８０の出力電位ＶO等の関係は、
第１の実施形態のスイッチトキャパシタ１０と全く同じ
である。電位変換回路７９は基準電位ＶREF1およびＶRE
F2から中間電位を生成するから、予充電期間φ3におい
ても、サンプリング期間φ1や検出期間φ2と同様に、積
分回路８０や他の諸回路に与えられる基準電位ＶREF0に
変動が生じることはない。
【００４８】本実施形態のスイッチトキャパシタ５０
も、一方の基準電位ＶREF1のみを電源回路から与え、端
子７５および７６を接地して他方の基準電位ＶREF2をグ
ランド電位としてよい。配線や電源回路の構成を簡素に
することができる。ただし、入力電位ＶINとグランド電
位との差が大きいときには、予充電期間φ3での充電量
を入力電位ＶINによる充電量に近くするために、２つの
基準電位ＶREF1、ＶREF2をともに電源回路から与えるの
が好ましい。
も、一方の基準電位ＶREF1のみを電源回路から与え、端
子７５および７６を接地して他方の基準電位ＶREF2をグ
ランド電位としてよい。配線や電源回路の構成を簡素に
することができる。ただし、入力電位ＶINとグランド電
位との差が大きいときには、予充電期間φ3での充電量
を入力電位ＶINによる充電量に近くするために、２つの
基準電位ＶREF1、ＶREF2をともに電源回路から与えるの
が好ましい。
【００４９】また、ここでは電位変換回路７９を抵抗値
の等しい２つの抵抗７７、７８によって構成したが、抵
抗７７と７８を異なる抵抗値としてもよい。予充電期間
φ3におけるスイッチトキャパシタ５０の充電量が、サ
ンプリング期間φ1の平均的な充電量に近くなるよう
に、入力電位ＶIN、キャパシタ５１の静電容量Ｃ1、キ
ャパシタ５２の静電容量Ｃ2等を考慮して設定すればよ
い。
の等しい２つの抵抗７７、７８によって構成したが、抵
抗７７と７８を異なる抵抗値としてもよい。予充電期間
φ3におけるスイッチトキャパシタ５０の充電量が、サ
ンプリング期間φ1の平均的な充電量に近くなるよう
に、入力電位ＶIN、キャパシタ５１の静電容量Ｃ1、キ
ャパシタ５２の静電容量Ｃ2等を考慮して設定すればよ
い。
【００５０】
【発明の効果】請求項１のスイッチトキャパシタによる
ときは、これを組み込む回路や装置の共通の基準電位と
異なる電位を第１および第２の基準電位として与えて
も、出力端子の電位を共通の基準電位に適する範囲に収
めることができるから、基準電位を共通の基準電位から
得る必要がない。したがって、スイッチトキャパシタの
充電と放電によって共通の基準電位が変動することがな
く、他の回路を含めた全体の動作が安定化する。また、
共通の基準電位を安定化させるために特殊な手段を設け
る必要がないため、他の回路の構成を簡素にすることで
きる。
ときは、これを組み込む回路や装置の共通の基準電位と
異なる電位を第１および第２の基準電位として与えて
も、出力端子の電位を共通の基準電位に適する範囲に収
めることができるから、基準電位を共通の基準電位から
得る必要がない。したがって、スイッチトキャパシタの
充電と放電によって共通の基準電位が変動することがな
く、他の回路を含めた全体の動作が安定化する。また、
共通の基準電位を安定化させるために特殊な手段を設け
る必要がないため、他の回路の構成を簡素にすることで
きる。
【００５１】しかも、出力電位は２つのキャパシタの静
電容量および２つの基準電位によって決定されるから、
これら４つの変数のいずれか１つまたは組み合わせによ
って出力電位を任意に設定することが可能である。この
ため、出力電位の設定の自由度が高く、組み合わせる他
の回路への制約が少なくなって、回路設計が容易にな
る。
電容量および２つの基準電位によって決定されるから、
これら４つの変数のいずれか１つまたは組み合わせによ
って出力電位を任意に設定することが可能である。この
ため、出力電位の設定の自由度が高く、組み合わせる他
の回路への制約が少なくなって、回路設計が容易にな
る。
【００５２】請求項２のスイッチトキャパシタでは、入
力端子から与えられる入力電位による充電量に近い量を
あらかじめ充電しておくことができるから、第１の期間
すなわち充電期間が短い場合でも、入力電位に応じた充
電を確実に行うことができる。したがって、高速な動作
によく追随し、短い周期で充電と放電を切り換える必要
のある回路に適したものとなる。
力端子から与えられる入力電位による充電量に近い量を
あらかじめ充電しておくことができるから、第１の期間
すなわち充電期間が短い場合でも、入力電位に応じた充
電を確実に行うことができる。したがって、高速な動作
によく追随し、短い周期で充電と放電を切り換える必要
のある回路に適したものとなる。
【００５３】請求項３のスイッチトキャパシタでは、出
力電位が２つのキャパシタの静電容量の絶対的な大きさ
に依存しないから、出力電位に影響を及ぼすことなく静
電容量を任意に設定することが可能である。しかも、出
力電位は２つの基準電位の和に直線的に対応するから、
出力電位をきわめて容易に調節することができる。した
がって、他の回路との組み合わせが容易であり、様々な
回路に適用することができる。
力電位が２つのキャパシタの静電容量の絶対的な大きさ
に依存しないから、出力電位に影響を及ぼすことなく静
電容量を任意に設定することが可能である。しかも、出
力電位は２つの基準電位の和に直線的に対応するから、
出力電位をきわめて容易に調節することができる。した
がって、他の回路との組み合わせが容易であり、様々な
回路に適用することができる。
【００５４】請求項４のスイッチトキャパシタは、単電
源で動作するため構成が簡素であり、駆動電力の供給も
容易である。電位変換回路を備える構成とするときも、
電位変換回路自体を簡素に構成することができて、スイ
ッチトキャパシタは複雑にならない。
源で動作するため構成が簡素であり、駆動電力の供給も
容易である。電位変換回路を備える構成とするときも、
電位変換回路自体を簡素に構成することができて、スイ
ッチトキャパシタは複雑にならない。
【図１】 本発明の第１の実施形態のスイッチトキャパ
シタを積分回路に接続した構成を示す図。
シタを積分回路に接続した構成を示す図。
【図２】 第１の実施形態のスイッチトキャパシタの切
り換えを制御する信号を示す図。
り換えを制御する信号を示す図。
【図３】 本発明の第２の実施形態のスイッチトキャパ
シタを積分回路に接続した構成を示す図。
シタを積分回路に接続した構成を示す図。
【図４】 第２の実施形態のスイッチトキャパシタの切
り換えを制御する信号を示す図。
り換えを制御する信号を示す図。
【図５】 従来のスイッチトキャパシタを積分回路に接
続した構成を示す図。
続した構成を示す図。
【符号の説明】 １０ スイッチトキャパシタ １１ 第１のキャパシタ １２ 第２のキャパシタ ２１〜２８ アナログスイッチ ３１ 入力端子 ３２ 出力端子 ３３、３４ 第１の基準端子 ３５、３６ 第２の基準端子 ４０ 積分回路 ４１ 増幅器 ４２ キャパシタ ５０ スイッチトキャパシタ ５１ 第１のキャパシタ ５２ 第２のキャパシタ ６１〜７０ アナログスイッチ ７１ 入力端子 ７２ 出力端子 ７３、７４ 第１の基準端子 ７５、７６ 第２の基準端子 ７７、７８ 抵抗 ７９ 電位変換回路 ８０ 積分回路 ８１ 増幅器 ８２ キャパシタ ＶREF1 第１の基準電位 ＶREF2 第２の基準電位 φ1 サンプリング期間（第１の期間） φ2 検出期間（第２の期間） φ3 予充電期間（第３の期間）
Claims (4)
- 【請求項１】 第１の期間に入力端子より電荷を蓄積
し、蓄積した電荷を第２の期間に出力端子より出力する
スイッチトキャパシタにおいて、 第１の基準電位を与えられる第１の基準端子と、 第２の基準電位を与えられる第２の基準端子と、 前記第１の期間に第１の電極が前記入力端子に接続され
第２の電極が前記第１の基準端子に接続され、前記第２
の期間に第１の電極が前記第１の基準端子に接続され第
２の電極が前記出力端子に接続される第１のキャパシタ
と、 前記第１の期間に第１の電極が前記入力端子に接続され
第２の電極が前記第２の基準端子に接続され、前記第２
の期間に第１の電極が前記第２の基準端子に接続され第
２の電極が前記出力端子に接続される第２のキャパシタ
とを備えることを特徴とするスイッチトキャパシタ。 - 【請求項２】 前記第１の基準端子と前記第２の基準端
子に接続され前記第１の電位と前記第２の電位の略中間
の電位を出力する電位変換回路を備え、前記第１の期間
の直前の第３の期間に、 前記第１のキャパシタは第１の電極が前記電位変換回路
の出力に接続され第２の電極が前記第１の基準端子に接
続され、 前記第２のキャパシタは第１の電極が前記電位変換回路
の出力に接続され第２の電極が前記第２の基準端子に接
続されることを特徴とする請求項１に記載のスイッチト
キャパシタ。 - 【請求項３】 前記第１のキャパシタの静電容量と前記
第２のキャパシタの静電容量は等しいことを特徴とする
請求項１または請求項２に記載のスイッチトキャパシ
タ。 - 【請求項４】 前記第１の基準端子は所定電位の電源に
接続され、前記第２の基準端子は接地されていることを
特徴とする請求項１ないし請求項３のいずれかに記載の
スイッチトキャパシタ。
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|---|---|---|---|
| JP31892596A JP3701091B2 (ja) | 1996-11-29 | 1996-11-29 | スイッチトキャパシタ |
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|---|---|---|---|
| JP31892596A JP3701091B2 (ja) | 1996-11-29 | 1996-11-29 | スイッチトキャパシタ |
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| JP31892596A Expired - Fee Related JP3701091B2 (ja) | 1996-11-29 | 1996-11-29 | スイッチトキャパシタ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014090307A (ja) * | 2012-10-30 | 2014-05-15 | Asahi Kasei Electronics Co Ltd | サンプリング回路および積分回路 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559789B1 (en) * | 2001-07-30 | 2003-05-06 | Cirrus Logic, Inc. | High speed successive approximation return path and data conversion methods and circuits using the same |
| FR2838903B1 (fr) * | 2002-04-17 | 2005-08-05 | St Microelectronics Sa | Procede et dispositif de lecture de cellules photosensibles |
| DE10219327A1 (de) * | 2002-04-30 | 2003-11-20 | Infineon Technologies Ag | Integrierte Schaltung mit einer Abtast-Halte-Einrichtung |
| US6727836B2 (en) * | 2002-05-14 | 2004-04-27 | Constel Signal Processing Co. Ltd. | Method and apparatus for digital-to-analog signal conversion |
| US7307572B2 (en) * | 2005-06-15 | 2007-12-11 | Freescale Semiconductor, Inc. | Programmable dual input switched-capacitor gain stage |
| JP4929060B2 (ja) * | 2006-07-14 | 2012-05-09 | ローム株式会社 | アナログ／ディジタル変換器、照度センサ、照明装置、電子機器 |
| US7961127B2 (en) * | 2007-07-23 | 2011-06-14 | Micron Technology, Inc. | Variable gain stage having same input capacitance regardless of the stage gain |
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| US8258818B2 (en) * | 2009-07-03 | 2012-09-04 | Stmicroelectronics International N.V. | Operating a switched-capacitor circuit with reduced noise |
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| US8743553B2 (en) | 2011-10-18 | 2014-06-03 | Arctic Sand Technologies, Inc. | Power converters with integrated capacitors |
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| KR101733650B1 (ko) | 2012-10-31 | 2017-05-10 | 메사추세츠 인스티튜트 오브 테크놀로지 | 가변 주파수 체배기 전력 컨버터를 위한 시스템 및 방법 |
| US8619445B1 (en) | 2013-03-15 | 2013-12-31 | Arctic Sand Technologies, Inc. | Protection of switched capacitor power converter |
| US8724353B1 (en) | 2013-03-15 | 2014-05-13 | Arctic Sand Technologies, Inc. | Efficient gate drivers for switched capacitor converters |
| US9660520B2 (en) | 2013-04-09 | 2017-05-23 | Massachusetts Institute Of Technology | Method and apparatus to provide power conversion with high power factor |
| WO2015069516A1 (en) | 2013-10-29 | 2015-05-14 | Massachusetts Institute Of Technology | Switched-capacitor split drive transformer power conversion circuit |
| US10075064B2 (en) | 2014-07-03 | 2018-09-11 | Massachusetts Institute Of Technology | High-frequency, high density power factor correction conversion for universal input grid interface |
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| KR102723937B1 (ko) | 2015-07-08 | 2024-10-29 | 피세미 코포레이션 | 스위칭된 커패시터 전력 컨버터들 |
| US20180074888A1 (en) | 2016-09-09 | 2018-03-15 | The Charles Stark Draper Laboratory, Inc. | Methods and systems for achieving trusted fault tolerance of a system of untrusted subsystems |
Family Cites Families (5)
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|---|---|---|---|---|
| US5351050A (en) * | 1992-11-03 | 1994-09-27 | Crystal Semiconductor Corporation | Detent switching of summing node capacitors of a delta-sigma modulator |
| GB2299472B (en) * | 1995-03-25 | 1999-10-27 | Motorola Inc | Switched capacitor differential circuits |
| US5574457A (en) * | 1995-06-12 | 1996-11-12 | Motorola, Inc. | Switched capacitor gain stage |
| US5703589A (en) * | 1996-03-08 | 1997-12-30 | Burr-Brown Corporation | Switched capacitor input sampling circuit and method for delta sigma modulator |
| US5699006A (en) * | 1996-07-12 | 1997-12-16 | Motorola, Inc. | DC blocking apparatus and technique for sampled data filters |
-
1996
- 1996-11-29 JP JP31892596A patent/JP3701091B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-25 US US08/978,379 patent/US5959565A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014090307A (ja) * | 2012-10-30 | 2014-05-15 | Asahi Kasei Electronics Co Ltd | サンプリング回路および積分回路 |
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| Publication number | Publication date |
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| JP3701091B2 (ja) | 2005-09-28 |
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