JPH10163879A - Ｄｓｖ制御方法及びその装置 - Google Patents
Ｄｓｖ制御方法及びその装置Info
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- JPH10163879A JPH10163879A JP8334824A JP33482496A JPH10163879A JP H10163879 A JPH10163879 A JP H10163879A JP 8334824 A JP8334824 A JP 8334824A JP 33482496 A JP33482496 A JP 33482496A JP H10163879 A JPH10163879 A JP H10163879A
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- 230000015654 memory Effects 0.000 claims abstract description 62
- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
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- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
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- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 複数の変調データ系列に対するＤＳＶ制御を
行う際のデータセレクトを適切に行うことができるＤＳ
Ｖ制御方法及びその装置を提供する。 【解決手段】 ラッチ回路５２では、メモリ５０から供
給されたＤＳＶ制御可能フラグをイネーブル信号とし
て、メモリ１８から供給されたセレクト信号ＳＡがラッ
チされる。このラッチ出力であるセレクト信号ＳＢは、
ＤＳＶ制御可能データにおけるセレクト信号が次のＤＳ
Ｖ制御可能データまで保持された信号となる。データセ
レクタ２４では、メモリ１０から読み出されたメインデ
ータ系列のデータと、メモリ１２から読み出されたサブ
データ系列に対する選択動作が、セレクト信号ＳＢに基
づいて行われる。
行う際のデータセレクトを適切に行うことができるＤＳ
Ｖ制御方法及びその装置を提供する。 【解決手段】 ラッチ回路５２では、メモリ５０から供
給されたＤＳＶ制御可能フラグをイネーブル信号とし
て、メモリ１８から供給されたセレクト信号ＳＡがラッ
チされる。このラッチ出力であるセレクト信号ＳＢは、
ＤＳＶ制御可能データにおけるセレクト信号が次のＤＳ
Ｖ制御可能データまで保持された信号となる。データセ
レクタ２４では、メモリ１０から読み出されたメインデ
ータ系列のデータと、メモリ１２から読み出されたサブ
データ系列に対する選択動作が、セレクト信号ＳＢに基
づいて行われる。
Description
【０００１】
【発明の属する技術分野】この発明は、変換テーブルを
用いてｍビットのデジタルデータをｎビットのデジタル
変調データに変換する際におけるＤＳＶ制御にかかり、
更に具体的には、複数の変換テーブルによって複数の変
調データ系列が生成されるような場合に好適なＤＳＶ制
御方法その装置に関するものである。
用いてｍビットのデジタルデータをｎビットのデジタル
変調データに変換する際におけるＤＳＶ制御にかかり、
更に具体的には、複数の変換テーブルによって複数の変
調データ系列が生成されるような場合に好適なＤＳＶ制
御方法その装置に関するものである。
【０００２】
【背景技術】ｍビットのデジタルデータをｎビットのデ
ジタル変調データに変換するものとしては、例えば特開
平８−７７７１７号公報に開示されたデジタル変復調手
法がある。これによれば、一つの変換テーブルを用いて
ｍビットのデジタルデータをｎビットのデジタル変調デ
ータに変換した後、ある特定の条件を満たす変調データ
のときに符号変換を行うことで、ＤＳＶ（Digital Sum
Value）の制御を行っている。
ジタル変調データに変換するものとしては、例えば特開
平８−７７７１７号公報に開示されたデジタル変復調手
法がある。これによれば、一つの変換テーブルを用いて
ｍビットのデジタルデータをｎビットのデジタル変調デ
ータに変換した後、ある特定の条件を満たす変調データ
のときに符号変換を行うことで、ＤＳＶ（Digital Sum
Value）の制御を行っている。
【０００３】図３には、前記背景技術にかかるＤＳＶ制
御装置が示されており、その動作を図４も参照しながら
説明する。なお、変換テーブル（図示せず）による変換
後の変調データ系列を、図４（A）に示すように、Ｄ0，
Ｄ1，Ｄ2，Ｄ4，……で表わすが、ＤＳＶ制御可能デー
タにｍ，ｎを付すこととする。そして、Ｄ0，Ｄ1，Ｄ
2，Ｄ4，Ｄ5m，Ｄ6，……の変調データ系列を「Ｄm」で
表わし、Ｄ0，Ｄ1，Ｄ2，Ｄ4，Ｄ5n，Ｄ6，……の変調
データ系列を「Ｄn」で表わすこととする。なお、
「Ｄ」は１バイトのデータを表わす。
御装置が示されており、その動作を図４も参照しながら
説明する。なお、変換テーブル（図示せず）による変換
後の変調データ系列を、図４（A）に示すように、Ｄ0，
Ｄ1，Ｄ2，Ｄ4，……で表わすが、ＤＳＶ制御可能デー
タにｍ，ｎを付すこととする。そして、Ｄ0，Ｄ1，Ｄ
2，Ｄ4，Ｄ5m，Ｄ6，……の変調データ系列を「Ｄm」で
表わし、Ｄ0，Ｄ1，Ｄ2，Ｄ4，Ｄ5n，Ｄ6，……の変調
データ系列を「Ｄn」で表わすこととする。なお、
「Ｄ」は１バイトのデータを表わす。
【０００４】図３，図４において、前記変調データ系列
Ｄm，Ｄnは、それぞれメモリ１０，１２に供給されてい
る。メモリ１０，１２は、例えば１フレーム，９３バイ
トのフレームメモリによってそれぞれ構成されており、
アドレスカウンタ１４から供給されるアドレスに対して
前のフレームのデータが読み出されるとともに、現在の
フレームのデータが書き込まれる。すなわち、１バイト
のデータを処理する時間の前半で前のフレームのデータ
が読み出され、後半で現在のフレームのデータが書き込
まれる。
Ｄm，Ｄnは、それぞれメモリ１０，１２に供給されてい
る。メモリ１０，１２は、例えば１フレーム，９３バイ
トのフレームメモリによってそれぞれ構成されており、
アドレスカウンタ１４から供給されるアドレスに対して
前のフレームのデータが読み出されるとともに、現在の
フレームのデータが書き込まれる。すなわち、１バイト
のデータを処理する時間の前半で前のフレームのデータ
が読み出され、後半で現在のフレームのデータが書き込
まれる。
【０００５】一方、変調データ系列Ｄm，Ｄnは、ＤＳＶ
演算比較回路１６にも供給されており、これによって変
調データ系列Ｄm，ＤnのＤＳＶがデータ入力毎にそれぞ
れ演算されるとともに、変調データ系列Ｄm，ＤnのＤＳ
Ｖの大小が比較される。そして、その比較結果に基づい
て変調データ系列Ｄm，Ｄnのいずれを選択すべきかを示
すセレクト信号がメモリ１８に供給される。メモリ１８
は、アドレスカウンタ１４から供給されるアドレスから
前のフレームのセレクト信号が読み出されるとともに、
ポインタレジスタ２０から供給されるポインタアドレス
に現在のフレームのセレクト信号が書き込まれる。すな
わち、１バイトのデータを処理する時間の前半で前のフ
レームのセレクト信号が読み出され、後半で現在のフレ
ームのセレクト信号が書き込まれる。ただし、読み出し
と書き込みのアドレスは異なる。
演算比較回路１６にも供給されており、これによって変
調データ系列Ｄm，ＤnのＤＳＶがデータ入力毎にそれぞ
れ演算されるとともに、変調データ系列Ｄm，ＤnのＤＳ
Ｖの大小が比較される。そして、その比較結果に基づい
て変調データ系列Ｄm，Ｄnのいずれを選択すべきかを示
すセレクト信号がメモリ１８に供給される。メモリ１８
は、アドレスカウンタ１４から供給されるアドレスから
前のフレームのセレクト信号が読み出されるとともに、
ポインタレジスタ２０から供給されるポインタアドレス
に現在のフレームのセレクト信号が書き込まれる。すな
わち、１バイトのデータを処理する時間の前半で前のフ
レームのセレクト信号が読み出され、後半で現在のフレ
ームのセレクト信号が書き込まれる。ただし、読み出し
と書き込みのアドレスは異なる。
【０００６】ポインタレジスタ２０は、例えばイネーブ
ルラッチ回路によって構成されており、ＤＳＶ制御可能
判別回路２２から供給されるＤＳＶ制御可能フラグが制
御可能を示したとき、例えば論理値の「1」となったと
きに、それをイネーブル信号としてアドレスカウンタ１
４から供給されるアドレスをラッチする。データセレク
タ２４は、メモリ１８から供給されるセレクト信号に基
づいて、メモリ１０，１２の出力データのうちのいずれ
かを選択して出力する。
ルラッチ回路によって構成されており、ＤＳＶ制御可能
判別回路２２から供給されるＤＳＶ制御可能フラグが制
御可能を示したとき、例えば論理値の「1」となったと
きに、それをイネーブル信号としてアドレスカウンタ１
４から供給されるアドレスをラッチする。データセレク
タ２４は、メモリ１８から供給されるセレクト信号に基
づいて、メモリ１０，１２の出力データのうちのいずれ
かを選択して出力する。
【０００７】次に、図４（A）の変調データ系列の場合
について具体的に説明する。この例では、アドレスＮO.
５，１０，１５，……（同図（B）参照）がＤＳＶ制御
可能な変調データとなっている。ＤＳＶ制御可能判別回
路２２は、それらの１バイト手前のアドレスＮO.４，
９，１４，……でＤＳＶ制御可能フラグ「1」を出力す
る（同図（D）参照）。ポインタレジスタ２０では、こ
れらのＤＳＶ制御可能フラグ「1」の入力に基づいて、
アドレスカウンタ１４から供給されるアドレスがラッチ
される（同図（C）参照）。すなわち、アドレス「５」
ではそれがラッチされてポインタアドレスとして出力さ
れ、アドレス「１０」ではそれがラッチされてポインタ
アドレスとして出力され、アドレス「１５」ではそれが
ラッチされてポインタアドレスとして出力される。以
下、同様である。このようにして、ポインタレジスタ２
０からポインタアドレスＮO.５，１０，１５，……がメ
モリ１８に書き込みアドレスとして出力される。
について具体的に説明する。この例では、アドレスＮO.
５，１０，１５，……（同図（B）参照）がＤＳＶ制御
可能な変調データとなっている。ＤＳＶ制御可能判別回
路２２は、それらの１バイト手前のアドレスＮO.４，
９，１４，……でＤＳＶ制御可能フラグ「1」を出力す
る（同図（D）参照）。ポインタレジスタ２０では、こ
れらのＤＳＶ制御可能フラグ「1」の入力に基づいて、
アドレスカウンタ１４から供給されるアドレスがラッチ
される（同図（C）参照）。すなわち、アドレス「５」
ではそれがラッチされてポインタアドレスとして出力さ
れ、アドレス「１０」ではそれがラッチされてポインタ
アドレスとして出力され、アドレス「１５」ではそれが
ラッチされてポインタアドレスとして出力される。以
下、同様である。このようにして、ポインタレジスタ２
０からポインタアドレスＮO.５，１０，１５，……がメ
モリ１８に書き込みアドレスとして出力される。
【０００８】一方、例えばアドレスＮO.９の時点では、
アドレスＮO.５で変調データＤ5mを選択した場合のアド
レスＮO.９の時点におけるＤＳＶ値と、アドレスＮO.５
で変調データＤ5nを選択した場合のアドレスＮO.９の時
点におけるＤＳＶ値とが、ＤＳＶ演算比較回路１６で演
算比較され、いずれかＤＳＶ値の小さい方を選択するセ
レクト信号が出力される。このセレクト信号は、上述し
たようにメモリ１８に供給される。メモリ１８では、ア
ドレスＮO.９におけるポインタアドレスＮO.５にそのセ
レクト信号が書き込まれる。例えば、変調データＤ5mを
選択した場合は、セレクト信号として論理値の「0」が
ポインタアドレスＮO.５に書き込まれる。また、変調デ
ータＤ5nを選択した場合は、セレクト信号として論理値
の「1」がポインタアドレスＮO.５に書き込まれる。
アドレスＮO.５で変調データＤ5mを選択した場合のアド
レスＮO.９の時点におけるＤＳＶ値と、アドレスＮO.５
で変調データＤ5nを選択した場合のアドレスＮO.９の時
点におけるＤＳＶ値とが、ＤＳＶ演算比較回路１６で演
算比較され、いずれかＤＳＶ値の小さい方を選択するセ
レクト信号が出力される。このセレクト信号は、上述し
たようにメモリ１８に供給される。メモリ１８では、ア
ドレスＮO.９におけるポインタアドレスＮO.５にそのセ
レクト信号が書き込まれる。例えば、変調データＤ5mを
選択した場合は、セレクト信号として論理値の「0」が
ポインタアドレスＮO.５に書き込まれる。また、変調デ
ータＤ5nを選択した場合は、セレクト信号として論理値
の「1」がポインタアドレスＮO.５に書き込まれる。
【０００９】このように、制御可能データＤ10m，Ｄ10n
の１バイト手前で制御可能データＤ5m，Ｄ5nの選択が確
定する。他の制御可能データについても同様であり、次
の制御可能データの１バイト手前で前の制御可能データ
の選択が確定する、いわゆるフィードバック制御になっ
ている。なお、制御可能データ以外のデータに対するセ
レクト信号は不定であり、例えば論理値の「0」が書き
込まれる。
の１バイト手前で制御可能データＤ5m，Ｄ5nの選択が確
定する。他の制御可能データについても同様であり、次
の制御可能データの１バイト手前で前の制御可能データ
の選択が確定する、いわゆるフィードバック制御になっ
ている。なお、制御可能データ以外のデータに対するセ
レクト信号は不定であり、例えば論理値の「0」が書き
込まれる。
【００１０】次に、アドレスカウンタ１４から供給され
たアドレスに基づいて、メモリ１０では変調データ系列
Ｄmが、メモリ１２では変調データ系列Ｄnが、前のフレ
ームについて読み出されるとともに、現在のフレームに
ついて書き込まれる。読み出された変調データ系列Ｄ
m，Ｄnは、いずれもデータセレクタ２４に供給される。
また、メモリ１８では、アドレスカウンタ１４から供給
されたアドレスに基づいてセレクト信号が読み出され、
データセレクタ２４に供給される。
たアドレスに基づいて、メモリ１０では変調データ系列
Ｄmが、メモリ１２では変調データ系列Ｄnが、前のフレ
ームについて読み出されるとともに、現在のフレームに
ついて書き込まれる。読み出された変調データ系列Ｄ
m，Ｄnは、いずれもデータセレクタ２４に供給される。
また、メモリ１８では、アドレスカウンタ１４から供給
されたアドレスに基づいてセレクト信号が読み出され、
データセレクタ２４に供給される。
【００１１】データセレクタ２４では、メモリ１８から
供給されるセレクト信号に基づいてデータ系列Ｄm，Ｄn
のいずれかが選択されて出力される。例えば、セレクト
信号が図４（E）のような場合、アドレスＮO.５では論
理値が「0」であるから、メモリ１０の出力が選択さ
れ、制御可能データＤ5mが出力される。アドレスＮO.１
０では論理値が「1」であるから、メモリ１２の出力が
選択され、制御可能データＤ5nが出力される。なお、制
御可能データ以外のデータについては、変調データ系列
Ｄm，Ｄnのいずれでも同じデータであるから、いずれを
選択して出力してもよい。このようにして、データセレ
クタ２４から、ＤＳＶが小さくなるように制御可能デー
タが選択されたデータ系列が出力される。
供給されるセレクト信号に基づいてデータ系列Ｄm，Ｄn
のいずれかが選択されて出力される。例えば、セレクト
信号が図４（E）のような場合、アドレスＮO.５では論
理値が「0」であるから、メモリ１０の出力が選択さ
れ、制御可能データＤ5mが出力される。アドレスＮO.１
０では論理値が「1」であるから、メモリ１２の出力が
選択され、制御可能データＤ5nが出力される。なお、制
御可能データ以外のデータについては、変調データ系列
Ｄm，Ｄnのいずれでも同じデータであるから、いずれを
選択して出力してもよい。このようにして、データセレ
クタ２４から、ＤＳＶが小さくなるように制御可能デー
タが選択されたデータ系列が出力される。
【００１２】
【発明が解決しようとする課題】以上のように、前記背
景技術では、一つの変換テーブルを用いてｍビットのデ
ジタルデータをｎビットのデジタル変調データに変換し
た後、ある特定の条件を満たす変調データで符号変換を
行うことによりＤＳＶ制御を行っている。しかし、例え
ばＤＶＤ（Digital Video Disc）規格のように、複数の
変換テーブルを用いて複数の変調データ系列を作成する
場合には、かかる背景技術をそのまま適用することはで
きない。これは、変調データ系列が複数の場合には、す
べてのデータについて、いずれのデータを選択するかの
セレクト信号を指定しなければならないためである。
景技術では、一つの変換テーブルを用いてｍビットのデ
ジタルデータをｎビットのデジタル変調データに変換し
た後、ある特定の条件を満たす変調データで符号変換を
行うことによりＤＳＶ制御を行っている。しかし、例え
ばＤＶＤ（Digital Video Disc）規格のように、複数の
変換テーブルを用いて複数の変調データ系列を作成する
場合には、かかる背景技術をそのまま適用することはで
きない。これは、変調データ系列が複数の場合には、す
べてのデータについて、いずれのデータを選択するかの
セレクト信号を指定しなければならないためである。
【００１３】図２（A），（B）には、複数の変調データ
系列の一例が示されている。メインデータ系列は、同図
（A）に示すようにＭ1，Ｍ3，Ｍ2，Ｍ4，Ｍ3，……とな
っており、サブデータ系列は、同図（B）に示すように
Ｍ2，Ｍ3，Ｍ2，Ｍ1，Ｍ2，……となっている。図４
（A）に示した背景技術によれば、制御可能データを除
いてデータ系列Ｄm，Ｄnのデータは共通している。従っ
て、セレクト信号は、図４（E）に示すように、制御可
能データを除いてどのように設定してもよい。しかし、
図２（A），（B）の場合は、メインデータ系列とサブデ
ータ系列でデータが異なるため、すべてのデータについ
てセレクト信号によるデータ指定を行ってＤＳＶ制御を
行う必要がある。従って、上述した背景技術では対応で
きない。
系列の一例が示されている。メインデータ系列は、同図
（A）に示すようにＭ1，Ｍ3，Ｍ2，Ｍ4，Ｍ3，……とな
っており、サブデータ系列は、同図（B）に示すように
Ｍ2，Ｍ3，Ｍ2，Ｍ1，Ｍ2，……となっている。図４
（A）に示した背景技術によれば、制御可能データを除
いてデータ系列Ｄm，Ｄnのデータは共通している。従っ
て、セレクト信号は、図４（E）に示すように、制御可
能データを除いてどのように設定してもよい。しかし、
図２（A），（B）の場合は、メインデータ系列とサブデ
ータ系列でデータが異なるため、すべてのデータについ
てセレクト信号によるデータ指定を行ってＤＳＶ制御を
行う必要がある。従って、上述した背景技術では対応で
きない。
【００１４】この発明は、以上の点に着目したもので、
複数の変調データ系列に対するＤＳＶ制御を行う際のデ
ータセレクトを適切に行うことができるＤＳＶ制御方法
及びその装置を提供することを、その目的とするもので
ある。
複数の変調データ系列に対するＤＳＶ制御を行う際のデ
ータセレクトを適切に行うことができるＤＳＶ制御方法
及びその装置を提供することを、その目的とするもので
ある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、この発明のＤＳＶ制御方法は、各データ系列毎にＤ
ＳＶを演算比較して得た第１のセレクト信号と、前記デ
ータ系列におけるＤＳＶ制御可能なデータを示すＤＳＶ
制御可能フラグとを利用して、変換テーブルを複数用い
て生成された複数のデータ系列に含まれるＤＳＶ制御可
能データを選択する際に、前記第１のセレクト信号と前
記ＤＳＶ制御可能フラグを利用して、前記データ系列に
含まれるすべてのデータに対応する第２のセレクト信号
を生成することを特徴とする。
め、この発明のＤＳＶ制御方法は、各データ系列毎にＤ
ＳＶを演算比較して得た第１のセレクト信号と、前記デ
ータ系列におけるＤＳＶ制御可能なデータを示すＤＳＶ
制御可能フラグとを利用して、変換テーブルを複数用い
て生成された複数のデータ系列に含まれるＤＳＶ制御可
能データを選択する際に、前記第１のセレクト信号と前
記ＤＳＶ制御可能フラグを利用して、前記データ系列に
含まれるすべてのデータに対応する第２のセレクト信号
を生成することを特徴とする。
【００１６】この発明のＤＳＶ制御装置は、複数の変換
テーブルによって生成された複数のデータ系列を格納す
る第１のメモリ（10,12）；各データ系列毎にＤＳＶを
演算比較して得たＤＳＶ制御可能データを選択するため
の第１のセレクト信号を格納する第２のメモリ（18）；
前記データ系列におけるＤＳＶ制御可能なデータを示す
ＤＳＶ制御可能フラグを格納する第３のメモリ（50）；
前記第２のメモリから読み出された第１のセレクト信号
と、前記第３のメモリから読み出されたＤＳＶ制御可能
フラグに基づいて、前記データ系列に含まれるすべての
データに対応する第２のセレクト信号を生成するセレク
ト信号生成手段（52）；このセレクト信号生成手段によ
って生成されたセレクト信号に基づいて、第１のメモリ
から読み出されたデータ系列のデータを選択するデータ
選択手段（24）；を備えたことを特徴とする。
テーブルによって生成された複数のデータ系列を格納す
る第１のメモリ（10,12）；各データ系列毎にＤＳＶを
演算比較して得たＤＳＶ制御可能データを選択するため
の第１のセレクト信号を格納する第２のメモリ（18）；
前記データ系列におけるＤＳＶ制御可能なデータを示す
ＤＳＶ制御可能フラグを格納する第３のメモリ（50）；
前記第２のメモリから読み出された第１のセレクト信号
と、前記第３のメモリから読み出されたＤＳＶ制御可能
フラグに基づいて、前記データ系列に含まれるすべての
データに対応する第２のセレクト信号を生成するセレク
ト信号生成手段（52）；このセレクト信号生成手段によ
って生成されたセレクト信号に基づいて、第１のメモリ
から読み出されたデータ系列のデータを選択するデータ
選択手段（24）；を備えたことを特徴とする。
【００１７】主要な形態によれば、前記第１のセレクト
信号は、次のＤＳＶ制御可能データの前段階でフィード
バック制御により確定し、前記第２のセレクト信号は、
ＤＳＶ制御可能フラグに基づいて前記第１のセレクト信
号をラッチすることにより生成される。他の形態によれ
ば、複数の変換テーブルを用いて複数の変調データ系列
を作成し、ＤＳＶ制御可能なデータだけでなく、すべて
のデータにおいて変調データ系列のセレクト信号を指定
するために、ＤＳＶ制御可能フラグと、ＤＳＶ制御可能
データにおける変調データ系列セレクト信号の２つの信
号をメモリに書き込む。そして、それらデータの読み出
しのときに、ＤＳＶ制御可能フラグをイネーブル信号に
して前記セレクト信号をラッチすることにより、すべて
のデータに対応したセレクト信号を得る。そして、その
セレクト信号を使用して複数の変調データ系列からＤＳ
Ｖ値が最も小さくなる系列が選択される。選択後のＤＳ
Ｖ制御されたデータ系列は、ディスクなどに記録され
る。
信号は、次のＤＳＶ制御可能データの前段階でフィード
バック制御により確定し、前記第２のセレクト信号は、
ＤＳＶ制御可能フラグに基づいて前記第１のセレクト信
号をラッチすることにより生成される。他の形態によれ
ば、複数の変換テーブルを用いて複数の変調データ系列
を作成し、ＤＳＶ制御可能なデータだけでなく、すべて
のデータにおいて変調データ系列のセレクト信号を指定
するために、ＤＳＶ制御可能フラグと、ＤＳＶ制御可能
データにおける変調データ系列セレクト信号の２つの信
号をメモリに書き込む。そして、それらデータの読み出
しのときに、ＤＳＶ制御可能フラグをイネーブル信号に
して前記セレクト信号をラッチすることにより、すべて
のデータに対応したセレクト信号を得る。そして、その
セレクト信号を使用して複数の変調データ系列からＤＳ
Ｖ値が最も小さくなる系列が選択される。選択後のＤＳ
Ｖ制御されたデータ系列は、ディスクなどに記録され
る。
【００１８】この発明の前記及び他の目的，特徴，利点
は、以下の詳細な説明及び添付図面から明瞭になろう。
は、以下の詳細な説明及び添付図面から明瞭になろう。
【００１９】
【発明の実施の形態】以下、発明の実施の形態について
実施例を参照しながら詳細に説明する。なお、上述した
背景技術と対応する構成要素には、同一の符号を用いる
こととする。図１には、実施例にかかるＤＳＶ制御装置
の構成が示されている。同図において、メモリ１０，１
２には、複数の変換テーブルによって生成された図２
（A），（B）に示したメインデータ系列及びサブデータ
系列がそれぞれ供給されている。アドレスカウンタ１４
のアドレス出力側は、メモリ１０，１２，１８，５０及
びポインタレジスタ２０のアドレス入力側にそれぞれ接
続されている。このポインタレジスタ２０のポインタア
ドレス出力側は、メモリ１８のアドレス入力側にそれぞ
れ接続されている。メモリ１０，１２の出力側は、デー
タセレクタ２４のセレクト入力側にそれぞれ接続されて
いる。
実施例を参照しながら詳細に説明する。なお、上述した
背景技術と対応する構成要素には、同一の符号を用いる
こととする。図１には、実施例にかかるＤＳＶ制御装置
の構成が示されている。同図において、メモリ１０，１
２には、複数の変換テーブルによって生成された図２
（A），（B）に示したメインデータ系列及びサブデータ
系列がそれぞれ供給されている。アドレスカウンタ１４
のアドレス出力側は、メモリ１０，１２，１８，５０及
びポインタレジスタ２０のアドレス入力側にそれぞれ接
続されている。このポインタレジスタ２０のポインタア
ドレス出力側は、メモリ１８のアドレス入力側にそれぞ
れ接続されている。メモリ１０，１２の出力側は、デー
タセレクタ２４のセレクト入力側にそれぞれ接続されて
いる。
【００２０】一方、メインデータ系列及びサブデータ系
列は、いずれもＤＳＶ演算比較回路１６に供給されてお
り、ここで各データ系列のＤＳＶの演算と比較が行われ
てセレクト信号ＳＡが出力されるようになっている。ま
た、ＤＳＶ制御可能判別回路２２のＤＳＶ制御可能フラ
グ出力側は、ポインタレジスタ２０のイネーブル入力側
及びメモリ５０の入力側にそれぞれ接続されている。こ
のメモリ５０の出力側は、ラッチ回路５２のイネーブル
入力側に接続されており、ラッチ回路５２のラッチ入力
側にはメモリ１８の出力側が接続されている。そして、
このラッチ回路５２の出力側がデータセレクタ２４の選
択制御側に接続されている。
列は、いずれもＤＳＶ演算比較回路１６に供給されてお
り、ここで各データ系列のＤＳＶの演算と比較が行われ
てセレクト信号ＳＡが出力されるようになっている。ま
た、ＤＳＶ制御可能判別回路２２のＤＳＶ制御可能フラ
グ出力側は、ポインタレジスタ２０のイネーブル入力側
及びメモリ５０の入力側にそれぞれ接続されている。こ
のメモリ５０の出力側は、ラッチ回路５２のイネーブル
入力側に接続されており、ラッチ回路５２のラッチ入力
側にはメモリ１８の出力側が接続されている。そして、
このラッチ回路５２の出力側がデータセレクタ２４の選
択制御側に接続されている。
【００２１】以上の各部のうち、メモリ５０は、アドレ
スカウンタ１４から供給されるアドレスに基づいて、前
のフレームの各データに対応するＤＳＶ制御可能フラグ
を読み出すとともに、現在のフレームの各データに対応
するＤＳＶ制御可能フラグを書き込む機能を有する。こ
れらの動作は、１バイトのデータに対する処理時間中に
行われる。ラッチ回路５２は、メモリ５０からＤＳＶ制
御可能フラグ「1」が入力されたときにメモリ１８から
入力されるセレクト信号ＳＡをラッチし、これをセレク
ト信号ＳＢとしてデータセレクタ２４に供給するための
ものである。
スカウンタ１４から供給されるアドレスに基づいて、前
のフレームの各データに対応するＤＳＶ制御可能フラグ
を読み出すとともに、現在のフレームの各データに対応
するＤＳＶ制御可能フラグを書き込む機能を有する。こ
れらの動作は、１バイトのデータに対する処理時間中に
行われる。ラッチ回路５２は、メモリ５０からＤＳＶ制
御可能フラグ「1」が入力されたときにメモリ１８から
入力されるセレクト信号ＳＡをラッチし、これをセレク
ト信号ＳＢとしてデータセレクタ２４に供給するための
ものである。
【００２２】次に、変調データ系列について説明する。
例えば、ＤＶＤ規格では、データ変換にメインテーブル
とサブテーブルの２つの変換テーブルを用いている。そ
して更に、それら各テーブルが更に４つに別れており、
合計で８つのテーブルを用いている。ＤＳＶ制御可能な
データについては、メインテーブルとサブテーブルのデ
ータを用いて、前記背景技術と同様のフィードバックに
よるＤＳＶ制御が行われる。しかし、前記ＤＳＶ制御可
能データ以外の他のデータについては、前記複数の変換
テーブルからデータを選択することによって、最大・最
小反転間隔の制御を行っている。
例えば、ＤＶＤ規格では、データ変換にメインテーブル
とサブテーブルの２つの変換テーブルを用いている。そ
して更に、それら各テーブルが更に４つに別れており、
合計で８つのテーブルを用いている。ＤＳＶ制御可能な
データについては、メインテーブルとサブテーブルのデ
ータを用いて、前記背景技術と同様のフィードバックに
よるＤＳＶ制御が行われる。しかし、前記ＤＳＶ制御可
能データ以外の他のデータについては、前記複数の変換
テーブルからデータを選択することによって、最大・最
小反転間隔の制御を行っている。
【００２３】このような理由から、図２（A），（B）に
示すように、ＤＶＤ規格では変調データ系列がメインデ
ータ系列とサブデータ系列の２系列作成される。また、
前記制御可能データ以外の他のデータについても、各デ
ータ系列で異なる場合が生ずる。例えば、同図の例で
は、４番目（アドレス３）のデータがメインデータ系列
では「Ｍ4」となっているのに対し、サブデータ系列で
は「Ｍ1」となっており、両者は一致していない。従っ
て、メインデータ系列とサブデータ系列のいずれのデー
タを選択するかを指定するセレクト信号を、ＤＳＶ制御
可能データも含めたすべてのデータについて指定する必
要がある。
示すように、ＤＶＤ規格では変調データ系列がメインデ
ータ系列とサブデータ系列の２系列作成される。また、
前記制御可能データ以外の他のデータについても、各デ
ータ系列で異なる場合が生ずる。例えば、同図の例で
は、４番目（アドレス３）のデータがメインデータ系列
では「Ｍ4」となっているのに対し、サブデータ系列で
は「Ｍ1」となっており、両者は一致していない。従っ
て、メインデータ系列とサブデータ系列のいずれのデー
タを選択するかを指定するセレクト信号を、ＤＳＶ制御
可能データも含めたすべてのデータについて指定する必
要がある。
【００２４】次に、図２も参照しながら前記実施例の動
作を説明する。なお、本例においても、アドレスＮO.
５，１０，１５，……のデータがＤＳＶ制御可能データ
となっているものとする。また、本実施例の理解を容易
にするため、以下、データの書き込み時と読み出し時に
別けて、動作を説明する。
作を説明する。なお、本例においても、アドレスＮO.
５，１０，１５，……のデータがＤＳＶ制御可能データ
となっているものとする。また、本実施例の理解を容易
にするため、以下、データの書き込み時と読み出し時に
別けて、動作を説明する。
【００２５】（1）データの書き込み時の動作 メモリ１０，１２では、アドレスカウンタ１４のカウン
トアドレスに従って、メインデータ系列，サブデータ系
列の各データの書き込みが順次行われる。また、メモリ
５０では、ＤＳＶ制御可能フラグの書き込みが、同様に
アドレスカウンタ１４のカウントアドレスに従って順次
行われる。
トアドレスに従って、メインデータ系列，サブデータ系
列の各データの書き込みが順次行われる。また、メモリ
５０では、ＤＳＶ制御可能フラグの書き込みが、同様に
アドレスカウンタ１４のカウントアドレスに従って順次
行われる。
【００２６】アドレスカウンタ１４の出力アドレスは、
例えば図２（C）のように、０，１，２，３，……とカ
ウントアップされる。一方、ＤＳＶ制御可能判別回路２
２は、アドレスＮO.５，１０，１５，……がＤＳＶ制御
可能な変調データであるため、その１バイト手前のアド
レスＮO.４，９，１４，……でＤＳＶ制御可能フラグを
出す。従って、図２（E）に示すように、ＤＳＶ制御可
能フラグは、アドレス４，９，１４，……で論理値の
「1」となり、それ以外のアドレスでは論理値の「0」と
なる。
例えば図２（C）のように、０，１，２，３，……とカ
ウントアップされる。一方、ＤＳＶ制御可能判別回路２
２は、アドレスＮO.５，１０，１５，……がＤＳＶ制御
可能な変調データであるため、その１バイト手前のアド
レスＮO.４，９，１４，……でＤＳＶ制御可能フラグを
出す。従って、図２（E）に示すように、ＤＳＶ制御可
能フラグは、アドレス４，９，１４，……で論理値の
「1」となり、それ以外のアドレスでは論理値の「0」と
なる。
【００２７】ポインタレジスタ２０では、これらのＤＳ
Ｖ制御可能フラグ「1」の入力に基づいて、アドレスカ
ウンタ１４から供給されるアドレスがラッチされる（図
２（D）参照）。すなわち、アドレス「５」ではそれが
ラッチされてポインタアドレスとして出力され、アドレ
ス「１０」ではそれがラッチされてポインタアドレスと
して出力され、アドレス「１５」ではそれがラッチされ
てポインタアドレスとして出力される。以下、同様であ
る。このようにして、ポインタレジスタ２０からＤＳＶ
制御可能データのポインタアドレスＮO.５，１０，１
５，……が取り出され、メモリ１８に書き込みアドレス
として供給される。
Ｖ制御可能フラグ「1」の入力に基づいて、アドレスカ
ウンタ１４から供給されるアドレスがラッチされる（図
２（D）参照）。すなわち、アドレス「５」ではそれが
ラッチされてポインタアドレスとして出力され、アドレ
ス「１０」ではそれがラッチされてポインタアドレスと
して出力され、アドレス「１５」ではそれがラッチされ
てポインタアドレスとして出力される。以下、同様であ
る。このようにして、ポインタレジスタ２０からＤＳＶ
制御可能データのポインタアドレスＮO.５，１０，１
５，……が取り出され、メモリ１８に書き込みアドレス
として供給される。
【００２８】次に、例えばアドレスＮO.９の時点（矢印
ＦＡ）では、アドレスＮO.５でメインデータＭ1を選択
した場合のアドレスＮO.９の時点におけるＤＳＶ値と、
アドレスＮO.５でサブデータＳ1を選択した場合のアド
レスＮO.９の時点におけるＤＳＶ値とが、ＤＳＶ演算比
較回路１６で演算比較され、いずれかＤＳＶ値の小さい
方を選択するセレクト信号ＳＡが出力されてメモリ１８
に供給される（図２（F）参照）。メモリ１８では、ア
ドレスＮO.９におけるポインタアドレスＮO.５にそのセ
レクト信号ＳＡが書き込まれる（矢印ＦＢ）。
ＦＡ）では、アドレスＮO.５でメインデータＭ1を選択
した場合のアドレスＮO.９の時点におけるＤＳＶ値と、
アドレスＮO.５でサブデータＳ1を選択した場合のアド
レスＮO.９の時点におけるＤＳＶ値とが、ＤＳＶ演算比
較回路１６で演算比較され、いずれかＤＳＶ値の小さい
方を選択するセレクト信号ＳＡが出力されてメモリ１８
に供給される（図２（F）参照）。メモリ１８では、ア
ドレスＮO.９におけるポインタアドレスＮO.５にそのセ
レクト信号ＳＡが書き込まれる（矢印ＦＢ）。
【００２９】例えば、メインデータＭ1を選択した場合
は、セレクト信号ＳＡとして論理値の「0」がポインタ
アドレスＮO.５に書き込まれる。また、サブデータＳ1
を選択した場合は、セレクト信号として論理値の「1」
がポインタアドレスＮO.５に書き込まれる。図２の例で
は、メインデータＭ1が選択されるので、セレクト信号
ＳＡとして論理値の「0」がポインタアドレスＮO.５に
書き込まれる。他のＤＳＶ制御可能データについても同
様である。また、ＤＳＶ制御可能データ以外の他のデー
タについては、セレクト信号ＳＡは図中に「×」で示す
ように不定である。このように、ＤＳＶ制御可能データ
の選択については、前記背景技術と基本的に同様であ
り、次の制御可能データの１バイト手前で前の制御可能
データの選択が確定するフィードバック制御が行われて
いる。
は、セレクト信号ＳＡとして論理値の「0」がポインタ
アドレスＮO.５に書き込まれる。また、サブデータＳ1
を選択した場合は、セレクト信号として論理値の「1」
がポインタアドレスＮO.５に書き込まれる。図２の例で
は、メインデータＭ1が選択されるので、セレクト信号
ＳＡとして論理値の「0」がポインタアドレスＮO.５に
書き込まれる。他のＤＳＶ制御可能データについても同
様である。また、ＤＳＶ制御可能データ以外の他のデー
タについては、セレクト信号ＳＡは図中に「×」で示す
ように不定である。このように、ＤＳＶ制御可能データ
の選択については、前記背景技術と基本的に同様であ
り、次の制御可能データの１バイト手前で前の制御可能
データの選択が確定するフィードバック制御が行われて
いる。
【００３０】以上のようにして、メモリ１０，１２に
は、図２（A），（B）に示すメイン，サブのデータ系列
がぞれぞれ格納され、メモリ１８には同図（F）に示す
セレクト信号ＳＡが格納され、メモリ５０には同図
（E）に示すＤＳＶ制御可能フラグが格納される。
は、図２（A），（B）に示すメイン，サブのデータ系列
がぞれぞれ格納され、メモリ１８には同図（F）に示す
セレクト信号ＳＡが格納され、メモリ５０には同図
（E）に示すＤＳＶ制御可能フラグが格納される。
【００３１】（2）データの読み出し時の動作 メモリ１０，１２では、アドレスカウンタ１４のカウン
トアドレスに従って、メインデータ系列，サブデータ系
列の各データの読み出しが順次行われる。また、メモリ
１８からは、アドレスカウンタ１４のカウントアドレス
に従ってセレクト信号ＳＡが読み出される。更に、メモ
リ５０からは、ＤＳＶ制御可能フラグの読み出しが、同
様にアドレスカウンタ１４のカウントアドレスに従って
順次行われる。
トアドレスに従って、メインデータ系列，サブデータ系
列の各データの読み出しが順次行われる。また、メモリ
１８からは、アドレスカウンタ１４のカウントアドレス
に従ってセレクト信号ＳＡが読み出される。更に、メモ
リ５０からは、ＤＳＶ制御可能フラグの読み出しが、同
様にアドレスカウンタ１４のカウントアドレスに従って
順次行われる。
【００３２】ラッチ回路５２では、メモリ５０から供給
されたＤＳＶ制御可能フラグ（図２（E）参照）をイネ
ーブル信号として、メモリ１８から供給されたセレクト
信号ＳＡ（同図（F）参照）がラッチされる。例えば、
アドレスＮO.５ではセレクト信号ＳＡが論理値の「0」
であり、これが同図に矢印ＦＣで示すようにラッチさ
れ、セレクト信号ＳＢ（同図（G）参照）として出力さ
れる。このラッチ出力，すなわちセレクト信号ＳＢは、
次にラッチ動作が行われるまで、別言すれば次にＤＳＶ
制御フラグが論理値の「1」となるまで、すなわちアド
レスＮO.９まで保持される。同様にして、アドレスＮO.
１０ではセレクト信号ＳＡが論理値の「1」であり、こ
れが同図に矢印ＦＤで示すようにラッチされ、セレクト
信号ＳＢとして出力される。このセレクト信号ＳＢは、
同様にアドレスＮO.１４まで保持される。このように、
セレクト信号ＳＢは、ＤＳＶ制御可能データにおけるセ
レクト信号が次のＤＳＶ制御可能データまで保持された
信号となる（同図（G）参照）。
されたＤＳＶ制御可能フラグ（図２（E）参照）をイネ
ーブル信号として、メモリ１８から供給されたセレクト
信号ＳＡ（同図（F）参照）がラッチされる。例えば、
アドレスＮO.５ではセレクト信号ＳＡが論理値の「0」
であり、これが同図に矢印ＦＣで示すようにラッチさ
れ、セレクト信号ＳＢ（同図（G）参照）として出力さ
れる。このラッチ出力，すなわちセレクト信号ＳＢは、
次にラッチ動作が行われるまで、別言すれば次にＤＳＶ
制御フラグが論理値の「1」となるまで、すなわちアド
レスＮO.９まで保持される。同様にして、アドレスＮO.
１０ではセレクト信号ＳＡが論理値の「1」であり、こ
れが同図に矢印ＦＤで示すようにラッチされ、セレクト
信号ＳＢとして出力される。このセレクト信号ＳＢは、
同様にアドレスＮO.１４まで保持される。このように、
セレクト信号ＳＢは、ＤＳＶ制御可能データにおけるセ
レクト信号が次のＤＳＶ制御可能データまで保持された
信号となる（同図（G）参照）。
【００３３】ラッチ回路５２からは、以上のようなセレ
クト信号ＳＢが出力され、これがデータセレクタ２４に
供給される。一方、このデータセレクタ２４には、メモ
リ１０から読み出されたメインデータ系列のデータと、
メモリ１２から読み出されたサブデータ系列のデータが
いずれも供給されている。そして、これらの２つの系列
のデータに対する選択動作が、セレクト信号ＳＢに基づ
いて行われる。図２の例では、セレクト信号ＳＢが論理
値の「0」のときはメモリ１０から供給されたメインデ
ータ系列のデータが選択され、セレクト信号ＳＢが論理
値の「1」のときはメモリ１２から供給されたサブデー
タ系列のデータが選択される。この結果、データセレク
タ２４からは、図２（H）に示すようなデータ系列が出
力されることとなる。
クト信号ＳＢが出力され、これがデータセレクタ２４に
供給される。一方、このデータセレクタ２４には、メモ
リ１０から読み出されたメインデータ系列のデータと、
メモリ１２から読み出されたサブデータ系列のデータが
いずれも供給されている。そして、これらの２つの系列
のデータに対する選択動作が、セレクト信号ＳＢに基づ
いて行われる。図２の例では、セレクト信号ＳＢが論理
値の「0」のときはメモリ１０から供給されたメインデ
ータ系列のデータが選択され、セレクト信号ＳＢが論理
値の「1」のときはメモリ１２から供給されたサブデー
タ系列のデータが選択される。この結果、データセレク
タ２４からは、図２（H）に示すようなデータ系列が出
力されることとなる。
【００３４】なお、以上の書き込み時，読み出し時の動
作は、上述したように１バイトのデータに対する処理時
間の前半，後半でそれぞれ行われる。すなわち、該当す
るアドレスに対し、前のフレームのデータに対して読み
出しが行われ、続いて後のフレームのデータに対する書
き込みが行われる。
作は、上述したように１バイトのデータに対する処理時
間の前半，後半でそれぞれ行われる。すなわち、該当す
るアドレスに対し、前のフレームのデータに対して読み
出しが行われ、続いて後のフレームのデータに対する書
き込みが行われる。
【００３５】このように、本実施例によれば、複数のデ
ータ系列とＤＳＶ制御可能データに対する第１のセレク
ト信号の他にＤＳＶ制御可能フラグを格納しておき、こ
のＤＳＶ制御可能フラグと第１のセレクト信号を用い
て、ＤＳＶ制御可能データにおけるセレクト信号が次の
ＤＳＶ制御可能データまで保持される第２のセレクト信
号を生成し、これに基づいて複数のデータ系列に対する
データ選択が行われる。このため、ＤＳＶ制御可能デー
タ以外の他のデータについても、メイン及びサブの各デ
ータ系列からのデータ選択が良好に行なわれる。
ータ系列とＤＳＶ制御可能データに対する第１のセレク
ト信号の他にＤＳＶ制御可能フラグを格納しておき、こ
のＤＳＶ制御可能フラグと第１のセレクト信号を用い
て、ＤＳＶ制御可能データにおけるセレクト信号が次の
ＤＳＶ制御可能データまで保持される第２のセレクト信
号を生成し、これに基づいて複数のデータ系列に対する
データ選択が行われる。このため、ＤＳＶ制御可能デー
タ以外の他のデータについても、メイン及びサブの各デ
ータ系列からのデータ選択が良好に行なわれる。
【００３６】この発明には数多くの実施の形態があり、
以上の開示に基づいて多様に改変することが可能であ
る。例えば、次のようなものも含まれる。 （1）前記実施例では、ＤＶＤ規格の変調テーブルを使
用した場合の複数のデータ系列に対して本発明を適用し
たが、他の変調テーブルを使用する場合でも勿論適用可
能である。また、３系列以上の変調データ系列に対して
も適用可能である。この場合には、セレクト信号ＳＡ，
ＳＢのビット数を増やすことによって拡張することがで
きる。 （2）前記実施例に示した回路構成も、同様の作用を奏
するように各種設計変更が可能である。また、コンピュ
ータを利用してソフト的に構成することも可能である。
前記実施例に示した論理値も一例であり、何ら実施例に
限定されるものではない。
以上の開示に基づいて多様に改変することが可能であ
る。例えば、次のようなものも含まれる。 （1）前記実施例では、ＤＶＤ規格の変調テーブルを使
用した場合の複数のデータ系列に対して本発明を適用し
たが、他の変調テーブルを使用する場合でも勿論適用可
能である。また、３系列以上の変調データ系列に対して
も適用可能である。この場合には、セレクト信号ＳＡ，
ＳＢのビット数を増やすことによって拡張することがで
きる。 （2）前記実施例に示した回路構成も、同様の作用を奏
するように各種設計変更が可能である。また、コンピュ
ータを利用してソフト的に構成することも可能である。
前記実施例に示した論理値も一例であり、何ら実施例に
限定されるものではない。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ＤＳＶ制御可能フラグとＤＳＶ制御可能データに対する
セレクト信号とを利用して他のデータに対するセレクト
信号を生成することとしたので、複数の変調データ系列
に対するＤＳＶ制御を行う際のデータセレクトを適切に
行うことができるという効果が得られる。
ＤＳＶ制御可能フラグとＤＳＶ制御可能データに対する
セレクト信号とを利用して他のデータに対するセレクト
信号を生成することとしたので、複数の変調データ系列
に対するＤＳＶ制御を行う際のデータセレクトを適切に
行うことができるという効果が得られる。
【図１】本発明にかかるＤＳＶ制御装置の構成を示すブ
ロック図である。
ロック図である。
【図２】前記実施例におけるデータ系列の例と、これに
対応する主要部の信号動作を示す図である。
対応する主要部の信号動作を示す図である。
【図３】背景技術にかかるＤＳＶ制御装置の一例を示す
ブロック図である。
ブロック図である。
【図４】前記背景技術におけるデータ系列の例と、これ
に対応する主要部の信号動作を示す図である。
に対応する主要部の信号動作を示す図である。
１０，１２，１８，５０…メモリ １４…アドレスカウンタ １６…ＤＳＶ演算比較回路 ２０…ポインタレジスタ ２２…ＤＳＶ制御可能判別回路 ２４…データセレクタ ５２…ラッチ回路
Claims (4)
- 【請求項１】 デジタルデータの変換を行う変換テーブ
ルを複数用いて複数のデータ系列を生成し、各データ系
列毎にＤＳＶを演算比較して得た第１のセレクト信号
と、前記データ系列におけるＤＳＶ制御可能なデータを
示すＤＳＶ制御可能フラグとを利用して、データ系列に
含まれるＤＳＶ制御可能データを選択することで、ＤＳ
Ｖが制御されたデータ列を得るＤＳＶ制御方法におい
て、 前記第１のセレクト信号と前記ＤＳＶ制御可能フラグを
利用して、前記データ系列に含まれるすべてのデータに
対応する第２のセレクト信号を生成することを特徴とす
るＤＳＶ制御方法。 - 【請求項２】 前記第１のセレクト信号を、次のＤＳＶ
制御可能データの前段階でフィードバック制御により確
定し、前記第２のセレクト信号を、ＤＳＶ制御可能フラ
グに基づいて前記第１のセレクト信号をラッチすること
により生成することを特徴とする請求項１記載のＤＳＶ
制御方法。 - 【請求項３】 複数の変換テーブルによって生成された
複数のデータ系列を格納する第１のメモリ；各データ系
列毎にＤＳＶを演算比較して得たＤＳＶ制御可能データ
を選択するための第１のセレクト信号を格納する第２の
メモリ；前記データ系列におけるＤＳＶ制御可能なデー
タを示すＤＳＶ制御可能フラグを格納する第３のメモ
リ；前記第２のメモリから読み出された第１のセレクト
信号と、前記第３のメモリから読み出されたＤＳＶ制御
可能フラグに基づいて、前記データ系列に含まれるすべ
てのデータに対応する第２のセレクト信号を生成するセ
レクト信号生成手段；このセレクト信号生成手段によっ
て生成されたセレクト信号に基づいて、第１のメモリか
ら読み出されたデータ系列のデータを選択するデータ選
択手段；を備えたことを特徴とするＤＳＶ制御装置。 - 【請求項４】 前記第１のセレクト信号を、次のＤＳＶ
制御可能データの前段階でフィードバック制御により確
定し、前記第２のセレクト信号を、ＤＳＶ制御可能フラ
グに基づいて前記第１のセレクト信号をラッチすること
により生成することを特徴とする請求項３記載のＤＳＶ
制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33482496A JP3339336B2 (ja) | 1996-11-30 | 1996-11-30 | Ｄｓｖ制御方法及びその装置 |
| US09/007,848 US6014094A (en) | 1996-11-30 | 1998-01-15 | DSV control system |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33482496A JP3339336B2 (ja) | 1996-11-30 | 1996-11-30 | Ｄｓｖ制御方法及びその装置 |
| US09/007,848 US6014094A (en) | 1996-11-30 | 1998-01-15 | DSV control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163879A true JPH10163879A (ja) | 1998-06-19 |
| JP3339336B2 JP3339336B2 (ja) | 2002-10-28 |
Family
ID=26574955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33482496A Expired - Fee Related JP3339336B2 (ja) | 1996-11-30 | 1996-11-30 | Ｄｓｖ制御方法及びその装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6014094A (ja) |
| JP (1) | JP3339336B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MXPA01000893A (es) * | 1998-07-27 | 2002-06-04 | Webtv Networks Inc | Acceso remoto a computadora. |
| KR100370493B1 (ko) * | 2001-02-06 | 2003-02-05 | 엘지전자 주식회사 | 광기록매체의 데이터 변/복조 방법 및 장치 |
| JP4175319B2 (ja) * | 2004-11-15 | 2008-11-05 | ティアック株式会社 | 光ディスク装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3587535T2 (de) * | 1984-10-01 | 1994-01-20 | Matsushita Electric Ind Co Ltd | Verfahren und Vorrichtung zur numerischen Datenkodierung. |
| EP0691750B1 (en) * | 1994-07-08 | 2002-04-17 | Victor Company Of Japan, Limited | Digital modulating/demodulating method and apparatus using same |
| JP3013745B2 (ja) * | 1994-07-08 | 2000-02-28 | 日本ビクター株式会社 | ディジタル変復調方法，その装置，記録媒体，その製造方法 |
| US5870037A (en) * | 1994-07-08 | 1999-02-09 | Sony Corporation | Method and apparatus, demodulating method and signal demodulating apparatus |
| US5870040A (en) * | 1996-07-02 | 1999-02-09 | Sony Corporation | 8/9 Coding apparatus and method of same |
-
1996
- 1996-11-30 JP JP33482496A patent/JP3339336B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-15 US US09/007,848 patent/US6014094A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3339336B2 (ja) | 2002-10-28 |
| US6014094A (en) | 2000-01-11 |
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