JPH10164100A

JPH10164100A - データ伝送通信システム

Info

Publication number: JPH10164100A
Application number: JP8315040A
Authority: JP
Inventors: Makoto Uda; 誠宇田
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 1996-11-26
Filing date: 1996-11-26
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】データの伝送速度を向上させ、電磁妨害ノイ
ズの放射を低減し、通信コントローラの負担を軽減す
る。【解決手段】伝送線路２に接続される各制御装置１ａ
〜１ｃは、他の制御装置との間で、各ビット値が２値か
らなる１フレームのデータをビット同期により送信する
送信部３及び受信部４を有し、各送信部では、シフトク
ロック制御部１８が各ビットの２値の一方の値を短ビッ
トに変換し各ビットの２値の他方の値を長ビットに変換
し、カウンタ１５が１フレーム分の長ビットの数と短ビ
ットの数をカウントし、反転制御部１９が１フレーム中
の長ビットの数が短ビットの数よりも多い場合に１フレ
ーム中の長ビットを短ビットに反転し短ビットを長ビッ
トに反転させて他の制御装置に送出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット同期の符号
化方式によりデータを伝送するデータ伝送通信システム
に関し、特に、車両に搭載される複数の制御装置の相互
間でデータを多重伝送するデータ伝送通信システムに関
する。

【０００２】

【従来の技術】自動車などの車両には車両多重伝送シス
テムが搭載されている。この車両多重伝送システムは、
伝送線路に複数の電子制御装置を接続し、伝送線路を介
して複数の電子制御装置相互間で車両運転情報をシリア
ルで多重伝送している。例えば、伝送線路にはエンジン
制御装置、ボディ制御装置、メータ制御装置などが接続
され、各制御装置は、伝送線路を介して他の制御装置と
の間でデータを送受信する。

【０００３】この場合、送信側では、データをデータフ
レームで受信側に転送するが、このデータフレームに
は、メッセージの開始を示すＳＯＭ、複数の制御装置が
同時にデータを送信した時に優先順位を決定するＰＲ
Ｉ、可変長のデータ領域、エラーチェックコードＣＲ
Ｃ、データの終了を示すＥＯＤ、メッセージの終了を示
すＥＯＭ等が含まれる。

【０００４】この種の車両多重伝送システムとしては、
例えば、特開昭６２−６８３３７号公報に記載されたデ
ータ伝送通信システムが知られている。この公報に記載
されたデータ伝送通信システムでは、車両の各部に制御
モジュールを設け、複数の制御モジュール間でデータ回
線を介して車両運転に関するデータの送受信を行なって
いる。

【０００５】この場合、データ回線上に送信される信号
は、パルス幅変調（ＰＷＭ）法を用い、ビット単位時間
をさらに３つの小時間単位に分割している。２進論理状
態の”０”ビットは、図１０に示すように、データ回線
を専有する状態が最初の２小時間区間継続し、最後の小
時間区間受動状態となるように表現される。

【０００６】２進論理状態値が”１”である場合には、
図１１に示すように、データ回線は１ビット単位時間の
最初の１／３だけ専有状態となり、残りの２小時間区間
の間は受動状態となる。この場合、論理”０”ビットの
伝送の方が論理”１”ビット伝送よりもバス上で優勢で
ある。これは、第２小時間区間に、”０”信号は励起さ
れるが、同じ小時間区間で”１”信号はバスを受動状態
に戻すからである。

【０００７】また、開始信号は、図１２に示すように、
２ビット単位時間で構成され、その最初の４小時間区間
だけバスを励起して専有状態にし、残りの２小時間区間
だけバスを受動状態にしている。

【０００８】このようなＰＷＭ方式では、図１０及び図
１１に示すように１ビット当たり２回のエッジが発生す
る。また、図１０及び図１１に示す３相のＰＷＭでは、
最小パルス幅が１／３ビット長となり、伝送速度が３倍
のＮＲＺ（Non Return to Zero）方式と等価である。

【０００９】

【発明が解決しようとする課題】しかしながら、ＰＷＭ
等のビット同期の通信においては、１ビット当たりに発
生するエッジの数が多く、最小パルス幅が短い。この最
小パルス幅が短いと、多重通信を行なう伝送線路から放
射される電磁妨害ノイズ（ＥＭＩ）のレベルが高くな
る。このため、ＥＭＩを考慮した場合には、使用可能な
伝送速度の上限値が低くなる。すなわち、伝送速度が低
下するという問題があった。

【００１０】また、エッジの間隔が短いため、データの
送受信を短い時間内で行なわなければならず、通信コン
トローラにかなりの負担がかかっていた。

【００１１】本発明は、データの伝送効率を向上させる
ことにより、電磁妨害ノイズの放射を低減すると共に、
通信コントローラの負担を軽減することのできるデータ
伝送通信システムを提供することを課題とする。

【００１２】

【課題を解決するための手段】本発明は前記課題を解決
するために以下の手段を採用した。請求項１の発明は、
伝送線路と、この伝送線路に接続される複数の制御装置
を備え、各々の制御装置は、他の制御装置との間で、複
数のビットからなり各ビット値が２値からなる１フレー
ムのデータをビット同期により送信する送信部及び前記
データをビット同期により受信する受信部を有し、前記
各々の送信部は、各ビットの２値の一方の値を所定のパ
ルス幅を持つ短ビットに変換し各ビットの２値の他方の
値を前記所定のパルス幅よりも長いパルス幅を持つ長ビ
ットに変換する長短ビット変換部と、この長短ビット変
換部により変換された１フレーム分の長ビットの数と短
ビットの数をカウントするカウンタと、１フレーム中の
長ビットの数が短ビットの数よりも多い場合に１フレー
ム中の長ビットを短ビットに反転し短ビットを長ビット
に反転させて他の制御装置に送出する第１の反転制御部
とを備えることを要旨とする。

【００１３】この発明によれば、長短ビット変換部が、
各ビットの２値の一方の値を所定のパルス幅を持つ短ビ
ットに変換し各ビットの２値の他方の値を所定のパルス
幅よりも長いパルス幅を持つ長ビットに変換し、カウン
タは、変換された１フレーム分の長ビットの数と短ビッ
トの数をカウントし、第１の反転制御部は、１フレーム
中の長ビットの数が短ビットの数よりも多い場合に１フ
レーム中の長ビットを短ビットに反転し短ビットを長ビ
ットに反転させて他の制御装置に送出するので、１フレ
ームに要する時間が短くなり、データの伝送効率を向上
でき、電磁妨害ノイズの放射を低減すると共に、通信コ
ントローラの負担を軽減できる。

【００１４】請求項２の発明では、前記１フレームに
は、データの先頭にスタートビットが付加され、前記各
々の送信部は、１フレーム中の長ビットの数が短ビット
の数よりも多い場合に前記第１の反転制御部によるビッ
ト反転処理が行なわれたことを識別するための識別情報
を前記スタートビットに付加するスタートビット制御部
を備えることを要旨とする。

【００１５】この発明によれば、１フレーム中の長ビッ
トの数が短ビットの数よりも多い場合に、送信側のスタ
ートビット制御部は、第１の反転制御部によるビット反
転処理が行なわれたことを識別するための識別情報をス
タートビットに付加するので、受信側では、この識別情
報の有無によりビット反転処理を行なうべきかどうかを
判断できる。

【００１６】請求項３の発明では、前記各々の受信部
は、他の制御装置内部の送信部から伝送線路を通して送
られてくる１フレーム中のスタートビットを検出するス
タートビット検出部と、このスタートビット検出部によ
り検出されたスタートビット中に前記識別情報が含まれ
る場合には１フレーム中の短ビットを長ビットに反転し
長ビットを短ビットに反転させる第２の反転制御部と、
この第２の反転制御部により処理された短ビットを前記
各ビットの２値の一方の値に変換し長ビットを各ビット
の２値の他方の値に変換する２値変換部とを備えること
を要旨とする。

【００１７】この発明によれば、スタートビット検出部
が、他の制御装置内部の送信部から伝送線路を通して送
られてくる１フレーム中のスタートビットを検出し、第
２の反転制御部は、検出されたスタートビット中に識別
情報が含まれる場合には１フレーム中の短ビットを長ビ
ットに反転し長ビットを短ビットに反転させ、２値変換
部が、第２の反転制御部により処理された短ビットを各
ビットの２値の一方の値に変換し長ビットを各ビットの
２値の他方の値に変換する。

【００１８】従って、識別情報の有無によりビット反転
処理を行なうべきかどうかを判断できると共に、送信側
で送信したデータの内容を受信側で再現できる。

【００１９】

【発明の実施の形態】以下、本発明のデータ伝送通信シ
ステムの実施の形態を図面を参照して詳細に説明する。
図１にデータ伝送通信システムの構成図を示す。図１に
示すデータ伝送通信システムは、自動車などの車両に設
けられる車両多重通信システムであり、伝送線路２には
ボディ制御装置１ａ、メータ制御装置１ｂ、表示制御装
置１ｃが接続される。各制御装置１ａ〜１ｃは、他の制
御装置との間で相互にデータの送受信を行うための送信
部３及び受信部４を有する。

【００２０】ボディ制御装置１ａには、車両の各部に設
けられ走行状態を検出するセンサ５及びスイッチ６が接
続される。ボディ制御装置１ａは、センサ５により検出
された走行距離データ、バッテリ電圧データ、エンジン
の回転数データ、スピードデータ、燃料残量データ、温
度データ等を伝送線路２に出力する。

【００２１】メータ制御装置１ｂには、ボディ制御装置
１ａから伝送線路２を通して転送されてくる走行距離デ
ータ、バッテリ電圧データ、エンジンの回転数データ、
スピードデータ、燃料残量データ、温度データ等のデー
タを指針で示すメータ７が接続される。

【００２２】表示制御装置１ｃには、ボディ制御装置１
ａから伝送線路２を通して転送されてくる走行距離デー
タ、バッテリ電圧データ、スピードデータ、燃料残量デ
ータ、故障警報データに基づきメッセージの表示などを
行う多重表示器８が接続される。

【００２３】図２にデータ伝送通信システムにおける各
制御装置内の送信部の詳細な構成ブロック図を示す。こ
こでは、ボディ制御装置１ａ内の送信部３の構成を示し
たが、その他のメータ制御装置１ｂ及び表示制御装置１
ｃ内の送信部３も同様に構成される。

【００２４】図２に示す送信部３は、１相のパルス幅変
調により前述したデータを送信するもので、送信コント
ローラ１０、中央処理装置（ＣＰＵ）１１を備える。こ
こで、１相のパルス幅変調とは、長ビット、短ビットに
よりデータを変調したものである。

【００２５】送信コントローラ１０は、１フレーム長シ
フトレジスタ１３、アップダウンカウンタ１５、スター
トビット制御部１７、シフトクロック制御部１８、反転
制御部１９、クロック発振器２３、２分周器２５を有す
る。

【００２６】ＣＰＵ１１は、図示しないキーボードやマ
ウスなどの入力部からのデータを送信するための送信要
求に基づいて、シリアルデータライン１２を通して１フ
レーム長シフトレジスタ１３にｎビットからなる１フレ
ーム分のデータを高速にシリアルに転送する。

【００２７】１フレーム長シフトレジスタ１３は、ｎビ
ット列のシフトレジスタからなり、シフトクロック制御
部１８からのシフトクロックに基づいて、ＣＰＵ１１か
ら転送されてくるｎビットの各ビットを、対応するビッ
ト列のシフトレジスタに格納する。

【００２８】アップダウンカウンタ１５は、ＣＰＵ１１
から１フレーム長シフトレジスタ１３に順番に転送され
てくる各ビットの値である”０”の数と各ビットの値で
ある”１”の数を１フレーム分だけカウントする。ここ
では、アップダウンカウンタ１５は、ビットの値が”
０”であるとき、カウント値を１つカウントアップし、
ビットの値が”１”であるとき、カウント値を１つカウ
ントダウンする。

【００２９】スタートビット制御部１７は、アップダウ
ンカウンタ１５から出力される”０”の数が”１”の数
よりも多いかどうかを、カウント値が正か負かによって
判定する。

【００３０】スタートビット制御部１７は、”０”の数
が”１”の数よりも多い場合（カウント値が正）には、
長ビット×２のスタートビットをシフトクロック制御部
１８に送出し、”０”の数が”１”の数よりも少ない場
合（カウント値が負）には、長ビット＋短ビットのスタ
ートビットをシフトクロック制御部１８に送出する。長
ビット×２のスタートビットは、後述する反転処理を行
なうための識別情報である。

【００３１】シフトクロック制御部１８は、ＣＰＵ１１
から出力されるデータの各ビットを、各ビットの値（”
０”または”１”）に関係なく同一の書込速度を持つシ
フトクロックで、１フレーム長シフトレジスタ１３に書
き込む。

【００３２】シフトクロック制御部１８は、長短ビット
変換部を構成し、１フレーム長シフトレジスタ１３に書
き込まれたデータの各ビットについて、ビットの値が”
０”であるとき、そのビットを長ビットに応じた読出速
度をもつシフトクロックで読み出すことで長ビットを生
成し、ビットの値が”１”であるとき、そのビットを短
ビットに応じた読出速度をもつシフトクロックで読み出
すことで短ビットを生成して、これら長ビット及び短ビ
ットを反転制御部１９に転送する。

【００３３】なお、シフトクロック制御部１８は、１フ
レーム長シフトレジスタ１３に書き込まれたデータの各
ビットについて、ビットの値が”０”であるとき、その
ビットを短ビットに応じた読出速度をもつシフトクロッ
クで読み出すことで短ビットを生成し、ビットの値が”
１”であるとき、そのビットを長ビットに応じた読出速
度をもつシフトクロックで読み出すことで長ビットを生
成して、これら長ビット及び短ビットを反転制御部１９
に転送するようにしてもよい。

【００３４】反転制御部１９は、アップダウンカウンタ
１５から出力される”０”の数が”１”の数よりも多い
場合には、１フレーム長シフトレジスタ１３から出力さ
れるｎビットの内、長ビットを短ビットに反転し、短ビ
ットを長ビットに反転する反転処理を行なう。

【００３５】また、反転制御部１９は、アップダウンカ
ウンタ１５から出力される”０”の数が”１”の数より
も少ない場合には、１フレーム長シフトレジスタ１３か
ら出力されるｎビットの前記反転処理を行なわない。

【００３６】クロック発振器２３は、基準クロックを発
振し、その基準クロックをシフトクロック制御部１８に
出力する。シフトクロック制御部１８は、基準クロック
に基づき、スタートビット制御部１７からのスタートビ
ットをプリセットすると共に、反転制御部１９から出力
される１フレーム分の長ビット及び短ビットをプリセッ
トする。

【００３７】２分周器２５は、シフトクロック制御部１
８から出力される１フレーム分のデータを２分周して、
送信出力として伝送線路２に転送する。

【００３８】図３に各制御装置内の受信部の詳細な構成
ブロック図を示す。ここでは、メータ制御装置１ｂ内の
受信部４の構成を示したが、ボディ制御装置１ａ及び表
示制御装置１ｃ内の受信部４も同様に構成される。

【００３９】図３に示す受信部４は、受信コントローラ
３０、ＣＰＵ４３を有する。

【００４０】受信コントローラ３０は、スタートビット
検出部３１、エッジ検出部３３、シフトクロック制御部
３５、データ検出部３７、反転制御部３９、１バイト長
シフトレジスタ４１を有する。

【００４１】スタートビット検出部３１は、送信部１か
ら伝送線路２を通して送られてくる１フレーム中のスタ
ートビットを検出する。エッジ検出部３３は、送信部１
から伝送線路２を通して送られてくる１フレーム中のデ
ータの各ビットの立上がりエッジ及び立ち下がりエッジ
を検出する。

【００４２】シフトクロック制御部３５は、２値変換部
を構成し、エッジ検出部３３で検出されたエッジに基づ
き１バイト長シフトレジスタ４１に出力すべきシフトク
ロックを制御する。データ検出部３７は、受信した１フ
レームからｎビットからなるデータを検出する。

【００４３】反転制御部３９は、スタートビット検出部
３１が長ビット×２のスタートビットを検出した場合に
は、データ検出部３７で検出されたｎビットのデータの
内、短ビットを長ビットに反転し、長ビットを短ビット
に反転する反転処理を行なうものである。

【００４４】また、反転制御部３９は、スタートビット
検出部３１が長ビット×２のスタートビットを検出しな
い場合には、データ検出部３７で検出されたｎビットの
データの前記反転処理を行なわない。

【００４５】１バイト長シフトレジスタ４１は、８ビッ
ト列のシフトレジスタからなり、シフトクロック制御部
３５からのシフトクロックに基づいて反転制御部３９か
ら出力されるビットを格納する。ＣＰＵ４３は、１バイ
ト長シフトレジスタ４１に格納された８ビットのデータ
をパラレルに転送する。

【００４６】図４に１フレームのフォーマットを示す。
１フレームは、スタートビットとｎビットからなるデー
タとから構成される。このスタートビットの長さは、
（長ビット×２）または（長ビット＋短ビット）のいず
れかの長さである。

【００４７】また、スタートビットには、「長ビット」
と「短ビット」との一方が”１”で他方が”０”かを識
別するための識別情報ＩＤ（図示せず）が付加されてい
る。例えば、識別情報が”０１”であれば、「長ビッ
ト」が”０”で「短ビット」が”１”であるとして、ス
タートビットに続くデータの各ビットを読み取る。

【００４８】また、識別情報が”１０”であれば、「長
ビット」が”１”で「短ビット」が”０”であるとし
て、スタートビットに続くデータの各ビットを読み取
る。

【００４９】ｎビットからなるデータは、合計ビット数
が偶数になるデータであり、例えば、８ビット、１６ビ
ットなどである。１フレームのビット数は、アプリケー
ションで必要とされる伝送データ量によって決定され
る。なお、１フレームのビット数は、固定長であっても
よく、あるいは、可変長であってもよい。

【００５０】各フレームのビット数が同一のビット数で
あっても、データの内容によって１フレームに要する時
間は異なる。すなわち、１フレームに要する時間は、ビ
ット数とデータ内容によって変わる。

【００５１】次に、このように構成された実施の形態の
車両多重通信装置の動作を図面を参照して説明する。な
お、ここでは、例えば、ボディ制御装置１ａ内の送信部
３がデータを伝送線路２に伝送し、伝送線路２から送ら
れてくるデータを、メータ制御装置１ｂ内の受信部４及
び表示制御装置１ｃ内の受信部４が受信するものとす
る。

【００５２】＜データの送信処理＞まず、図５に示すフ
ローチャートを参照してデータを送信する送信部３の動
作を説明する。ここでは、例えば、ボディ制御装置１ａ
内の送信部３がデータを伝送線路２に伝送し、メータ制
御装置１ｂ内の受信部４及び表示制御装置１ｃ内の受信
部４がそのデータを受信するものとする。

【００５３】図示しない入力部から送信要求が発生する
と（ステップＳ１０）、ｎビットからなる１フレーム分
のデータは、ＣＰＵ１１からシリアルデータライン１２
を通して１フレーム長シフトレジスタ１３へ高速にシリ
アルに転送される（ステップＳ１１）。このｎビットの
各ビットの値は、”０”または”１”からなる。

【００５４】そして、シフトクロック制御部１８からの
シフトクロックに基づいて、ＣＰＵ１１から転送されて
くるｎビットの各ビットは、１フレーム長シフトレジス
タ１３の対応するビット列のシフトレジスタに格納され
る。

【００５５】このとき、アップダウンカウンタ１５によ
り、ＣＰＵ１１から１フレーム長シフトレジスタ１３に
転送されてくる各ビットの値である”０”の数と各ビッ
トの値である”１”の数がカウントされる。

【００５６】そして、スタートビット制御部１７によ
り、アップダウンカウンタ１５から出力される”０”の
数が”１”の数よりも多いかどうかが判定される（ステ
ップＳ１３）。

【００５７】”０”の数が”１”の数よりも多い場合に
は、スタートビット制御部１７から長ビット×２のスタ
ートビットがカウンタ２１に送出されることになる（ス
テップＳ１５）。

【００５８】そして、１フレーム長シフトレジスタ１３
に書き込まれたデータの各ビットは、シフトクロック制
御部１８により反転制御部１９に転送される。このと
き、ビットの値が”０”であるとき、シフトクロック制
御部１８で長ビットが生成され、この長ビットが反転制
御部１９に転送される。

【００５９】ビットの値が”１”であるとき、シフトク
ロック制御部１８で短ビットが生成され、この短ビット
が反転制御部１９に転送される。すなわち、ビットの値
に応じて、シフトクロック制御部１８により、１相のパ
ルス幅変調である長ビットと短ビットが生成される。

【００６０】また、”０”の数が”１”の数よりも多い
場合には、反転制御部１９がイネーブルとなる（ステッ
プＳ１７）。すなわち、”０”の数が”１”の数よりも
多い場合には、反転制御部１９により、１フレーム長シ
フトレジスタ１３から出力されるｎビットの内、長ビッ
トは短ビットに反転され、短ビットは長ビットに反転さ
れる。

【００６１】ここで、ビットの反転処理の２乃至３の例
を説明する。例えば、図６に示す例では、反転前の１フ
レームは、スタートビットが長ビット＋短ビットであ
る。データは”00000000”であり、ビット”０”は長ビ
ットである。反転前の１フレーム長に要する時間はｔ1
である。

【００６２】この場合、反転前のデータの各ビットの値
が全て０であるから、反転後の１フレームのスタートビ
ットは長ビット×２となり、長ビットを短ビットに反転
させる。反転後の１フレーム長に要する時間は、ｔ2 で
あり、反転前の１フレーム長に要する時間ｔ1 よりも時
間ｔ3 だけ短くなる。

【００６３】すなわち、長ビットと短ビットとを反転さ
せてデータを送信した方が伝送速度を向上させることが
できる。

【００６４】次に、図７に示す例では、反転前の１フレ
ームは、スタートビットが長ビット＋短ビットである。
データは”00000111”であり、ビット”０”は長ビット
である。反転前の１フレーム長に要する時間はｔ4 であ
る。

【００６５】この場合、反転前のデータの各ビットの
値”０”の数が値”１”の数よりも多いから、反転後の
１フレームのスタートビットは長ビット×２となり、長
ビットを短ビットに反転させる。反転後の１フレーム長
に要する時間は、ｔ5 であり、反転前の１フレーム長に
要する時間ｔ4 よりも時間ｔ6 だけ短くなる。

【００６６】さらに、スタートビット制御部１７からの
スタートビットと、反転制御部１９から出力される１フ
レーム分の前記反転処理を行なった長ビット及び短ビッ
トとは、カウンタ２１にプリセットされ、カウンタ２１
から出力される１フレーム分のデータとスタートビット
とは、２分周器２５により２分周されて、送信出力とし
て伝送線路２に転送される（ステップＳ１９）。

【００６７】一方、”０”の数が”１”の数よりも少な
い場合には、スタートビット制御部１７から長ビット＋
短ビットのスタートビットがカウンタ２１に送出される
（ステップＳ２１）。

【００６８】また、”０”の数が”１”の数よりも少な
い場合には、反転制御部１９がディセーブルとなる（ス
テップＳ２３）。すなわち、”０”の数が”１”の数よ
りも少ない場合には、反転制御部１９により、１フレー
ム長シフトレジスタ１３から出力されるｎビットの前記
反転処理は行なわれない。

【００６９】図８の例に示すように、反転前の１フレー
ムは、スタートビットが長ビット＋短ビットである。デ
ータは”00001111”であり、ビット”０”は長ビットで
ある。反転前の１フレーム長に要する時間はｔ7 であ
る。

【００７０】この場合、反転前のデータの各ビットの
値”０”の数が値”１”の数と同数である。このような
場合に、仮にビットを反転させると、反転後の１フレー
ムのスタートビットは長ビット×２となる。反転後の１
フレーム長に要する時間は、ｔ8 であり、反転前の１フ
レーム長に要する時間ｔ7 よりも時間ｔ9 だけ長くな
る。このため、長ビットが短ビットに対して同数以下で
ある場合にも、反転処理を行なわない。

【００７１】さらに、スタートビット制御部１７からの
スタートビットと、反転制御部１９から出力される１フ
レーム分の前記反転処理を行なわない長ビット及び短ビ
ットとは、カウンタ２１にプリセットされ、カウンタ２
１から出力される１フレーム分のデータとスタートビッ
トとは、２分周器２５により２分周されて、送信出力と
して伝送線路２に転送される（ステップＳ１９）。

【００７２】＜データの受信処理＞次に、図９に示すフ
ローチャートを参照してデータを送信する受信部４の動
作を説明する。まず、伝送線路２から転送されてくる１
フレーム中のスタートビットがスタートビット検出部３
１により検出される（ステップＳ３１）。

【００７３】次に、反転制御部３９は、スタートビット
検出部３１で検出されたスタートビットが長ビット×２
のスタートビットであるかどうかを判定する（ステップ
Ｓ３３）。検出されたスタートビットが長ビット×２の
スタートビットである場合には、反転制御部３９がイネ
ーブルとなる（ステップＳ３５）。

【００７４】一方、伝送線路２を通して送られてくる１
フレーム中のデータの各ビットのエッジが、エッジ検出
部３３により検出され、検出されたエッジに基づき、シ
フトクロック制御部３５により、シフトクロックが１バ
イト長シフトレジスタ４１に出力される。

【００７５】さらに、受信した１フレームからｎビット
からなるデータは、データ検出部３７により検出される
（ステップＳ３７）。そして、スタートビット検出部３
１が長ビット×２のスタートビットを検出した場合に
は、反転制御部３９により、データ検出部３７で検出さ
れたｎビットのデータの内、短ビットは長ビットに反転
され、長ビットは短ビットに反転される。

【００７６】この反転制御部３９から出力される反転出
力は、例えば、図５に示す反転前の１フレームのデータ
となる。すなわち、送信部１の反転制御部１９で図６に
示す反転前の１フレームのデータを反転して反転後の１
フレームのデータを得て、受信部３の反転制御部３９で
反転後の１フレームのデータを反転して反転前の１フレ
ームのデータを得る。

【００７７】そして、シフトクロック制御部３５のシフ
トクロックで、反転制御部３９から出力される反転出力
のビットを”０”または”１”に変換して、ビットの
値”０”または”１”を１バイト長シフトレジスタ４１
に格納する。ここでは、反転制御部３９からの長ビット
を”０”に変換し、短ビットを”１”に変換する。

【００７８】さらに、ＣＰＵ４３が１バイト長シフトレ
ジスタ４１に格納された”０”または”１”からなる８
ビットのデータをパラレルで転送する。これにより、送
信部３のＣＰＵ１１のデータが受信部４のＣＰＵ４３に
転送されたことになる。

【００７９】一方、ステップＳ３３で、検出されたスタ
ートビットが長ビット×２のスタートビットでない場合
には、反転制御部３９がディセーブルとなる（ステップ
Ｓ３９）。すなわち、反転制御部３９は、データ検出部
３７で検出されたｎビットのデータの前記反転処理を行
なわない。

【００８０】このように、伝送速度に対してエッジの発
生頻度を最小にし、最小パルス幅を長くする。すなわ
ち、エッジの発生頻度を抑えて、最小パルス幅を長くし
た上で、伝送速度を向上させる。例えば、長ビットが多
いフレームでは、１フレームに要する時間が長くなり、
伝送速度が低下する。

【００８１】このため、データの各ビットの値を長ビッ
トと短ビットとに１相のパルス幅変調により変調し、１
フレーム中の長ビットの数が短ビットの数よりも多い場
合には、長ビットと短ビットとを反転させて１フレーム
長を短くする。

【００８２】これにより、同一の内容のデータを送信す
る際に、１フレーム長に要する時間が短くなるので、デ
ータの伝送効率を向上させることができる。

【００８３】また、ビット同期式は１ビット毎にエッジ
が存在し、このエッジによって同期が取れるので、調歩
同期式のような高精度のクロックが必要でなくなる。

【００８４】さらに、エッジの間隔が比較的長くなるた
め、送信コントローラ１０及び受信コントローラ３０に
負担をかけずに済み、また、最小パルス幅が長くなるた
め、電磁妨害ノイズ（ＥＭＩ）の放射も少なく、シンプ
ルで同期が取りやすいビット同期式のデータ伝送通信シ
ステムを提供できる。

【００８５】

【発明の効果】本発明によれば、長短ビット変換部が、
各ビットの２値の一方の値を所定のパルス幅を持つ短ビ
ットに変換し各ビットの２値の他方の値を所定のパルス
幅よりも長いパルス幅を持つ長ビットに変換し、カウン
タは、変換された１フレーム分の長ビットの数と短ビッ
トの数をカウントし、第１の反転制御部は、１フレーム
中の長ビットの数が短ビットの数よりも多い場合に１フ
レーム中の長ビットを短ビットに反転し短ビットを長ビ
ットに反転させて他の制御装置に送出する。

【００８６】従って、１フレームに要する時間が短くな
るから、データの伝送効率を向上でき、電磁妨害ノイズ
の放射を低減すると共に通信コントローラの負担を軽減
できる。

【００８７】また、１フレーム中の長ビットの数が短ビ
ットの数よりも多い場合に、送信側のスタートビット制
御部は、第１の反転制御部によるビット反転処理が行な
われたことを識別するための識別情報をスタートビット
に付加するので、受信側では、識別情報の有無によりビ
ット反転処理を行なうべきかどうかを判断できる。

【００８８】また、スタートビット検出部が、他の制御
装置内部の送信部から伝送線路を通して送られてくる１
フレーム中のスタートビットを検出し、第２の反転制御
部は、検出されたスタートビット中に識別情報が含まれ
る場合には１フレーム中の短ビットを長ビットに反転し
長ビットを短ビットに反転させ、２値変換部が、第２の
反転制御部により処理された短ビットを各ビットの２値
の一方の値に変換し長ビットを各ビットの２値の他方の
値に変換する。

【００８９】従って、識別情報の有無によりビット反転
処理を行なうべきかどうかを判断できると共に、送信側
で送信したデータの内容を受信側で再現できる。

【図面の簡単な説明】

【図１】本発明のデータ伝送通信システムの実施の形態
を示す構成図である。

【図２】本発明のデータ伝送通信システムにおける各制
御装置内の送信部の構成図である。

【図３】本発明のデータ伝送通信システムにおける各制
御装置内の受信部の構成図である。

【図４】１フレームのフォーマットを示す図である。

【図５】各フレームの送信を示すフローチャートであ
る。

【図６】１フレーム中の長ビットの数が短ビットの数よ
りも多い場合に各ビットを反転して伝送速度を向上した
例１を示す図である。

【図７】１フレーム中の長ビットの数が短ビットの数よ
りも多い場合に各ビットを反転して伝送速度を向上した
例２を示す図である。

【図８】１フレーム中の長ビットの数が短ビットの数と
同数である場合に各ビットを反転して伝送速度が低下し
た例３を示す図である。

【図９】各フレームの受信を示すフローチャートであ
る。

【図１０】従来の３相のパルス幅変調での”０”ビット
信号波形を示す図である。

【図１１】従来の３相のパルス幅変調での”１”ビット
信号波形を示す図である。

【図１２】従来の３相のパルス幅変調での”開始”ビッ
ト信号波形を示す図である。

【符号の説明】

１ａボディ制御装置１ｂメータ制御装置１ｃ表示制御装置２伝送線路３送信部４受信部５センサ６スイッチ７メータ８多重表示器１０送信コントローラ１１，４３ＣＰＵ１３１フレーム長シフトレジスタ１５アップダウンカウンタ１７スタートビット制御部１８，３５シフトクロック制御部１９，３９反転制御部２３クロック発振器２５２分周器３０受信コントローラ３１スタートビット検出部３３エッジ検出部３７データ検出部４１１バイト長シフトレジスタ

Claims

【特許請求の範囲】

【請求項１】伝送線路と、この伝送線路に接続される
複数の制御装置を備え、各々の制御装置は、他の制御装
置との間で、複数のビットからなり各ビット値が２値か
らなる１フレームのデータをビット同期により送信する
送信部及び前記データをビット同期により受信する受信
部を有し、前記各々の送信部は、各ビットの２値の一方の値を所定
のパルス幅を持つ短ビットに変換し各ビットの２値の他
方の値を前記所定のパルス幅よりも長いパルス幅を持つ
長ビットに変換する長短ビット変換部と、この長短ビット変換部により変換された１フレーム分の
長ビットの数と短ビットの数をカウントするカウンタ
と、１フレーム中の長ビットの数が短ビットの数よりも多い
場合に１フレーム中の長ビットを短ビットに反転し短ビ
ットを長ビットに反転させて他の制御装置に送出する第
１の反転制御部と、を備えることを特徴とするデータ伝
送通信システム。
【請求項２】前記１フレームには、データの先頭にス
タートビットが付加され、前記各々の送信部は、１フレ
ーム中の長ビットの数が短ビットの数よりも多い場合に
前記第１の反転制御部によるビット反転処理が行なわれ
たことを識別するための識別情報を前記スタートビット
に付加するスタートビット制御部を備えることを特徴と
する請求項１記載のデータ伝送通信システム。
【請求項３】前記各々の受信部は、他の制御装置内部
の送信部から伝送線路を通して送られてくる１フレーム
中のスタートビットを検出するスタートビット検出部
と、このスタートビット検出部により検出されたスタートビ
ット中に前記識別情報が含まれる場合には１フレーム中
の短ビットを長ビットに反転し長ビットを短ビットに反
転させる第２の反転制御部と、この第２の反転制御部により処理された短ビットを前記
各ビットの２値の一方の値に変換し長ビットを各ビット
の２値の他方の値に変換する２値変換部とを備えること
を特徴とする請求項２記載のデータ伝送通信システム。