JPH10172284A - モードプリセット回路及び半導体装置ならびにシステム - Google Patents

Abstract

(57)【要約】 【課題】 シンクロナスＤＲＡＭ等の利便性を高め、そ
の低コスト化を図る。 【解決手段】 クロック信号ＣＬＫに従って同期動作し
かつ多数の動作モードの選択・設定に複雑なコマンド列
の入力を必要とするシンクロナスＤＲＡＭ等において、
ＰＲＯＭ又はＥＥＰＲＯＭ等の不揮発性メモリからなり
設定しようとする動作モードに対応した一連のコマンド
を記憶しかつ電源投入時等にクロック信号に従って順次
読み出すコマンドメモリと、このコマンドメモリから出
力されるコマンド又は前段のアクセス装置から出力され
るコマンドを選択的に伝達するコマンド選択回路とを含
むモードプリセット回路ＭＰを設ける。これにより、電
源投入時等において動作モードの設定に必要なコマンド
列を、モードプリセット回路ＭＰにより自律的に生成す
る。また、ユーザにより使用されるシンクロナスＤＲＡ
Ｍ等の動作モードを予め特定できる場合には、マスク切
り換え等を要することなく、その動作モードを設定し、
試験項目を限定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はモードプリセット
回路及び半導体装置ならびにシステムに関し、例えば、
所定のクロック信号に従って同期動作するシンクロナス
ＤＲＡＭ（ランダムアクセスメモリ）及びそのモードプ
リセット回路ならびにシンクロナスＤＲＡＭを含むコン
ピュータ等に利用して特に有効な技術に関する。

【０００２】

【従来の技術】クロック信号に従って同期動作し、例え
ば画像表示用のフレームメモリ等に用いられるシンクロ
ナスＤＲＡＭがある。シンクロナスＤＲＡＭは、バース
ト長やバーストタイプならびにＣＡＳレイテンシー等が
組み合わされてなる多数の動作モードを有する。また、
シンクロナスＤＲＡＭは、チップ選択信号ＣＳＢ（ここ
で、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号等については、その名称の末尾にＢ
を付して表す。以下同様），ロウアドレスストローブ信
号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢ等の起動制御信号が
所定の組み合わせで入力されることにより選択的に指定
される各種コマンドを有し、その動作モードは、これら
のコマンドが所定の組み合わせでかつ時系列的に連続し
て入力されることにより選択的に指定される。シンクロ
ナスＤＲＡＭの動作モード設定に必要なコマンド列の形
態については、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕ
ｎｃｉｌ）により規定されている。

【０００３】

【発明が解決しようとする課題】近年、シンクロナスＤ
ＲＡＭの大容量化・多機能化が進み、シンクロナスＤＲ
ＡＭに用意される動作モードの数は約６０種類にもなろ
うとしている。また、電源投入時等におけるシンクロナ
スＤＲＡＭの動作モードの設定は、例えば図９に示され
るように、まず電源電圧ＶＣＣが所定電位Ｖｃに達して
から２００μｓ（マイクロ秒）の時間ｔｐが経過した
後、ＰＡＬＬ（全バンクプリチャージ）及びＮＯＰ（ノ
ーオペレーション）コマンドによる全バンクプリチャー
ジを実行し、続いて８個のＡＣＴＶ（バンクアクティ
ブ），ＮＯＰ，ＮＯＰ，ＲＥＡＤ（リード），ＮＯＰ，
ＰＲＥ（プリチャージ），ＮＯＰならびにＮＯＰコマン
ドからなるダミーサイクルを８回繰り返した上で、ＭＲ
Ｓ（モードレジスタセット）及びＮＯＰコマンドを実行
するといった複雑な手順を必要とする。

【０００４】しかし、ユーザ側からみた場合、シンクロ
ナスＤＲＡＭの動作モードはそれが組み込まれたシステ
ムの目的に応じて固定されることが多く、動作モードの
設定に上記のような複雑なコマンド列の入力が必要であ
ることはシンクロナスＤＲＡＭの使い勝手を低下させ、
その利便性を低下させる原因となっている。一方、メー
カ側からみた場合、シンクロナスＤＲＡＭを製品として
完全な状態で出荷するには、すべての動作モードに関す
る機能試験が必要となるため、例えば汎用のダイナミッ
ク型ＲＡＭ等と比較してシンクロナスＤＲＡＭの試験コ
ストが著しく大きなものとなる。また、これに対処する
ため、前工程でマスタースライス等により動作モードを
固定化しようとした場合、逆にマスク切り換え等のため
にシンクロナスＤＲＡＭの生産工数・生産管理コストが
上昇する。

【０００５】この発明の目的は、シンクロナスＤＲＡＭ
等の利便性を高め、その低コスト化を図ることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、所定のクロック信号に従って
同期動作しかつ多数の動作モードの選択・設定に複雑な
コマンド列の入力を必要とするシンクロナスＤＲＡＭ等
において、ＰＲＯＭ又はＥＥＰＲＯＭ等の不揮発性メモ
リからなり設定しようとする動作モードに対応した一連
のコマンドを記憶しかつ電源投入時等にクロック信号に
従って順次読み出すコマンドメモリと、このコマンドメ
モリから出力されるコマンド又は前段のアクセス装置か
ら出力されるコマンドを選択的に伝達するコマンド選択
回路とを含むモードプリセット回路を設ける。

【０００８】上記した手段によれば、電源投入時等にお
いて動作モードの設定に必要なコマンド列をモードプリ
セット回路により自律的に生成することができるため、
シンクロナスＤＲＡＭ等の使い勝手を良くし、その利便
性を高めることができる。また、ユーザにより使用され
るシンクロナスＤＲＡＭ等の動作モードを予め特定でき
る場合には、マスク切り換え等を要することなく、シン
クロナスＤＲＡＭ等の動作モードを設定し、試験項目を
限定することができるため、シンクロナスＤＲＡＭ等の
試験コストを削減し、その低コスト化を図ることができ
る。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
シンクロナスＤＲＡＭの一実施例のブロック図が示され
ている。同図をもとに、まずシンクロナスＤＲＡＭの構
成及び動作の概要について説明する。なお、図１の各ブ
ロックを構成する回路素子は、公知のＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ）集積回路の製
造技術により、単結晶シリコンのような１個の半導体基
板上に形成される。

【００１０】図１において、この実施例のシンクロナス
ＤＲＡＭは一対のバンクＢＮＫ０及びＢＮＫ１を備え、
これらのバンクのそれぞれは、そのレイアウト面積の大
半を占めて配置されるメモリアレイＭＡＲＹと、直接周
辺回路となるロウアドレスデコーダＲＤ，センスアンプ
ＳＡ及びカラムアドレスデコーダＣＤと、ライトアンプ
及びリードアンプをそれぞれ含むメインアンプＭＡとを
備える。

【００１１】バンクＢＮＫ０及びＢＮＫ１を構成するメ
モリアレイＭＡＲＹは、特に制限されないが、図の垂直
方向に平行して配置される実質２，０４８本のワード線
と、水平方向に平行して配置される実質４，０９６組の
相補ビット線とをそれぞれ含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択ＭＯＳＦＥＴからなる実質２，０４８×４，０
９６個つまり８，３８８，６０８個のダイナミック型メ
モリセルがそれぞれ格子状に配置される。これにより、
バンクＢＮＫ０及びＢＮＫ１のそれぞれは、いわゆる８
メガビットの記憶容量を有するものとされ、シンクロナ
スＤＲＡＭ全体は、その２倍つまりいわゆる１６メガビ
ットの記憶容量を有するものとされる。

【００１２】バンクＢＮＫ０及びＢＮＫ１のメモリアレ
イＭＡＲＹを構成するワード線は、対応するロウアドレ
スデコーダＲＤに結合され、それぞれ択一的に選択状態
とされる。これらのロウアドレスデコーダＲＤには、ロ
ウアドレスバッファＲＢから最上位ビットを除く１１ビ
ットの内部アドレス信号Ｘ０〜Ｘ１０が共通に供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＲＧが共
通に供給される。また、ロウアドレスバッファＲＢに
は、アドレス入力端子Ａ０〜Ａ１１からモードプリセッ
ト回路ＭＰならびに内部アドレスバスＳＡ０〜ＳＡ１１
を介して１２ビットのＸアドレス信号ＡＸ０〜ＡＸ１１
が時分割的に供給されるとともに、タイミング発生回路
ＴＧから内部制御信号ＲＬが供給される。

【００１３】ロウアドレスバッファＲＢは、アドレス入
力端子Ａ０〜Ａ１１，モードプリセット回路ＭＰならび
に内部アドレスバスＳＡ０〜ＳＡ１１を介して入力され
るＸアドレス信号ＡＸ０〜ＡＸ１１を内部制御信号ＲＬ
に従って取り込み、保持するとともに、これらのＸアド
レス信号をもとに内部アドレス信号Ｘ０〜Ｘ１１を形成
する。このうち、最上位ビットの内部アドレス信号Ｘ１
１は、バンク選択回路ＢＳに供給され、その他の内部ア
ドレス信号Ｘ０〜Ｘ１０は、バンクＢＮＫ０及びＢＮＫ
１のロウアドレスデコーダＲＤに共通に供給される。

【００１４】バンク選択回路ＢＳは、ロウアドレスバッ
ファＲＢから供給される内部アドレス信号Ｘ１１をデコ
ードして、対応するバンク選択信号ＢＳ０又はＢＳ１を
選択的にハイレベルとする。これらのバンク選択信号Ｂ
Ｓ０及びＢＳ１は、バンクＢＮＫ０及びＢＮＫ１にそれ
ぞれ供給され、その直接周辺回路たるロウアドレスデコ
ーダＲＤ，カラムアドレスデコーダＣＤ，センスアンプ
ＳＡならびにメインアンプＭＡを選択的に動作状態とす
るための選択制御信号となる。

【００１５】バンクＢＮＫ０及びＢＮＫ１のロウアドレ
スデコーダＲＤは、内部制御信号ＲＧがハイレベルとさ
れかつ対応するバンク選択信号ＢＳ０又はＢＳ１がハイ
レベルとされることでそれぞれ選択的に動作状態とさ
れ、ロウアドレスバッファＲＢから供給される内部アド
レス信号Ｘ０〜Ｘ１０をデコードして、対応するメモリ
アレイＭＡＲＹの指定されたワード線を択一的に選択レ
ベルとする。

【００１６】次に、バンクＢＮＫ０及びＢＮＫ１のメモ
リアレイＭＡＲＹを構成する相補ビット線は、対応する
センスアンプＳＡに結合される。これらのセンスアンプ
ＳＡには、対応するカラムアドレスデコーダＣＤから実
質５１２ビットのビット線選択信号がそれぞれ供給され
るとともに、タイミング発生回路ＴＧから内部制御信号
ＰＡが共通に供給される。また、各カラムアドレスデコ
ーダＣＤには、カラムアドレスバッファＣＢから９ビッ
トの内部アドレス信号Ｙ０〜Ｙ８が共通に供給されると
ともに、タイミング発生回路ＴＧから内部制御信号ＣＧ
が共通に供給される。さらに、カラムアドレスバッファ
ＣＢには、アドレス入力端子Ａ０〜Ａ８からモードプリ
セット回路ＭＰならびに内部アドレスバスＳＡ０〜ＳＡ
８を介して９ビットのＹアドレス信号ＡＹ０〜ＡＹ８が
時分割的に供給され、タイミング発生回路ＴＧから内部
制御信号ＣＬが供給される。

【００１７】カラムアドレスバッファＣＢは、アドレス
入力端子Ａ０〜Ａ８，モードプリセット回路ＭＰならび
に内部アドレスバスＳＡ０〜ＳＡ８を介して供給される
Ｙアドレス信号ＡＹ０〜ＡＹ８を内部制御信号ＣＬに従
って取り込み、保持するとともに、これらのＹアドレス
信号をもとに内部アドレス信号Ｙ０〜Ｙ８を形成し、バ
ンクＢＮＫ０及びＢＮＫ１のカラムアドレスデコーダＣ
Ｄに供給する。また、各カラムアドレスデコーダＣＤ
は、内部制御信号ＣＧがハイレベルとされかつ対応する
バンク選択信号ＢＳ０又はＢＳ１がハイレベルとされる
ことで選択的に動作状態とされ、内部アドレス信号Ｙ０
〜Ｙ８をデコードして、対応する上記ビット線選択信号
をそれぞれ択一的にハイレベルとする。

【００１８】バンクＢＮＫ０及びＢＮＫ１のセンスアン
プＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対
応して設けられる実質４，０９６個の単位回路をそれぞ
れ含み、これらの単位回路のそれぞれは、一対のＣＭＯ
Ｓインバータが交差結合されてなる単位増幅回路とＮチ
ャンネル型の一対のスイッチＭＯＳＦＥＴとを含む。こ
のうち、各単位増幅回路は、内部制御信号ＰＡがハイレ
ベルとされかつ対応するバンク選択信号ＢＳ０又はＢＳ
１がハイレベルとされることで選択的にかつ一斉に動作
状態とされ、対応するメモリアレイＭＡＲＹの選択され
たワード線に結合される４，０９６個のメモリセルから
対応する相補ビット線を介して出力される微小読み出し
信号をそれぞれ増幅して、ハイレベル又はロウレベルの
２値読み出し信号とする。また、各単位回路のスイッチ
ＭＯＳＦＥＴは、対応するビット線選択信号のハイレベ
ルを受けて８対ずつ選択的にオン状態となり、メモリア
レイＭＡＲＹの対応する８組の相補ビット線と相補共通
データ線ＣＤ０＊〜ＣＤ７＊（ここで、非反転及び反転
信号からなる相補信号線については、その名称の末尾に
＊を付して表す。以下同様）との間を選択的に接続状態
とする。

【００１９】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
対応するメインアンプＭＡに結合される。これらのメイ
ンアンプＭＡは、相補共通データ線ＣＤ０＊〜ＣＤ７＊
に対応して設けられる８個のライトアンプ及びリードア
ンプそれぞれを含む。このうち、各ライトアンプの入力
端子は、対応する内部データバスＤＢＵＳ０〜ＤＢＵＳ
７に共通結合され、その出力端子は、対応する相補共通
データ線ＣＤ０＊〜ＣＤ７＊に結合される。また、各リ
ードアンプの入力端子は、対応する相補共通データ線Ｃ
Ｄ０＊〜ＣＤ７＊に結合され、その出力端子は、対応す
る内部データバスＤＢＵＳ０〜ＤＢＵＳ７に共通結合さ
れる。各メインアンプＭＡを構成するライトアンプに
は、タイミング発生回路ＴＧから内部制御信号ＷＰが共
通に供給され、リードアンプには内部制御信号ＲＰが共
通に供給される。

【００２０】内部データバスＤＢＵＳ０〜ＤＢＵＳ７
は、その他方においてデータ入出力回路ＩＯに結合され
る。データ入出力回路ＩＯは、内部データバスＤＢＵＳ
０〜ＤＢＵＳ７に対応して設けられるそれぞれ８個のデ
ータ入力バッファ及びデータ出力バッファを備える。こ
のうち、各データ入力バッファの入力端子は、対応する
データ入出力端子Ｄ０〜Ｄ７に共通結合され、その出力
端子は、対応する内部データバスＤＢＵＳ０〜ＤＢＵＳ
７に結合される。また、各データ出力バッファの入力端
子は、対応する内部データバスＤＢＵＳ０〜ＤＢＵＳ７
に結合され、その出力端子は、対応するデータ入出力端
子Ｄ０〜Ｄ７に共通結合される。データ入出力回路ＩＯ
の各データ出力バッファには、タイミング発生回路ＴＧ
から出力制御信号ＤＯＣが共通に供給される。

【００２１】データ入出力回路ＩＯの各データ入力バッ
ファは、シンクロナスＤＲＡＭが書き込みモードで選択
状態とされるとき、データ入出力端子Ｄ０〜Ｄ７を介し
て入力される書き込みデータを取り込み、内部データバ
スＤＢＵＳ０〜ＤＢＵＳ７を介してメインアンプＭＡの
対応するライトアンプに伝達する。このとき、メインア
ンプＭＡの各ライトアンプは、内部制御信号ＷＰがハイ
レベルとされかつ対応するバンク選択信号ＢＳ０又はＢ
Ｓ１がハイレベルとされることで選択的に動作状態とさ
れ、データ入出力回路ＩＯの対応するデータ入力バッフ
ァから内部データバスＤＢＵＳ０〜ＤＢＵＳ７を介して
伝達される書き込みデータを所定の書き込み信号とした
後、相補共通データ線ＣＤ０＊〜ＣＤ７＊を介して対応
するメモリアレイＭＡＲＹの選択された８個のメモリセ
ルに書き込む。

【００２２】一方、バンクＢＮＫ０及びＢＮＫ１のメイ
ンアンプＭＡを構成する８個のリードアンプは、内部制
御信号ＲＰがハイレベルとされかつ対応するバンク選択
信号ＢＳ０又はＢＳ１がハイレベルとされることで選択
的にかつ一斉に動作状態とされ、対応するメモリアレイ
ＭＡＲＹの選択された８個のメモリセルから相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊を介して出力される読み出し
信号を増幅して、内部データバスＤＢＵＳ０〜ＤＢＵＳ
７を介してデータ入出力回路ＩＯの対応するデータ出力
バッファに供給する。このとき、データ入出力回路ＩＯ
の各データ出力バッファは、出力制御信号ＤＯＣがハイ
レベルとされることで選択的に動作状態とされ、メイン
アンプＭＡの対応するリードアンプから内部データバス
ＤＢＵＳ０〜ＤＢＵＳ７を介して供給される読み出しデ
ータを対応するデータ入出力端子Ｄ０〜Ｄ７を介してシ
ンクロナスＤＲＡＭの外部に送出する。

【００２３】シンクロナスＤＲＡＭは、その入力端子が
内部アドレスバスＳＡ０〜ＳＡ１１に共通結合されたモ
ードレジスタＭＲを備える。このモードレジスタＭＲに
は、タイミング発生回路ＴＧから内部制御信号ＭＬが供
給される。

【００２４】モードレジスタＭＲは、ＭＲＳ（モードレ
ジスタセット）コマンドが実行されるとき、前段のアク
セス装置からアドレス入力端子Ａ０〜Ａ１１を介して入
力され又はモードプリセット回路ＭＰから出力されるモ
ードレジスタデータを内部制御信号ＭＬに従って取り込
み、保持する。これらのモードレジスタデータは、シン
クロナスＤＲＡＭの動作モード設定に供され、バースト
モードにおけるバースト長やバーストタイプならびにＣ
ＡＳレイテンシー等を決定する。

【００２５】この実施例において、シンクロナスＤＲＡ
Ｍは、さらに、動作モードの設定に供されるモードプリ
セット回路ＭＰと、内部回路のタイミング制御に供され
るタイミング発生回路ＴＧとを備える。このうち、モー
ドプリセット回路ＭＰには、図示されない前段のアクセ
ス装置からアドレス入力端子Ａ０〜Ａ１１を介してＸア
ドレス信号ＡＸ０〜ＡＸ１１ならびにＹアドレス信号Ａ
Ｙ０〜ＡＹ８が時分割的に供給されるとともに、起動制
御信号となるチップ選択信号ＣＳＢ，ロウアドレススト
ローブ信号ＲＡＳＢ，カラムアドレスストローブ信号Ｃ
ＡＳＢ，ライトイネーブル信号ＷＥＢ，モードプリセッ
トイネーブル信号ＭＰＥＢならびにクロックイネーブル
信号ＣＫＥ及びクロック信号ＣＬＫが供給される。ま
た、タイミング発生回路ＴＧには、モードプリセット回
路ＭＰから各起動制御信号に対応する内部チップ選択信
号ＳＣＳＢ，内部ロウアドレスストローブ信号ＳＲＡＳ
Ｂ，内部カラムアドレスストローブ信号ＳＣＡＳＢなら
びに内部ライトイネーブル信号ＳＷＥＢが供給されると
ともに、クロックイネーブル信号ＣＫＥ及びクロック信
号ＣＬＫに対応する内部クロックイネーブル信号ＳＣＫ
Ｅ及び内部クロック信号ＳＣＬＫが供給される。モード
プリセット回路ＭＰには、さらに、電源電圧供給端子Ｖ
ＣＣを介して電源電圧ＶＣＣが供給される。言うまでも
なく、この電源電圧ＶＣＣは、シンクロナスＤＲＡＭの
各部に供給される。

【００２６】モードプリセット回路ＭＰは、コマンドメ
モリＣＭ及びコマンド選択回路ＣＳＬを含み、電源投入
時、所定の手順に従ってシンクロナスＤＲＡＭを予め指
定された動作モードに設定する機能を有する。また、タ
イミング発生回路ＴＧは、モードプリセット回路ＭＰを
介して供給される内部チップ選択信号ＳＣＳＢ，内部ロ
ウアドレスストローブ信号ＳＲＡＳＢ，内部カラムアド
レスストローブ信号ＳＣＡＳＢ，内部ライトイネーブル
信号ＳＷＥＢならびに内部クロックイネーブル信号ＳＣ
ＫＥ及び内部クロック信号ＳＣＬＫをもとに、上記各種
の内部制御信号を選択的に形成し、シンクロナスＤＲＡ
Ｍの各部に供給する。なお、モードプリセット回路ＭＰ
の具体的構成については、後で詳細に説明する。

【００２７】図２には、図１のシンクロナスＤＲＡＭに
含まれるモードプリセット回路ＭＰの一実施例のブロッ
ク図が示されている。同図をもとに、モードプリセット
回路ＭＰの具体的構成及び動作ならびにその特徴につい
て説明する。

【００２８】図２において、この実施例のモードプリセ
ット回路ＭＰは、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）又はＥＥＰＲＯ
Ｍ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐ
ｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍ
ｏｒｙ）等の不揮発性メモリからなるコマンドメモリＣ
Ｍと、コマンド選択回路ＣＳＬ，アドレスカウンタＡＣ
ＴＲ，モードプリセットコントローラＭＰＳＣならびに
電圧識別回路ＶＤＥＴを備える。

【００２９】ここで、コマンドメモリＣＭは、所定の不
揮発性メモリセルが格子状に配置されてなるメモリアレ
イＣＡＲＹと、アドレスデコーダＡＤ，書き込み回路Ｗ
Ｃならびに読み出し回路ＲＣを含む。このうち、アドレ
スデコーダには、アドレスカウンタＡＣＴＲから所定ビ
ットのアドレス信号が供給される。また、アドレスカウ
ンタＡＣＴＲには、モードプリセットコントローラＭＰ
ＳＣから内部制御信号ＲＳ及びＣＵが供給される。さら
に、モードプリセットコントローラＭＰＳＣには、対応
する入力バッファＩＢを介してクロックイネーブル信号
ＣＫＥ，クロック信号ＣＬＫならびにモードプリセット
イネーブル信号ＭＰＥＢが供給されるとともに、電圧識
別回路ＶＤＥＴからその出力信号ＶＤが供給される。

【００３０】一方、書き込み回路ＷＣには、コマンドメ
モリＣＭの書き込みつまりコマンドメモリライトモード
時、対応する入力バッファＩＢを介して書き込みデータ
となるアドレス信号Ａ０〜Ａ１１，チップ選択信号ＣＳ
Ｂ，ロウアドレスストローブ信号ＲＡＳＢ，カラムアド
レスストローブ信号ＣＡＳＢならびにライトイネーブル
信号ＷＥＢが供給され、モードプリセットコントローラ
ＭＰＳＣから内部制御信号ＭＷが供給される。また、読
み出し回路ＲＣには、モードプリセットコントローラＭ
ＰＳＣから内部制御信号ＭＲが供給され、その読み出し
データは、内部アドレス信号ＭＡ０〜ＭＡ１１，内部チ
ップ選択信号ＭＣＳＢ，内部ロウアドレスストローブ信
号ＭＲＡＳＢ，内部カラムアドレスストローブ信号ＭＣ
ＡＳＢならびに内部ライトイネーブル信号ＭＷＥＢとし
てコマンド選択回路ＣＳＬの対応する一方の入力端子に
供給される。コマンド選択回路ＣＳＬの一方の入力端子
には、さらにモードプリセットコントローラＭＰＳＣか
ら内部クロックイネーブル信号ＭＣＫＥが供給され、そ
の他方の入力端子には、対応する入力バッファＩＢを介
してアドレス信号Ａ０〜Ａ１１，チップ選択信号ＣＳ
Ｂ，ロウアドレスストローブ信号ＲＡＳＢ，カラムアド
レスストローブ信号ＣＡＳＢ，ライトイネーブル信号Ｗ
ＥＢならびにクロックイネーブル信号ＣＫＥが供給され
る。

【００３１】モードプリセット回路ＭＰの電圧識別回路
ＶＤＥＴは、シンクロナスＤＲＡＭの電源投入時、電源
電圧ＶＣＣが所定電位Ｖｃに達してから２００μｓのよ
うな所定時間ｔｐが経過したことを識別し、その出力信
号ＶＤを接地電位ＶＳＳのようなロウレベルから電源電
圧ＶＣＣのようなハイレベルとする。

【００３２】一方、モードプリセットコントローラＭＰ
ＳＣは、モードプリセットイネーブル信号ＭＰＥＢがロ
ウレベルとされシンクロナスＤＲＡＭがコマンドメモリ
ライトモードとされるとき、あるいはシンクロナスＤＲ
ＡＭの電源投入を受けて電圧識別回路ＶＤＥＴの出力信
号ＶＤがハイレベルとされるとき、クロック信号ＣＬＫ
に従ってリセット用内部制御信号ＲＳ及びカウントアッ
プ用内部制御信号ＣＵを選択的に形成し、アドレスカウ
ンタＡＣＴＲに供給する。また、コマンドメモリライト
モード時には、コマンドメモリＣＭの書き込み回路ＷＣ
に対する内部制御信号ＭＷをハイレベルとし、シンクロ
ナスＤＲＡＭの電源投入時には、読み出し回路ＲＣに対
する内部制御信号ＭＲとコマンド選択回路ＣＳＬに対す
る内部制御信号ＳＣ及び内部クロックイネーブル信号Ｍ
ＣＫＥをハイレベルとする。アドレスカウンタＡＣＴＲ
は、内部制御信号ＲＳのハイレベルを受けてその計数値
をリセットし、内部制御信号ＣＵに従って歩進動作を行
う。

【００３３】次に、コマンドメモリＣＭのアドレスデコ
ーダＡＤは、アドレスカウンタＡＣＴＲの出力信号をデ
コードして、メモリアレイＣＡＲＹの指定アドレスを順
次択一的に選択する。また、コマンドメモリＣＭの書き
込み回路ＷＣは、内部制御信号ＭＷのハイレベルを受け
て選択的に動作状態とされ、書き込みデータつまりアド
レス信号Ａ０〜Ａ１１，チップ選択信号ＣＳＢ，ロウア
ドレスストローブ信号ＲＡＳＢ，カラムアドレスストロ
ーブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢ
をメモリアレイＣＡＲＹの選択されたアドレスに書き込
む。さらに、コマンドメモリＣＭの読み出し回路ＲＣ
は、内部制御信号ＭＲのハイレベルを受けて選択的に動
作状態とされ、メモリアレイＣＡＲＹの選択されたアド
レスからその保持データを読み出し、内部アドレス信号
ＭＡ０〜ＭＡ１１，内部チップ選択信号ＭＣＳＢ，内部
ロウアドレスストローブ信号ＭＲＡＳＢ，内部カラムア
ドレスストローブ信号ＭＣＡＳＢならびに内部ライトイ
ネーブル信号ＭＷＥＢとしてコマンド選択回路ＣＳＬの
対応する一方の入力端子に供給する。

【００３４】コマンド選択回路ＣＳＬは、シンクロナス
ＤＲＡＭが通常の動作状態とされ内部制御信号ＳＣがロ
ウレベルとされるとき、前段のアクセス装置から対応す
る入力バッファＩＢを介して入力されるアドレス信号Ａ
０〜Ａ１１，チップ選択信号ＣＳＢ，ロウアドレススト
ローブ信号ＲＡＳＢ，カラムアドレスストローブ信号Ｃ
ＡＳＢ，ライトイネーブル信号ＷＥＢならびにクロック
イネーブル信号ＣＫＥを選択し、内部アドレス信号ＳＡ
０〜ＳＡ１１，内部チップ選択信号ＳＣＳＢ，内部ロウ
アドレスストローブ信号ＳＲＡＳＢ，内部カラムアドレ
スストローブ信号ＳＣＡＳＢ，内部ライトイネーブル信
号ＳＷＥＢならびに内部クロックイネーブル信号ＳＣＫ
Ｅとしてタイミング発生回路ＴＧを含むシンクロナスＤ
ＲＡＭの各部に伝達する。これにより、前段のアクセス
装置からの指示に従ったシンクロナスＤＲＡＭの書き込
み又は読み出し動作が可能となる。

【００３５】一方、シンクロナスＤＲＡＭの電源投入
時、コマンド選択回路ＣＳＬは、コマンドメモリＣＭか
ら出力される内部アドレス信号ＭＡ０〜ＭＡ１１，内部
チップ選択信号ＭＣＳＢ，内部ロウアドレスストローブ
信号ＭＲＡＳＢ，内部カラムアドレスストローブ信号Ｍ
ＣＡＳＢならびに内部ライトイネーブル信号ＭＷＥＢと
モードプリセットコントローラＭＰＳＣから出力される
内部クロックイネーブル信号ＭＣＫＥとを選択して、内
部アドレス信号ＳＡ０〜ＳＡ１１，内部チップ選択信号
ＳＣＳＢ，内部ロウアドレスストローブ信号ＳＲＡＳ
Ｂ，内部カラムアドレスストローブ信号ＳＣＡＳＢ，内
部ライトイネーブル信号ＳＷＥＢならびに内部クロック
イネーブル信号ＭＣＫＥとして各部に伝達する。これに
より、モードプリセット回路ＭＰによるモードプリセッ
ト動作が自律的に実行され、シンクロナスＤＲＡＭは、
予め指定された動作モードに設定される。

【００３６】図３には、図１のシンクロナスＤＲＡＭの
モードプリセット時の一実施例の信号波形図が示され、
図４には、その通常動作時つまり通常アクセス時の一実
施例の信号波形図が示されている。また、図５には、図
１のシンクロナスＤＲＡＭの一実施例のコマンド構成図
が示され、図６には、そのモードレジスタデータの一実
施例のビット構成図が示されている。これらの図をもと
に、この実施例のシンクロナスＤＲＡＭの具体的動作な
らびにその特徴について説明する。

【００３７】図３において、シンクロナスＤＲＡＭの電
源が投入されると、電源電圧ＶＣＣが所定電位Ｖｃに達
してから２００μｓの所定時間ｔｐが経過した時点で、
モードプリセット回路ＭＰの電圧識別回路ＶＤＥＴの出
力信号ＶＤがハイレベルとされる。モードプリセットコ
ントローラＭＰＳＣは、電圧識別回路ＶＤＥＴの出力信
号ＶＤのハイレベルを受けて、コマンド選択回路ＣＳＬ
に対する内部制御信号ＣＳをハイレベルとした後、さら
に所定のタイミングで内部クロックイネーブル信号ＭＣ
ＫＥをハイレベルとする。また、図示されない内部制御
信号ＲＳをハイレベルとしてアドレスカウンタＡＣＴＲ
をリセットした後、コマンドメモリＣＭの読み出し回路
ＲＣに対する内部制御信号ＭＲをハイレベルとする。こ
のとき、モードプリセットコントローラＭＰＳＣは、ア
ドレスカウンタＡＣＴＲに対する内部制御信号ＣＵをク
ロック信号ＣＬＫに従って繰り返しハイレベルとし、こ
れによってアドレスカウンタＡＣＴＲがカウントアップ
される。

【００３８】これにより、コマンドメモリＣＭでは、シ
ンクロナスＤＲＡＭの出荷に先立って書き込まれた一連
のコマンドデータがクロック信号ＣＬＫに従って順次読
み出され、内部チップ選択信号ＭＣＳＢ，内部ロウアド
レスストローブ信号ＭＲＡＳＢ，内部カラムアドレスス
トローブ信号ＭＣＡＳＢならびに内部ライトイネーブル
信号ＭＷＥＢからなる内部コマンド列あるいは内部アド
レス信号ＭＡ０〜ＭＡ１１となる。これらの内部コマン
ド及び内部アドレス信号は、コマンド選択回路ＣＳＬに
より選択され、タイミング発生回路ＴＧに伝達される。

【００３９】なお、コマンドメモリＣＭから出力される
内部コマンドは、図３に例示されるように、ＪＥＤＥＣ
に規定された形式を採り、ＰＡＬＬ（全バンクプリチャ
ージ）及びＮＯＰ（ノーオペレーション）コマンドから
なる全バンクプリチャージサイクルと、それぞれ８個の
コマンドつまりＡＣＴＶ（バンクアクティブ），ＮＯ
Ｐ，ＮＯＰ，ＲＥＡＤ（リード），ＮＯＰ，ＰＲＥ（プ
リチャージ），ＮＯＰならびにＮＯＰコマンドからなる
８回分のダミーサイクル（１）〜（８）と、ＭＲＳ（モ
ードレジスタセット）及びＮＯＰコマンドからなるモー
ドレジスタセットサイクルとにより構成される。つま
り、このような一連の内部コマンド列がコマンドメモリ
ＣＭから読み出され、タイミング発生回路ＴＧに出力さ
れることで、シンクロナスＤＲＡＭは、アクセス装置か
らの入力コマンドを必要とすることなく自律的にその動
作モードを設定できる訳であり、これによってシンクロ
ナスＤＲＡＭ等の使い勝手を良くし、その利便性を高め
ることができる。また、ユーザによって使用されるシン
クロナスＤＲＡＭの動作モードが予め特定できる場合に
は、マスク切り換え等を要することなく、シンクロナス
ＤＲＡＭの動作モードを設定し、試験項目を限定するこ
とができるため、シンクロナスＤＲＡＭ等の試験コスト
を削減し、その低コスト化を図ることができるものとな
る。

【００４０】次に、シンクロナスＤＲＡＭが通常の動作
状態とされるとき、モードプリセット回路ＭＰの電圧識
別回路ＶＤＥＴの出力信号ＶＤは、接地電位ＶＳＳのよ
うなロウレベルのままとされ、コマンド選択回路ＣＳＬ
に対する内部制御信号ＳＣもロウレベルのままとされ
る。したがって、タイミング発生回路ＴＧには、前段の
アクセス装置から供給された入力コマンド及びアドレス
信号Ａ０〜Ａ１１がそのまま伝達され、これによって通
常の書き込み又は読み出し動作が実行される。このと
き、モードプリセット回路ＭＰでは、コマンドメモリＣ
Ｍも非動作状態とされ、内部コマンド及び内部アドレス
信号は出力されない。

【００４１】ところで、シンクロナスＤＲＡＭのコマン
ドは、図５に示されるように、起動制御信号となるチッ
プ選択信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブ信号ＣＡＳＢならびにラ
イトイネーブル信号ＷＥＢの組み合わせによって選択的
に指定される。また、モードプリセットイネーブル信号
ＭＰＥＢがロウレベルとされるとき、シンクロナスＤＲ
ＡＭはコマンドメモリライトモードとなり、モードプリ
セット回路ＭＰのコマンドメモリＣＭには、チップ選択
信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カ
ラムアドレスストローブ信号ＣＡＳＢならびにライトイ
ネーブル信号ＷＥＢをコマンドメモリデータとする書き
込み動作が行われる。これらのコマンドメモリデータ
は、前述のように、シンクロナスＤＲＡＭの電源投入
時、クロック信号ＣＬＫに同期して順次読み出され、動
作モードのプリセットに供される。

【００４２】一方、ＭＲＳコマンドが実行されシンクロ
ナスＤＲＡＭがモードレジスタセットサイクルとされる
とき、アドレス信号Ａ０〜Ａ１１つまり内部アドレス信
号ＭＡ０〜ＭＡ１１すなわちＳＡ０〜ＳＡ１１は、モー
ドレジスタデータとしてモードレジスタＭＲに書き込ま
れ、シンクロナスＤＲＡＭの動作モードを決定する。す
なわち、モードレジスタデータとなるアドレス信号Ａ０
〜Ａ１１の下位３ビットＡ０〜Ａ２は、図６に示される
ように、シンクロナスＤＲＡＭのバースト長を決定し、
次位ビットＡ３はそのバーストタイプを決定する。ま
た、次の３ビットＡ４〜Ａ６は、シンクロナスＤＲＡＭ
のＣＡＳレイテンシーを決定し、最上位の４ビットＡ８
〜Ａ１１は、例えばシンクロナスＤＲＡＭの書き込みモ
ードを決定するためのオペコードとなる。シンクロナス
ＤＲＡＭは、これらのビットの組み合わせにより指定さ
れる約６０種類の動作モードを有し、そのタイミング発
生回路ＴＧは、これらの動作モードに応じて各部の制御
動作を行う。

【００４３】図７には、この発明が適用されたメモリボ
ードＭＢの一実施例のブロック図が示されている。な
お、この実施例のメモリボードＭＢに含まれるモードプ
リセット回路ＭＰは、前記図１のシンクロナスＤＲＡＭ
に含まれるモードプリセット回路ＭＰを基本的に踏襲
し、シンクロナスＤＲＡＭつまりＳＤＲＡＭ０〜ＳＤＲ
ＡＭ３は、図１の実施例からモードプリセット回路ＭＰ
を除いた部分にそれぞれ対応する。以下、前記図１の実
施例と異なる部分について説明を追加する。

【００４４】図７において、この実施例のメモリボード
ＭＢは、４個のシンクロナスＤＲＡＭつまりＳＤＲＡＭ
０〜ＳＤＲＡＭ３と、これらのシンクロナスＤＲＡＭに
共通に設けられるモードプリセット回路ＭＰ，チップ選
択信号デコーダＳＤＥＣならびにデータバッファＤＢと
を備える。モードプリセット回路ＭＰには、図示されな
い前段のアクセス装置から１４ビットのアドレス信号Ａ
０〜Ａ１３と、起動制御信号となるチップ選択信号ＣＳ
Ｂ，ロウアドレスストローブ信号ＲＡＳＢ，カラムアド
レスストローブ信号ＣＡＳＢ，ライトイネーブル信号Ｗ
ＥＢならびにクロックイネーブル信号ＣＫＥ及びクロッ
ク信号ＣＬＫが供給され、データバッファＤＢは、８ビ
ットのデータ入出力端子Ｄ０〜Ｄ７に結合される。

【００４５】この実施例において、メモリボードＭＢを
構成するＳＤＲＡＭ０〜ＳＤＲＡＭ３，モードプリセッ
ト回路ＭＰ，チップ選択信号デコーダＳＤＥＣならびに
データバッファＤＢは、それぞれ個別の半導体基板上に
形成され、それぞれ個別にパッケージされる。また、モ
ードプリセット回路ＭＰは、アドレス信号Ａ０〜Ａ１
３，チップ選択信号ＣＳＢ，ロウアドレスストローブ信
号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢが組み合わされてな
る一連の内部コマンド列を格納するコマンドメモリと、
前段のアクセス装置から供給される入力コマンド列又は
コマンドメモリＣＭから読み出される内部コマンド列を
選択的に伝達するコマンド選択回路とを含む。

【００４６】モードプリセット回路ＭＰのコマンド選択
回路により選択された上位２ビットの内部アドレス信号
ａ１２及びａ１３は、チップ選択信号デコーダＳＤＥＣ
によりデコードされた後、内部チップ選択信号ｃｓｂ０
〜ｃｓｂ３となり、対応するシンクロナスＤＲＡＭのチ
ップ選択信号入力端子ＣＳＢに供給される。また、その
他の内部アドレス信号ａ０〜ａ１１と、内部ロウアドレ
スストローブ信号ｒａｓｂ，内部カラムアドレスストロ
ーブ信号ｃａｓｂ，内部ライトイネーブル信号ｗｅｂな
らびに内部クロックイネーブル信号ｃｋｅ及び内部クロ
ック信号ｃｌｋは、各シンクロナスＤＲＡＭのアドレス
入力端子Ａ０〜Ａ１１，ロウアドレスストローブ信号入
力端子ＲＡＳＢ，カラムアドレスストローブ信号入力端
子ＣＡＳＢ，ライトイネーブル信号入力端子ＷＥＢなら
びにクロックイネーブル信号入力端子ＣＫＥ及びクロッ
ク信号入力端子ＣＬＫに共通に供給される。

【００４７】データバッファＤＢは、前段のアクセス装
置から供給される書き込みデータＤ０〜Ｄ７を、内部書
き込みデータｄ０〜ｄ７として４個のシンクロナスＤＲ
ＡＭのデータ入出力端子Ｄ０〜Ｄ７に伝達するととも
に、選択された１個のシンクロナスＤＲＡＭの指定され
たアドレスから読み出される８ビットの読み出しデータ
を、データ入出力端子Ｄ０〜Ｄ７を介してアクセス装置
に出力する。

【００４８】言うまでもなく、メモリボードＭＢのモー
ドプリセット回路ＭＰは、電源投入時、電源電圧ＶＣＣ
が所定電位Ｖｃに達してから約２００μｓの所定時間ｔ
ｐが経過したことを識別する電圧識別回路を含み、４個
のシンクロナスＤＲＡＭを予め指定された動作モードに
設定するための機能を有する。また、この実施例の場
合、モードプリセット回路ＭＰは４個のシンクロナスＤ
ＲＡＭにより共有されるため、これによって前記図１の
実施例と同様な効果を得つつ、メモリボードＭＢのさら
なる低コスト化を図ることができるものとなる。

【００４９】図８には、この発明が適用されたシンクロ
ナスＤＲＡＭを含むコンピュータの一実施例のシステム
構成図が示されている。同図をもとに、この実施例のシ
ンクロナスＤＲＡＭの応用システムの概要とその特徴に
ついて説明する。

【００５０】図８において、この実施例のコンピュータ
は、いわゆるストアドプログラム方式の中央処理装置Ｃ
ＰＵをその基本構成要素とする。中央処理装置ＣＰＵに
は、システムバスＳＢＵＳを介して例えば通常のスタテ
ィック型ＲＡＭからなるランダムアクセスメモリＲＡＭ
と、マスクＲＯＭ等からなるリードオンリーメモリＲＯ
Ｍと、ディスプレイ制御装置ＤＰＹＣならびに周辺装置
コントローラＰＥＲＣが結合される。ディスプレイ制御
装置ＤＰＹＣには、図１のシンクロナスＤＲＡＭ又は図
７のメモリボードＭＢを応用したフレームメモリＦＬＭ
と、所定のディスプレイ装置ＤＰＹが結合される。ま
た、周辺装置コントローラＰＥＲＣには、キーボードＫ
ＢＤ及び外部記憶装置ＥＸＭが結合される。

【００５１】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納されたプログラムに従ってステッ
プ動作し、コンピュータの各部を制御・統轄する。ま
た、ランダムアクセスメモリＲＡＭは、キャッシュメモ
リ等として使用され、例えばリードオンリーメモリＲＯ
Ｍから中央処理装置ＣＰＵに伝達されるプログラム及び
演算データ等を一時的に格納し、中継するバッファメモ
リに供される。さらに、ディスプレイ制御装置ＤＰＹＣ
は、フレームメモリＦＬＭに格納された画像データをも
とにディスプレイ装置ＤＰＹの表示制御を行い、周辺装
置コントローラＰＥＲＣは、キーボードＫＢＤ及び外部
記憶装置ＥＸＭ等の周辺装置を制御する。コンピュータ
は、さらに、交流入力電源をもとに安定した所定の直流
電源電圧を形成し、各部に動作電源として供給する電源
装置ＰＯＷＳを備える。

【００５２】この実施例において、フレームメモリＦＬ
ＭとなるシンクロナスＤＲＡＭは、約６０種類の動作モ
ードを有するが、実際に使用される動作モードは、フレ
ームメモリＦＬＭに適した形で固定化される。また、本
発明によるシンクロナスＤＲＡＭは、前述のように、不
揮発性メモリからなり所望の動作モードに対応した一連
のコマンドを記憶するコマンドメモリと、アクセス装置
から供給される入力コマンドあるいはコマンドメモリか
ら読み出される内部コマンドを選択的に伝達するコマン
ド選択回路とを含むモードプリセット回路を備え、その
動作モードは、電源投入時、自律的にフレームメモリＦ
ＬＭに適した所望の動作モードに設定される。この結
果、コンピュータのユーザは、フレームメモリＦＬＭの
動作モード設定のための処理をプログラムに追加する必
要がなくなり、そのために電源投入時における中央処理
装置ＣＰＵの処理負荷が増大することもない。

【００５３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）所定のクロック信号に従って同期動作しかつ多数
の動作モードの選択・設定に複雑なコマンド列の入力を
必要とするシンクロナスＤＲＡＭ等において、ＰＲＯＭ
又はＥＥＰＲＯＭ等の不揮発性メモリからなり所望の動
作モードに対応した一連のコマンドを記憶しかつ電源投
入時等にクロック信号に従って順次読み出すコマンドメ
モリと、このコマンドメモリから出力される内部コマン
ドあるいは前段のアクセス装置から供給される入力コマ
ンドを選択的に伝達するコマンド選択回路とを含むモー
ドプリセット回路を設けることで、電源投入時等におい
て動作モードの設定に必要なコマンド列をモードプリセ
ット回路により自律的に生成することができるため、シ
ンクロナスＤＲＡＭ等の使い勝手を良くし、その利便性
を高めることができるという効果が得られる。

【００５４】（２）上記（１）項において、ユーザによ
り使用されるシンクロナスＤＲＡＭ等の動作モードを予
め特定できる場合には、マスク切り換え等を要すること
なく、シンクロナスＤＲＡＭ等の動作モードを設定し、
その試験項目を限定することができるという効果が得ら
れる。 （３）上記（２）項により、シンクロナスＤＲＡＭ等の
試験コストを削減し、その低コスト化を図ることができ
るという効果が得られる。

【００５５】（４）複数のシンクロナスＤＲＡＭ等を搭
載するメモリボード等において、モードプリセット回路
を搭載される複数のシンクロナスＤＲＡＭ等によって共
有することで、上記（１）項〜（３）項の作用効果を得
つつ、メモリボード等の低コスト化を図ることができる
という効果が得られる。 （５）コンピュータ等のフレームメモリとして上記
（１）項〜（４）項のシンクロナスＤＲＡＭ等又はメモ
リボード等を用いることで、ユーザのプログラムからシ
ンクロナスＤＲＡＭの動作モード設定に必要な処理をな
くし、中央処理装置の電源投入時における処理負荷を軽
減できるという効果が得られる。

【００５６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、×４ビッ
ト又は×１６ビット等、任意のビット構成を採りうる
し、その記憶容量も任意に設定できる。また、内部デー
タバスＤＢＵＳ０〜ＤＢＵＳ７は、書き込み用又は読み
出し用として専用化できるし、データ入出力端子Ｄ０〜
Ｄ７も、データ入力端子及びデータ出力端子として用途
別に分離することができる。各バンクを構成するメモリ
アレイＭＡＲＹは、冗長素子を含むことができるし、そ
の直接周辺回路を含めて複数のメモリマットに分割する
ことができる。この実施例では、モードプリセットイネ
ーブル信号ＭＰＥＢをロウレベルとすることにより、モ
ードプリセット回路ＭＰのコマンドメモリＣＭに対する
書き込みを実現しているが、コマンドメモリＣＭに対す
る書き込みがシンクロナスＤＲＡＭの製造過程でのみ行
われる場合には、モードプリセットイネーブル信号入力
端子ＭＰＥＢをテストパッドに置き換えることができ
る。さらに、シンクロナスＤＲＡＭのブロック構成や起
動制御信号及び内部制御信号の名称及び組み合わせなら
びにその有効レベル等は、種々の実施形態を採りうる。

【００５７】図２において、モードプリセット回路ＭＰ
のコマンドメモリＣＭは、例えば格子配列されたヒュー
ズアレイに置き換えることができる。また、モードプリ
セット回路ＭＰのブロック構成は、この実施例による制
約を受けないし、その信号形態や各内部制御信号の有効
レベルも種々の実施形態を採りうる。

【００５８】図３において、モードプリセット回路ＭＰ
の電圧識別回路ＶＤＥＴにより計時される時間ｔｐは、
２００μｓを超える任意の値に設定できる。また、シン
クロナスＤＲＡＭに対する動作モードのプリセットは、
電源投入時のみならず、例えばスタンバイモードから通
常モードへの切り換え時にも実施することができる。図
３及び図４において、各ダミーサイクル及びアクセスサ
イクル等におけるＮＯＰコマンドの数は、クロック信号
ＣＬＫの周波数に応じて増減するし、各信号及びコマン
ドの具体的な時間関係も、この実施例による制約を受け
ない。

【００５９】図７において、メモリボードＭＢを構成す
るシンクロナスＤＲＡＭの数は、任意に選定することが
できる。また、チップ選択信号デコーダＳＤＥＣは、モ
ードプリセット回路ＭＰの一部として組み込んでもよい
し、メモリボードＭＢのブロック構成及びバス構成等
は、種々の実施形態を採りうる。図８において、コンピ
ュータは、他の種々の機能ブロックを含むことができる
し、そのブロック構成やバス構成は、この実施例による
制約を受けない。

【００６０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭ及びこれを含むメモリボードならびに
コンピュータに適用した場合について説明したが、それ
に限定されるものではなく、例えば、単体として形成さ
れるモードプリセット回路や、多数の動作モードを有す
る他の各種のメモリ集積回路ならびにこれを含む各種デ
ジタル装置にも適用できる。この発明は、少なくとも多
数の動作モードを有し一連のコマンド列によってその動
作モードが選択的に設定されるメモリ集積回路及びその
モードプリセット回路ならびにこれを含む装置又はシス
テムに広く適用できる。

【００６１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、所定のクロック信号に従っ
て同期動作しかつ多数の動作モードの選択・設定に複雑
なコマンド列の入力を必要とするシンクロナスＤＲＡＭ
等において、ＰＲＯＭ又はＥＥＰＲＯＭ等の不揮発性メ
モリからなり指定された動作モードに対応する一連のコ
マンドを記憶しかつ電源投入時等にクロック信号に従っ
て順次読み出すコマンドメモリと、このコマンドメモリ
から出力される内部コマンド又は前段のアクセス装置か
ら供給される入力コマンドを選択的に伝達するコマンド
選択回路とを含むモードプリセット回路を設けること
で、電源投入時等において動作モードの設定に必要なコ
マンド列をモードプリセット回路により自律的に生成で
きるため、シンクロナスＤＲＡＭ等の使い勝手を良く
し、その利便性を高めることができる。また、ユーザに
より使用されるシンクロナスＤＲＡＭ等の動作モードを
予め特定できる場合には、マスク切り換え等を要するこ
となく、シンクロナスＤＲＡＭ等の動作モードを設定
し、試験項目を限定することができるため、シンクロナ
スＤＲＡＭ等の試験コストを削減し、その低コスト化を
図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるモード
プリセット回路の一実施例を示すブロック図である。

【図３】図１のシンクロナスＤＲＡＭのモードプリセッ
ト時の一実施例を示す信号波形図である。

【図４】図１のシンクロナスＤＲＡＭの通常アクセス時
の一実施例を示す信号波形図である。

【図５】図１のシンクロナスＤＲＡＭの一実施例を示す
コマンド構成図である。

【図６】図１のシンクロナスＤＲＡＭのモードレジスタ
データの一実施例を示すビット構成図である。

【図７】この発明が適用されたメモリボードの一実施例
を示すブロック図である。

【図８】図１のシンクロナスＤＲＡＭ又は図７のメモリ
ボードを含むコンピュータの一実施例を示すシステム構
成図である。

【図９】この発明に先立って本願発明者等が開発したシ
ンクロナスＤＲＡＭのモードプリセット時の一例を示す
信号波形図である。

【符号の説明】

ＢＮＫ０〜ＢＮＫ１……バンク、ＭＡＲＹ……メモリア
レイ、ＲＤ……ロウアドレスデコーダ、ＳＡ……センス
アンプ、ＣＤ……カラムアドレスデコーダ、ＭＡ……メ
インアンプ、ＲＢ……ロウアドレスバッファ、ＣＢ……
カラムアドレスバッファ、ＢＳ……バンク選択回路、Ｍ
Ｒ……モードレジスタ、ＤＢＵＳ０〜ＤＢＵＳ７……内
部データバス、ＩＯ……データ入出力回路、ＭＰ……モ
ードプリセット回路、ＴＧ……タイミング発生回路。Ｄ
０〜Ｄ７……データ入出力端子、Ａ０〜Ａ１３……アド
レス入力端子、ＣＳＢ……チップ選択信号又はその入力
端子、ＲＡＳＢ……ロウアドレスストローブ信号又はそ
の入力端子、ＣＡＳＢ……カラムアドレスストローブ信
号又はその入力端子、ライトイネーブル信号又はその入
力端子、クロック信号又はその入力端子、クロックイネ
ーブル信号又はその入力端子、モードプリセットイネー
ブル信号又はその入力端子、ＶＣＣ……電源電圧又はそ
の入力端子、ＶＳＳ……接地電位又はその入力端子。Ｉ
Ｂ……入力バッファ、ＶＤＥＴ……電圧識別回路、ＭＰ
ＳＣ……モードプリセットコントローラ、ＡＣＴＲ……
アドレスカウンタ、ＣＭ（ＰＲＯＭ）……コマンドメモ
リ（プログラマブルＲＯＭ）、ＣＡＲＹ……メモリアレ
イ、ＡＤ……アドレスデコーダ、ＷＣ……書き込み回
路、ＲＣ……読み出し回路、ＣＳＬ……コマンド選択回
路。ＭＢ……メモリボード、ＳＤＥＣ……チップ選択信
号デコーダ、ＤＢ……データバッファ、ＳＤＲＡＭ０〜
ＳＤＲＡＭ３……シンクロナスＤＲＡＭ。ＣＰＵ……中
央処理装置、ＳＢＵＳ……システムバス、ＲＡＭ……ラ
ンダムアクセスメモリ、ＲＯＭ……リードオンリーメモ
リ、ＤＰＹＣ……ディスプレイ制御装置、ＦＬＭ……フ
レームメモリ、ＤＰＹ……ディスプレイ装置、ＰＥＲＣ
……周辺装置コントローラ、ＫＢＤ……キーボード、Ｅ
ＸＭ……外部記憶装置、ＰＯＷＳ……電源装置。

フロントページの続き (72)発明者 亀井 隆夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 中園 英孝 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 対応する一連のコマンドが実行されるこ
   とでその動作モードが選択的に設定されるメモリ集積回
   路に対して、電源投入時を含む所定の時点で指定された
   動作モードの設定に必要な上記一連のコマンドを選択的
   かつ自律的に実行することを特徴とするモードプリセッ
   ト回路。
2. 【請求項２】 請求項１において、上記メモリ集積回路
   は、所定のクロック信号に従って同期動作するシンクロ
   ナスＤＲＡＭであることを特徴とするモードプリセット
   回路。
3. 【請求項３】 請求項１又は請求項２において、上記モ
   ードプリセット回路は、指定された動作モードに対応す
   る一連のコマンドを記憶しかつ上記所定の時点で上記ク
   ロック信号に従って読み出すコマンドメモリと、前段の
   アクセス装置から出力されるコマンド又は上記コマンド
   メモリから出力されるコマンドを選択的に上記メモリ集
   積回路に伝達するコマンド選択回路とを含むものである
   ことを特徴とするモードプリセット回路。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、上記モードプリセット回路は、複数の上記メモリ集
   積回路により共有されるものであることを特徴とするモ
   ードプリセット回路。
5. 【請求項５】 上記請求項１，請求項２又は請求項３の
   モードプリセット回路及びメモリ集積回路が共通の半導
   体基板上に形成されてなることを特徴とする半導体装
   置。
6. 【請求項６】 上記請求項１，請求項２，請求項３又は
   請求項４のモードプリセット回路あるいは上記請求項５
   の半導体装置を含んでなることを特徴とするシステム。