JPH10173040A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10173040A JPH10173040A JP8329378A JP32937896A JPH10173040A JP H10173040 A JPH10173040 A JP H10173040A JP 8329378 A JP8329378 A JP 8329378A JP 32937896 A JP32937896 A JP 32937896A JP H10173040 A JPH10173040 A JP H10173040A
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- integrated circuit
- circuit device
- semiconductor integrated
- transistors
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Abstract
(57)【要約】
【課題】 低熱抵抗のトランジスタ構造を有する半導体
集積回路装置を提供する。 【解決手段】 半導体基板２上にＳＯＩ絶縁膜３および
半導体層４を有するＳＯＩ基板１の半導体層４に、Ｕ溝
アイソレーション５によって囲まれたシリコンアイラン
ド７を形成し、シリコンアイランド７上に素子分離され
た第１のトランジスタＴ1,Ｔ2 を形成し、一方、Ｕ溝ア
イソレーション５によって素子分離されない半導体層４
上に第２のトランジスタＴ3,Ｔ4 を形成する。そして、
第２のトランジスタＴ3,Ｔ4 のコレクタを共通化して半
導体層４とする。一方、第１のトランジスタＴ1,Ｔ2 の
コレクタは、各シリコンアイランド７とし、コレクタ電
位の変動を可能とする。
集積回路装置を提供する。 【解決手段】 半導体基板２上にＳＯＩ絶縁膜３および
半導体層４を有するＳＯＩ基板１の半導体層４に、Ｕ溝
アイソレーション５によって囲まれたシリコンアイラン
ド７を形成し、シリコンアイランド７上に素子分離され
た第１のトランジスタＴ1,Ｔ2 を形成し、一方、Ｕ溝ア
イソレーション５によって素子分離されない半導体層４
上に第２のトランジスタＴ3,Ｔ4 を形成する。そして、
第２のトランジスタＴ3,Ｔ4 のコレクタを共通化して半
導体層４とする。一方、第１のトランジスタＴ1,Ｔ2 の
コレクタは、各シリコンアイランド７とし、コレクタ電
位の変動を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＳＯＩ（Silicon
On Insulator）基板を用い、Ｕ溝構造アイソレーション
を行なっている半導体集積回路装置に適用して有効な技
術に関するものである。
置およびその製造技術に関し、特に、ＳＯＩ（Silicon
On Insulator）基板を用い、Ｕ溝構造アイソレーション
を行なっている半導体集積回路装置に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置を用いた応用
機器の高機能化を反映して、半導体集積回路装置に対し
ても高速応答、高集積化等への要求が高まっている。
機器の高機能化を反映して、半導体集積回路装置に対し
ても高速応答、高集積化等への要求が高まっている。
【０００３】半導体集積回路装置の高速応答を実現する
ためには、素子の低容量化を図る必要があり、その一つ
の方策として、絶縁体上に単結晶シリコン層を形成する
ＳＯＩ技術が注目されている。ＳＯＩ技術は、たとえ
ば、昭和５９年１１月３０日、株式会社オーム社発行、
「ＬＳＩハンドブック」、ｐ３８７〜ｐ３９０に記載さ
れているように、絶縁体基板上あるいは半導体基板上に
形成された絶縁体層上に単結晶シリコン層を形成し、こ
の単結晶シリコン層を活性領域に利用してトランジスタ
等の素子を形成するものであり、低い素子容量を実現で
きる理想的な素子分離技術の一つとして知られているも
のである。
ためには、素子の低容量化を図る必要があり、その一つ
の方策として、絶縁体上に単結晶シリコン層を形成する
ＳＯＩ技術が注目されている。ＳＯＩ技術は、たとえ
ば、昭和５９年１１月３０日、株式会社オーム社発行、
「ＬＳＩハンドブック」、ｐ３８７〜ｐ３９０に記載さ
れているように、絶縁体基板上あるいは半導体基板上に
形成された絶縁体層上に単結晶シリコン層を形成し、こ
の単結晶シリコン層を活性領域に利用してトランジスタ
等の素子を形成するものであり、低い素子容量を実現で
きる理想的な素子分離技術の一つとして知られているも
のである。
【０００４】また、半導体集積回路装置の高集積化を実
現する技術としては、たとえば、昭和６０年１１月１５
日、株式会社培風館発行、「超高速バイポーラ・デバイ
ス」、ｐ８９に記載されているように、Ｕ溝アイソレー
ションによる素子分離技術を用いることができる。Ｕ溝
アイソレーションによる素子分離技術は、素子分離領域
に深い溝（Ｕ溝）を設け、これに誘電体等を充填するト
レンチアイソレーションを形成する技術であり、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）アイソレーション
に比べてバーズビークが無いため素子分離領域が減少で
き、また、バーズヘッドが無いため平坦性を向上するこ
とができるという特徴がある。さらに、ＬＯＣＯＳ酸化
膜との界面での反転防止のための不純物領域が必要で無
いため、アイソレーション容量の減少を図るとともに、
集積密度の向上に伴う配線長さの短縮による配線容量の
低減もでき、半導体集積回路装置の高速化も図ることが
できる。
現する技術としては、たとえば、昭和６０年１１月１５
日、株式会社培風館発行、「超高速バイポーラ・デバイ
ス」、ｐ８９に記載されているように、Ｕ溝アイソレー
ションによる素子分離技術を用いることができる。Ｕ溝
アイソレーションによる素子分離技術は、素子分離領域
に深い溝（Ｕ溝）を設け、これに誘電体等を充填するト
レンチアイソレーションを形成する技術であり、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）アイソレーション
に比べてバーズビークが無いため素子分離領域が減少で
き、また、バーズヘッドが無いため平坦性を向上するこ
とができるという特徴がある。さらに、ＬＯＣＯＳ酸化
膜との界面での反転防止のための不純物領域が必要で無
いため、アイソレーション容量の減少を図るとともに、
集積密度の向上に伴う配線長さの短縮による配線容量の
低減もでき、半導体集積回路装置の高速化も図ることが
できる。
【０００５】上記のＳＯＩ技術およびＵ溝アイソレーシ
ョン技術は、各々単独で利用するだけでなく、これを組
み合わせて利用することにより、さらに半導体集積回路
装置の高速化および高集積化を図ることができると期待
されている。
ョン技術は、各々単独で利用するだけでなく、これを組
み合わせて利用することにより、さらに半導体集積回路
装置の高速化および高集積化を図ることができると期待
されている。
【０００６】
【発明が解決しようとする課題】ところが、前記のよう
なＳＯＩ技術およびＵ溝アイソレーション技術を用いた
半導体集積回路装置には、以下に述べるような問題点が
あることを本発明者らは認識した。
なＳＯＩ技術およびＵ溝アイソレーション技術を用いた
半導体集積回路装置には、以下に述べるような問題点が
あることを本発明者らは認識した。
【０００７】すなわち、ＳＯＩ技術およびＵ溝アイソレ
ーション技術を用いて半導体集積回路装置を製造した場
合、半導体集積回路装置を構成するトランジスタが形成
された半導体層は、その底部をＳＯＩ技術による絶縁膜
で、また、その側面をＵ溝アイソレーション技術による
絶縁体で囲まれることとなる。ここで、前記絶縁膜およ
び絶縁体は一般的にはシリコン酸化物を例示することが
できる。
ーション技術を用いて半導体集積回路装置を製造した場
合、半導体集積回路装置を構成するトランジスタが形成
された半導体層は、その底部をＳＯＩ技術による絶縁膜
で、また、その側面をＵ溝アイソレーション技術による
絶縁体で囲まれることとなる。ここで、前記絶縁膜およ
び絶縁体は一般的にはシリコン酸化物を例示することが
できる。
【０００８】シリコン酸化物等の絶縁体は一般に熱伝導
率が低く熱抵抗が高いため、トランジスタが絶縁体で囲
まれることにより、そのトランジスタから発生する熱が
絶縁体で囲まれた半導体層に蓄積されることとなり、そ
の結果、トランジスタのジャンクション部分の温度が上
昇することとなる。これを防止するには、パッケージ等
の熱抵抗を下げ、あるいは、外気温度を低くして、蓄積
される熱を速やかに外部に排熱するか、または、基板の
単位体積あたりの発熱量を低く抑えるためにトランジス
タの集積密度を低くする必要がある。
率が低く熱抵抗が高いため、トランジスタが絶縁体で囲
まれることにより、そのトランジスタから発生する熱が
絶縁体で囲まれた半導体層に蓄積されることとなり、そ
の結果、トランジスタのジャンクション部分の温度が上
昇することとなる。これを防止するには、パッケージ等
の熱抵抗を下げ、あるいは、外気温度を低くして、蓄積
される熱を速やかに外部に排熱するか、または、基板の
単位体積あたりの発熱量を低く抑えるためにトランジス
タの集積密度を低くする必要がある。
【０００９】しかし、パッケージ材料の改良および外気
温度を下げるための放熱装置等の増強には限界があり、
また、トランジスタの集積密度の低下はチップ面積を増
大させるという不具合を生じる。
温度を下げるための放熱装置等の増強には限界があり、
また、トランジスタの集積密度の低下はチップ面積を増
大させるという不具合を生じる。
【００１０】本発明の目的は、熱抵抗の低いトランジス
タ構造を有する半導体集積回路装置を提供することにあ
る。
タ構造を有する半導体集積回路装置を提供することにあ
る。
【００１１】本発明の他の目的は、トランジスタのジャ
ンクション部分の温度上昇を抑制することができる半導
体集積回路装置を提供することにある。
ンクション部分の温度上昇を抑制することができる半導
体集積回路装置を提供することにある。
【００１２】本発明のさらに他の目的は、放熱装置を特
に必要とせず、高密度にトランジスタを配置することが
できる半導体集積回路装置を提供することにある。
に必要とせず、高密度にトランジスタを配置することが
できる半導体集積回路装置を提供することにある。
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１５】（１）本発明の半導体集積回路装置は、半
導体基板上の絶縁体層の上面、または絶縁体基板の上面
に形成された半導体層と、半導体層に形成された複数の
トランジスタ素子とを有する半導体集積回路装置であっ
て、トランジスタ素子を電気的に分離する素子分離構造
によりトランジスタ素子が互いに分離された第１のトラ
ンジスタ形成領域と、トランジスタ素子の間に素子分離
構造を有さない第２のトランジスタ形成領域とを有する
ものである。
導体基板上の絶縁体層の上面、または絶縁体基板の上面
に形成された半導体層と、半導体層に形成された複数の
トランジスタ素子とを有する半導体集積回路装置であっ
て、トランジスタ素子を電気的に分離する素子分離構造
によりトランジスタ素子が互いに分離された第１のトラ
ンジスタ形成領域と、トランジスタ素子の間に素子分離
構造を有さない第２のトランジスタ形成領域とを有する
ものである。
【００１６】このような半導体集積回路装置によれば、
素子分離構造によりトランジスタ素子が互いに分離され
た第１のトランジスタ形成領域と、トランジスタ素子の
間に素子分離構造を有さない第２のトランジスタ形成領
域とを有するため、第２のトランジスタ形成領域に形成
されたトランジスタからの発熱を半導体層を介して速や
かに排熱することができ、結果として半導体層の温度上
昇を抑制し、ジャンクション温度の上昇を防止すること
ができる。
素子分離構造によりトランジスタ素子が互いに分離され
た第１のトランジスタ形成領域と、トランジスタ素子の
間に素子分離構造を有さない第２のトランジスタ形成領
域とを有するため、第２のトランジスタ形成領域に形成
されたトランジスタからの発熱を半導体層を介して速や
かに排熱することができ、結果として半導体層の温度上
昇を抑制し、ジャンクション温度の上昇を防止すること
ができる。
【００１７】（２）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置であって、トランジ
スタ素子は、半導体層に形成されたエミッタとエミッタ
を囲むように形成されたベースとベースを囲み、半導体
層をその一部とするコレクタとからなるバイポーラトラ
ンジスタ素子であり、第２のトランジスタ形成領域にお
けるバイポーラトランジスタ素子のコレクタは、第２の
トランジスタ形成領域のバイポーラトランジスタ素子に
共有され、基板電位と同電位になっているものである。
記（１）記載の半導体集積回路装置であって、トランジ
スタ素子は、半導体層に形成されたエミッタとエミッタ
を囲むように形成されたベースとベースを囲み、半導体
層をその一部とするコレクタとからなるバイポーラトラ
ンジスタ素子であり、第２のトランジスタ形成領域にお
けるバイポーラトランジスタ素子のコレクタは、第２の
トランジスタ形成領域のバイポーラトランジスタ素子に
共有され、基板電位と同電位になっているものである。
【００１８】このような半導体集積回路装置によれば、
第２のトランジスタ形成領域におけるバイポーラトラン
ジスタ素子のコレクタは、第２のトランジスタ形成領域
において各素子に共有され、基板電位と同電位となって
いるため、第２のトランジスタ形成領域に形成されたト
ランジスタ間を電気的に分離する必要がない。つまり、
このような半導体集積回路装置では、トランジスタ素子
間の素子分離性能に影響を与えることなく、トランジス
タのジャンクション部分の温度上昇を抑制することが可
能となる。なお、基板電位としては、たとえば、接地電
位を例示することができる。
第２のトランジスタ形成領域におけるバイポーラトラン
ジスタ素子のコレクタは、第２のトランジスタ形成領域
において各素子に共有され、基板電位と同電位となって
いるため、第２のトランジスタ形成領域に形成されたト
ランジスタ間を電気的に分離する必要がない。つまり、
このような半導体集積回路装置では、トランジスタ素子
間の素子分離性能に影響を与えることなく、トランジス
タのジャンクション部分の温度上昇を抑制することが可
能となる。なお、基板電位としては、たとえば、接地電
位を例示することができる。
【００１９】（３）本発明の半導体集積回路装置は、前
記（１）または（２）記載の半導体集積回路装置であっ
て、第２のトランジスタ形成領域のトランジスタは、第
１のトランジスタ形成領域のトランジスタよりも大きな
コレクタ電流が流れる回路に用いられるものである。
記（１）または（２）記載の半導体集積回路装置であっ
て、第２のトランジスタ形成領域のトランジスタは、第
１のトランジスタ形成領域のトランジスタよりも大きな
コレクタ電流が流れる回路に用いられるものである。
【００２０】このような半導体集積回路装置によれば、
第２のトランジスタ形成領域のトランジスタを、第１の
トランジスタ形成領域のトランジスタよりも大きなコレ
クタ電流が流れる回路に用いるため、半導体層に蓄積さ
れる熱量を総合的に低減することができる。
第２のトランジスタ形成領域のトランジスタを、第１の
トランジスタ形成領域のトランジスタよりも大きなコレ
クタ電流が流れる回路に用いるため、半導体層に蓄積さ
れる熱量を総合的に低減することができる。
【００２１】すなわち、大きなコレクタ電流が流れるト
ランジスタ、つまり発熱量の大きいトランジスタを、排
熱効果の優れた第２のトランジスタ形成領域に配置し、
コレクタ電位が異なるトランジスタを素子分離領域が形
成された第１のトランジスタ形成領域に配置するもの
で、トランジスタからの発熱と基板への排熱とが最も効
果的に釣り合うように調整するものである。
ランジスタ、つまり発熱量の大きいトランジスタを、排
熱効果の優れた第２のトランジスタ形成領域に配置し、
コレクタ電位が異なるトランジスタを素子分離領域が形
成された第１のトランジスタ形成領域に配置するもの
で、トランジスタからの発熱と基板への排熱とが最も効
果的に釣り合うように調整するものである。
【００２２】したがって、半導体集積回路装置の性能を
低下させることなく、半導体層に蓄積される熱量を最も
少なくするように最適化することができ、ジャンクショ
ン部分の温度上昇を抑制することができる。
低下させることなく、半導体層に蓄積される熱量を最も
少なくするように最適化することができ、ジャンクショ
ン部分の温度上昇を抑制することができる。
【００２３】（４）本発明の半導体集積回路装置は、前
記（１）〜（３）記載の半導体集積回路装置であって、
素子分離領域を、Ｕ溝構造を有する素子分離領域とする
ものである。
記（１）〜（３）記載の半導体集積回路装置であって、
素子分離領域を、Ｕ溝構造を有する素子分離領域とする
ものである。
【００２４】このような半導体集積回路装置によれば、
素子分離領域を、Ｕ溝構造を有する素子分離領域とする
ため、素子分離領域の占有面積を低減し、半導体集積回
路装置の集積度を向上することができる。
素子分離領域を、Ｕ溝構造を有する素子分離領域とする
ため、素子分離領域の占有面積を低減し、半導体集積回
路装置の集積度を向上することができる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２６】図１は、本発明の一実施の形態であるバイ
ポーラトランジスタを有する半導体集積回路装置の一例
を示し、図１（ａ）はバイポーラトランジスタのレイア
ウトを示す上面図、図１（ｂ）は、図１（ａ）における
ｂ−ｂ断面図である。なお、図１（ａ）は、断面図では
ないが、図を分かり易くするために各部材にハッチング
を施している。また、一部の部材は省略し、または点線
で示している。さらに、図２に示す差動バッファ回路の
結線を模式的に示している。
ポーラトランジスタを有する半導体集積回路装置の一例
を示し、図１（ａ）はバイポーラトランジスタのレイア
ウトを示す上面図、図１（ｂ）は、図１（ａ）における
ｂ−ｂ断面図である。なお、図１（ａ）は、断面図では
ないが、図を分かり易くするために各部材にハッチング
を施している。また、一部の部材は省略し、または点線
で示している。さらに、図２に示す差動バッファ回路の
結線を模式的に示している。
【００２７】本実施の形態の半導体集積回路装置は、Ｓ
ＯＩ基板１と、ＳＯＩ基板１上に形成されたバイポーラ
トランジスタとを含むものである。
ＯＩ基板１と、ＳＯＩ基板１上に形成されたバイポーラ
トランジスタとを含むものである。
【００２８】ＳＯＩ基板１は、半導体基板２と、半導体
基板２上に形成されたＳＯＩ絶縁膜３と、ＳＯＩ絶縁膜
３上に形成された半導体層４とから構成される。半導体
基板２は、単結晶シリコンウェハを用いることができ、
ＳＯＩ絶縁膜３は、たとえばシリコン酸化膜を例示する
ことができる。また、半導体層４は、たとえばエピタキ
シャル成長させた単結晶シリコン薄膜とすることができ
る。
基板２上に形成されたＳＯＩ絶縁膜３と、ＳＯＩ絶縁膜
３上に形成された半導体層４とから構成される。半導体
基板２は、単結晶シリコンウェハを用いることができ、
ＳＯＩ絶縁膜３は、たとえばシリコン酸化膜を例示する
ことができる。また、半導体層４は、たとえばエピタキ
シャル成長させた単結晶シリコン薄膜とすることができ
る。
【００２９】ＳＯＩ基板１の製造方法は、公知のＳＩＭ
ＯＸ(Separation by Implanted Oxygen)法、ＦＩＰＯＳ
(Full Isolation by Porous Oxidized Silicon）法、ア
モルファスシリコンあるいは単結晶シリコンの薄膜を熱
等のエネルギで再結晶化させる堆積膜再結晶化法、また
はシリコン基板上のスピネル構造上にエピタキシャル膜
を堆積させるエピタキシャル堆積法等を例示することが
できる。なお、本実施の形態では、ＳＯＩ基板を例示し
ているが、サファイア上に単結晶シリコン膜を堆積する
ＳＯＳ(Silicon On Sapphire）基板であってもよい。ま
た、半導体基板２を絶縁体とし、半導体基板２およびＳ
ＯＩ絶縁膜３が一体となった絶縁体であってもよい。
ＯＸ(Separation by Implanted Oxygen)法、ＦＩＰＯＳ
(Full Isolation by Porous Oxidized Silicon）法、ア
モルファスシリコンあるいは単結晶シリコンの薄膜を熱
等のエネルギで再結晶化させる堆積膜再結晶化法、また
はシリコン基板上のスピネル構造上にエピタキシャル膜
を堆積させるエピタキシャル堆積法等を例示することが
できる。なお、本実施の形態では、ＳＯＩ基板を例示し
ているが、サファイア上に単結晶シリコン膜を堆積する
ＳＯＳ(Silicon On Sapphire）基板であってもよい。ま
た、半導体基板２を絶縁体とし、半導体基板２およびＳ
ＯＩ絶縁膜３が一体となった絶縁体であってもよい。
【００３０】半導体層４には、素子分離用のＵ溝アイソ
レーション５が形成され、また、半導体層４の主面には
フィールド絶縁膜６が形成されている。
レーション５が形成され、また、半導体層４の主面には
フィールド絶縁膜６が形成されている。
【００３１】Ｕ溝アイソレーション５は、半導体層４に
形成されたＵ形の溝構造にたとえばシリコン酸化物が充
填されたものであり、ＳＯＩ絶縁膜３とともに半導体層
４を完全に分離してシリコンアイランド７を形成するも
のである。シリコンアイランド７は、前記のとおりＳＯ
Ｉ絶縁膜３とＵ溝アイソレーション５により完全に分離
されたものとなっているため、シリコンアイランド７上
に形成されるトランジスタの浮遊容量が小さくなり、半
導体集積回路装置の動作速度を向上することができる。
形成されたＵ形の溝構造にたとえばシリコン酸化物が充
填されたものであり、ＳＯＩ絶縁膜３とともに半導体層
４を完全に分離してシリコンアイランド７を形成するも
のである。シリコンアイランド７は、前記のとおりＳＯ
Ｉ絶縁膜３とＵ溝アイソレーション５により完全に分離
されたものとなっているため、シリコンアイランド７上
に形成されるトランジスタの浮遊容量が小さくなり、半
導体集積回路装置の動作速度を向上することができる。
【００３２】なお、本実施の形態では、フィールド絶縁
膜６を形成した場合を例示しているが、フィールド絶縁
膜６は、主に素子形成工程中のシリコン表面の安定化の
ために形成されるものであり、素子分離のために形成さ
れるものではない。したがって、フィールド絶縁膜６
は、必須の部材ではなく、これを用いない半導体集積回
路装置であってもよい。
膜６を形成した場合を例示しているが、フィールド絶縁
膜６は、主に素子形成工程中のシリコン表面の安定化の
ために形成されるものであり、素子分離のために形成さ
れるものではない。したがって、フィールド絶縁膜６
は、必須の部材ではなく、これを用いない半導体集積回
路装置であってもよい。
【００３３】ＳＯＩ基板１上に形成されたトランジスタ
には、Ｕ溝アイソレーション５に囲まれ、シリコンアイ
ランド７上（第１のトランジスタ形成領域）に形成され
た第１のトランジスタＴ1,Ｔ2 と、Ｕ溝アイソレーショ
ン５に囲まれない半導体層４上（第２のトランジスタ形
成領域）に形成された第２のトランジスタＴ3,Ｔ4 とを
含む。
には、Ｕ溝アイソレーション５に囲まれ、シリコンアイ
ランド７上（第１のトランジスタ形成領域）に形成され
た第１のトランジスタＴ1,Ｔ2 と、Ｕ溝アイソレーショ
ン５に囲まれない半導体層４上（第２のトランジスタ形
成領域）に形成された第２のトランジスタＴ3,Ｔ4 とを
含む。
【００３４】第１のトランジスタＴ1,Ｔ2 は、シリコン
アイランド７の主面近傍に形成されたベース領域８と、
ベース領域８に囲まれたエミッタ領域９と、シリコンア
イランド７であるコレクタ領域とからなる。本実施の形
態では、ｎｐｎ形トランジスタを例示するため、コレク
タ領域であるシリコンアイランド７およびエミッタ領域
９には、ｎ形の導電形を示す不純物たとえばリンまたは
砒素がドープされ、ベース領域８には、ｐ形の導電形を
示す不純物たとえばボロンがドープされている。
アイランド７の主面近傍に形成されたベース領域８と、
ベース領域８に囲まれたエミッタ領域９と、シリコンア
イランド７であるコレクタ領域とからなる。本実施の形
態では、ｎｐｎ形トランジスタを例示するため、コレク
タ領域であるシリコンアイランド７およびエミッタ領域
９には、ｎ形の導電形を示す不純物たとえばリンまたは
砒素がドープされ、ベース領域８には、ｐ形の導電形を
示す不純物たとえばボロンがドープされている。
【００３５】第２のトランジスタＴ3,Ｔ4 は、半導体層
４の主面近傍に形成されたベース領域１０と、ベース領
域１０に囲まれたエミッタ領域１１と、半導体層４であ
るコレクタ領域とからなる。トランジスタＴ1,Ｔ2 と同
様にコレクタ領域である半導体層４およびエミッタ領域
１１には、ｎ形の導電形を示す不純物たとえばリンまた
は砒素がドープされ、ベース領域１０には、ｐ形の導電
形を示す不純物たとえばボロンがドープされている。
４の主面近傍に形成されたベース領域１０と、ベース領
域１０に囲まれたエミッタ領域１１と、半導体層４であ
るコレクタ領域とからなる。トランジスタＴ1,Ｔ2 と同
様にコレクタ領域である半導体層４およびエミッタ領域
１１には、ｎ形の導電形を示す不純物たとえばリンまた
は砒素がドープされ、ベース領域１０には、ｐ形の導電
形を示す不純物たとえばボロンがドープされている。
【００３６】第２のトランジスタＴ3,Ｔ4 は、Ｕ溝アイ
ソレーション５に囲まれていないため、トランジスタＴ
3,Ｔ4 を流れる電流によりトランジスタＴ3,Ｔ4 が発熱
しても、半導体層４を伝導する熱はＵ溝アイソレーショ
ン５により遮られることがない。そのため、半導体層４
の温度上昇を防止し、トランジスタＴ3,Ｔ4 のジャンク
ション部の温度上昇を抑制することができる。
ソレーション５に囲まれていないため、トランジスタＴ
3,Ｔ4 を流れる電流によりトランジスタＴ3,Ｔ4 が発熱
しても、半導体層４を伝導する熱はＵ溝アイソレーショ
ン５により遮られることがない。そのため、半導体層４
の温度上昇を防止し、トランジスタＴ3,Ｔ4 のジャンク
ション部の温度上昇を抑制することができる。
【００３７】上記の第１および第２のトランジスタＴ1,
Ｔ2,Ｔ3,Ｔ4 は、絶縁膜１２により覆われ、絶縁膜１２
上には、各トランジスタのエミッタ、ベースおよびコレ
クタに接続される配線１３が形成されている。
Ｔ2,Ｔ3,Ｔ4 は、絶縁膜１２により覆われ、絶縁膜１２
上には、各トランジスタのエミッタ、ベースおよびコレ
クタに接続される配線１３が形成されている。
【００３８】絶縁膜１２は、たとえばＣＶＤ法により形
成されるシリコン酸化膜を例示することができ、配線１
３としては、スパッタ法等により形成されるアルミニウ
ムを主成分とする金属薄膜を例示することができる。前
記アルミニウムには、シリコンまたは銅等を添加するこ
とができる。また、配線１３は、低抵抗多結晶シリコ
ン、金属シリサイドまたはそれらの積層膜とすることも
できる。
成されるシリコン酸化膜を例示することができ、配線１
３としては、スパッタ法等により形成されるアルミニウ
ムを主成分とする金属薄膜を例示することができる。前
記アルミニウムには、シリコンまたは銅等を添加するこ
とができる。また、配線１３は、低抵抗多結晶シリコ
ン、金属シリサイドまたはそれらの積層膜とすることも
できる。
【００３９】次に、図２に示す差動バッファ回路につい
て説明する。
て説明する。
【００４０】図２は、図１に示した半導体集積回路装置
を回路図で示した一例であり、差動バッファ回路の一例
を示す回路図である。
を回路図で示した一例であり、差動バッファ回路の一例
を示す回路図である。
【００４１】差動バッファの差動入力段は、Ｕ溝アイソ
レーション５で囲まれた第１のトランジスタＴ1,Ｔ2 に
より構成され、差動バッファの次段以降のバッファを駆
動するためのエミッタフォロアのトランジスタは、Ｕ溝
アイソレーション５で囲まれない半導体層４上に形成さ
れた第２のトランジスタＴ3,Ｔ4 により構成される。
レーション５で囲まれた第１のトランジスタＴ1,Ｔ2 に
より構成され、差動バッファの次段以降のバッファを駆
動するためのエミッタフォロアのトランジスタは、Ｕ溝
アイソレーション５で囲まれない半導体層４上に形成さ
れた第２のトランジスタＴ3,Ｔ4 により構成される。
【００４２】第１のトランジスタＴ1 のコレクタは、抵
抗素子Ｒ1 を介して接地電位に接続され、第２のトラン
ジスタＴ3 のベースに接続される。また、第１のトラン
ジスタＴ2 のコレクタは、抵抗素子Ｒ2 を介して接地電
位に接続され、第２のトランジスタＴ4 のベースに接続
される。第１のトランジスタＴ1,Ｔ2 のエミッタは、と
もに定電流源回路１４を介して電位ＶEEに接続され、第
１のトランジスタＴ1のベースは差動入力の一つである
入力ＩＮに、第１のトランジスタＴ2 のベースは差動入
力の他の一つである入力バーＩＮに接続される。
抗素子Ｒ1 を介して接地電位に接続され、第２のトラン
ジスタＴ3 のベースに接続される。また、第１のトラン
ジスタＴ2 のコレクタは、抵抗素子Ｒ2 を介して接地電
位に接続され、第２のトランジスタＴ4 のベースに接続
される。第１のトランジスタＴ1,Ｔ2 のエミッタは、と
もに定電流源回路１４を介して電位ＶEEに接続され、第
１のトランジスタＴ1のベースは差動入力の一つである
入力ＩＮに、第１のトランジスタＴ2 のベースは差動入
力の他の一つである入力バーＩＮに接続される。
【００４３】第２のトランジスタＴ3 のエミッタは、定
電流源回路１４を介して電位ＶEEに接続され、差動出力
の一つである出力バーＯＵＴに接続される。また、第２
のトランジスタＴ4 のエミッタは、定電流源回路１４を
介して電位ＶEEに接続され、差動出力の他の一つである
出力ＯＵＴに接続される。さらに、第２のトランジスタ
Ｔ3,Ｔ4 のコレクタは、ともに接地電位に接続される。
したがって、第２のトランジスタＴ3,Ｔ4 のコレクタは
常に同一の電位となっている。
電流源回路１４を介して電位ＶEEに接続され、差動出力
の一つである出力バーＯＵＴに接続される。また、第２
のトランジスタＴ4 のエミッタは、定電流源回路１４を
介して電位ＶEEに接続され、差動出力の他の一つである
出力ＯＵＴに接続される。さらに、第２のトランジスタ
Ｔ3,Ｔ4 のコレクタは、ともに接地電位に接続される。
したがって、第２のトランジスタＴ3,Ｔ4 のコレクタは
常に同一の電位となっている。
【００４４】ここで、差動入力段のトランジスタである
第１のトランジスタＴ1,Ｔ2 は、入力負荷を下げる為面
積を小さくし、エミッタフォロアのトランジスタである
第２のトランジスタＴ3,Ｔ4 は、次段のバッファを駆動
する為に大面積のトランジスタを用いる。よって定電流
源の電流は、第２のトランジスタＴ3,Ｔ4 に流れる電流
Ｉ2(＝Ｉ3)は、第１のトランジスタＴ1 およびＴ2 に流
れる電流Ｉ1 の1.５〜２倍程度として用いられる。ま
た、差動入力段のトランジスタである第１のトランジス
タＴ1,Ｔ2 は、コレクタ電位が変化する為、Ｕ溝アイソ
レーション５により分離された構造を用いなければなら
ないが、エミッタフォロアのトランジスタである第２の
トランジスタＴ3,Ｔ4 は、コレクタ電位が基板電位と同
じであるため、Ｕ溝アイソレーション５を用いない構造
とすることができる。
第１のトランジスタＴ1,Ｔ2 は、入力負荷を下げる為面
積を小さくし、エミッタフォロアのトランジスタである
第２のトランジスタＴ3,Ｔ4 は、次段のバッファを駆動
する為に大面積のトランジスタを用いる。よって定電流
源の電流は、第２のトランジスタＴ3,Ｔ4 に流れる電流
Ｉ2(＝Ｉ3)は、第１のトランジスタＴ1 およびＴ2 に流
れる電流Ｉ1 の1.５〜２倍程度として用いられる。ま
た、差動入力段のトランジスタである第１のトランジス
タＴ1,Ｔ2 は、コレクタ電位が変化する為、Ｕ溝アイソ
レーション５により分離された構造を用いなければなら
ないが、エミッタフォロアのトランジスタである第２の
トランジスタＴ3,Ｔ4 は、コレクタ電位が基板電位と同
じであるため、Ｕ溝アイソレーション５を用いない構造
とすることができる。
【００４５】次に、上記半導体集積回路装置の製造方法
について、図３〜図６を用いて説明する。
について、図３〜図６を用いて説明する。
【００４６】図３〜図６は、本実施の形態の半導体集積
回路装置の製造方法の一例を示した要部断面図である。
回路装置の製造方法の一例を示した要部断面図である。
【００４７】まず、単結晶シリコンからなる半導体基板
２を用意し、半導体基板２の主面方向からイオン注入法
により酸素イオンを注入する（図３）。このとき、酸素
イオンの注入エネルギを大きくして、半導体基板２の主
面上には酸素が存在しないようにする。その結果、半導
体基板の表面には、シリコンのみが存在し表面から幾分
深いところにＳＯＩ絶縁膜３が形成される。
２を用意し、半導体基板２の主面方向からイオン注入法
により酸素イオンを注入する（図３）。このとき、酸素
イオンの注入エネルギを大きくして、半導体基板２の主
面上には酸素が存在しないようにする。その結果、半導
体基板の表面には、シリコンのみが存在し表面から幾分
深いところにＳＯＩ絶縁膜３が形成される。
【００４８】次に、半導体基板２の表面のシリコン上に
単結晶シリコン膜をエピタキシャル成長させて半導体層
４を形成し、ＳＯＩ基板１を形成する（図４）。このよ
うに単結晶シリコン膜をエピタキシャル成長させること
により、欠陥および不純物の少ない単結晶シリコン膜を
得ることができる。また、半導体層４をｎ形の導電形に
するための不純物、たとえばリンをドープするため、半
導体層４の全面にリンをイオン注入することができる
が、エピタキシャル成長時に不純物ガスを混入し、ドー
ピングを行ってもよい。なお、本実施の形態では、ＳＯ
Ｉ基板１の製造方法としてＳＩＭＯＸ法を例示するが、
他の方法、たとえばＦＩＰＯＳ法、堆積膜再結晶化法等
で製造してもよい。
単結晶シリコン膜をエピタキシャル成長させて半導体層
４を形成し、ＳＯＩ基板１を形成する（図４）。このよ
うに単結晶シリコン膜をエピタキシャル成長させること
により、欠陥および不純物の少ない単結晶シリコン膜を
得ることができる。また、半導体層４をｎ形の導電形に
するための不純物、たとえばリンをドープするため、半
導体層４の全面にリンをイオン注入することができる
が、エピタキシャル成長時に不純物ガスを混入し、ドー
ピングを行ってもよい。なお、本実施の形態では、ＳＯ
Ｉ基板１の製造方法としてＳＩＭＯＸ法を例示するが、
他の方法、たとえばＦＩＰＯＳ法、堆積膜再結晶化法等
で製造してもよい。
【００４９】次に、半導体層４に溝構造を形成し、その
後、たとえばＣＶＤ法によりシリコン酸化膜を堆積して
溝構造を埋め込み、さらにシリコン酸化膜をエッチバッ
クしてＵ溝アイソレーション５を形成する（図５）。溝
構造の形成におけるエッチバックは、公知のエッチング
法を用いることができる。
後、たとえばＣＶＤ法によりシリコン酸化膜を堆積して
溝構造を埋め込み、さらにシリコン酸化膜をエッチバッ
クしてＵ溝アイソレーション５を形成する（図５）。溝
構造の形成におけるエッチバックは、公知のエッチング
法を用いることができる。
【００５０】次に、たとえばＬＯＣＯＳ法によりフィー
ルド絶縁膜６を形成し、ベース領域８，１０をたとえば
ボロンのイオン注入により形成する。その後、ベース領
域８，１０の一部にエミッタ領域９，１１を、たとえば
リンのイオン注入により形成する（図６）。特定の領域
にイオン注入するためには、公知のフォトリソグラフィ
技術を用いてフォトレジストをパターニングし、これを
マスクとして用いることができる。
ルド絶縁膜６を形成し、ベース領域８，１０をたとえば
ボロンのイオン注入により形成する。その後、ベース領
域８，１０の一部にエミッタ領域９，１１を、たとえば
リンのイオン注入により形成する（図６）。特定の領域
にイオン注入するためには、公知のフォトリソグラフィ
技術を用いてフォトレジストをパターニングし、これを
マスクとして用いることができる。
【００５１】次に、ベース領域８，１０に接続される配
線１３の一部をフィールド絶縁膜６上に形成した後、絶
縁膜１２を堆積する。さらに、絶縁膜１２にコンタクト
ホールを開孔し、ＳＯＩ基板１の全面にアルミニウム薄
膜をスパッタ法により堆積して、そのアルミニウム薄膜
をパターニングし、配線１３を形成する。このようにし
て、図１に示す半導体集積回路装置がほぼ完成する。
線１３の一部をフィールド絶縁膜６上に形成した後、絶
縁膜１２を堆積する。さらに、絶縁膜１２にコンタクト
ホールを開孔し、ＳＯＩ基板１の全面にアルミニウム薄
膜をスパッタ法により堆積して、そのアルミニウム薄膜
をパターニングし、配線１３を形成する。このようにし
て、図１に示す半導体集積回路装置がほぼ完成する。
【００５２】本実施の形態の半導体集積回路装置によれ
ば、第１のトランジスタＴ1,Ｔ2 をＵ溝アイソレーショ
ン５で囲まれたシリコンアイランド７上に形成し、第２
のトランジスタＴ3,Ｔ4 をＵ溝アイソレーション５で囲
まれない半導体層４上に形成するため、トランジスタに
よる半導体層４およびシリコンアイランド７の温度上昇
を抑制し、トランジスタのジャンクション部の温度上昇
を防止することができる。
ば、第１のトランジスタＴ1,Ｔ2 をＵ溝アイソレーショ
ン５で囲まれたシリコンアイランド７上に形成し、第２
のトランジスタＴ3,Ｔ4 をＵ溝アイソレーション５で囲
まれない半導体層４上に形成するため、トランジスタに
よる半導体層４およびシリコンアイランド７の温度上昇
を抑制し、トランジスタのジャンクション部の温度上昇
を防止することができる。
【００５３】すなわち、従来、全てのトランジスタはＵ
溝アイソレーション５により素子分離される構造つまり
本実施の形態における第１のトランジスタＴ1,Ｔ2 と同
様の構造となっていた。このため、トランジスタで発生
した熱は、トランジスタから半導体基板２を通じて拡散
するが、たとえばシリコン酸化膜等の絶縁膜でトランジ
スタが囲まれている場合には、シリコン酸化膜の熱伝導
度が0.００３３〜0.００４［cal ・ cm-1・ s -1・℃-1］
と小さいため、トランジスタと半導体基板２間の熱抵抗
は大きくなっていた。ところが、本実施の形態の半導体
集積回路装置では、第２のトランジスタＴ3,Ｔ4 を素子
分離せず、半導体層４をコレクタ領域として共通化し
た。シリコンの、熱伝導度は0.２〜0.３５［cal ・ cm-1
・ s -1・℃-1］とシリコン酸化膜に比べて大きいため、
半導体層４に関しては熱伝導が促進され、ＳＯＩ基板１
の面方向については熱抵抗が小さくなる。これにより、
ＳＯＩ基板１の蓄熱を防止して第１および第２のトラン
ジスタＴ1,Ｔ2,Ｔ3,Ｔ4 のジャンクション部分の温度上
昇を抑制することができる。
溝アイソレーション５により素子分離される構造つまり
本実施の形態における第１のトランジスタＴ1,Ｔ2 と同
様の構造となっていた。このため、トランジスタで発生
した熱は、トランジスタから半導体基板２を通じて拡散
するが、たとえばシリコン酸化膜等の絶縁膜でトランジ
スタが囲まれている場合には、シリコン酸化膜の熱伝導
度が0.００３３〜0.００４［cal ・ cm-1・ s -1・℃-1］
と小さいため、トランジスタと半導体基板２間の熱抵抗
は大きくなっていた。ところが、本実施の形態の半導体
集積回路装置では、第２のトランジスタＴ3,Ｔ4 を素子
分離せず、半導体層４をコレクタ領域として共通化し
た。シリコンの、熱伝導度は0.２〜0.３５［cal ・ cm-1
・ s -1・℃-1］とシリコン酸化膜に比べて大きいため、
半導体層４に関しては熱伝導が促進され、ＳＯＩ基板１
の面方向については熱抵抗が小さくなる。これにより、
ＳＯＩ基板１の蓄熱を防止して第１および第２のトラン
ジスタＴ1,Ｔ2,Ｔ3,Ｔ4 のジャンクション部分の温度上
昇を抑制することができる。
【００５４】また、第２のトランジスタＴ3,Ｔ4 につて
は、各コレクタが共通化され、半導体層４となっている
ため、トランジスタの引出電極だけではなく、基板電位
から直接与えられることとなる。このため、トランジス
タの電位安定性が向上する。
は、各コレクタが共通化され、半導体層４となっている
ため、トランジスタの引出電極だけではなく、基板電位
から直接与えられることとなる。このため、トランジス
タの電位安定性が向上する。
【００５５】さらに、本実施の形態の半導体集積回路装
置では、差動入力段のトランジスタである第１のトラン
ジスタＴ1,Ｔ2 は入力負荷を下げる為面積を小さくし、
エミッタフォロアのトランジスタである第２のトランジ
スタＴ3,Ｔ4 は次段のバッファを駆動する為に大面積と
しているため、第２のトランジスタＴ3,Ｔ4 に大きな電
流が流れ、その周辺では大きな発熱を伴うこととなる
が、本実施の形態では、第２のトランジスタＴ3,Ｔ4 を
Ｕ溝アイソレーション５を用いない構造としているた
め、大きなコレクタ電流による熱を速やかに排熱するこ
とができる。一方、第１のトランジスタＴ1,Ｔ2 はＵ溝
アイソレーション５を有する構造としているため、排熱
は速やかではないが、コレクタ電流が小さいため、発熱
の問題は顕著ではない。このように、本実施の形態の差
動入力バッファでは、発熱が問題となるトランジスタを
排熱が速やかに行われるＵ溝アイソレーション５を有す
る構造とし、排熱が問題とならず、コレクタ電位が変動
するトランジスタをＵ溝アイソレーション５により素子
分離するため、半導体集積回路装置の素子性能を損なわ
ず、基板温度の上昇を抑制し、トランジスタのジャンク
ション部分の温度上昇の問題に対処することができる。
置では、差動入力段のトランジスタである第１のトラン
ジスタＴ1,Ｔ2 は入力負荷を下げる為面積を小さくし、
エミッタフォロアのトランジスタである第２のトランジ
スタＴ3,Ｔ4 は次段のバッファを駆動する為に大面積と
しているため、第２のトランジスタＴ3,Ｔ4 に大きな電
流が流れ、その周辺では大きな発熱を伴うこととなる
が、本実施の形態では、第２のトランジスタＴ3,Ｔ4 を
Ｕ溝アイソレーション５を用いない構造としているた
め、大きなコレクタ電流による熱を速やかに排熱するこ
とができる。一方、第１のトランジスタＴ1,Ｔ2 はＵ溝
アイソレーション５を有する構造としているため、排熱
は速やかではないが、コレクタ電流が小さいため、発熱
の問題は顕著ではない。このように、本実施の形態の差
動入力バッファでは、発熱が問題となるトランジスタを
排熱が速やかに行われるＵ溝アイソレーション５を有す
る構造とし、排熱が問題とならず、コレクタ電位が変動
するトランジスタをＵ溝アイソレーション５により素子
分離するため、半導体集積回路装置の素子性能を損なわ
ず、基板温度の上昇を抑制し、トランジスタのジャンク
ション部分の温度上昇の問題に対処することができる。
【００５６】また、エミッタフォロアのトランジスタで
ある第２のトランジスタＴ3,Ｔ4 については、コレクタ
電位が基板電位と同じであるため、低熱抵抗かつコレク
タ電位の安定が良いトランジスタとすることができる。
ある第２のトランジスタＴ3,Ｔ4 については、コレクタ
電位が基板電位と同じであるため、低熱抵抗かつコレク
タ電位の安定が良いトランジスタとすることができる。
【００５７】これらの効果により、トランジスタのジャ
ンクション温度を下げることが可能となり、熱発生源で
あるトランジスタを高密度に配置する事が可能となる。
ンクション温度を下げることが可能となり、熱発生源で
あるトランジスタを高密度に配置する事が可能となる。
【００５８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００５９】たとえば、本実施の形態ではＳＯＩ構造の
半導体集積回路装置のついて例示したがＳＯＳ構造の半
導体集積回路装置であってもよい。
半導体集積回路装置のついて例示したがＳＯＳ構造の半
導体集積回路装置であってもよい。
【００６０】また、本実施の形態では、差動入力バッフ
ァの例について示したが、その他の増幅回路、論理回
路、メモリ回路等に用いてもよい。
ァの例について示したが、その他の増幅回路、論理回
路、メモリ回路等に用いてもよい。
【００６１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００６２】（１）熱抵抗の低いトランジスタ構造を有
する半導体集積回路装置を提供することができる。
する半導体集積回路装置を提供することができる。
【００６３】（２）トランジスタのジャンクション部分
の温度上昇を抑制することができる半導体集積回路装置
を提供することができる。
の温度上昇を抑制することができる半導体集積回路装置
を提供することができる。
【００６４】（３）放熱装置を特に必要とせず、高密度
にトランジスタを配置することができる半導体集積回路
装置を提供することができる。
にトランジスタを配置することができる半導体集積回路
装置を提供することができる。
【図１】本発明の一実施の形態であるバイポーラトラン
ジスタを有する半導体集積回路装置の一例を示し、図１
（ａ）はバイポーラトランジスタのレイアウトを示す上
面図、図１（ｂ）は、図１（ａ）におけるｂ−ｂ断面図
である。
ジスタを有する半導体集積回路装置の一例を示し、図１
（ａ）はバイポーラトランジスタのレイアウトを示す上
面図、図１（ｂ）は、図１（ａ）におけるｂ−ｂ断面図
である。
【図２】図１に示した半導体集積回路装置を回路図で示
した一例であり、差動バッファ回路の一例を示す回路図
である。
した一例であり、差動バッファ回路の一例を示す回路図
である。
【図３】本実施の形態の半導体集積回路装置の製造方法
の一例を示した要部断面図である。
の一例を示した要部断面図である。
【図４】本実施の形態の半導体集積回路装置の製造方法
の一例を示した要部断面図である。
の一例を示した要部断面図である。
【図５】本実施の形態の半導体集積回路装置の製造方法
の一例を示した要部断面図である。
の一例を示した要部断面図である。
【図６】本実施の形態の半導体集積回路装置の製造方法
の一例を示した要部断面図である。
の一例を示した要部断面図である。
１ ＳＯＩ基板 ２ 半導体基板 ３ ＳＯＩ絶縁膜 ４ 半導体層 ５ Ｕ溝アイソレーション ６ フィールド絶縁膜 ７ シリコンアイランド ８ ベース領域 ９ エミッタ領域 １０ ベース領域 １１ エミッタ領域 １２ 絶縁膜 １３ 配線 １４ 定電流源回路 Ｉ1 電流 Ｉ2 電流 Ｉ3 電流 ＩＮ 入力 バーＩＮ 入力 ＯＵＴ 出力 バーＯＵＴ 出力 Ｒ1 抵抗素子 Ｒ2 抵抗素子 Ｔ1 第１のトランジスタ Ｔ2 第１のトランジスタ Ｔ3 第２のトランジスタ Ｔ4 第２のトランジスタ ＶEE 電位
Claims (4)
- 【請求項１】 半導体基板上の絶縁体層の上面、または
絶縁体基板の上面に形成された半導体層と、前記半導体
層に形成された複数のトランジスタ素子とを有する半導
体集積回路装置であって、 前記トランジスタ素子を電気的に分離する素子分離構造
により前記トランジスタ素子が互いに分離された第１の
トランジスタ形成領域と、前記トランジスタ素子の間に
素子分離構造を有さない第２のトランジスタ形成領域と
を有することを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、 前記トランジスタ素子は、前記半導体層に形成されたエ
ミッタと、前記エミッタを囲むように形成されたベース
と、前記ベースを囲み、前記半導体層をその一部とする
コレクタとからなるバイポーラトランジスタ素子であ
り、 前記第２のトランジスタ形成領域における前記バイポー
ラトランジスタ素子の前記コレクタは、前記第２のトラ
ンジスタ形成領域におけるバイポーラトランジスタ素子
に共有され、基板電位と同電位になっていることを特徴
とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、 前記第２のトランジスタ形成領域のトランジスタは、前
記第１のトランジスタ形成領域のトランジスタよりも大
きなコレクタ電流が流れる回路に用いられることを特徴
とする半導体集積回路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置であって、 前記素子分離領域は、Ｕ溝構造を有する素子分離領域で
あることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329378A JPH10173040A (ja) | 1996-12-10 | 1996-12-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329378A JPH10173040A (ja) | 1996-12-10 | 1996-12-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173040A true JPH10173040A (ja) | 1998-06-26 |
Family
ID=18220779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8329378A Pending JPH10173040A (ja) | 1996-12-10 | 1996-12-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173040A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020065322A (ko) * | 2001-02-05 | 2002-08-13 | 가부시키가이샤 히타치세이사쿠쇼 | 인터페이스 장치 및 인터페이스 시스템 |
| JP2002290171A (ja) * | 2001-03-26 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 差動増幅装置、ギルバートセル型ダブルバランスミキサ、およびエミッタフォロワ回路装置 |
| US7576406B2 (en) | 2003-03-17 | 2009-08-18 | Hitachi, Ltd. | Semiconductor device |
-
1996
- 1996-12-10 JP JP8329378A patent/JPH10173040A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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