JPH10173525A - オフセット補償回路および方法 - Google Patents
オフセット補償回路および方法Info
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- JPH10173525A JPH10173525A JP8328394A JP32839496A JPH10173525A JP H10173525 A JPH10173525 A JP H10173525A JP 8328394 A JP8328394 A JP 8328394A JP 32839496 A JP32839496 A JP 32839496A JP H10173525 A JPH10173525 A JP H10173525A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
- H03M1/183—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter
- H03M1/185—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the gain of an amplifier or attenuator preceding the analogue/digital converter the determination of the range being based on more than one digital output value, e.g. on a running average, a power estimation or the rate of change
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】
【課題】 ノイズに影響されずに、小さい回路規模で、
オフセットを補償できるようにする。 【解決手段】 電源オン時、デジタル信号処理回路７
は、AGCコントロール信号をAGCアンプ２に出力し、AGC
アンプ２を実質的にスケルチ状態にする。そして、アナ
ログ信号が、直流レベル設定回路４を介してＡ／Ｄコン
バータ６に入力されるのを禁止する。この状態におい
て、Ａ／Ｄコンバータ６により直流レベル設定回路４が
設定している直流レベルがＡ／Ｄ変換され、デジタル信
号処理回路７に入力される。デジタル信号処理回路７
は、この直流レベルとＡ／Ｄコンバータ６の出力の丁度
中間の値との差を直流オフセット値として演算し、これ
を保存する。そして、定常状態時において、AGCアンプ
２を正常に動作させ、そのときＡ／Ｄコンバータ６から
入力されるデータよりオフセット値を減算し、端子８か
ら出力する。
オフセットを補償できるようにする。 【解決手段】 電源オン時、デジタル信号処理回路７
は、AGCコントロール信号をAGCアンプ２に出力し、AGC
アンプ２を実質的にスケルチ状態にする。そして、アナ
ログ信号が、直流レベル設定回路４を介してＡ／Ｄコン
バータ６に入力されるのを禁止する。この状態におい
て、Ａ／Ｄコンバータ６により直流レベル設定回路４が
設定している直流レベルがＡ／Ｄ変換され、デジタル信
号処理回路７に入力される。デジタル信号処理回路７
は、この直流レベルとＡ／Ｄコンバータ６の出力の丁度
中間の値との差を直流オフセット値として演算し、これ
を保存する。そして、定常状態時において、AGCアンプ
２を正常に動作させ、そのときＡ／Ｄコンバータ６から
入力されるデータよりオフセット値を減算し、端子８か
ら出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、オフセット補償回
路および方法に関し、特に、簡単な構成で、オフセット
を補償することができるようにした、オフセット補償回
路および方法に関する。
路および方法に関し、特に、簡単な構成で、オフセット
を補償することができるようにした、オフセット補償回
路および方法に関する。
【０００２】
【従来の技術】例えば、QPSK方式、QAM方式などの変調
方式で、テレビジョン信号などをデジタル伝送するよう
にした、地上波のテレビジョン放送方式が知られてい
る。これらの放送電波を受信する受信回路においては、
受信した信号をＡ／Ｄ変換し、デジタル処理する必要が
ある。
方式で、テレビジョン信号などをデジタル伝送するよう
にした、地上波のテレビジョン放送方式が知られてい
る。これらの放送電波を受信する受信回路においては、
受信した信号をＡ／Ｄ変換し、デジタル処理する必要が
ある。
【０００３】ところで、これらのシステムにおける伝送
信号の復調時においては、ノイズや電波の反射といった
事情に起因して、ミクロ的にみると、受信信号の振幅の
中心が必ずしも理想的な中心値に一致していない状態と
なることがある。例えばＤＣオフセットとして、２％乃
至３％のズレがあるとすると、Ａ／Ｄコンバータが８ビ
ットの分解能を有していたとしても、実質的には、８ビ
ット未満の分解能しか得ることができない。そこで、受
信回路においては、実際の復調データからＤＣオフセッ
トを検出し、これを補償するようにしている。
信号の復調時においては、ノイズや電波の反射といった
事情に起因して、ミクロ的にみると、受信信号の振幅の
中心が必ずしも理想的な中心値に一致していない状態と
なることがある。例えばＤＣオフセットとして、２％乃
至３％のズレがあるとすると、Ａ／Ｄコンバータが８ビ
ットの分解能を有していたとしても、実質的には、８ビ
ット未満の分解能しか得ることができない。そこで、受
信回路においては、実際の復調データからＤＣオフセッ
トを検出し、これを補償するようにしている。
【０００４】ＤＣオフセットを検出する方法には、Ａ／
Ｄ変換されたデータを多数サンプリングし、その平均値
を求め、その平均値をＤＣオフセット値とする方法があ
る。
Ｄ変換されたデータを多数サンプリングし、その平均値
を求め、その平均値をＤＣオフセット値とする方法があ
る。
【０００５】また、他の方法としては、受信信号を実際
にＡ／Ｄ変換して得たデータの最大値と最小値を求め、
その最大値と最小値の中心の値とＡ／Ｄコンバータのダ
イナミックレンジの中心とのズレをＤＣオフセット値と
して求める方法や、デジタルフィルタによりハイパスフ
ィルタを構成し、高域成分だけを抽出する方法が知られ
ている。
にＡ／Ｄ変換して得たデータの最大値と最小値を求め、
その最大値と最小値の中心の値とＡ／Ｄコンバータのダ
イナミックレンジの中心とのズレをＤＣオフセット値と
して求める方法や、デジタルフィルタによりハイパスフ
ィルタを構成し、高域成分だけを抽出する方法が知られ
ている。
【０００６】
【発明が解決しようとする課題】しかしながら、Ａ／Ｄ
コンバータの出力を平均化することにより、ＤＣオフセ
ットを検出する方法は、入力されるアナログ信号にノイ
ズが重畳されており、また、アナログ信号も短い期間に
おいては、直流成分を有しているので、相当数の（数十
サンプル以上の）データの平均をとる必要があり、デジ
タルフィルタを設ける方法と同様に、回路規模が大きく
なる課題がある。
コンバータの出力を平均化することにより、ＤＣオフセ
ットを検出する方法は、入力されるアナログ信号にノイ
ズが重畳されており、また、アナログ信号も短い期間に
おいては、直流成分を有しているので、相当数の（数十
サンプル以上の）データの平均をとる必要があり、デジ
タルフィルタを設ける方法と同様に、回路規模が大きく
なる課題がある。
【０００７】また、Ａ／Ｄ変換後の受信信号の最大値と
最小値の中心とダイナミックレンジの中心とからオフセ
ットを検出する方法は、ノイズの影響を受け易く、ノイ
ズ成分が多いアナログ信号（伝送信号）に適用すること
は困難である課題があった。
最小値の中心とダイナミックレンジの中心とからオフセ
ットを検出する方法は、ノイズの影響を受け易く、ノイ
ズ成分が多いアナログ信号（伝送信号）に適用すること
は困難である課題があった。
【０００８】本発明はこのような状況に鑑みてなされた
ものであり、簡単な構成で、ノイズによる影響を軽減し
て、オフセットを検出し、補償することができるように
するものである。
ものであり、簡単な構成で、ノイズによる影響を軽減し
て、オフセットを検出し、補償することができるように
するものである。
【０００９】
【課題を解決するための手段】請求項１に記載のオフセ
ット補償回路は、入力されたアナログ信号をＡ／Ｄ変換
するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段のダイナミック
レンジを設定するダイナミックレンジ設定手段と、Ａ／
Ｄ変換手段に入力されるアナログ信号の直流レベルを設
定する直流レベル設定手段と、ダイナミックレンジ設定
手段により設定されたダイナミックレンジの基準レベル
と、直流レベル設定手段により設定された直流レベルの
オフセットを検出する検出手段と、検出手段がオフセッ
トを検出するとき、アナログ信号のＡ／Ｄ変換手段への
入力を禁止する禁止手段と、オフセットを補償する補償
手段とを備えることを特徴とする。
ット補償回路は、入力されたアナログ信号をＡ／Ｄ変換
するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段のダイナミック
レンジを設定するダイナミックレンジ設定手段と、Ａ／
Ｄ変換手段に入力されるアナログ信号の直流レベルを設
定する直流レベル設定手段と、ダイナミックレンジ設定
手段により設定されたダイナミックレンジの基準レベル
と、直流レベル設定手段により設定された直流レベルの
オフセットを検出する検出手段と、検出手段がオフセッ
トを検出するとき、アナログ信号のＡ／Ｄ変換手段への
入力を禁止する禁止手段と、オフセットを補償する補償
手段とを備えることを特徴とする。
【００１０】請求項５に記載のオフセット補償方法は、
検出手段がオフセットを検出するとき、アナログ信号の
Ａ／Ｄ変換手段への入力を禁止することを特徴とする。
検出手段がオフセットを検出するとき、アナログ信号の
Ａ／Ｄ変換手段への入力を禁止することを特徴とする。
【００１１】請求項１に記載のオフセット補償回路およ
び請求項５に記載のオフセット補償方法においては、検
出手段がオフセットを検出するとき、アナログ信号のＡ
／Ｄ変換手段への入力が禁止される。従って、簡単な構
成で、ノイズにより影響されることなくオフセット検出
し、これを補償することが可能となる。
び請求項５に記載のオフセット補償方法においては、検
出手段がオフセットを検出するとき、アナログ信号のＡ
／Ｄ変換手段への入力が禁止される。従って、簡単な構
成で、ノイズにより影響されることなくオフセット検出
し、これを補償することが可能となる。
【００１２】
【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
【００１３】請求項１に記載のオフセット補償回路は、
入力されたアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換手
段（例えば、図１のＡ／Ｄコンバータ６）と、Ａ／Ｄ変
換手段のダイナミックレンジを設定するダイナミックレ
ンジ設定手段（例えば、図１のダイナミックレンジ設定
回路５）と、Ａ／Ｄ変換手段に入力されるアナログ信号
の直流レベルを設定する直流レベル設定手段（例えば、
図１の直流レベル設定回路４）と、ダイナミックレンジ
設定手段により設定されたダイナミックレンジの基準レ
ベルと、直流レベル設定手段により設定された直流レベ
ルのオフセットを検出する検出手段（例えば、図１のデ
ジタル信号処理回路７）と、検出手段がオフセットを検
出するとき、アナログ信号のＡ／Ｄ変換手段への入力を
禁止する禁止手段（例えば、図１のAGCアンプ２）と、
オフセットを補償する補償手段（例えば、図２の減算回
路３２）とを備えることを特徴とする。
入力されたアナログ信号をＡ／Ｄ変換するＡ／Ｄ変換手
段（例えば、図１のＡ／Ｄコンバータ６）と、Ａ／Ｄ変
換手段のダイナミックレンジを設定するダイナミックレ
ンジ設定手段（例えば、図１のダイナミックレンジ設定
回路５）と、Ａ／Ｄ変換手段に入力されるアナログ信号
の直流レベルを設定する直流レベル設定手段（例えば、
図１の直流レベル設定回路４）と、ダイナミックレンジ
設定手段により設定されたダイナミックレンジの基準レ
ベルと、直流レベル設定手段により設定された直流レベ
ルのオフセットを検出する検出手段（例えば、図１のデ
ジタル信号処理回路７）と、検出手段がオフセットを検
出するとき、アナログ信号のＡ／Ｄ変換手段への入力を
禁止する禁止手段（例えば、図１のAGCアンプ２）と、
オフセットを補償する補償手段（例えば、図２の減算回
路３２）とを備えることを特徴とする。
【００１４】図１は、本発明のオフセット補償回路の構
成例を示すブロック図である。端子１には、例えば、QP
SK，QAMなどの変調方式で変調され、デジタル伝送され
たテレビジョン放送信号の受信信号が入力される。AGC
アンプ２は、端子１から入力された受信信号の振幅を所
定のレベルに制御し、アナログ信号処理回路３に出力す
る。アナログ信号処理回路３は、入力されたアナログ受
信信号の位相特性などを所定の特性に調整したり、直交
検波するようになされている。
成例を示すブロック図である。端子１には、例えば、QP
SK，QAMなどの変調方式で変調され、デジタル伝送され
たテレビジョン放送信号の受信信号が入力される。AGC
アンプ２は、端子１から入力された受信信号の振幅を所
定のレベルに制御し、アナログ信号処理回路３に出力す
る。アナログ信号処理回路３は、入力されたアナログ受
信信号の位相特性などを所定の特性に調整したり、直交
検波するようになされている。
【００１５】アナログ信号処理回路３より出力された信
号は、コンデンサＣ１により、その直流成分が除去され
た後、抵抗Ｒ１，Ｒ２により構成される直流レベル設定
回路４で所定の直流レベルに設定された後、Ａ／Ｄコン
バータ６の端子AINに入力されている。Ａ／Ｄコンバー
タ６の端子VRTとVRBには、ダイナミックレンジ設定回路
５の抵抗Ｒ３乃至Ｒ５で設定したダイナミックレンジの
上限値と下限値がそれぞれ入力されている。Ａ／Ｄコン
バータ６は、その端子VRTとVRBに設定されている範囲内
のレベルを所定の数のレベルに区分し、その区分に対応
するｎビットのデジタルデータをデジタル信号処理回路
７に出力している。
号は、コンデンサＣ１により、その直流成分が除去され
た後、抵抗Ｒ１，Ｒ２により構成される直流レベル設定
回路４で所定の直流レベルに設定された後、Ａ／Ｄコン
バータ６の端子AINに入力されている。Ａ／Ｄコンバー
タ６の端子VRTとVRBには、ダイナミックレンジ設定回路
５の抵抗Ｒ３乃至Ｒ５で設定したダイナミックレンジの
上限値と下限値がそれぞれ入力されている。Ａ／Ｄコン
バータ６は、その端子VRTとVRBに設定されている範囲内
のレベルを所定の数のレベルに区分し、その区分に対応
するｎビットのデジタルデータをデジタル信号処理回路
７に出力している。
【００１６】デジタル信号処理回路７は、内部に、例え
ば図２に示すようなレジスタ３１と減算回路３２を有し
ている。レジスタ３１には、検出されたオフセットが保
持される。減算回路３２は、Ａ／Ｄコンバータ６より入
力されたデジタルデータからレジスタ３１に保持されて
いるＤＣオフセット値を減算し、出力端子８から出力す
るようになされている。
ば図２に示すようなレジスタ３１と減算回路３２を有し
ている。レジスタ３１には、検出されたオフセットが保
持される。減算回路３２は、Ａ／Ｄコンバータ６より入
力されたデジタルデータからレジスタ３１に保持されて
いるＤＣオフセット値を減算し、出力端子８から出力す
るようになされている。
【００１７】デジタル信号処理回路７はまた、Ａ／Ｄコ
ンバータ６より入力されたデジタル信号のレベルに対応
してAGCアンプ２を制御するAGCコントロール信号をPWM
信号として生成する。このPWM信号は、抵抗Ｒ６とコン
デンサＣ２より構成される積分回路９により積分された
後、AGCアンプ２に制御信号として出力されるようにな
されている。
ンバータ６より入力されたデジタル信号のレベルに対応
してAGCアンプ２を制御するAGCコントロール信号をPWM
信号として生成する。このPWM信号は、抵抗Ｒ６とコン
デンサＣ２より構成される積分回路９により積分された
後、AGCアンプ２に制御信号として出力されるようにな
されている。
【００１８】CPU１１は、入力部１０からの指令に対応
して、インタフェース（ＩＦ）１２を介してアナログ信
号処理回路３とデジタル信号処理回路７を制御し、Ａ／
Ｄ変換動作を制御するようになされている。
して、インタフェース（ＩＦ）１２を介してアナログ信
号処理回路３とデジタル信号処理回路７を制御し、Ａ／
Ｄ変換動作を制御するようになされている。
【００１９】次に、図３のフローチャートを参照して、
その動作について説明する。最初にステップＳ１におい
て、使用者は入力部１０を操作して電源をオンし、オフ
セット補償回路を動作させる。このとき、CPU１１は、
ステップＳ２において、インタフェース１２を介してア
ナログ信号処理回路３とデジタル信号処理回路７を制御
し、これらを初期化させる。そして、ステップＳ３にお
いて、CPU１１は、デジタル信号処理回路７を制御し、A
GCレベル制限処理を実行させる。
その動作について説明する。最初にステップＳ１におい
て、使用者は入力部１０を操作して電源をオンし、オフ
セット補償回路を動作させる。このとき、CPU１１は、
ステップＳ２において、インタフェース１２を介してア
ナログ信号処理回路３とデジタル信号処理回路７を制御
し、これらを初期化させる。そして、ステップＳ３にお
いて、CPU１１は、デジタル信号処理回路７を制御し、A
GCレベル制限処理を実行させる。
【００２０】デジタル信号処理回路７は、インタフェー
ス１２を介してCPU１１よりAGCレベル制限の指令が入力
されたとき、AGCアンプ２のゲインを最小にするAGCコン
トロール信号を発生する。このAGCコントロール信号
は、積分回路９を介してAGCアンプ２に入力される。そ
の結果、AGCアンプ２は、端子１より入力されたアナロ
グ信号の振幅を最小の値に（実質的に０に）抑制する。
換言すれば、AGCアンプ２により入力されるアナログ信
号をスケルチする。
ス１２を介してCPU１１よりAGCレベル制限の指令が入力
されたとき、AGCアンプ２のゲインを最小にするAGCコン
トロール信号を発生する。このAGCコントロール信号
は、積分回路９を介してAGCアンプ２に入力される。そ
の結果、AGCアンプ２は、端子１より入力されたアナロ
グ信号の振幅を最小の値に（実質的に０に）抑制する。
換言すれば、AGCアンプ２により入力されるアナログ信
号をスケルチする。
【００２１】ステップＳ４において、CPU１１は、予め
設定してある所定の時間が経過するまで待機する。この
時間は、AGCアンプ２の出力が充分減衰されるのに要す
る時間に設定されている。一定の時間が経過したとき、
ステップＳ５に進み、CPU１１は、インタフェース１２
を介してデジタル信号処理回路７を制御し、平均化処理
を実行させる。
設定してある所定の時間が経過するまで待機する。この
時間は、AGCアンプ２の出力が充分減衰されるのに要す
る時間に設定されている。一定の時間が経過したとき、
ステップＳ５に進み、CPU１１は、インタフェース１２
を介してデジタル信号処理回路７を制御し、平均化処理
を実行させる。
【００２２】すなわち、図４に示すように、直流レベル
設定回路４においては、抵抗Ｒ1の端子電圧をＶDDとす
るとき、直流レベルＤを次式に示す値に設定している。 Ｄ＝Ｒ2×ＶDD／（Ｒ1＋Ｒ2） いまの場合、Ｒ1＝Ｒ2とされているため、Ｄ＝ＶDD／２
となる。
設定回路４においては、抵抗Ｒ1の端子電圧をＶDDとす
るとき、直流レベルＤを次式に示す値に設定している。 Ｄ＝Ｒ2×ＶDD／（Ｒ1＋Ｒ2） いまの場合、Ｒ1＝Ｒ2とされているため、Ｄ＝ＶDD／２
となる。
【００２３】また、ダイナミックレンジ設定回路５によ
り設定される上限値ＶTは、次式で示す値に設定されて
いる。 ＶT＝（Ｒ4＋Ｒ5）ＶDD／（Ｒ3＋Ｒ4＋Ｒ5）
り設定される上限値ＶTは、次式で示す値に設定されて
いる。 ＶT＝（Ｒ4＋Ｒ5）ＶDD／（Ｒ3＋Ｒ4＋Ｒ5）
【００２４】また、ダイナミックレンジ設定回路５によ
り設定されている下限値ＶBは、次式で表される。 ＶB＝（Ｒ5×ＶDD）／（Ｒ3＋Ｒ4＋Ｒ5）
り設定されている下限値ＶBは、次式で表される。 ＶB＝（Ｒ5×ＶDD）／（Ｒ3＋Ｒ4＋Ｒ5）
【００２５】Ａ／Ｄコンバータ６は、この上限値ＶD以
上のレベルのアナログ信号が入力されたとき、ｎビット
のすべてのビットが論理１であるデータを出力し、入力
されたアナログ信号のレベルがＶB以下であるとき、ｎ
ビットのすべてのビットが論理０であるデータを出力す
ることになる。
上のレベルのアナログ信号が入力されたとき、ｎビット
のすべてのビットが論理１であるデータを出力し、入力
されたアナログ信号のレベルがＶB以下であるとき、ｎ
ビットのすべてのビットが論理０であるデータを出力す
ることになる。
【００２６】いまの場合、Ｒ3＝Ｒ5とされ、Ａ／Ｄコン
バータ６のダイナミックレンジの中心値ＶMは、ＶDD／
２とされている。
バータ６のダイナミックレンジの中心値ＶMは、ＶDD／
２とされている。
【００２７】いま、AGCアンプ２によりアナログ信号の
入力は実質的に禁止されている。従って、Ａ／Ｄコンバ
ータ６の端子AINには、直流レベル設定回路４で設定さ
れている直流レベルが入力される。Ａ／Ｄコンバータ６
は、この直流レベルをＡ／Ｄ変換し、ｎビットのデータ
として、デジタル信号処理回路７に出力する。上述した
ように、この直流レベルは、理想的には、ダイナミック
レンジ設定回路５のダイナミックレンジの中間の値ＶM
に設定されている。そこで、デジタル信号処理回路７
は、Ａ／Ｄコンバータ６より入力された直流レベル設定
回路４で設定した直流レベルに対応する値とダイナミッ
クレンジの中間の値ＶMとの差を、ＤＣオフセットとし
て演算する。
入力は実質的に禁止されている。従って、Ａ／Ｄコンバ
ータ６の端子AINには、直流レベル設定回路４で設定さ
れている直流レベルが入力される。Ａ／Ｄコンバータ６
は、この直流レベルをＡ／Ｄ変換し、ｎビットのデータ
として、デジタル信号処理回路７に出力する。上述した
ように、この直流レベルは、理想的には、ダイナミック
レンジ設定回路５のダイナミックレンジの中間の値ＶM
に設定されている。そこで、デジタル信号処理回路７
は、Ａ／Ｄコンバータ６より入力された直流レベル設定
回路４で設定した直流レベルに対応する値とダイナミッ
クレンジの中間の値ＶMとの差を、ＤＣオフセットとし
て演算する。
【００２８】いま、AGCアンプ２により、直流レベル設
定回路４（Ａ／Ｄコンバータ６）には、実質的にアナロ
グ信号の入力が禁止されている。従って、アナログ信号
に重畳されているノイズによる影響は、殆ど受けること
がない。そこで、デジタル信号処理回路７においては、
ＤＣオフセットの値を１回だけ、演算により求めるだけ
でもよいが、直流レベル設定回路４やダイナミックレン
ジ設定回路５におけるノイズによる影響も考えられる。
そこで、デジタル信号処理回路７は、数回、同様の演算
を行い、その平均値をＤＣオフセット値として求める。
このオフセット値は、ステップＳ６において、レジスタ
３１に保存される。
定回路４（Ａ／Ｄコンバータ６）には、実質的にアナロ
グ信号の入力が禁止されている。従って、アナログ信号
に重畳されているノイズによる影響は、殆ど受けること
がない。そこで、デジタル信号処理回路７においては、
ＤＣオフセットの値を１回だけ、演算により求めるだけ
でもよいが、直流レベル設定回路４やダイナミックレン
ジ設定回路５におけるノイズによる影響も考えられる。
そこで、デジタル信号処理回路７は、数回、同様の演算
を行い、その平均値をＤＣオフセット値として求める。
このオフセット値は、ステップＳ６において、レジスタ
３１に保存される。
【００２９】以上のようにして、オフセット値がレジス
タ３１に保存されると、CPU１１は、ステップＳ７にお
いて、通常のAGCモードを設定する。すなわち、CPU１１
は、インタフェース１２を介してデジタル信号処理回路
７を制御し、以後、Ａ／Ｄコンバータ６より入力される
値が、利用されている伝送経路に最適となるようなAGC
コントロール信号を発生し、積分回路９を介してAGCア
ンプ２に出力する。これにより、AGCアンプ２が出力す
るアナログ信号の振幅のピーク値は、入力端子１に入力
される信号の振幅が大き過ぎても、また、逆に小さ過ぎ
ても、Ａ／Ｄ変換するのに最適な値となるように制御さ
れる。これにより、このオフセット補償回路が利用され
る伝送経路においては、端子１に入力されるアナログ信
号の振幅のピーク値が、他の伝送経路における場合より
数倍大きな値であるようなときでも、常に、最適なＡ／
Ｄ変換処理を行うことが可能となる。
タ３１に保存されると、CPU１１は、ステップＳ７にお
いて、通常のAGCモードを設定する。すなわち、CPU１１
は、インタフェース１２を介してデジタル信号処理回路
７を制御し、以後、Ａ／Ｄコンバータ６より入力される
値が、利用されている伝送経路に最適となるようなAGC
コントロール信号を発生し、積分回路９を介してAGCア
ンプ２に出力する。これにより、AGCアンプ２が出力す
るアナログ信号の振幅のピーク値は、入力端子１に入力
される信号の振幅が大き過ぎても、また、逆に小さ過ぎ
ても、Ａ／Ｄ変換するのに最適な値となるように制御さ
れる。これにより、このオフセット補償回路が利用され
る伝送経路においては、端子１に入力されるアナログ信
号の振幅のピーク値が、他の伝送経路における場合より
数倍大きな値であるようなときでも、常に、最適なＡ／
Ｄ変換処理を行うことが可能となる。
【００３０】AGCアンプ２より出力されたアナログ信号
は、アナログ信号処理回路３に入力され、例えば、直交
検波処理がなされる。その検波信号が、コンデンサＣ１
により直流成分が除去された後、直流レベル設定回路４
に供給される。直流レベル設定回路４は、入力されたア
ナログ信号の直流レベルを所定の値に設定して、Ａ／Ｄ
コンバータ６の端子AINに供給する。Ａ／Ｄコンバータ
６は、端子AINに入力された信号の振幅のレベルに対応
するデジタルデータを、デジタル信号処理回路７に出力
する。デジタル信号処理回路７は、減算回路３２におい
て、Ａ／Ｄコンバータ６より入力された値からレジスタ
３１に保存されているオフセット値を減算してオフセッ
トを補償し、端子８から出力する。
は、アナログ信号処理回路３に入力され、例えば、直交
検波処理がなされる。その検波信号が、コンデンサＣ１
により直流成分が除去された後、直流レベル設定回路４
に供給される。直流レベル設定回路４は、入力されたア
ナログ信号の直流レベルを所定の値に設定して、Ａ／Ｄ
コンバータ６の端子AINに供給する。Ａ／Ｄコンバータ
６は、端子AINに入力された信号の振幅のレベルに対応
するデジタルデータを、デジタル信号処理回路７に出力
する。デジタル信号処理回路７は、減算回路３２におい
て、Ａ／Ｄコンバータ６より入力された値からレジスタ
３１に保存されているオフセット値を減算してオフセッ
トを補償し、端子８から出力する。
【００３１】このような、通常のAGCモードの処理は、
ステップＳ８において、一定時間以上データの供給が途
絶えていると判定されない限り、繰り返し実行される。
CPU１１は、Ａ／Ｄコンバータ６よりデジタル信号処理
回路７に入力されるデータをモニタし、端子１へのアナ
ログ信号の入力が一定時間以上途絶えていると判定した
とき、ステップＳ３に戻り、上述した場合と同様にオフ
セット検出処理を実行する。このようにして、レジスタ
３１に保存されているオフセット値は、時間の経過とと
もに、適宜更新される。その結果、オフセットが時間の
経過にともなって変化する場合においても、これを正し
く補償することが可能となる。
ステップＳ８において、一定時間以上データの供給が途
絶えていると判定されない限り、繰り返し実行される。
CPU１１は、Ａ／Ｄコンバータ６よりデジタル信号処理
回路７に入力されるデータをモニタし、端子１へのアナ
ログ信号の入力が一定時間以上途絶えていると判定した
とき、ステップＳ３に戻り、上述した場合と同様にオフ
セット検出処理を実行する。このようにして、レジスタ
３１に保存されているオフセット値は、時間の経過とと
もに、適宜更新される。その結果、オフセットが時間の
経過にともなって変化する場合においても、これを正し
く補償することが可能となる。
【００３２】以上のステップＳ５においては、平均化処
理が行われるが、上述したように、平均化処理が行われ
る際に、Ａ／Ｄコンバータ６に入力される信号のレベル
は、実質的には、直流レベル設定回路４で設定した直流
レベルとなっている。従って、その値は、AGCアンプ２
をスケルチ状態とせず、アナログ信号の入力を許容する
場合に較べて小さな値とすることができる。その結果、
デジタル信号処理回路７において必要とする平均化のた
めの回路も小さくて済む。
理が行われるが、上述したように、平均化処理が行われ
る際に、Ａ／Ｄコンバータ６に入力される信号のレベル
は、実質的には、直流レベル設定回路４で設定した直流
レベルとなっている。従って、その値は、AGCアンプ２
をスケルチ状態とせず、アナログ信号の入力を許容する
場合に較べて小さな値とすることができる。その結果、
デジタル信号処理回路７において必要とする平均化のた
めの回路も小さくて済む。
【００３３】図１の実施の形態においては、デジタル信
号処理回路７においてオフセットを補償するようにした
が、直流レベル設定回路４を制御することでオフセット
を補償することも可能である。図５は、この場合の構成
例を表している。
号処理回路７においてオフセットを補償するようにした
が、直流レベル設定回路４を制御することでオフセット
を補償することも可能である。図５は、この場合の構成
例を表している。
【００３４】すなわち、図５のオフセット補償回路にお
いては、直流レベル設定回路４に対して、調整回路４１
を介して電圧が供給されている。調整回路４１は、抵抗
Ｒ７とバッファアンプ４２により構成されている。バッ
ファアンプ４２は、例えば、演算増幅器などにより構成
される。その他の構成は、図１における場合と同様であ
る。
いては、直流レベル設定回路４に対して、調整回路４１
を介して電圧が供給されている。調整回路４１は、抵抗
Ｒ７とバッファアンプ４２により構成されている。バッ
ファアンプ４２は、例えば、演算増幅器などにより構成
される。その他の構成は、図１における場合と同様であ
る。
【００３５】すなわち、図５の実施の形態においては、
デジタル信号処理回路７は、内蔵するレジスタに保存さ
れているオフセット値に対応する値のアナログ信号をバ
ッファアンプ４２を介して直流レベル設定回路４に供給
する。その結果、直流レベル設定回路４で設定される直
流レベルが、オフセット値に対応して変更される。これ
により、直流レベル設定回路４で設定される直流レベル
が、ダイナミックレンジ設定回路５で設定されるダイナ
ミックレンジの丁度中間の値になるように制御される。
デジタル信号処理回路７は、内蔵するレジスタに保存さ
れているオフセット値に対応する値のアナログ信号をバ
ッファアンプ４２を介して直流レベル設定回路４に供給
する。その結果、直流レベル設定回路４で設定される直
流レベルが、オフセット値に対応して変更される。これ
により、直流レベル設定回路４で設定される直流レベル
が、ダイナミックレンジ設定回路５で設定されるダイナ
ミックレンジの丁度中間の値になるように制御される。
【００３６】以上のようにして、オフセットが補償され
る結果、端子８から出力されるデジタルデータの値は、
正確にアナログ信号の振幅に対応した値となる。従っ
て、Ａ／Ｄコンバータ６の有する分解能をそのまま最大
限に利用することが可能となる。
る結果、端子８から出力されるデジタルデータの値は、
正確にアナログ信号の振幅に対応した値となる。従っ
て、Ａ／Ｄコンバータ６の有する分解能をそのまま最大
限に利用することが可能となる。
【００３７】以上においては、本発明をデジタル伝送信
号を受信する受信回路に用いる場合を例として説明した
が、本発明は、入力アナログ信号をＡ／Ｄ変換する任意
の装置において利用することが可能である。
号を受信する受信回路に用いる場合を例として説明した
が、本発明は、入力アナログ信号をＡ／Ｄ変換する任意
の装置において利用することが可能である。
【００３８】
【発明の効果】以上の如く、請求項１に記載のオフセッ
ト補償回路および請求項５に記載のオフセット補償方法
によれば、検出手段がオフセットを検出するとき、アナ
ログ信号の入力を禁止するようにしたので、ノイズに影
響されず、簡単な構成で、オフセットを検出し、補償す
ることが可能となる。
ト補償回路および請求項５に記載のオフセット補償方法
によれば、検出手段がオフセットを検出するとき、アナ
ログ信号の入力を禁止するようにしたので、ノイズに影
響されず、簡単な構成で、オフセットを検出し、補償す
ることが可能となる。
【図１】本発明のオフセット補償回路の構成例を示すブ
ロック図である。
ロック図である。
【図２】図１のデジタル信号処理回路７の内部の一部の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】図１のオフセット補償回路の動作を説明するフ
ローチャートである。
ローチャートである。
【図４】図１の直流レベル設定回路４とダイナミックレ
ンジ設定回路５における設定値を説明する図である。
ンジ設定回路５における設定値を説明する図である。
【図５】本発明のオフセット補償回路の他の構成例を示
すブロック図である。
すブロック図である。
２ AGCアンプ， ３ アナログ信号処理回路， ４
直流レベル設定回路，５ ダイナミックレンジ設定回
路， ６ Ａ／Ｄコンバータ， ７ デジタル信号処理
回路， ９ 積分回路， １０ 入力部， １１ CP
U， ３１ レジスタ， ３２ 減算回路
直流レベル設定回路，５ ダイナミックレンジ設定回
路， ６ Ａ／Ｄコンバータ， ７ デジタル信号処理
回路， ９ 積分回路， １０ 入力部， １１ CP
U， ３１ レジスタ， ３２ 減算回路
Claims (5)
- 【請求項１】 入力されたアナログ信号をＡ／Ｄ変換す
るＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段のダイナミックレンジを設定するダ
イナミックレンジ設定手段と、 前記Ａ／Ｄ変換手段に入力される前記アナログ信号の直
流レベルを設定する直流レベル設定手段と、 前記ダイナミックレンジ設定手段により設定されたダイ
ナミックレンジの基準レベルと、前記直流レベル設定手
段により設定された直流レベルのオフセットを検出する
検出手段と、 前記検出手段がオフセットを検出するとき、前記アナロ
グ信号の前記Ａ／Ｄ変換手段への入力を禁止する禁止手
段と、 前記オフセットを補償する補償手段と を備えることを特徴とするオフセット補償回路。 - 【請求項２】 前記禁止手段は、前記Ａ／Ｄ変換手段に
入力される前記アナログ信号をAGC制御するとともに、
前記オフセット検出時、前記アナログ信号の振幅を最小
に制限するAGCアンプを含むことを特徴とする請求項１
に記載のオフセット補償回路。 - 【請求項３】 前記補償手段は、前記Ａ／Ｄ変換手段の
出力から前記オフセットを減算することを特徴とする請
求項１に記載のオフセット補償回路。 - 【請求項４】 前記補償手段は、前記オフセットに対応
して前記直流レベルを制御することを特徴とする請求項
１に記載のオフセット補償回路。 - 【請求項５】 入力されたアナログ信号をＡ／Ｄ変換す
るＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段のダイナミックレンジを設定するダ
イナミックレンジ設定手段と、 前記Ａ／Ｄ変換手段に入力される前記アナログ信号の直
流レベルを設定する直流レベル設定手段と、 前記ダイナミックレンジ設定手段により設定されたダイ
ナミックレンジの基準レベルと、前記直流レベル設定手
段により設定された直流レベルのオフセットを検出する
検出手段と、 前記オフセットを補償する補償手段とを備えるオフセッ
ト補償回路において、 前記検出手段がオフセットを検出するとき、前記アナロ
グ信号の前記Ａ／Ｄ変換手段への入力を禁止することを
特徴とするオフセット補償方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32839496A JP3468264B2 (ja) | 1996-12-09 | 1996-12-09 | オフセット補償回路および方法 |
| US08/985,707 US6043767A (en) | 1996-12-09 | 1997-12-05 | Apparatus and method for detecting and compensating for an offset while reducing noise influence |
| KR1019970068031A KR19980064055A (ko) | 1996-12-09 | 1997-12-09 | 오프셋 보상회로 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32839496A JP3468264B2 (ja) | 1996-12-09 | 1996-12-09 | オフセット補償回路および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173525A true JPH10173525A (ja) | 1998-06-26 |
| JP3468264B2 JP3468264B2 (ja) | 2003-11-17 |
Family
ID=18209772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32839496A Expired - Fee Related JP3468264B2 (ja) | 1996-12-09 | 1996-12-09 | オフセット補償回路および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6043767A (ja) |
| JP (1) | JP3468264B2 (ja) |
| KR (1) | KR19980064055A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000155580A (ja) * | 1998-09-18 | 2000-06-06 | Yamaha Corp | オペアンプのオフセット電圧補償装置 |
| JP2010213310A (ja) * | 2001-02-16 | 2010-09-24 | Qualcomm Inc | ダイレクトコンバート受信機アーキテクチャ |
| JP2014165649A (ja) * | 2013-02-25 | 2014-09-08 | Fujitsu Semiconductor Ltd | アナログデジタル変換装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6751272B1 (en) * | 1998-02-11 | 2004-06-15 | 3Com Corporation | Dynamic adjustment to preserve signal-to-noise ratio in a quadrature detector system |
| US6456220B1 (en) * | 2000-06-19 | 2002-09-24 | Cygnal Integrated Products, Inc. | Analog-to-digital converter for processing differential and single-ended inputs |
| JP2003204267A (ja) * | 2001-10-31 | 2003-07-18 | Seiko Epson Corp | Ｄａ変換器およびデータ再生装置 |
| US8824967B2 (en) * | 2009-06-26 | 2014-09-02 | Qualcomm Incorporated | Dynamically changing a transmitter sampling frequency for a digital-to-analog converter (DAC) to reduce interference from DAC images |
| CN109905085B (zh) * | 2017-12-11 | 2023-05-23 | 联发科技股份有限公司 | 直流移除电路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996529A (en) * | 1989-04-10 | 1991-02-26 | Motorola, Inc. | Auto-zeroing circuit for offset cancellation |
| JPH065819B2 (ja) * | 1989-06-29 | 1994-01-19 | ヤマハ株式会社 | Ａ／ｄ変換装置 |
| US4972189A (en) * | 1989-10-23 | 1990-11-20 | Grumman Aerospace Corporation | Correction for DC offset in A/D converters |
| US5177697A (en) * | 1990-08-31 | 1993-01-05 | General Electric Company | Autozeroing apparatus and method for a computerized tomography data acquisition system |
| US5343200A (en) * | 1990-08-31 | 1994-08-30 | Canon Kabushiki Kaisha | Analog/digital converter with digital automatic gain control |
| KR920020859A (ko) * | 1991-04-13 | 1992-11-21 | 김광호 | 듀얼슬로우프 인티그레이팅 a/d 컨버터 |
| EP0571075B1 (en) * | 1992-04-30 | 1999-07-21 | Hewlett-Packard Company | Analog to digital converter with autoranging offset |
| US5422643A (en) * | 1993-02-24 | 1995-06-06 | Antel Optronics Inc. | High dynamic range digitizer |
| US5721547A (en) * | 1996-01-04 | 1998-02-24 | Asahi Kasei Microsystems Ltd. | Analog-to-digital converter employing DC offset cancellation after modulation and before digital processing |
-
1996
- 1996-12-09 JP JP32839496A patent/JP3468264B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-05 US US08/985,707 patent/US6043767A/en not_active Expired - Fee Related
- 1997-12-09 KR KR1019970068031A patent/KR19980064055A/ko not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000155580A (ja) * | 1998-09-18 | 2000-06-06 | Yamaha Corp | オペアンプのオフセット電圧補償装置 |
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| JP2014165649A (ja) * | 2013-02-25 | 2014-09-08 | Fujitsu Semiconductor Ltd | アナログデジタル変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3468264B2 (ja) | 2003-11-17 |
| US6043767A (en) | 2000-03-28 |
| KR19980064055A (ko) | 1998-10-07 |
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