JPH10178105A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH10178105A JPH10178105A JP8338076A JP33807696A JPH10178105A JP H10178105 A JPH10178105 A JP H10178105A JP 8338076 A JP8338076 A JP 8338076A JP 33807696 A JP33807696 A JP 33807696A JP H10178105 A JPH10178105 A JP H10178105A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ形ＬＳＩ等のｐウェルとｎウェルの
両ウェル構造を有する半導体装置において、寄生サイリ
スタによるラッチアップ現象の発生を防止する。 【解決手段】 ｐウェル１とｎウェル２との境界近傍
に、基板の材料のバンドギャップよりも小さいバンドギ
ャップのトラップ領域８，９を形成する。トラップ領域
８，９は、例えばシリコン基板にゲルマニウムをイオン
注入して形成する。
両ウェル構造を有する半導体装置において、寄生サイリ
スタによるラッチアップ現象の発生を防止する。 【解決手段】 ｐウェル１とｎウェル２との境界近傍
に、基板の材料のバンドギャップよりも小さいバンドギ
ャップのトラップ領域８，９を形成する。トラップ領域
８，９は、例えばシリコン基板にゲルマニウムをイオン
注入して形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に係り、特に、ＣＭＯＳ形ＬＳＩ等のｐ
ウェルとｎウェルの両ウェル構造を有するものにおい
て、ラッチアップが起こり難くした半導体装置とその製
造方法に関するものである。
びその製造方法に係り、特に、ＣＭＯＳ形ＬＳＩ等のｐ
ウェルとｎウェルの両ウェル構造を有するものにおい
て、ラッチアップが起こり難くした半導体装置とその製
造方法に関するものである。
【０００２】
【従来の技術】図１は従来の半導体装置（ＣＭＯＳＦＥ
Ｔを用いたＬＳＩ等）のＣＭＯＳ構造を示す模式断面構
造図である。従来のＣＭＯＳ構造は、ｐ−の基板をｐウ
ェル１とし、ｐウェル１の中にｎ−のｎウェル２を形成
し、ｐウェル１の中にｎＭＯＳＦＥＴ３を、ｎウェル２
の中にｐＭＯＳＦＥＴ４をそれぞれ形成している。ｐウ
ェル１にはｐウェルコンタクト５が、ｎウェル２にはｎ
ウェルコンタクト６がそれぞれ形成される。ｐウェルコ
ンタクト５を介してｐウェル１がグランドへ接続され、
ｎウェルコンタクト６を介してｎウェル２が電源へ接続
される。
Ｔを用いたＬＳＩ等）のＣＭＯＳ構造を示す模式断面構
造図である。従来のＣＭＯＳ構造は、ｐ−の基板をｐウ
ェル１とし、ｐウェル１の中にｎ−のｎウェル２を形成
し、ｐウェル１の中にｎＭＯＳＦＥＴ３を、ｎウェル２
の中にｐＭＯＳＦＥＴ４をそれぞれ形成している。ｐウ
ェル１にはｐウェルコンタクト５が、ｎウェル２にはｎ
ウェルコンタクト６がそれぞれ形成される。ｐウェルコ
ンタクト５を介してｐウェル１がグランドへ接続され、
ｎウェルコンタクト６を介してｎウェル２が電源へ接続
される。
【０００３】ｎＭＯＳＦＥＴ３は、ｐウェル１に形成さ
れたｎ＋のドレイン，ソース３Ｓ，３Ｄと、ドレイン−
ソース間のチャネル部の上部に図示しない酸化膜を介し
て設けられたゲート３Ｇと、から構成されている。ｐＭ
ＯＳＦＥＴ４は、ｎウェルに形成されたｐ＋のドレイ
ン，ソース４Ｄ，４Ｓと、ドレイン−ソース間のチャネ
ル部の上部に図示しない酸化膜を介して設けられたゲー
ト４Ｇと、から構成されている。各ウェル１，２の境界
部の基板表面側は、厚い酸化膜７で覆われている。
れたｎ＋のドレイン，ソース３Ｓ，３Ｄと、ドレイン−
ソース間のチャネル部の上部に図示しない酸化膜を介し
て設けられたゲート３Ｇと、から構成されている。ｐＭ
ＯＳＦＥＴ４は、ｎウェルに形成されたｐ＋のドレイ
ン，ソース４Ｄ，４Ｓと、ドレイン−ソース間のチャネ
ル部の上部に図示しない酸化膜を介して設けられたゲー
ト４Ｇと、から構成されている。各ウェル１，２の境界
部の基板表面側は、厚い酸化膜７で覆われている。
【０００４】
【発明が解決しようとする課題】図２は従来の半導体装
置（ＣＭＯＳＦＥＴを用いたＬＳＩ等）のＣＭＯＳ構造
における寄生サイリスタ構造を示す模式図である。従来
の半導体装置は、ｎＭＯＳＦＥＴ３のソース，レイン３
Ｓ，３Ｄのｎ＋領域と、ｐウェル１のｐ−領域と、ｎウ
ェル２のｎ−領域と、ｐＭＯＳＦＥＴ４のソース，ドレ
イン４Ｓ，４Ｄのｐ＋領域とからなる寄生ｎｐｎｐサイ
リスタが形成される構造となっている。このため、この
寄生サイリスタのターンオン電圧を越える電圧が加わる
と、いわゆるラッチアップ現象が起こり、過大電流が流
れ、ＬＳＩが正常に動作しなくなったり、場合によって
はＬＳＩの破壊にいたることがある。
置（ＣＭＯＳＦＥＴを用いたＬＳＩ等）のＣＭＯＳ構造
における寄生サイリスタ構造を示す模式図である。従来
の半導体装置は、ｎＭＯＳＦＥＴ３のソース，レイン３
Ｓ，３Ｄのｎ＋領域と、ｐウェル１のｐ−領域と、ｎウ
ェル２のｎ−領域と、ｐＭＯＳＦＥＴ４のソース，ドレ
イン４Ｓ，４Ｄのｐ＋領域とからなる寄生ｎｐｎｐサイ
リスタが形成される構造となっている。このため、この
寄生サイリスタのターンオン電圧を越える電圧が加わる
と、いわゆるラッチアップ現象が起こり、過大電流が流
れ、ＬＳＩが正常に動作しなくなったり、場合によって
はＬＳＩの破壊にいたることがある。
【０００５】ラッチアップ現象は次のようにして発生す
る。まず、何らかの原因でｐウェル１の電位が持ち上が
ったり、もしくは、ｎＭＯＳＦＥＴ３のソース・ドレイ
ン３Ｓ，３Ｄの電圧がｐウェル１の電位よりも低くなっ
たりして、ｐウェル１とｎ＋のソース・ドレイン３Ｓ，
３Ｄ間が順バイアスになると、ｐウェル１中に電子が注
入される。ｐウェル１に注入された電子の一部はｎウェ
ル２へ達する。ｎウェル２はｐウェル１と同様に高抵抗
であり、ｎウェル２の電位が電源電圧から下ってしま
う。この結果、ｐＭＯＳＦＥＴ４のｐ＋のソース・ドレ
イン４Ｓ，４Ｄからホール（正孔）がｎウェル２中に注
入される。ｎウェル２に注入されたホールの一部はｐウ
ェル１に達し、ｐウェル１の電位が上昇する。こうして
正帰還がかかり、自立的な電流が流れ、ラッチアップが
起こる。
る。まず、何らかの原因でｐウェル１の電位が持ち上が
ったり、もしくは、ｎＭＯＳＦＥＴ３のソース・ドレイ
ン３Ｓ，３Ｄの電圧がｐウェル１の電位よりも低くなっ
たりして、ｐウェル１とｎ＋のソース・ドレイン３Ｓ，
３Ｄ間が順バイアスになると、ｐウェル１中に電子が注
入される。ｐウェル１に注入された電子の一部はｎウェ
ル２へ達する。ｎウェル２はｐウェル１と同様に高抵抗
であり、ｎウェル２の電位が電源電圧から下ってしま
う。この結果、ｐＭＯＳＦＥＴ４のｐ＋のソース・ドレ
イン４Ｓ，４Ｄからホール（正孔）がｎウェル２中に注
入される。ｎウェル２に注入されたホールの一部はｐウ
ェル１に達し、ｐウェル１の電位が上昇する。こうして
正帰還がかかり、自立的な電流が流れ、ラッチアップが
起こる。
【０００６】このラッチアップを防止するためには、ウ
ェルコンタクト５，６とＭＯＳＦＥＴ３，４との距離を
充分に小さくとることや、ウェルコンタクト５，６の数
量，配置を最適化する必要がある。しかしながら、フル
カスタムＬＳＩ等においては、限られたチップ面積内に
より多くの回路を形成して各種の機能を経済的に実現す
るのが望ましく、このため上述のウェルコンタクト５，
６とＭＯＳＦＥＴ３，４との距離やウェルコンタクト
５，６の数量，配置を最適化することが困難なことがあ
り、ラッチアップ耐量が充分に確保できない場合があ
る。
ェルコンタクト５，６とＭＯＳＦＥＴ３，４との距離を
充分に小さくとることや、ウェルコンタクト５，６の数
量，配置を最適化する必要がある。しかしながら、フル
カスタムＬＳＩ等においては、限られたチップ面積内に
より多くの回路を形成して各種の機能を経済的に実現す
るのが望ましく、このため上述のウェルコンタクト５，
６とＭＯＳＦＥＴ３，４との距離やウェルコンタクト
５，６の数量，配置を最適化することが困難なことがあ
り、ラッチアップ耐量が充分に確保できない場合があ
る。
【０００７】この発明はこのような課題を解決するため
なされたもので、ラッチアップ発生の原因となるウェル
内に注入された少数キャリアをもう一方のウェルに達す
るのを妨げ、ラッチアップが起こりにくい構造の半導体
装置およびその製造方法を提供することを目的とする。
なされたもので、ラッチアップ発生の原因となるウェル
内に注入された少数キャリアをもう一方のウェルに達す
るのを妨げ、ラッチアップが起こりにくい構造の半導体
装置およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
この発明に係る半導体装置は、ｐウェルとｎウェルとの
ウェル境界の近傍に、基板の材料のバンドギャップより
もバンドギャップが小さいトラップ領域を形成したこと
を特徴とする。
この発明に係る半導体装置は、ｐウェルとｎウェルとの
ウェル境界の近傍に、基板の材料のバンドギャップより
もバンドギャップが小さいトラップ領域を形成したこと
を特徴とする。
【０００９】この発明に係る半導体装置の製造方法は、
シリコン基板に形成されたｐウェルとｎウェルとのウェ
ル境界の近傍に、ゲルマニウムをイオン注入して、シリ
コンとゲルマニウムとの混晶からなりシリコン基板のバ
ンドギャップよりもバンドギャップが小さいトラップ領
域を形成したことを特徴とする。
シリコン基板に形成されたｐウェルとｎウェルとのウェ
ル境界の近傍に、ゲルマニウムをイオン注入して、シリ
コンとゲルマニウムとの混晶からなりシリコン基板のバ
ンドギャップよりもバンドギャップが小さいトラップ領
域を形成したことを特徴とする。
【００１０】なお、ゲルマニウムのイオン注入は、ウェ
ル境界のシリコン基板表面側を覆う厚い酸化膜を形成す
る前に行なうのが効果的である。
ル境界のシリコン基板表面側を覆う厚い酸化膜を形成す
る前に行なうのが効果的である。
【００１１】ウェル境界の近傍に、バンドギャップが小
さいトラップ領域を形成することで、ウェル内に注入さ
れた少数キャリアはトラップ領域に捕らえられる。これ
により、ウェル内に注入された少数キャリアが他方のウ
ェルに達するのを妨げ、ラッチアップ現象の発生を防止
することができる。なお、トラップ領域に捕らえられた
少数キャリアは、一定時間後に再結合する。
さいトラップ領域を形成することで、ウェル内に注入さ
れた少数キャリアはトラップ領域に捕らえられる。これ
により、ウェル内に注入された少数キャリアが他方のウ
ェルに達するのを妨げ、ラッチアップ現象の発生を防止
することができる。なお、トラップ領域に捕らえられた
少数キャリアは、一定時間後に再結合する。
【００１２】シリコン基板に対してゲルマニウムをイオ
ン注入することで、シリコン基板内に数パーセント程度
のゲルマニウムが混ざったシリコン−ゲルマニウム混晶
が形成される。このシリコン−ゲルマニウム混晶によっ
て、シリコン基板のバンドギャップよりも小さいバンド
ギャップのトラップ領域が形成される。
ン注入することで、シリコン基板内に数パーセント程度
のゲルマニウムが混ざったシリコン−ゲルマニウム混晶
が形成される。このシリコン−ゲルマニウム混晶によっ
て、シリコン基板のバンドギャップよりも小さいバンド
ギャップのトラップ領域が形成される。
【００１３】シリコン−ゲルマニウム混晶からなるトラ
ップ領域は、選択エピタキシャル成長等の特殊な工程を
用いて形成すると製造工程が大変複雑になるが、イオン
注入を用いることで製造工程が複雑になることなくトラ
ップ領域を効率良く形成することができる。
ップ領域は、選択エピタキシャル成長等の特殊な工程を
用いて形成すると製造工程が大変複雑になるが、イオン
注入を用いることで製造工程が複雑になることなくトラ
ップ領域を効率良く形成することができる。
【００１４】なお、厚い酸化膜を形成する前にゲルマニ
ウムのイオン注入を行なうことで、比較的重たい元素で
あるゲルマニウムを比較的低いエネルギで効率良く注入
することができる。
ウムのイオン注入を行なうことで、比較的重たい元素で
あるゲルマニウムを比較的低いエネルギで効率良く注入
することができる。
【００１５】
【発明の実施の形態】以下この発明の実施の形態を添付
図面に基づいて説明する。図３はこの発明に係る半導体
装置の模式断面構造図である。この発明に係る半導体装
置は、ｐウェル１とｎウェル２との境界の近傍にトラッ
プ領域８，９をそれぞれ形成してなる。各トラップ領域
８，９は、厚い酸化膜７を形成する前に、ゲルマニウム
をイオン注入して形成する。
図面に基づいて説明する。図３はこの発明に係る半導体
装置の模式断面構造図である。この発明に係る半導体装
置は、ｐウェル１とｎウェル２との境界の近傍にトラッ
プ領域８，９をそれぞれ形成してなる。各トラップ領域
８，９は、厚い酸化膜７を形成する前に、ゲルマニウム
をイオン注入して形成する。
【００１６】シリコン基板に形成した各ウェル１，２
に、ゲルマニウムをイオン注入して、数パーセントのゲ
ルマニウムが混じったシリコン−ゲルマニウム混晶から
なるトラップ領域８，９を形成することで、これらのト
ラップ領域８，９のバンドギャップをシリコン基板のバ
ンドギャップよりも小さくする。これにより、ラッチア
ップが起こりにくい構造の半導体装置を実現することが
できる。
に、ゲルマニウムをイオン注入して、数パーセントのゲ
ルマニウムが混じったシリコン−ゲルマニウム混晶から
なるトラップ領域８，９を形成することで、これらのト
ラップ領域８，９のバンドギャップをシリコン基板のバ
ンドギャップよりも小さくする。これにより、ラッチア
ップが起こりにくい構造の半導体装置を実現することが
できる。
【００１７】図４はこの発明に係る半導体装置のバンド
構造を示す説明図である。ｐウェル１側に形成されたト
ラップ領域９のバンドギャップは、ｐウェル１のバンド
ギャップよりも小さいので、ｐウェル１内に注入された
電子は、トラップ領域９に補足され、ｎウェル２側へ達
することができない。トラップ領域９に補足された電子
（ｐウェルでの少数キャリア）は、一定時間後には再結
合してしまう。ｎウェル２側に形成されたトラップ領域
８のバンドギャップは、ｎウェル２のバンドギャップよ
りも小さいので、ｎウェル２内に注入されたホールは、
トラップ領域８に補足され、ｐウェル１側へ達すること
ができない。トラップ領域８に補足されたホール（ｎウ
ェルでの少数キャリア）は、一定時間後には再結合して
しまう。従って、ラッチアップ現象の発生を防止するこ
とができる。
構造を示す説明図である。ｐウェル１側に形成されたト
ラップ領域９のバンドギャップは、ｐウェル１のバンド
ギャップよりも小さいので、ｐウェル１内に注入された
電子は、トラップ領域９に補足され、ｎウェル２側へ達
することができない。トラップ領域９に補足された電子
（ｐウェルでの少数キャリア）は、一定時間後には再結
合してしまう。ｎウェル２側に形成されたトラップ領域
８のバンドギャップは、ｎウェル２のバンドギャップよ
りも小さいので、ｎウェル２内に注入されたホールは、
トラップ領域８に補足され、ｐウェル１側へ達すること
ができない。トラップ領域８に補足されたホール（ｎウ
ェルでの少数キャリア）は、一定時間後には再結合して
しまう。従って、ラッチアップ現象の発生を防止するこ
とができる。
【００１８】シリコン基板のバンドギャップよりも小さ
いバンドギャップのトラップ領域８，９は、ＬＳＩ等の
半導体装置の製造工程の適当な工程で、各ウェル１，２
の境界の近傍にゲルマニウムを導入することで生成する
こともできるが、基板平面内の特定の領域に対してゲル
マニウムを導入するためには選択エピタキシャル工程等
の特殊な技術が必要になり、半導体装置の製造工程が大
変複雑になる。そこで、この発明に係る半導体装置の製
造方法は、イオン注入によって各トラップ領域８，９を
形成することで、特殊で複雑な工程を必要とすることな
く、半導体装置を容易に製造できるようにしている。
いバンドギャップのトラップ領域８，９は、ＬＳＩ等の
半導体装置の製造工程の適当な工程で、各ウェル１，２
の境界の近傍にゲルマニウムを導入することで生成する
こともできるが、基板平面内の特定の領域に対してゲル
マニウムを導入するためには選択エピタキシャル工程等
の特殊な技術が必要になり、半導体装置の製造工程が大
変複雑になる。そこで、この発明に係る半導体装置の製
造方法は、イオン注入によって各トラップ領域８，９を
形成することで、特殊で複雑な工程を必要とすることな
く、半導体装置を容易に製造できるようにしている。
【００１９】更に、ゲルマニウムは比較的重たい元素で
あり、各ウェル１，２の境界を覆う厚い酸化膜７を形成
した後に厚い酸化膜７を介してゲルマニウムをイオン注
入するのは、高エネルギ注入と行なう必要があるため、
厚い酸化膜７を形成する前にゲルマニウムをイオン注入
することで、ゲルマニウムを比較的低いエネルギで効率
良く注入できるようにしている。
あり、各ウェル１，２の境界を覆う厚い酸化膜７を形成
した後に厚い酸化膜７を介してゲルマニウムをイオン注
入するのは、高エネルギ注入と行なう必要があるため、
厚い酸化膜７を形成する前にゲルマニウムをイオン注入
することで、ゲルマニウムを比較的低いエネルギで効率
良く注入できるようにしている。
【００２０】
【発明の効果】以上説明したようにこの発明に係る半導
体装置は、ｐウェルとｎウェルとのウェル境界の近傍
に、基板の材料のバンドギャップよりもバンドギャップ
が小さいトラップ領域を形成したので、ウェル内に注入
された少数キャリアはトラップ領域に捕らえられる。こ
れにより、ウェル内に注入された少数キャリアが他方の
ウェルに達するのを妨げ、ラッチアップ現象の発生を防
止することができる。
体装置は、ｐウェルとｎウェルとのウェル境界の近傍
に、基板の材料のバンドギャップよりもバンドギャップ
が小さいトラップ領域を形成したので、ウェル内に注入
された少数キャリアはトラップ領域に捕らえられる。こ
れにより、ウェル内に注入された少数キャリアが他方の
ウェルに達するのを妨げ、ラッチアップ現象の発生を防
止することができる。
【００２１】この発明に係る半導体装置の製造方法は、
シリコン基板に形成されたｐウェルとｎウェルとのウェ
ル境界の近傍に、ゲルマニウムをイオン注入して、シリ
コンとゲルマニウムとの混晶からなりシリコン基板のバ
ンドギャップよりもバンドギャップが小さいトラップ領
域を形成するようにしたので、例えば選択エピタキシャ
ル等の複雑な工程を用いることなく、ラッチアップ現象
の発生を防止するためのトラップ領域を備えた半導体装
置を容易に製造することができる。
シリコン基板に形成されたｐウェルとｎウェルとのウェ
ル境界の近傍に、ゲルマニウムをイオン注入して、シリ
コンとゲルマニウムとの混晶からなりシリコン基板のバ
ンドギャップよりもバンドギャップが小さいトラップ領
域を形成するようにしたので、例えば選択エピタキシャ
ル等の複雑な工程を用いることなく、ラッチアップ現象
の発生を防止するためのトラップ領域を備えた半導体装
置を容易に製造することができる。
【図１】従来の半導体装置（ＣＭＯＳＦＥＴを用いたＬ
ＳＩ等）のＣＭＯＳ構造を示す模式断面構造図
ＳＩ等）のＣＭＯＳ構造を示す模式断面構造図
【図２】従来の半導体装置（ＣＭＯＳＦＥＴを用いたＬ
ＳＩ等）のＣＭＯＳ構造における寄生サイリスタ構造を
示す模式図
ＳＩ等）のＣＭＯＳ構造における寄生サイリスタ構造を
示す模式図
【図３】この発明に係る半導体装置の模式断面構造図
【図４】この発明に係る半導体装置のバンド構造を示す
説明図
説明図
１…シリコン基板に形成したｐウェル ２…シリコン基板に形成したｎウェル ３…ｎＭＯＳＦＥＴ（ｎチャンネルＭＯＳ形電界効果ト
ランジスタ） ４…ｐＭＯＳＦＥＴ（ｐチャンネルＭＯＳ形電界効果ト
ランジスタ） ５…ｐウェルコンタクト ６…ｎウェルコンタクト ７…厚い酸化膜 ８…トラップ領域（ｎウェル側） ９…トラップ領域（ｐウェル側）
ランジスタ） ４…ｐＭＯＳＦＥＴ（ｐチャンネルＭＯＳ形電界効果ト
ランジスタ） ５…ｐウェルコンタクト ６…ｎウェルコンタクト ７…厚い酸化膜 ８…トラップ領域（ｎウェル側） ９…トラップ領域（ｐウェル側）
Claims (4)
- 【請求項１】 ｐウェルとｎウェルとの両ウェル構造を
有する半導体装置において、 前記ｐウェルとｎウェルとのウェル境界の近傍に、基板
の材料のバンドギャップよりもバンドギャップが小さい
トラップ領域を形成したことを特徴とする半導体装置。 - 【請求項２】 前記基板の材料はシリコンであり、前記
トラップ領域の材料はシリコンとゲルマニウムとの混晶
であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 シリコン基板にｐウェルとｎウェルとの
両ウェル構造を形成した半導体装置の製造方法におい
て、 前記シリコン基板の前記ｐウェルとｎウェルとのウェル
境界の近傍に、ゲルマニウムをイオン注入して、シリコ
ンとゲルマニウムとの混晶からなり前記シリコン基板の
バンドギャップよりもバンドギャップが小さいトラップ
領域を形成したことを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記ゲルマニウムのイオン注入は、前記
ウェル境界の表面側を覆う酸化膜を形成する工程よりも
前に行なうことを特徴とする請求項３記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8338076A JPH10178105A (ja) | 1996-12-18 | 1996-12-18 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8338076A JPH10178105A (ja) | 1996-12-18 | 1996-12-18 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10178105A true JPH10178105A (ja) | 1998-06-30 |
Family
ID=18314686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8338076A Pending JPH10178105A (ja) | 1996-12-18 | 1996-12-18 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10178105A (ja) |
-
1996
- 1996-12-18 JP JP8338076A patent/JPH10178105A/ja active Pending
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