JPH10178352A

JPH10178352A - 符号復号装置および方法

Info

Publication number: JPH10178352A
Application number: JP33737596A
Authority: JP
Inventors: Toshiyuki Nakagawa; 俊之中川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-18
Filing date: 1996-12-18
Publication date: 1998-06-30

Abstract

(57)【要約】【課題】ビットエラーレートを向上させる。【解決手段】コンパレータ４は、波形等価回路１より
入力される信号を、基準レベルと比較し、２値化して、
メモリ３１に出力する。違反長検出回路３４は、１と１
の間に連続して配置される０の数を示す連続長が、予め
規定された規定長である３Ｔより短い１Ｔまたは２Ｔの
違反長を検出する。パターン検出回路３２は、予め設定
されている３Ｔ−２Ｔ−ｘＴ，ｘＴ−２Ｔ−３Ｔのパタ
ーンを検出する。前情報比較回路３３は、メモリ３７に
記憶されている直前の補正時における補正位置を示す前
情報フラグとパターン検出回路３２の出力とから、今回
の補正位置を示すフラグを、補正位置指定回路３５に出
力する。補正位置指定回路３５は、具体的な補正ビット
を指定し、補正処理回路７に出力する。補正処理回路７
は、指定された補正位置のビットを補正し、出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＲＬＬ(Run Len
gth Limited)符号を用いて情報を記録した記録媒体から
読み出した再生ＲＦ信号を、少なくとも１つのコンパレ
ートレベルに基づいて復号して、チャネルビットデータ
を出力する符号復号装置および方法に関し、特にチャネ
ルビットデータ中に同一シンボルの最小連続長または最
大連続長の条件を満足しない箇所がある場合は、付加さ
れた情報に基づいてビットエラーである確率の高いビッ
トを選定し、選定したビットを補正して、同一シンボル
の最小連続長または最大連続長の条件を満足するチャネ
ルビットデータを出力し、ビットエラーレートを改善す
るようにした符号復号装置および方法に関する。

【０００２】

【従来の技術】データを伝送したり、例えば磁気ディス
ク、光ディスク、光磁気ディスク等の記録媒体にデータ
を記録する際に、伝送や記録に適するようにデータの変
調が行われる。このような変調符号の１つとしてブロッ
ク符号が知られている。このブロック符号は、データ列
をｍ×ｉビットからなる単位（以下データ語という）に
ブロック化し、このデータ語を適当な符号則に従ってｎ
×ｉビットからなる符号語に変換するものである。この
ブロック符号は、ｉ＝１のときには固定長符号となり、
またｉが複数個選べるとき、すなわちｉが２以上で最大
のｉであるｉｍａｘ＝ｒで変換したときには可変長符号
となる。このブロック符号化された符号は可変長符号
（ｄ，ｋ；ｍ，ｎ；ｒ）と表される。ここでｉは拘束長
であり、ｒは最大拘束長である。また、ｄおよびｋは符
号系列内の連続する”１”の間に入る”０”の最小連続
個数および”０”の最大連続個数である。

【０００３】具体例としてコンパクトディスク（ＣＤ）
の変調方式を説明する。コンパクトディスクでは、ＥＦ
Ｍ(Eight to Fourteen Modulation)が用いられている。
８ビットのデータ語は、１４ビットの符号語（チャネル
ビット）へパターン変換された後に、ＥＦＭ変調後の直
流成分を低減させるために３ビットのマージンビットが
付加され、ディスク上にＮＲＺＩで記録されている。符
号系列内の連続する”１”の間に入る”０”の最小連続
個数が２、”０”の最大連続個数が１０の条件を満足す
るように、８ビットから１４ビットへの変換、ならび
に、マージンビットの付加がなされる。従って、この変
調方式のパラメータは、（２，１０；８，１７；１）で
ある。チャネルビット列（記録波形列）のビット間隔を
Ｔとすると、最小反転間隔Ｔｍｉｎは、３（＝２＋１）
Ｔである。また、最大反転間隔Ｔｍａｘは、１１（＝１
０＋１）Ｔである。さらに、データ列のデータ間隔をＴ
ｄａｔａとすると、検出窓幅Ｔｗは、（ｍ／ｎ）×Ｔｄ
ａｔａで表わされ、その値は０．４７（＝８／１７）Ｔ
ｄａｔａである。

【０００４】また、ＥＦＭのＮＲＺＩ変調後の同一シン
ボルの最小連続長ｄ’（＝ｄ＋１）は、３（＝２＋１）
であり、ＮＲＺＩ変調後の同一シンボルの最大連続長
ｋ’（＝ｋ＋１）は１１（＝１０＋１）である。

【０００５】上記コンパクトディスクにおいて、ピット
を線速方向に縮小すれば記録密度を高くすることができ
る。この場合、最小反転間隔Ｔｍｉｎに対応した最小ピ
ット長が短くなる。この最小ピットがデータを再生する
レーザービームのスポットサイズよりも小さくなり過ぎ
ると、ピットの検出が困難になり、エラー発生の原因と
なる。

【０００６】さらに、ディスクの再生において、ディス
クの再生面に対してスキューが加わるとエラーレートが
悪化する。ディスクのスキュー（ディスクと光軸の傾
き）は、進行方向に垂直な面内のタンジェンシャル(tan
gential)方向の成分と、水平な面内のラジアル(radial)
方向成分とに分けられる。このうちタンジェンシャル方
向のスキューは、比較的早めにエラーレートに影響が出
る。従って、このディスクスキューはシステムの設計に
当り、マージンの減少の要因となる。

【０００７】また、同一シンボルの連続の長さの誤りの
分布を、スキューのそれぞれの方向に対して調べたとこ
ろ、タンジェンシャル方向のスキューに対するエラー
は、主に、同一シンボルの連続長が短い場合に発生して
いる。すなわち、Ｔｍｉｎ（ｄ’）の長さをＴｍｉｎ−
１（ｄ’−１）の長さに復号したために、エラーレート
が悪化したことがわかった。上記のＥＦＭ変調方式にお
いては、タンジェンシャル方向にスキューが発生した場
合は、記録波形列のビット間隔をＴとすると、最小反転
間隔Ｔｍｉｎである３Ｔが、さらに短い２Ｔとして復号
されることによるエラーの発生が多いことになる。

【０００８】一方、光ディスクにおいては、その製造に
おいてディスクのアシンメトリのマージンがある程度許
されており、センターレベルに対して再生波形が上下非
対象になる場合も考慮する必要がある。

【０００９】従来より、エラーレートの悪化を信号処理
により補正する方法として、ビタビ復号法が知られてい
る。ビタビ復号法は、符号誤りを小さくして幾何学的距
離の最も短いパスを探索する最尤復号法の１つで、可能
性のないパスを捨てることにより、確からしい値の探索
を簡略化して復号する方法である。さらに、ビタビ復号
法は、その内部に最小反転間隔Ｔｍｉｎを補償するアル
ゴリズムを付加することができる。

【００１０】しかし、ビタビ復号法は、その回路が複雑
でハードウエアの規模が大きくなるという欠点を有して
いる。また、ビタビ復号法で復号を行うには、アシンメ
トリを取り除く必要があり、光ディスクのようなアシン
メトリの許容される系では、アシンメトリに対する最適
化が必要となり、回路がさらに複雑になる。

【００１１】そこで本出願人は、例えば特願平８−２２
５３０号として、より簡単な回路でエラーレートの悪化
を信号処理により補正する方法として、Run-Detector法
を提案した。

【００１２】図２０は、この先の提案における符号復号
装置の構成例を示している。図２０において、波形等化
回路１は入力されたアナログ信号の波形を整形する。Ｐ
ＬＬ回路２は整形されたアナログ波形をもとにビットク
ロックを生成する。Ａ／Ｄ変換回路３は入力されたアナ
ログ信号を所定の分解能でディジタル信号に変換する。
Ａ／Ｄ変換されたディジタルデータは、コンパレータ４
でセンター（ゼロ）レベルを基準として、１または０の
ビット列（２値化データ）に変換される。

【００１３】（ｄ’−１）検出回路５はＴｍｉｎより短
い間隔があるとそれを検出する。例えば（ｄ，ｋ）符号
がＥＦＭ変調符号であれば、記録波形列のビット間隔を
Ｔとすると、Ｔｍｉｎである３Ｔを、誤って２Ｔに復号
した部分が検出されることになる。次に補正位置検出回
路６では、（ｄ’−１）が検出された位置をもとに、ビ
ット列の前側を補正するか、後ろ側を補正するかを判定
する。そして補正処理回路７では、チャネルビット列に
おけるエッジ位置の補正を行い、補正された後のチャネ
ルビット列データを出力する。

【００１４】ところで図２０において、ｄ＝２で考える
と、最小ビット長は３Ｔであり、補正されるのは２Ｔで
ある。また、スキュー角度が加わってエラーが発生した
とき、本来頻度の多い３Ｔがより多くのエラー箇所とな
ることが予想されるが、さらにタンジェンシャル方向の
スキューについては、エラーの発生の仕方に特徴があ
る。例えばプラス方向のタンジェンシャル・スキューが
加わったときのエラーは、２Ｔの後方に発生する場合が
多く、逆にマイナス方向のタンジェンシャル・スキュー
が加わったときのエラーは、２Ｔの前方に発生する場合
が多い。

【００１５】図２０の方法で、２Ｔを補正する際に、例
えば（３Ｔ−２Ｔ−ｘＴ）というビット列があるとき、
２Ｔ部分の補正を仮に前方向に決定すると、ビット列
は、（２Ｔ−３Ｔ−ｘＴ）となり、再び２Ｔが発生する
ことから、誤った方向の補正であると仮定することがで
きる。同様にして、（ｘＴ−２Ｔ−３Ｔ）のビット列の
補正方向を、もし後方に決定したときは、やはり（ｘＴ
−３Ｔ−２Ｔ）のビット列となり、補正後に、再び２Ｔ
を発生させてしまう。

【００１６】そこで、これら３Ｔ−２Ｔ−ｘＴを、３Ｔ
−３Ｔ−（ｘ−１）Ｔと補正し、ｘＴ−２Ｔ−３Ｔを、
（ｘ−１）Ｔ−３Ｔ−３Ｔと補正することが考えられ
る。

【００１７】

【発明が解決しようとする課題】ところが、実際のエラ
ーレートを測定すると、補正の方向で２Ｔを作らないよ
うに補正したにもかかわらず、むしろエラーレートが悪
化している場合があることがわかった。シミュレーショ
ンによると、タンジェンシャル方向のスキュー角度０．
６６°における、上記の３Ｔ−３Ｔ−（ｘ−１）Ｔ、ま
たは、（ｘ−１）Ｔ−３Ｔ−３Ｔのパターンとなるよう
に補正処理を加えた時のエラー数は、加えないときのエ
ラー数の約１．４倍に増加している。

【００１８】つまり、（３Ｔ−２Ｔ−ｘＴ）や（ｘＴ−
２Ｔ−３Ｔ）のパターンのエラーの場合、特にタンジェ
ンシャル方向のスキュー角度が大きいとき、２Ｔの補正
は、ｘＴの方向に行わずに、むしろ、反対側に２Ｔを発
生させて補正を行った方が良い結果が得られる場合が相
当数含まれていることがわかる。これはすなわち、例え
ば（４Ｔ−３Ｔ−２Ｔ）、（２Ｔ−３Ｔ−４Ｔ）のよう
に、ビットエラーがエッジ２つ分、またはそれ以上に渡
って伝搬している場合が相当数含まれていることを意味
する。

【００１９】この発明はこのような課題を解決するため
なされたもので、ビットエラーレートを改善し、スキュ
ーマージンを確保できるようにすることを目的とする。

【００２０】

【課題を解決するための手段】請求項１に記載の符号復
号装置は、伝送符号の同一のシンボルの連続長が、規定
に違反している違反長の長さであることを検出する違反
長検出手段と、同一シンボルの連続長が違反長であると
き、同一シンボルの連続長が規定長になるように補正す
る補正手段と、伝送符号から所定のパターンを検出する
パターン検出手段と、直前の補正時における補正位置を
記憶する記憶手段と、直前の補正時における補正位置
と、伝送符号のパターンに対応して、新たな補正位置を
決定する決定手段とを備えることを特徴とする。

【００２１】請求項２０に記載の符号復号方法は、伝送
符号の同一のシンボルの連続長が、規定に違反している
違反長の長さであることを検出する違反長検出ステップ
と、同一シンボルの連続長が違反長であるとき、同一シ
ンボルの連続長が規定長になるように補正する補正ステ
ップと、伝送符号から所定のパターンを検出するパター
ン検出ステップと、直前の補正時における補正位置を記
憶する記憶ステップと、直前の補正時における補正位置
と、伝送符号のパターンに対応して、新たな補正位置を
決定する決定ステップとを備えることを特徴とする。

【００２２】請求項１に記載の符号復号装置および請求
項２０に記載の符号復号方法においては、直前の補正時
における補正位置と伝送符号のパターンに対応して、新
たな補正位置が決定される。

【００２３】

【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。

【００２４】請求項１に記載の符号復号装置は、伝送符
号の同一のシンボルの連続長が、規定に違反している違
反長の長さであることを検出する違反長検出手段（例え
ば図１の違反長検出回路３４）と、同一シンボルの連続
長が違反長であるとき、同一シンボルの連続長が規定長
になるように補正する補正手段（例えば図１の補正処理
回路７）と、伝送符号から所定のパターンを検出するパ
ターン検出手段（例えば図１のパターン検出回路３２）
と、直前の補正時における補正位置を記憶する記憶手段
（例えば図１のメモリ３７）と、直前の補正時における
補正位置と、伝送符号のパターンに対応して、新たな補
正位置を決定する決定手段（例えば図１の補正位置指定
回路３５）とを備えることを特徴とする。

【００２５】請求項２０に記載の符号復号方法は、伝送
符号の同一のシンボルの連続長が、規定に違反している
違反長の長さであることを検出する違反長検出ステップ
（例えば図２のステップＳ７）と、同一シンボルの連続
長が違反長であるとき、同一シンボルの連続長が規定長
になるように補正する補正ステップ（例えば図２のステ
ップＳ２７）と、伝送符号から所定のパターンを検出す
るパターン検出ステップ（例えば図２のステップＳ１
３，Ｓ１４）と、直前の補正時における補正位置を記憶
する記憶ステップ（例えば図２のステップＳ２８）と、
直前の補正時における補正位置と、伝送符号のパターン
に対応して、新たな補正位置を決定する決定ステップ
（例えば図２のステップＳ２５，Ｓ２６）とを備えるこ
とを特徴とする。

【００２６】以下、この発明の実施の形態について添付
図面に基づいて説明する。なお、記録媒体として光ディ
スクを用い、記録符号としては、同一シンボルの最小連
続長（最小連続個数）ｄが２で、かつ同一シンボルの最
大連続長（最大連続個数）ｋが１０である２値レベルの
（ｄ，ｋ）記録符号を用い、この２値レベルの（ｄ，
ｋ）記録符号がＮＲＺＩ変調によって記録された光ディ
スクから、ＮＲＺＩ変調されたチャネルビットデータ列
を再生する装置を代表例として、発明の実施の形態を説
明する。

【００２７】ここで、（ｄ，ｋ）記録符号は、エッジを
表す符号となり、ＮＲＺＩ変調後のチャンネルビット列
は、ピットの形に相当するレベルを表す符号になる。ま
た、ＮＲＺＩ変調後の同一シンボルの最小連続長ｄ’
（＝ｄ＋１）は３（＝２＋１）であり、同一シンボルの
最大連続長ｋ’（＝ｋ＋１）は１１（＝１０＋１）であ
る。

【００２８】図１はこの発明に係る符号復号装置の構成
例を表している。図１においては、図２０のＡ／Ｄ変換
回路３が省略され、波形等価回路１の出力がコンパレー
タ４に直接供給されている。そして、コンパレータ４に
は、ｎ逓倍クロック発生回路１１が発生したクロックが
供給されている。このクロックは、ＰＬＬ回路２が出力
するチャネルクロックの周波数のｎ倍の周波数とされて
いる。

【００２９】また、コンパレータ４の出力は、縦属接続
された複数のレジスタを内蔵するメモリ３１に供給さ
れ、一時的に保持されるようになされている。また、図
２０の（ｄ’−１）検出回路５に替えて、パターン検出
回路３２と違反長検出回路３４が設けられている。

【００３０】パターン検出回路３２は、メモリ３１より
供給されるデータから、チャネルビット列のビット間隔
をＴとすると、（３Ｔ−２Ｔ−ｘＴ、ｘは４以上）のパ
ターン、または、（ｘＴ−２Ｔ−３Ｔ、ｘは４以上）の
パターンを検出したとき、それぞれの検出信号を出力す
る。また、パターン検出回路３２は、上記パターン以外
の時には検出外を示す信号を出力する。

【００３１】違反長検出回路３４は、メモリ３１からの
ビット情報からチャネルビットでのパターンの並びを調
べ、１Ｔ（違反長）が検出されたとき、または２Ｔ（違
反長）が検出されたとき、３Ｔ未満の連続長が検出され
たもの（違反長が検出されたもの）として、それぞれ別
の検出信号を出力する。それ以外のパターン、すなわち
正常なパターンの時は、さらにこれらの検出信号と識別
できる別の信号を出力する。

【００３２】前情報比較回路３３は、パターン検出回路
３２が所定のパターンを検出したとき、補正位置指定回
路３５のメモリ３７に記憶されている、直前に行われた
補正の方向を示す前情報フラグを基に、前処理を指示す
る信号を出力するようになされている。すなわち、パタ
ーン検出回路３２において、（３Ｔ−２Ｔ−ｘＴ、ｘは
４以上）のパターンが検出された場合、補正位置指定回
路３５がメモリ３７に記憶している前情報フラグが、直
前の補正時における補正位置が「後方」であることを示
しているとき、後方補正を指定する信号を出力する。こ
れに対して、パターン検出回路３２において、（ｘＴ−
２Ｔ−３Ｔ、ｘは４以上）が検出された場合、補正位置
指定回路３５の出力する前情報フラグが、直前の補正時
における補正位置が「前方」であることを示していると
き、前方補正を指定する信号を出力する。補正位置指定
回路３５は、違反長検出回路３４が違反長を検出した場
合、前情報比較回路３３の出力する前処理指示信号に対
応して、メモリ３１を介して供給されるビットデータの
補正位置を指定し、その指定信号を補正処理回路７に出
力するようになされている。補正位置指定回路３５はま
た、カウンタ３６を備え、コンパレータ４が出力するチ
ャネルクロックとチャネルクロックの間にサンプリング
される低レベル（Ｌレベル）のデータの数（０の数）を
計数するようになされている。

【００３３】次に、図２のフローチャートを参照して、
その動作を説明する。最初に、ステップＳ１において、
入力されるデータが終了したか否かが判定される。入力
データが終了していない場合、ステップＳ２に進み、デ
ータを読み込む処理が実行される。すなわち、波形等価
回路１は、図示せぬ光ディスクから再生された再生ＲＦ
信号の入力を受け（所定の伝送路より伝送されてきたＲ
Ｆ信号の入力を受け）、波形等価処理を施した後、コン
パレータ４とＰＬＬ回路２に出力する。ＰＬＬ回路２
は、入力された波形等価回路１の出力するＲＦ信号に同
期したチャネルクロックを生成し、ｎ逓倍クロック発生
回路１１に出力する。ｎ逓倍クロック発生回路１１は、
このチャネルクロックの周波数をｎ（いまの場合、ｎ＝
４）逓倍し、４倍の周波数のクロックを生成し、コンパ
レータ４に出力する。

【００３４】これにより、例えば図３と図４に示すよう
に、図中上向きの矢印で示すチャネルクロック（ＰＬＬ
回路２で生成される）の１／４の周期を有するクロック
が生成される。

【００３５】コンパレータ４は、ステップＳ３におい
て、チャネルクロックの４倍の周波数のクロックに同期
して、波形等価回路１より供給されるＲＦ信号をサンプ
リングする。これにより、図３と図４に示すように、チ
ャネルクロックのタイミングにおけるサンプリング値の
他、チャネルクロックとチャネルクロックの間に３個の
サンプリング値が得られることになる。コンパレータ４
は、これらのサンプリング値を所定の基準レベル（例え
ば０レベル）と比較し、ＲＦ信号のレベルが基準レベル
より大きいとき、論理１を出力し、小さいとき、論理０
を出力する。これにより、レベルデータすなわちＮＲＺ
Ｉデータが得られることになる。

【００３６】コンパレータ４は、チャネルクロックの周
期で得られるデータをメモリ３１に出力し、チャネルク
ロックとチャネルクロックの間に得られる３個のデータ
を補正位置指定回路３５に出力する。

【００３７】すなわち、コンパレータ４は、ステップＳ
４において、供給されるチャネルクロックの４倍の周波
数のクロックの周期が、４の倍数（チャネルクロックの
タイミング）であるか否かを判定し、チャネルクロック
とチャネルクロックの間のタイミングである場合、ステ
ップＳ５に進み、そのタイミングにおいて得られるデー
タを補正位置指定回路３５に供給させる。補正位置指定
回路３５は、入力されたデータのうち、Ｌレベル（０）
の数をカウンタ３６でカウントする。

【００３８】これに対して、チャネルクロックのタイミ
ングにおいては、ステップＳ６に進み、チャネルクロッ
クのタイミングにおいて得られるデータをメモリ３１に
出力し、記憶させる。このとき、補正位置指定回路３５
は、カウンタ３６に、そのカウント値をクリアさせた
後、計数を開始させるとともに、メモリ３７に記憶され
ている前情報フラグをクリアさせる。

【００３９】以上の動作が繰り返されることにより、例
えば図３に示すように、チャネルクロックのタイミング
において、”０１１０”のデータが得られたとすると、
これがメモリ３１に供給される。また、最後の０と次の
１の間の３つのデータのうちの０の数が、カウンタ３６
によりカウントされ、その値が、いまの場合、Ｃ［３］
として保持される。図３の例の場合、このＣ［３］の値
は０である。同様にして、その前の１と１の間の０の数
が、Ｃ［４］として、カウンタ３６によりカウントさ
れ、さらにその前の１と０の間の０の数が、Ｃ［５］と
して、カウントされる。この表示例の場合、Ｃ［４］は
０であり、Ｃ［５］は１となる。

【００４０】さらに、図４に示すように、チャネルクロ
ックのタイミングにおいて、”１００１”のデータが得
られたとすると、これがメモリ３１に供給され、最後の
１と０の間の０の数が、Ｃ［３］として、カウンタ３６
によりカウントされ、その前の０と０の間の０の数が、
Ｃ［４］としてカウントされ、さらに、その前の０と１
の間の０の数が、Ｃ［５］としてカウントされる。図４
の表示例の場合、Ｃ［３］とＣ［４］は３であり、Ｃ
［５］は２となる。

【００４１】次に、ステップＳ７に進み、メモリ３１に
記憶されたビット列中に、２Ｔ（違反長）の長さの連続
長があるか否かが判定される。すなわち、違反長検出回
路３４は、メモリ３１に記憶されたデータを読み出し、
２Ｔの違反長の有無を判定する。２Ｔの違反長が検出さ
れたとき、違反長検出回路３４は、検出信号を補正位置
指定回路３５に出力する。

【００４２】いまの場合、規定されている最小連続長
（規定長）は３Ｔであるから、それより短い２Ｔの連続
長は規定に違反している違反長となる。本来、このよう
な違反長のデータは存在しないはずであり、このような
違反長のビット列を有する違反ビット列が存在するとい
うことはエラーが発生したことを意味する。そこで、こ
の場合においては、エラーを補正する処理を行うのであ
るが、補正を行うビットを指定する処理が、ステップＳ
１３以降において行われる。

【００４３】ステップＳ７において、２Ｔの違反長が検
出されたと判定されたとき、ステップＳ１３に進み、パ
ターン検出回路３２は、３Ｔ−２Ｔ−ｘＴ（ｘ＞＝４）
のパターンがあるか否かを判定する。すなわち、違反長
検出回路３４で検出された違反長２Ｔを有する違反ビッ
ト列の、時間的に前側のビット列の連続長が３Ｔであ
り、後ろ側の連続長が４Ｔか、それ以上の長さのパター
ンの有無を判定する。このパターンが検出されたとき、
パターン検出回路３２は、前情報比較回路３３に、その
検出信号を出力する。

【００４４】前情報比較回路３３は、パターン検出回路
３２より３Ｔ−２Ｔ−ｘＴのパターンの検出信号が入力
されたとき、補正位置指定回路３５のメモリ３７に記憶
されている直前の補正時における補正方向を示す前情報
フラグの供給を受ける。そして、この前情報フラグが、
直前の補正時においては、違反長のパターンの後ろのパ
ターンが補正されたことを示しているとき、ステップＳ
２６に進み、今回の補正位置を示すフラグとして、後ろ
のパターンを補正位置として指定するフラグを発生し、
補正位置指定回路３５に出力する。

【００４５】このとき、補正位置指定回路３５は、前情
報比較回路３３より供給されたフラグに対応して、補正
すべきビット位置を指定する補正位置指定信号を補正処
理回路７に出力する。補正処理回路７は、ステップＳ２
７において、メモリ３１より供給されるデータのうち、
補正位置指定回路３５で指定されたビットを補正する。
いまの場合、補正位置が後ろ側に指定されているので、
ｄｔｏｕｔ［３］（その意味については、図７を参照し
て後述する）を反転することにより、３Ｔ−２Ｔ−ｘＴ
のデータが、３Ｔ−３Ｔ−（ｘ−１）Ｔと補正される。

【００４６】次に、ステップＳ２８に進み、前情報比較
回路３３より供給されたフラグが、補正位置指定回路３
５のメモリ３７に、直前の補正時における補正位置を示
す前情報フラグとして記憶される。

【００４７】次に、ステップＳ１１に進み、補正処理回
路７は、補正されたデータｄｔｏｕｔ［９］を出力す
る。そして、ステップＳ１２において、メモリ３１等に
保持されているデータが順次後段に転送される。

【００４８】ステップＳ１３において、３Ｔ−２Ｔ−ｘ
Ｔのパターンが検出されていないか、あるいは、検出さ
れていたとしても、前情報フラグが後ろ側を指定してい
ないと判定された場合、ステップＳ１４に進み、パター
ン検出回路３２は、ｘＴ−２Ｔ−３Ｔ（ｘ＞＝４）のパ
ターンが存在するか否かを判定する。すなわち、違反長
検出回路３４で検出された違反長２Ｔを有する違反ビッ
ト列の、時間的に後ろ側のビット列の連続長が３Ｔであ
り、前側の連続長が４Ｔか、それ以上の長さのパターン
の有無を判定する。

【００４９】このパターンが検出されたとき、その検出
信号がパターン検出回路３２から前情報比較回路３３に
出力される。前情報比較回路３３は、このとき、補正位
置指定回路３５のメモリ３７に記憶されている前情報フ
ラグの供給を受け、直前の補正時における補正位置が前
側であるか否かを判定する。直前の補正時の補正位置が
前側のパターンであると判定された場合、ステップＳ２
５に進み、前情報比較回路３３は、前側を補正位置とす
るフラグを発生し、補正位置指定回路３５に出力する。
補正位置指定回路３５は、入力されたフラグに対応し
て、メモリ３１より供給されるデータの補正ビットを指
定し、その補正位置指定信号を補正処理回路７に出力す
る。補正処理回路７は、ステップＳ２７において、この
補正位置指定信号に対応して、補正処理を行う。いまの
場合、ｄｔｏｕｔ［６］を反転することで、ｘＴ−２Ｔ
−３Ｔが、（ｘ−１）Ｔ−３Ｔ−３Ｔに補正される。

【００５０】そして、ステップＳ２８において、補正位
置指定回路３５は、そのときのフラグを、メモリ３７に
前情報フラグとして記憶させる。さらに、ステップＳ１
１において、補正処理回路７により補正されたデータが
出力され、ステップＳ１２において、メモリ３１に記憶
されているデータが順次転送される処理が実行される。

【００５１】なお、パターン検出回路３２により検出す
るパターンを、３Ｔ−２Ｔ−ｘＴ，ｘＴ−２Ｔ−３Ｔと
したのは、タンジェンシャル・スキュー発生時、このエ
ラーのパターンが最も多く発生するからである。

【００５２】ステップＳ１４において、ｘＴ−２Ｔ−３
Ｔのパターンが検出されていないか、検出されていたと
しても、前情報フラグが後ろ側の補正位置を示している
場合においては、さらにステップＳ１５またはＳ２０の
処理が実行される。ステップＳ１５の処理は、図４に示
すように、違反長検出回路３４にいま取り込まれている
データが”１００１”である場合に実行され、ステップ
Ｓ２０の処理は、いま取り込まれたデータが、図３に示
すように、”０１１０”である場合に実行される。

【００５３】ステップＳ１５においては、補正位置指定
回路３５で、図４に示すように、最初の０と次の１の間
における０の数Ｃ［５］と、２番目の１と次の０の間の
０の数Ｃ［３］が比較される。いまの場合、Ｃ［５］
は、ＲＦ信号のレベルが低レベルから高レベルに変化す
る場合における０の数を表し、Ｃ［３］は高レベルから
低レベルに変化する場合における０の数を表している。

【００５４】ステップＳ１５において、Ｃ［５］の方が
Ｃ［３］より小さいと判定された場合、ステップＳ１８
に進み、補正位置指定回路３５は、違反長の後ろ側を補
正位置として指定するフラグを発生し、そのフラグに対
応して、補正ビットを指定する補正位置指定信号を補正
処理回路７に出力する。このとき、補正処理回路７は、
ステップＳ２７において、２Ｔの違反長の時間的に後ろ
側のビットを補正する処理を実行する。ステップＳ２８
においては、ステップＳ１８で発生されたフラグが前情
報フラグとしてメモリ３７に記憶される。

【００５５】ステップＳ１５において、Ｃ［５］の方が
Ｃ［３］より小さくないと判定された場合、ステップＳ
１６に進み、補正位置指定回路３５は、Ｃ［３］がＣ
［５］より小さいか否かを判定する。Ｃ［３］の方がＣ
［５］より小さいと判定された場合、ステップＳ１９に
進み、補正位置指定回路３５は、違反長２Ｔの前のビッ
トを補正値として指定するフラグを発生する。そして、
このフラグに対応して、具体的な補正ビットを指定する
補正位置指定信号を発生し、補正処理回路７に出力す
る。補正処理回路７は、ステップＳ２７において、この
補正位置指定信号に対応して、２Ｔの違反長の前側のビ
ットを補正する処理を実行する。そして、ステップＳ２
８において、ステップＳ１９で発生したフラグが、前情
報フラグとしてメモリ３７に新たに記憶される。

【００５６】ステップＳ１６において、Ｃ［３］がＣ
［５］より小さくないと判定された場合、すなわち、結
局、Ｃ［３］とＣ［５］が等しい場合、ステップＳ１７
に進み、補正位置指定回路３５は、フラグとして、メモ
リ３７に記憶されている前情報フラグと同じフラグを発
生する。そして、そのフラグに対応する補正位置指定信
号を補正処理回路７に出力する。補正処理回路７は、ス
テップＳ２７で、この補正位置指定信号に対応して補正
処理を行う。すなわち、直前の補正時において、違反長
の後ろ側のビットが補正された場合においては、今回も
違反長の後ろ側のビットを補正し、直前の補正時におい
て違反長の前側のビットが補正された場合においては、
今回も違反長の前側のビットの補正が行われる。ステッ
プＳ２８では、前と同じフラグが前情報フラグとしてメ
モリ３７に記憶される。

【００５７】ステップＳ２０においては、補正位置指定
回路３５で、図３に示すように、最初の１と次の０の間
における０の数Ｃ［５］と、２番目の０と次の１の間の
０の数Ｃ［３］が比較される。いまの場合、Ｃ［５］
は、ＲＦ信号のレベルが高レベルから低レベルに変化す
る場合における０の数を表し、Ｃ［３］は低レベルから
高レベルに変化する場合における０の数を表している。

【００５８】ステップＳ２０において、Ｃ［３］の方が
Ｃ［５］より小さいと判定された場合、ステップＳ２４
に進み、補正位置指定回路３５は、違反長の後ろ側を補
正位置として指定するフラグを発生し、そのフラグに対
応して、補正ビットを指定する補正位置指定信号を補正
処理回路７に出力する。このとき、補正処理回路７は、
ステップＳ２７において、２Ｔの違反長の時間的に後ろ
側のビットを補正する処理を実行する。ステップＳ２８
においては、ステップＳ１８で発生されたフラグが前情
報フラグとしてメモリ３７に記憶される。

【００５９】ステップＳ２０において、Ｃ［３］の方が
Ｃ［５］より小さくないと判定された場合、ステップＳ
２１に進み、補正位置指定回路３５は、Ｃ［５］がＣ
［３］より小さいか否かを判定する。Ｃ［５］の方がＣ
［３］より小さいと判定された場合、ステップＳ２３に
進み、補正位置指定回路３５は、違反長２Ｔの前のビッ
トを補正値として指定するフラグを発生する。そして、
このフラグに対応して、具体的な補正ビットを指定する
補正位置指定信号を発生し、補正処理回路７に出力す
る。補正処理回路７は、ステップＳ２７において、この
補正位置指定信号に対応して、２Ｔの違反長の前側のビ
ットを補正する処理を実行する。そして、ステップＳ２
８において、ステップＳ２３で発生したフラグが、前情
報フラグとしてメモリ３７に新たに記憶される。

【００６０】ステップＳ２１において、Ｃ［５］がＣ
［３］より小さくないと判定された場合、すなわち、結
局、Ｃ［３］とＣ［５］が等しい場合、ステップＳ２２
に進み、補正位置指定回路３５は、フラグとして、メモ
リ３７に記憶されている前情報フラグと同じフラグを発
生する。そして、そのフラグに対応する補正位置指定信
号を補正処理回路７に出力する。補正処理回路７は、ス
テップＳ２７で、この補正位置指定信号に対応して補正
処理を行う。すなわち、直前の補正時において、違反長
の後ろ側のビットが補正された場合においては、今回も
違反長の後ろ側のビットを補正し、直前の補正時におい
て違反長の前側のビットが補正された場合においては、
今回も違反長の前側のビットの補正が行われる。ステッ
プＳ２８では、前と同じフラグが前情報フラグとしてメ
モリ３７に記憶される。

【００６１】以上が、２Ｔの違反長が検出された場合に
おける補正処理である。

【００６２】次に、ステップＳ７において、２Ｔの違反
長が検出されていないと判定された場合、ステップＳ８
に進み、１Ｔの違反長が検出されているか否かが判定さ
れる。違反長検出回路３４は、１Ｔの違反長を検出した
場合、その検出信号を補正位置指定回路３５に出力す
る。補正位置指定回路３５は、この検出信号の入力を受
けたとき、ステップＳ９で、１Ｔの違反長の前側と後ろ
側の両方を補正位置として指定するフラグを発生する。
そして、このフラグに対応して、実際に補正するビット
を指定する補正位置指定信号を発生し、補正処理回路７
に出力する。補正処理回路７は、ステップＳ１０におい
て、この補正位置指定信号に対応して補正処理を行う。
いまの場合、１Ｔの違反長の前側のビットｄｔｏｕｔ
［５］と後ろ側のビットｄｔｏｕｔ［３］の両方が反
転、補正され、３Ｔの連続長とされる。すなわち、ｘＴ
−１Ｔ−ｙＴのパターンが、ｄｔｏｕｔ［５］とｄｔｏ
ｕｔ［３］を反転することにより、（ｘ−１）Ｔ−３Ｔ
−（ｙ−１）Ｔのパターンに補正される。

【００６３】以後、ステップＳ１１において、補正処理
回路７で補正された処理が出力され、ステップＳ１２
で、データの順送り処理が実行される。

【００６４】ステップＳ８において、１Ｔの違反長が検
出されていないと判定された場合、ステップＳ１１，Ｓ
１２の処理が実行された後、ステップＳ１の処理に戻
る。すなわち、この場合においては、補正処理が行われ
ないことになる。

【００６５】図５は、メモリ３１と違反長検出回路３４
の構成例を表している。図５に示すように、メモリ３１
においては、９個のレジスタ３１−１乃至３１−９が縦
属接続されている。これらのレジスタ３１−１乃至３１
−９が、入力された１ビットのデータを順次チャネルク
ロックに同期して後段に転送するので、このメモリ３１
に合計１０ビットのデータｄｔ［０］乃至ｄｔ［９］が
保持される（利用可能な状態とされる）。

【００６６】違反長検出回路３４は、排他的論理和回路
３４−１，３４−２，３４−４と、アンド回路３４−
３，３４−５により構成されている。排他的論理和回路
３４−１は、レジスタ３１−６の入出力のデータｄｔ
［５］とｄｔ［６］の排他的論理和を演算し、演算結果
をアンド回路３４−３に出力している。また、排他的論
理和回路３４−２は、レジスタ３１−４の入出力のデー
タｄｔ［３］とｄｔ［４］の排他的論理和を演算し、演
算結果をアンド回路３４−３に出力している。この排他
的論理和回路３４−１，３４−２とアンド回路３４−３
により、違反長２Ｔが検出されるようになされている。

【００６７】また、レジスタ３１−５の入出力のデータ
ｄｔ［４］とｄｔ［５］の排他的論理和が、排他的論理
和回路３４−４により演算され、演算結果がアンド回路
３４−５に供給されている。アンド回路３４−５の他方
の入力には、排他的論理和回路３４−２の出力が供給さ
れている。排他的論理和回路３４−２，３４−４とアン
ド回路３４−５により、違反長１Ｔが検出されるように
なされている。

【００６８】排他的論理和回路３４−２は、データｄｔ
［３］とｄｔ［４］の一方が０であり他方が１であると
きだけ、論理１を出力する。同様に、排他的論理和回路
３４−１は、データｄｔ［５］とｄｔ［６］の一方が論
理１であり他方が論理０であるときにおいてのみ、論理
１を出力する。従って、アンド回路３４−３の出力は、
ｄｔ［６］，ｄｔ［５］，ｄｔ［４］，ｄｔ［３］
が、”０１１０”または”１００１”であるときに論理
１を出力する。”０１０１”や”１０１０”の場合に
も、アンド回路３４−３の出力は論理１となるが、規定
上、このようなビット列は存在しないことになってい
る。従って、排他的論理和回路３４−１，３４−２とア
ンド回路３４−３により、２Ｔの違反長を検出すること
ができる。

【００６９】同様に、アンド回路３４−５は、データｄ
ｔ［５］，ｄｔ［４］，ｄｔ［３］が、”１０１”また
は”０１０”のときにおいてのみ、論理１を出力する。
これにより、１Ｔの違反長が検出されることになる。

【００７０】図６は、パターン検出回路３２の構成例を
示している。この構成例においては、アンド回路３２−
１が、データｄｔ［０］乃至ｄｔ［３］の論理積を演算
し、演算結果をオア回路３２−７に入力している。同様
に、データｄｔ［０］乃至ｄｔ［３］を、それぞれイン
バータ３２−２乃至３２−５で反転したデータの論理積
をアンド回路３２−６が演算し、オア回路３２−７に出
力している。従って、オア回路３２−７は、データｄｔ
［３］，ｄｔ［２］，ｄｔ［１］，ｄｔ［０］が、”１
１１１”であるか、または”００００”であるとき、論
理１を出力する。

【００７１】アンド回路３２−９は、データｄｔ［９］
をインバータ３２−８で反転したデータと、データｄｔ
［８］，ｄｔ［７］，ｄｔ［６］の論理積を演算し、オ
ア回路３２−１０に出力している。また、アンド回路３
２−１５は、データｄｔ［６］，ｄｔ［７］，ｄｔ
［８］の論理を、インバータ３２−１１，３２−１２，
３２−１３で、それぞれ反転した結果と、インバータ３
２−８の出力をインバータ３２−１４で反転したデータ
（すなわちデータｄｔ［９］と同一のデータ）の論理積
を演算し、演算結果をオア回路３２−１０に出力してい
る。従って、オア回路３２−１０の出力は、データｄｔ
［９］，ｄｔ［８］，ｄｔ［７］，ｄｔ［６］が、”０
１１１”または”１０００”であるとき、論理１を出力
する。

【００７２】図６の実施の形態の場合、アンド回路３２
−１６には、図５の違反長検出回路３４のアンド回路３
４−３の出力する２Ｔ検出信号も入力されている。アン
ド回路３２−１６は、オア回路３２−７、オア回路３２
−１０、およびアンド回路３４−３の出力の論理積を演
算している。すなわち、アンド回路３２−１６の出力
は、データｄｔ［９］乃至ｄｔ［０］が、”０１１１０
０１１１１”であるとき、または、”１０００１１００
００”であるとき、論理１を出力する。従って、アンド
回路３２−１６は、３Ｔ−２Ｔ−ｘＴ（ｘ≧４）のパタ
ーンが検出されたとき、論理１（違反ビット列の後のビ
ット列を補正ビット列として指定するフラグ）を出力す
ることになる。

【００７３】一方、アンド回路３２−２２は、データｄ
ｔ［０］をインバータ３２−２１で反転したデータと、
データｄｔ［３］，ｄｔ［２］，ｄｔ［１］の論理積を
演算し、演算結果をオア回路３２−２３に出力してい
る。アンド回路３２−２５は、データｄｔ［１］，ｄｔ
［２］，ｄｔ［３］を、インバータ３２−３，１１−
４，１１−５で反転したデータと、インバータ３２−２
の出力をインバータ３２−２４で反転したデータ（すな
わちデータｄｔ［０］と同一のデータ）の論理積を演算
し、演算結果をオア回路３２−２３に出力している。従
って、オア回路３２−７は、データｄｔ［３］，ｄｔ
［２］，ｄｔ［１］，ｄｔ［０］が、”１１１０”また
は”０００１”であるとき、論理１を出力する。

【００７４】アンド回路３２−２６は、データｄｔ
［９］乃至ｄｔ［６］の論理積を演算し、演算結果をオ
ア回路３２−２７に出力している。これらのデータｄｔ
［６］乃至ｄｔ［９］は、インバータ３２−１１，３２
−１２，３２−１３，３２−２８により、それぞれ反転
された後、アンド回路３２−２９に入力されている。ア
ンド回路３２−２９は、これらの入力の論理積を演算
し、演算結果をオア回路３２−２７に出力している。従
って、オア回路３２−２７は、データｄｔ［９］，ｄｔ
［８］，ｄｔ［７］，ｄｔ［６］が、”１１１１”また
は”００００”であるとき、論理１を出力する。

【００７５】アンド回路３２−３０には、アンド回路３
２−１６と同様に、図５の違反長検出回路３４のアンド
回路３４−３の出力する２Ｔ検出信号が入力されてい
る。アンド回路３２−３０は、オア回路３２−２３の出
力、オア回路３２−２７の出力、およびアンド回路３４
−３の出力の論理積を演算している。従って、アンド回
路３２−３０は、データｄｔ［９］乃至ｄｔ［０］
が、”１１１１００１１１０”または”００００１１０
００１”のとき、すなわち、ｘＴ−２Ｔ−３Ｔ（ｘ≧
４）のパターンを検出したとき、論理１（違反ビット列
の前のビット列を補正ビット列として指定するフラグ）
を出力することになる。

【００７６】図７は、図２のステップＳ１５乃至Ｓ２４
における処理を行う補正位置指定回路３５の原理的な構
成例を表している。すなわち、この構成例においては、
アンド回路３５−５１の一方の入力に、２Ｔの検出信号
が入力されている。また、他方の入力には、ｄｔ［３］
が１である場合に、論理１が入力されている。従って、
アンド回路３５−５１は、２Ｔが検出され、かつ、ｄｔ
［３］が１であるとき、論理１を出力する。コンパレー
タ３５−５２には、カウンタ３６の出力するカウント値
を順次遅延して後段に出力する遅延回路３５−４１乃至
３５−４６の出力のうち、遅延回路３５−４３が出力す
るＣ［３］と、遅延回路３５−４５が出力するＣ［５］
が入力されている。

【００７７】コンパレータ３５−５２は、アンド回路３
５−５１より論理１が入力されたとき、Ｃ［３］とＣ
［５］を比較し、Ｃ［３］の方がＣ［５］より大きいと
き、後方を指定するフラグを出力し、Ｃ［３］の方がＣ
［５］より小さいとき、前方を指定するフラグを出力す
る。すなわち、前者の場合、フラグｆ１をＨとし、フラ
グｆ２をＬとする。また、後者の場合、フラグｆ１をＬ
とし、フラグｆ２をＨとする。さらに、コンパレータ３
５−５２は、Ｃ［３］とＣ［５］が等しい場合、前情報
と同じフラグを出力する。すなわち、Ｒ_C1をフラグｆ１
に設定し、Ｒ_C2をｆ２に設定する。

【００７８】同様に、アンド回路３５−５３には、２Ｔ
の検出信号と、ｄｔ［３］が０である場合、論理１が入
力されている。従って、アンド回路３５−５３は、２Ｔ
が検出され、かつ、ｄｔ［３］が０であるとき、論理１
を出力する。コンパレータ３５−５４は、アンド回路３
５−５３が論理１を出力したとき、Ｃ［３］とＣ［５］
を比較し、Ｃ［５］の方がＣ［３］より大きいとき、後
方を指定するフラグを出力する。すなわち、フラグｆ１
をＨとし、フラグｆ２をＬとする。また、コンパレータ
３５−５４は、Ｃ［５］の方がＣ［３］より小さいと
き、前方を指定するフラグを出力する。すなわち、フラ
グｆ１をＬとし、フラグｆ２をＨとする。さらに、Ｃ
［５］がＣ［３］と等しい場合には、前情報と同じフラ
グが出力される。すなわち、Ｒ_C1がフラグｆ１に設定さ
れ、Ｒ_C2がフラグｆ２に設定される。

【００７９】図８は、図７に示した原理に従った、補正
処理回路７と補正位置指定回路３５のより詳細な構成例
を表している。アンド回路３５−１には、３Ｔ−２Ｔ−
ｘＴの検出信号と、レジスタ３５−７より出力されるＲ
_C1が入力されている。アンド回路３５−１の出力は、オ
ア回路３５−２に入力されるとともに、インバータ３５
−３を介してアンド回路３５−６に入力されている。

【００８０】アンド回路３５−４には、ｘＴ−２Ｔ−３
Ｔの検出信号と、レジスタ３５−２７の出力するＲ_C2が
入力されている。アンド回路３５−４の出力は、インバ
ータ３５−５を介してアンド回路３５−６に入力されて
いる。アンド回路３５−６には、さらに、２Ｔの検出信
号と後方を指定するフラグｆ１が入力されている。

【００８１】アンド回路３５−６の出力は、オア回路３
５−２に入力されている。オア回路３５−２の出力は、
レジスタ３５−７に入力されている。レジスタ３５−７
は、２Ｔ検出クロックにより、オア回路３５−２より入
力されたデータをラッチするようになされている。

【００８２】すなわち、図９に示すように、２Ｔの検出
信号（図９（Ｂ））が出力されたとき、その検出信号の
期間中のチャネルクロック（図９（Ａ））の立ち上がり
エッジが２Ｔ検出クロックとされ、この２Ｔ検出クロッ
クに同期して、オア回路３５−２の出力をラッチする
（図９（Ｃ））ようになされている。

【００８３】以上のアンド回路３５−１乃至レジスタ３
５−７と同様に、アンド回路３５−２１乃至レジスタ３
５−２７が設けられている。アンド回路３５−２１に
は、ｘＴ−２Ｔ−３Ｔの検出信号と、レジスタ３５−２
７の出力するＲ_C2が入力されている。アンド回路３５−
２１の出力は、オア回路３５−２２に入力されるととも
に、インバータ３５−２３を介してアンド回路３５−２
６に入力されている。

【００８４】アンド回路３５−２４には、３Ｔ−２Ｔ−
ｘＴの検出信号と、レジスタ３５−７の出力するＲ_C1が
入力されている。アンド回路３５−２４の出力は、イン
バータ３５−２５を介してアンド回路３５−２６に入力
されている。アンド回路３５−２６にはさらに、２Ｔの
検出信号と前方を指定するフラグｆ２が入力されてい
る。

【００８５】アンド回路３５−２６の出力は、オア回路
３５−２２に入力されている。オア回路３５−２２の出
力は、レジスタ３５−２７に入力されている。このレジ
スタ３５−２７も、レジスタ３５−７と同様に、２Ｔ検
出クロックに同期して、オア回路３５−２２の出力をラ
ッチするようになされている。

【００８６】排他的論理和回路３５−１０の一方の入力
に、メモリ３１のレジスタ３１−４の出力するデータｄ
ｔ［４］が入力されている。オア回路３５−８は、オア
回路３５−２の出力と、違反長検出回路３４のアンド回
路３４−５が出力する１Ｔの検出信号（違反ビット列の
後のビット列を補正ビット列として指定するフラグ）の
論理和を演算している。オア回路３５−８の出力はレジ
スタ３５−９を介して排他的論理和回路３５−１０の他
方の入力に供給されている。

【００８７】排他的論理和回路３５−１０の出力は、レ
ジスタ３５−１１を介して排他的論理和回路３５−１２
の一方に入力され、排他的論理和回路３５−１２の他方
の入力には、違反長検出回路３４のアンド回路３４−５
が出力する１Ｔ検出信号（違反ビット列の前のビット列
を補正ビット列として指定するフラグ）が入力されてい
る。

【００８８】排他的論理和回路３５−１２の出力は、２
段のレジスタ３５−１３，３５−１４を介して排他的論
理和回路３５−１５の一方の入力に入力されている。排
他的論理和回路３５−１５の他方の入力には、オア回路
３５−２２の出力が、レジスタ３５−１７を介して入力
されている。排他的論理和回路３５−１５の出力は、レ
ジスタ３５−１６を介して出力されるようになされてい
る。

【００８９】図１０は、図８のアンド回路３５−６とア
ンド回路３５−２６に供給するフラグｆ１，ｆ２を生成
する回路の構成例を表している。同図に示すように、こ
の構成例においては、コンパレータ３５−４７に、レジ
スタ３５−４３の出力するカウンタ３６の出力Ｃ［３］
と、レジスタ３５−４５の出力するＣ［５］が供給され
ている。コンパレータ３５−４７は、Ｃ［３］がＣ
［５］より大きいとき、フラグｆ₁を論理１とし、Ｃ
［３］の方がＣ［５］より小さいとき、フラグｆ₂を論
理１とし、Ｃ［３］とＣ［５］が等しいとき、フラグｆ
₀を論理１とする。

【００９０】アンド回路３５−６１には、コンパレータ
３５−４７の出力するｆ₀と、図８のレジスタ３５−７
の出力Ｒ_C1が入力されている。アンド回路３５−６１の
出力は、オア回路３５−６８に入力されている。

【００９１】アンド回路３５−６２には、レジスタ３１
−３の出力ｄｔ［３］と、違反長検出回路３４のアンド
回路３４−３が出力する２Ｔの検出信号が入力されてい
る。アンド回路３５−６２の出力は、アンド回路３５−
６３に入力されている。アンド回路３５−６３の他方の
入力には、コンパレータ３５−４７の出力するフラグｆ
₁が入力されている。アンド回路３５−６３の出力は、
オア回路３５−６８に入力されている。

【００９２】アンド回路３５−６６には、２Ｔの検出信
号が入力されるとともに、ｄｔ［３］がインバータ３５
−６５を介して入力されている。アンド回路３５−６６
の出力は、アンド回路３５−６７に入力されている。ア
ンド回路３５−６７の他方の入力には、コンパレータ３
５−４７の出力するフラグｆ₁がインバータ３５−６４
を介して入力されている。アンド回路３５−６７の出力
は、オア回路３５−６８に入力されている。

【００９３】オア回路３５−６８の出力は、レジスタ３
５−６９に入力されている。レジスタ３５−６９は、図
８のレジスタ３５−７，３５−２７と同様に、２Ｔ検出
クロックによりオア回路３５−６８の出力をラッチし、
ラッチ結果をフラグｆ１として、図８のアンド回路３５
−６に出力するようになされている。

【００９４】上記したアンド回路３５−６１乃至レジス
タ３５−６９と同様に、アンド回路３５−７１乃至レジ
スタ３５−７９が設けられている。すなわち、アンド回
路３５−７１には、コンパレータ３５−４７の出力する
フラグｆ₀と、図８のレジスタ３５−２７の出力Ｒ_C2が
入力されている。アンド回路３５−７１の出力は、オア
回路３５−７８に入力されている。

【００９５】アンド回路３５−７２には、２Ｔの検出信
号とｄｔ［３］が入力されている。アンド回路３５−７
２の出力は、アンド回路３５−７３に入力されている。
アンド回路３５−７３の他方の入力には、コンパレータ
３５−４７の出力するフラグｆ₂が入力されている。ア
ンド回路３５−７３の出力は、オア回路３５−７８に入
力されている。

【００９６】アンド回路３５−７６には、ｄｔ［３］が
インバータ３５−７５を介して入力されているととも
に、２Ｔの検出信号が入力されている。アンド回路３５
−７６の出力は、アンド回路３５−７７に入力されてい
る。アンド回路３５−７７の他方の入力には、コンパレ
ータ３５−４７の出力するフラグｆ₂がインバータ３５
−７４を介して入力されている。アンド回路３５−７７
の出力は、オア回路３５−７８に入力されている。

【００９７】オア回路３５−７８の出力は、レジスタ３
５−７９に入力されている。レジスタ３５−７９は、レ
ジスタ３５−６９と同様に、２Ｔ検出クロックに同期し
てオア回路３５−７８の出力をラッチし、フラグｆ２と
して、図８のアンド回路３５−２６に出力するようにな
されている。

【００９８】次に、図１１のタイミングチャートと図１
２の説明図を参照して、その動作について説明する。

【００９９】上述したように、データｄｔ［６］乃至ｄ
ｔ［３］が、”１００１”または”０１１０”であると
き、データｄｔ［５］，ｄｔ［４］が違反長２Ｔ
（（ｄ’−１）＝２）として検出される（図１２（Ａ）
または（Ｂ））。そして、この違反ビット列の時間的に
前のデータｄｔ［９］乃至ｄｔ［６］が、”０１１１”
または”１０００”であるとき、３Ｔ（ｄ’＝３）の連
続長が検出され、違反ビット列の後のデータｄｔ［３］
乃至ｄｔ［０］が、”１１１１”または”００００”で
あるとき、短くとも４Ｔ（（ｄ’＋１）＝４）の連続長
が検出される。そしてこのとき、３Ｔ−２Ｔ−ｘＴのパ
ターン検出信号が出力される（図１２（Ａ））。

【０１００】３Ｔ−２Ｔ−４Ｔのパターンが検出された
とき、図１１（Ｂ）に示すように、２Ｔの検出信号が違
反長検出回路３４により検出される。そして、この２Ｔ
の検出信号が出力される期間において発生するクロック
（図１１において、太い矢印で示す２Ｔ検出クロック）
で、レジスタ３５−７がオア回路３５−２の出力をラッ
チする。レジスタ３５−７の出力Ｒ_C1は、前情報フラグ
が後方を示しているとき、Ｈとなっている（図１１
（Ｅ））。従って、アンド回路３５−１は、３Ｔ−２Ｔ
−ｘＴが検出されたとき（図１１（Ｃ））、その検出信
号をオア回路３５−２を介してレジスタ３５−７に出力
する。従って、レジスタ３５−７は、２Ｔ検出クロック
に同期して、Ｈレベルを保持する。

【０１０１】オア回路３５−２より出力される３Ｔ−２
Ｔ−ｘＴのパターン検出信号は、オア回路３５−８を介
してレジスタ３５−９にも出力される（図１１
（Ｆ））。このとき、レジスタ３１−４からデータｄｔ
［４］が出力され、排他的論理和回路３５−１０を介し
てレジスタ３５−１１にデータｄｔｏｕｔ［４］として
供給されている。このときレジスタ３５−１１は、直前
に供給されていたデータｄｔｏｕｔ［５］を排他的論理
和回路３５−１２を介してレジスタ３５−１３に出力
し、レジスタ３５−１３は、データｄｔｏｕｔ［６］を
出力し、レジスタ３５−１４は、データｄｔｏｕｔ
［７］を排他的論理和回路３５−１５を介してレジスタ
３５−１６に出力し、レジスタ３５−１６は、データｄ
ｔｏｕｔ［８］を出力している。

【０１０２】この状態において、次のクロックが入力さ
れると、メモリ３１のレジスタ３１−４は、次のデータ
ｄｔ［３］を保持し、出力する。また、レジスタ３５−
９は、３Ｔ−２Ｔ−ｘＴの検出信号を出力する。その結
果、排他的論理和回路３５−１０により、データｄｔ
［３］が反転され、データｄｔｏｕｔ［３］としてレジ
スタ３５−１１に供給される。

【０１０３】そして以後、クロックが供給されるごと
に、レジスタ３５−１１乃至３５−１６に保持されたデ
ータが、順次、後段に出力される。このようにして、違
反長２Ｔの直後の１ビット（ｄｔ［３］）の論理が反転
されて補正処理が行われ、補正後のデータがレジスタ３
５−１６から出力される。すなわち、図１２（Ａ）に示
すように、データ”０１１１００１１１１”または”１
０００１１００００”が入力されたとき、データ”０１
１１０００１１１”または”１０００１１１０００”が
出力される。

【０１０４】一方、３Ｔ−２Ｔ−ｘＴが検出されていな
いか、または、Ｒ_C1がＬレベルであるとき、アンド回路
３５−１は、Ｌを出力しているので、インバータ３５−
３は、Ｈをアンド回路３５−６に出力している。また、
ｘＴ−２Ｔ−３Ｔが検出されていないか、Ｒ_C2が論理Ｌ
であるとき、アンド回路３５−４は、論理Ｌを出力し、
インバータ３５−５は、アンド回路３５−６に論理Ｈを
出力する。従って、図１０のレジスタ３５−６９が出力
するフラグｆ１が論理Ｈである場合において、２Ｔが検
出されると、アンド回路３５−６は、論理Ｈを出力し、
これがオア回路３５−２を介して出力される。そして、
この場合も、上述した場合と同様の動作が行われる。

【０１０５】図１０において、レジスタ３５−６９の出
力するフラグｆ１は、次の場合にＨとなる。すなわち、
コンパレータ３５−４７が出力するフラグｆ₀が論理Ｈ
であり（Ｃ［３］＝Ｃ［５］であり）、図８のレジスタ
３５−７の出力Ｒ_C1が論理Ｈであるとき、アンド回路３
５−６１は、論理Ｈを出力する。この論理Ｈが、オア回
路３５−６８を介してレジスタ３５−６９に出力するの
で、レジスタ３５−６９は、２Ｔ検出クロックに同期し
て、オア回路３５−６８の出力をラッチし、フラグｆ１
として、論理Ｈを出力する。

【０１０６】この他、ｄｔ［３］が論理１であり、２Ｔ
が検出されたとき、アンド回路３５−６２は、論理Ｈを
アンド回路３５−６３に出力する。従って、コンパレー
タ３５−４７の出力するフラグｆ₁が、論理Ｈであると
き（Ｃ［３］がＣ［５］より大きいとき）、アンド回路
３５−６３が論理Ｈを出力し、これがオア回路３５−６
８を介して、レジスタ３５−６９に供給される。さら
に、ｄｔ［３］が論理Ｌであるとき、インバータ３５−
６５は、論理Ｈをアンド回路３５−６６の一方の入力に
供給するので、２Ｔが検出されたとき、アンド回路３５
−６６は、論理Ｈをアンド回路３５−６７に出力する。
従って、この場合において、コンパレータ３５−４７が
出力するフラグｆ₁が論理０であるとき（Ｃ［３］がＣ
［５］より大きくないとき）、インバータ３５−６４の
出力がアンド回路３５−６７に論理Ｈを出力する。そこ
で、この場合においても、アンド回路３５−６７の出力
する論理Ｈがオア回路３５−６８を介してレジスタ３５
−６９に供給される。従って、このような場合において
も、２Ｔ検出クロックに同期して、オア回路３５−６８
の出力がラッチされ、フラグｆ１として出力される（図
１１（Ｉ））。

【０１０７】一方、違反ビット列の前方のデータｄｔ
［９］乃至ｄｔ［６］が、”１１１１”または”０００
０”であるとき、短くとも４Ｔ（（ｄ’＋１）＝４）の
連続長が検出され、違反ビット列の後方のデータｄｔ
［３］乃至ｄｔ［０］が、”１１１０”または”０００
１”であるとき、３Ｔ（ｄ’＝３）の連続長が検出され
る。そしてこのとき、４Ｔ−２Ｔ−３Ｔのパターン検出
信号が出力される（図１２（Ｂ））。

【０１０８】４Ｔ−２Ｔ−３Ｔが検出された場合におい
て、レジスタ３５−２７の出力Ｒ_C2（図１１（Ｇ））が
論理Ｈであるとき、アンド回路３５−２１は、論理Ｈを
出力する。この論理Ｈは、オア回路３５−２２を介し
て、レジスタ３５−２７に入力され、２Ｔ検出クロック
に同期してラッチされる。

【０１０９】この４Ｔ−２Ｔ−３Ｔのパターン検出信号
がオア回路３５−２２を介してレジスタ３５−１７に供
給されているとき、レジスタ３５−１４は、データｄｔ
ｏｕｔ［７］を出力している。従って、次のクロックが
供給されたとき、レジスタ３５−１４は、データｄｔｏ
ｕｔ［６］を保持、出力し、レジスタ３５−１７は、４
Ｔ−２Ｔ−３Ｔのパターン検出信号を出力する。従っ
て、排他的論理和回路３５−１５が、レジスタ３５−１
４から供給されるデータｄｔｏｕｔ［６］の論理を反転
し、レジスタ３５−１６に出力する。このように、この
場合、データｄｔ［６］の論理が反転されて補正処理が
行われる。すなわち、図１２（Ｂ）に示すように、デー
タ”１１１１００１１１０”または”００００１１００
０１”が入力されたとき、データ”１１１０００１１１
０”または”０００１１１０００１”が出力される。

【０１１０】オア回路３５−２２はまた、アンド回路３
５−２６が論理Ｈを出力した場合にも論理Ｈを出力する
ので、この場合にも、上述した場合と同様の動作が行わ
れる。アンド回路３５−２６が論理Ｈを出力するのは、
次のような場合である。

【０１１１】すなわち、ｘＴ−２Ｔ−３Ｔが検出されて
いないか、レジスタ３５−２７の出力Ｒ_C2が論理Ｌであ
るとき、アンド回路３５−２１の出力は、論理Ｌとなる
ので、インバータ３５−２３が論理Ｈをアンド回路３５
−２６に出力する。また、レジスタ３５−７の出力Ｒ_C1
が論理Ｌであるか、または３Ｔ−２Ｔ−ｘＴが検出され
ていないとき、アンド回路３５−２４は、論理Ｌを出力
するので、インバータ３５−２５は、アンド回路３５−
２６に論理Ｈを出力する。従って、この場合において、
図１０のレジスタ３５−７９の出力するフラグｆ２が論
理Ｈであれば、２Ｔが検出されたとき、アンド回路３５
−２６は、論理Ｈを出力する。

【０１１２】フラグｆ２は、次のような場合に論理Ｈと
なる。すなわち、コンパレータ３５−４７の出力するフ
ラグｆ₀が論理Ｈであり（Ｃ［３］がＣ［５］であ
り）、図８のレジスタ３５−２７の出力Ｒ_C2が論理Ｈで
あるとき、アンド回路３５−７１は、論理Ｈを出力す
る。この論理Ｈは、オア回路３５−７８を介して、レジ
スタ３５−７９に入力され、２Ｔ検出クロックに同期し
てラッチされる。これにより、フラグｆ２が論理Ｈとな
る。

【０１１３】この他、ｄｔ［３］が論理Ｈであり、２Ｔ
が検出されたとき、アンド回路３５−７２の出力が論理
１となり、この状態において、コンパレータ３５−４７
の出力するフラグｆ₂が論理Ｈであるとき（Ｃ［３］が
Ｃ［５］より小さいとき）、アンド回路３５−７３の出
力が論理１となる。従って、この場合においても、オア
回路３５−７８を介して、レジスタ３５−７９に論理Ｈ
が供給される。

【０１１４】さらにまた、ｄｔ［３］が論理Ｌであると
き、インバータ３５−７５がアンド回路３５−７６の一
方の入力に論理Ｈを入力する。この場合において、２Ｔ
が検出されたとき、アンド回路３５−７６は、論理Ｈを
アンド回路３５−７７に出力する。このとき、コンパレ
ータ３５−４７の出力するフラグｆ₂が論理Ｌであれば
（Ｃ［３］がＣ［５］より小さくなければ）、インバー
タ３５−７４がアンド回路３５−７７に論理Ｈを出力す
るので、アンド回路３５−７７の出力は、論理Ｈとな
る。この論理Ｈがオア回路３５−４８を介して、レジス
タ３５−７９に供給される。このような場合において
も、フラグｆ２が論理Ｈとなる。

【０１１５】また、データｄｔ［５］乃至ｄｔ［３］の
ビット列が、”１０１”または”０１０”であるとき、
データｄｔ［４］が１Ｔ（（ｄ’−２）＝１）の違反長
のビット列として検出される（図１２（Ｃ））。違反長
１Ｔの検出信号が、オア回路３５−８と排他的論理和回
路３５−１２に入力されたとき、レジスタ３５−１１
は、データｄｔｏｕｔ［５］を出力し、レジスタ３１−
４は、データｄｔ［４］を出力している。従って、レジ
スタ３５−１１の出力するデータｄｔｏｕｔ［５］は、
その論理が排他的論理和回路３５−１２により反転さ
れ、レジスタ３５−１３に供給される。

【０１１６】そして、次のクロックが入力されると、レ
ジスタ３５−１３は、論理の反転されたデータｄｔｏｕ
ｔ［５］を保持し、後段のレジスタ３５−１４に出力す
る。また、このとき、レジスタ３５−９はオア回路３５
−８より入力されていた１Ｔの検出信号を保持し、排他
的論理和回路３５−１０に出力する。

【０１１７】さらに、レジスタ３５−１１は、データｄ
ｔｏｕｔ［５］を出力している状態において、次のクロ
ックが入力されると、排他的論理和回路３５−１０を介
してレジスタ３１−４より供給されているデータｄｔ
［４］をデータｄｔｏｕｔ［４］として保持し、排他的
論理和回路３５−１２を介してレジスタ３５−１３に出
力する。

【０１１８】そしてこのとき、レジスタ３１−４は、次
のデータｄｔ［３］を保持し、排他的論理和回路３５−
１０の一方の入力に供給するとともに、レジスタ３５−
９は、１Ｔの違反検出信号を排他的論理和回路３５−１
０に出力する。従って、排他的論理和回路３５−１０
は、このとき、データｄｔ［３］の論理を反転し、デー
タｄｔｏｕｔ［３］としてレジスタ３５−１１に供給す
る。従って、さらに次のクロックが入力されると、この
論理の反転されたデータｄｔｏｕｔ［３］がレジスタ３
５−１１に保持され、排他的論理和回路３５−１２を介
してレジスタ３５−１３に供給される。

【０１１９】各レジスタに保持されたデータは、クロッ
クが供給されるごとに、順次、後段に転送される。この
ようにして、この場合、データｄｔ［３］，ｄｔ［５］
の論理が反転され、補正処理が行われる。すなわち、図
１２（Ｃ）に示すように、データ”１１１１１０１１１
１”または”０００００１００００”が入力されたと
き、データ”１１１１０００１１１”または”００００
１１１０００”が出力される。

【０１２０】なお、図１２において、○印は補正ビット
を示している。

【０１２１】パターン検出回路３２には、さらに拡張し
て、メモリ３１からのデータのうち、（２Ｔ−３Ｔ−４
Ｔ）のパターン、および、（４Ｔ−３Ｔ−２Ｔ）のパタ
ーンを検出させるようにしても良い。さらに、（２Ｔ−
４Ｔ）のパターン、および、（４Ｔ−２Ｔ）のパターン
を検出させるようにしても良い。

【０１２２】前情報比較回路３３は、パターン検出回路
３２が拡張され、（２Ｔ−３Ｔ−４Ｔ）のパターンが検
出された場合は、補正位置指定回路３５より出力された
前情報フラグにより、直前に補正した位置が「後方」で
あることが示されているとき、後方補正の指定信号を出
力する。これに対して、パターン検出回路３２におい
て、（４Ｔ−３Ｔ−２Ｔ）が検出された場合、補正位置
指定回路３５より出力された前情報フラグが、直前の補
正位置が「前方」であることを示しているとき、前方補
正の指定信号が出力される。

【０１２３】さらに、パターン検出回路３２において、
（２Ｔ−４Ｔ）が検出された場合、補正位置指定回路３
５の前情報フラグが、直前の補正位置が「後方」である
ことを示しているとき、後方補正の指定信号が出力され
る。パターン検出回路３２において、（４Ｔ−２Ｔ）の
パターンが検出された場合、補正位置指定回路３５の前
情報フラグが、直前の補正位置が「前方」であることを
示しているとき、前方補正を指定する信号が出力され
る。

【０１２４】図１３のフローチャートは、図１のパター
ン検出回路３２を拡張した場合の処理を表している。そ
のステップＳ４１乃至Ｓ７０の処理は、図２のステップ
Ｓ１乃至Ｓ２８の処理と基本的に同様であるが、ステッ
プＳ４７（図２におけるステップＳ７）と、ステップＳ
５５（図２におけるステップＳ１３）の間に、ステップ
Ｓ５３，Ｓ５４の処理が挿入され、これに対応して、ス
テップＳ７１乃至Ｓ７４の処理が付加されている点、並
びに、ステップＳ５５（図２におけるステップＳ１３）
において、パターン３Ｔ−２Ｔ−ｘＴだけでなく、パタ
ーン２Ｔ−４Ｔが検出され、また、ステップＳ５６（図
２のステップＳ１４）において、パターンｘＴ−２Ｔ−
３Ｔだけでなく、パターン４Ｔ−２Ｔも検出されるよう
になされている点が、図２における場合と異なってい
る。

【０１２５】そこで、この異なっている処理についてだ
け説明すると、ステップＳ４７において、違反長検出回
路３４により、２Ｔの違反長が検出された場合、ステッ
プＳ５３において、２Ｔ−３Ｔ−４Ｔがパターン検出回
路３２により検出されたか否かが判定される。パターン
検出回路３２は、この２Ｔ−３Ｔ−４Ｔのパターンを検
出したとき、その検出信号を前情報比較回路３３に出力
する。前情報比較回路３３は、補正位置指定回路３５の
メモリ３７に記憶されている前情報フラグが、後ろ側を
指定しているか否かを判定し、後ろ側が指定されている
と判定した場合、前情報比較回路３３は、補正位置指定
回路３５に、後ろ側の補正位置を指定するフラグを出力
する。補正位置指定回路３５は、このフラグに対応し
て、具体的なビットの補正位置を指定する補正位置指定
信号を補正処理回路７に出力する。補正処理回路７は、
ステップＳ７３において、データｄｔｏｕｔ［４］とｄ
ｔｏｕｔ［７］を反転することにより、補正処理を実行
する。これにより、ｘＴ−２Ｔ−３Ｔ−４Ｔのデータ
が、ｘＴ−３Ｔ−３Ｔ−３Ｔのデータに補正される。

【０１２６】次に、ステップＳ７４において、補正位置
指定回路３５は、前情報比較回路３３より供給されてき
たフラグを確認し、ステップＳ７０において、これを前
情報フラグとして、メモリ３７に記憶させる。

【０１２７】ステップＳ５３において、２Ｔ−３Ｔ−４
Ｔのパターンが検出されていないと判定された場合、あ
るいは、検出されていたとしても、前情報フラグが前方
の補正位置を指定している場合、ステップＳ５４に進
み、パターン検出回路３２が、４Ｔ−３Ｔ−２Ｔのパタ
ーンを検出したか否かが判定される。パターン検出回路
３２は、このパターンを検出したとき、その検出信号を
前情報比較回路３３に出力する。前情報比較回路３３
は、このとき、メモリ３７に記憶されている前情報フラ
グが、前側の補正位置を指定しているか否かを判定し、
前側の補正位置を指定しているとき、前側を補正位置と
するフラグを補正位置指定回路３５に出力する。

【０１２８】補正位置指定回路３５は、このフラグの入
力を受けたとき、具体的な補正ビットを指定する補正位
置指定信号を補正処理回路７に出力する。補正処理回路
７は、ステップＳ７１において、この補正位置指定信号
に対応して補正処理を行う。すなわち、補正処理回路７
は、いまの場合、データｄｔｏｕｔ［１０］とｄｔｏｕ
ｔ［１３］を反転し、４Ｔ−３Ｔ−２Ｔのパターンを、
３Ｔ−３Ｔ−３Ｔのパターンに補正する。

【０１２９】次に、ステップＳ７２に進み、補正位置指
定回路３５は、前情報比較回路３３より供給を受けたフ
ラグを確認し、ステップＳ７０において、そのフラグを
前情報フラグとして、メモリ３７に記憶させる。

【０１３０】ステップＳ５４において、４Ｔ−３Ｔ−２
Ｔのパターンが検出されていないと判定されるか、検出
されたとしても、前情報フラグが補正位置として後ろ側
を指定している場合には、ステップＳ５５に進む。ステ
ップＳ５５において、パターン検出回路３２が３Ｔ−２
Ｔ−ｘＴのパターンを検出するか、または、２Ｔ−４Ｔ
のパターンが検出されたか否かが判定される。いずれか
のパターンが検出された場合、その検出信号が前情報比
較回路３３に出力される。このとき、前情報比較回路３
３は、メモリ３７の前情報フラグを確認し、前情報フラ
グが後ろ側の補正位置を指定している場合には、ステッ
プＳ６８に進み、後ろ側を補正位置として指定するフラ
グを発生し、補正位置指定回路３５に出力する。

【０１３１】補正位置指定回路３５は、このフラグに対
応して、具体的な補正ビットを指定する補正位置指定信
号を補正処理回路７に出力する。補正処理回路７は、ス
テップＳ６９において、この補正位置指定信号に対応し
て、補正処理を行う。いまの場合、３Ｔ−２Ｔ−ｘＴの
パターンが、３Ｔ−３Ｔ−（ｘ−１）Ｔのパターンに補
正され、また、２Ｔ−４Ｔのパターンが、３Ｔ−３Ｔの
パターンに補正される。

【０１３２】ステップＳ５５において、パターン３Ｔ−
２Ｔ−ｘＴまたは２Ｔ−４Ｔが検出されないと判定され
るか、検出されたとしても、前情報フラグが前側を補正
位置と指定している場合には、ステップＳ５６に進み、
パターン検出回路３２により、ｘＴ−２Ｔ−３Ｔのパタ
ーンまたは４Ｔ−２Ｔのパターンが検出されたか否かが
判定される。

【０１３３】これらのパターンが検出されたとき、パタ
ーン検出回路３２は、検出信号を前情報比較回路３３に
出力する。前情報比較回路３３は、この検出信号が入力
されたとき、メモリ３７に記憶されている前情報フラグ
が補正位置として前側を指定しているか否かを判定す
る。前側が補正位置として指定されている場合には、ス
テップＳ６７に進む。ステップＳ６７においては、前情
報比較回路３３は、補正位置として前側を指定するフラ
グを補正位置指定回路３５に出力する。補正位置指定回
路３５は、このフラグに対応して、具体的な補正ビット
を指定する補正位置指定信号を補正処理回路７に出力す
る。補正処理回路７は、ステップＳ６９において、具体
的な補正処理を実行する。いまの場合、ｘＴ−２Ｔ−３
Ｔのパターンは、（ｘ−１）Ｔ−３Ｔ−３Ｔのパターン
に補正され、４Ｔ−２Ｔのパターンは、３Ｔ−３Ｔのパ
ターンに補正される。

【０１３４】その他の動作は、図２における場合と同様
である。

【０１３５】なお、このように、パターン検出回路３２
を拡張した場合には、メモリ３１には、１８ビットのデ
ータが保持されるように、レジスタを用意する必要があ
る。

【０１３６】図１４は、さらに他の実施の形態を表して
いる。この実施の形態においては、波形等価回路１の出
力がＡ／Ｄ変換回路３に供給され、ＰＬＬ回路２の出力
するチャネルクロックに同期して、Ａ／Ｄ変換されるよ
うになされている。そして、Ａ／Ｄ変換回路３の出力
が、コンパレータ４と補正位置指定回路３５に供給され
ている。コンパレータ４は、Ａ／Ｄ変換回路３より入力
された値を所定のコンパレートレベルと比較し、１また
は０のＮＲＺＩデータとしてメモリ３１に出力するよう
になされている。

【０１３７】補正位置指定回路３５は、カウンタ３６に
替えて、メモリ４１を備え、Ａ／Ｄ変換回路３の出力す
るＡ／Ｄ変換値を、Ｌ［ｉ］として記憶するようになさ
れている。また、この実施の形態の場合、パターン検出
回路３２は、３Ｔ−２Ｔ−ｘＴ，ｘＴ−２Ｔ−３Ｔ，２
Ｔ−３Ｔ−４Ｔ，４Ｔ−３Ｔ−２Ｔのパターンを検出す
るようになされている。その他の構成は、図１における
場合と同様である。なお、メモリ４１は、メモリ３７と
兼用することもできる。

【０１３８】次に、図１５のフローチャートを参照し
て、その動作を説明する。ステップＳ９１において、入
力データが終了したと判定されない場合、ステップＳ９
２に進み、波形等価回路１は、入力されたデータを波形
等価し、ＰＬＬ回路２とＡ／Ｄ変換回路３に出力する。
Ａ／Ｄ変換回路３は、ＰＬＬ回路２により生成されたチ
ャネルクロックに同期して、ＲＦ信号をＡ／Ｄ変換し、
そのＡ／Ｄ変換した値をコンパレータ４と補正位置指定
回路３５に出力する。

【０１３９】コンパレータ４は、入力されたＡ／Ｄ変換
値を所定の基準レベルと比較し、１または０よりなるＮ
ＲＺＩデータを生成する。ＮＲＺＩデータは、メモリ３
１に供給され、ステップＳ９３において、記憶される。
また、Ａ／Ｄ変換値は、補正位置指定回路３５のメモリ
４１に、Ｌ［ｉ］として記憶される。

【０１４０】次に、ステップＳ９４において、違反長検
出回路３４により、２Ｔの違反長が検出されたか否かが
判定される。２Ｔの違反長が検出された場合、違反長検
出回路３４は、検出信号を補正位置指定回路３５に出力
する。また、２Ｔの違反長が検出されたとき、ステップ
Ｓ９９に進み、パターン検出回路３２は、２Ｔ−３Ｔ−
４Ｔのパターンが検出されたか否かを判定する。このパ
ターンが検出されたとき、パターン検出回路３２は、検
出信号を前情報比較回路３３に出力する。前情報比較回
路３３は、メモリ３７に記憶されている前情報フラグ
が、後ろ側の補正位置を指定しているか否かを判定し、
後ろ側の補正位置を指定している場合、後ろ側を補正位
置とするフラグを発生し、補正位置指定回路３５に出力
する。補正位置指定回路３５は、このフラグの入力を受
けたとき、具体的な補正ビットを指定する補正位置指定
信号を補正処理回路７に出力する。補正処理回路７は、
ステップＳ１２５において、この補正位置指定信号に対
応して、補正処理を行う。いまの場合、データｄｔｏｕ
ｔ［４］，ｄｔｏｕｔ［７］が反転され、２Ｔ−３Ｔ−
４Ｔのパターンが、３Ｔ−３Ｔ−３Ｔのパターンに補正
される。

【０１４１】次に、ステップＳ１２６に進み、補正位置
指定回路３５は、入力されたフラグを確認し、ステップ
Ｓ１２７において、メモリ３７に、そのフラグを前情報
フラグとして記憶させる。

【０１４２】さらに、ステップＳ９７に進み、補正処理
回路７で補正されたデータｄｔｏｕｔ［１７］が出力さ
れ、ステップＳ９８において、メモリ３１に保持されて
いるデータ等が順次転送される。

【０１４３】ステップＳ９９において、２Ｔ−３Ｔ−４
Ｔのパターンが検出されていないか、検出されていたと
しても、前情報フラグが前側の補正位置を指定している
と判定された場合、ステップＳ１００に進み、パターン
検出回路３２により、４Ｔ−３Ｔ−２Ｔのパターンが検
出されたか否かが判定される。パターン検出回路３２
は、このパターンが検出されたとき、検出信号を前情報
比較回路３３に出力する。前情報比較回路３３は、この
とき、メモリ３７に記憶されている前情報フラグが、前
側の補正位置を指定しているか否かを判定し、前側の補
正位置を指定している場合、補正位置を前側とするフラ
グを発生し、補正位置指定回路３５に出力する。

【０１４４】補正位置指定回路３５は、このとき、フラ
グに対応する具体的なビット補正位置を指定する補正位
置指定信号を発生し、補正処理回路７に出力する。補正
処理回路７は、ステップＳ１２３において、この補正位
置指定信号に対応して、データｄｔｏｕｔ［１０］，ｄ
ｔｏｕｔ［１３］を反転し、４Ｔ−３Ｔ−２Ｔを、３Ｔ
−３Ｔ−３Ｔに補正する。

【０１４５】そして、ステップＳ１２４とＳ１２７にお
いて、このときのフラグが、前情報フラグとしてメモリ
３７に記憶される。

【０１４６】ステップＳ１００において、４Ｔ−３Ｔ−
２Ｔのパターンが検出されていないか、検出されていた
としても、そのときの前情報フラグが後ろ側の補正位置
を指定していると判定された場合、ステップＳ１０１に
進み、パターン検出回路３２が、３Ｔ−２Ｔ−ｘＴのパ
ターンを検出したか否かを判定する。パターン検出回路
３２は、このパターンを検出したとき、検出信号を前情
報比較回路３３に出力する。前情報比較回路３３は、こ
のとき、メモリ３７の前情報フラグが後ろ側の補正位置
を指定しているか否かを判定し、後ろ側の補正位置を指
定しているとき、後ろ側を補正位置とするフラグを補正
位置指定回路３５に出力する。補正位置指定回路３５
は、このとき、具体的な補正位置を指定する補正位置指
定信号を発生し、補正処理回路７に出力する。補正処理
回路７は、ステップＳ１２１において、この補正位置指
定信号に対応して、データｄｔｏｕｔ［７］を反転し、
３Ｔ−２Ｔ−ｘＴのパターンを、３Ｔ−３Ｔ−（ｘ−
１）Ｔのパターンに補正する。

【０１４７】次に、ステップＳ１２２，Ｓ１２７におい
て、このときのフラグが、メモリ３７に前情報フラグと
して記憶される。

【０１４８】ステップＳ１０１において、３Ｔ−２Ｔ−
ｘＴのパターンが検出されていないと判定されるか、ま
たは、検出されていたとしても、前情報フラグが前側を
補正位置と指定していると判定された場合、ステップＳ
１０２に進み、パターン検出回路３２がｘＴ−２Ｔ−３
Ｔのパターンを検出したか否かが判定される。パターン
検出回路３２は、このパターンを検出したとき、前情報
比較回路３３に検出信号を出力する。前情報比較回路３
３は、この検出信号の入力を受けたとき、メモリ３７に
記憶されている前情報フラグが、前側を補正位置として
いるか否かを判定する。前側が補正位置として指定され
ている場合、前情報比較回路３３は、前側を補正位置と
するフラグを補正位置指定回路３５に出力する。

【０１４９】補正位置指定回路３５は、このフラグに対
応して、具体的な補正位置を指定する補正位置指定信号
を補正処理回路７に出力する。補正処理回路７は、ステ
ップＳ１１９において、データｄｔｏｕｔ［１０］を反
転し、ｘＴ−２Ｔ−３Ｔのパターンを、（ｘ−１）Ｔ−
３Ｔ−３Ｔのパターンに補正する。

【０１５０】その後、ステップＳ１２０，Ｓ１２７にお
いて、そのときのフラグが、前情報フラグとしてメモリ
３７に記憶される。

【０１５１】ステップＳ１０２において、ｘＴ−２Ｔ−
３Ｔのパターンが検出されないか、検出されていたとし
ても、前情報フラグが後ろ側を指定していると判定され
た場合、ステップＳ１０３またはＳ１１１に進む。ステ
ップＳ１０３は、違反長検出回路３４において検出され
ているパターンが、”１００１”であるときに実行さ
れ、ステップＳ１１１は、そのパターンが、”０１１
０”であるときに実行される。換言すれば、ステップＳ
１０３は、データｄｔ［７］が１であるとき実行され、
ステップＳ１１１は、ｄｔ［７］が０であるとき実行さ
れる。

【０１５２】ステップＳ１０３においては、補正位置指
定回路３５のメモリ４１に記憶されたＡ／Ｄ変換値Ｌ
［１０］とＬ［７］の大小が比較される。Ｌ［１０］よ
りＬ［７］の値が小さいと補正位置指定回路３５により
判定された場合、補正位置指定回路３５は、後ろ側を補
正するフラグが入力されたものとして、補正位置指定信
号を発生し、補正処理回路７に出力する。補正処理回路
７は、ステップＳ１０９において、データｄｔｏｕｔ
［７］を反転し、補正処理を行う。

【０１５３】このときのフラグが、ステップＳ１１０，
Ｓ１２７において、メモリ３７に前情報フラグとして記
憶される。

【０１５４】ステップＳ１０３において、Ｌ［１０］の
方がＬ［７］より大きくないと判定された場合、ステッ
プＳ１０４に進み、Ｌ［１０］の方がＬ［７］より小さ
いか否かが判定される。Ｌ［１０］の方がＬ［７］より
小さいと判定された場合、補正位置指定回路３５は、前
側の補正位置を指定するフラグが入力されたものとし
て、具体的な補正位置を指定する補正位置指定信号を補
正処理回路７に出力する。補正処理回路７は、ステップ
Ｓ１０７において、データｄｔｏｕｔ［１０］を反転
し、２Ｔの違反長を３Ｔに補正する処理を行う。

【０１５５】次に、ステップＳ１０８，Ｓ１２７におい
て、このときのフラグが、メモリ３７に前情報フラグと
して記憶される。

【０１５６】ステップＳ１０４において、Ｌ［１０］が
Ｌ［７］より小さくないと判定された場合、結局、Ｌ
［１０］は、Ｌ［７］と等しいことになる。そこで、こ
の場合、補正位置指定回路３５は、メモリ３７に記憶さ
れている前情報フラグと同一のフラグが入力されたもの
として、補正位置指定信号を補正処理回路７に出力す
る。補正処理回路７は、ステップＳ１０５において、こ
の補正位置指定信号に対応して、補正処理を行う。すな
わち、前情報フラグが、前側を補正位置と指定している
場合には、２Ｔの前側のビットを補正し、後ろ側を補正
位置と指定している場合には、後ろ側のビットを補正す
る。

【０１５７】ステップＳ１０６，Ｓ１２７においては、
そのときのフラグ、すなわち、メモリ３７に保持されて
いるフラグが、そのまま前情報フラグとして保持され
る。

【０１５８】一方、ステップＳ１１１においては、Ｌ
［７］とＬ［１０］の大小が比較され、Ｌ［１０］がＬ
［７］より小さいと判定された場合、補正位置指定回路
３５は、後ろ側を補正位置とするフラグが入力されたも
のとして、補正位置指定信号を補正処理回路７に出力す
る。補正処理回路７は、ステップＳ１１７において、２
Ｔの違反長の後ろ側のビットを補正する処理を行う。

【０１５９】ステップＳ１１８，Ｓ１２７においては、
このときのフラグが、メモリ３７に情報フラグとして記
憶される。

【０１６０】ステップＳ１１１において、Ｌ［７］がＬ
［１０］より大きくないと判定された場合、ステップＳ
１１２に進み、Ｌ［７］がＬ［１０］より小さいか否か
が判定される。Ｌ［７］がＬ［１０］より小さいと判定
された場合、ステップＳ１１５に進み、補正処理回路７
において、違反長の前側を補正する処理が実行される。
そして、ステップＳ１１６，Ｓ１２７において、このと
きのフラグは、メモリ３７に情報フラグとして記憶され
る。

【０１６１】さらに、ステップＳ１１２において、Ｌ
［７］がＬ［１０］より小さくないと判定された場合、
結局、Ｌ［７］とＬ［１０］は等しいことになるので、
ステップＳ１１３において、補正処理回路７は、メモリ
３７に記憶されている前情報フラグと同一の方向のビッ
トを補正する処理を行う。そして、ステップＳ１１４，
Ｓ１２７において、そのときのフラグが、次の処理のた
めに、情報フラグとしてメモリ３７に記憶される。

【０１６２】一方、ステップＳ９４において、違反長検
出回路３４により２Ｔの違反長が検出されていないと判
定された場合、ステップＳ９５に進み、１Ｔの違反長が
検出されているか否かが判定される。１Ｔの違反長が検
出されたと判定された場合、違反長検出回路３４より、
その検出信号が補正位置指定回路３５に供給される。補
正位置指定回路３５は、このとき、ｄｔｏｕｔ［７］と
ｄｔｏｕｔ［９］を補正位置として指定する補正位置指
定信号を補正処理回路７に出力する。補正処理回路７
は、ステップＳ９６において、この補正位置指定信号に
対応して、データｄｔｏｕｔ［７］，ｄｔｏｕｔ［９］
を反転し、１Ｔの違反長の前後のビットを補正して、３
Ｔとする補正処理を行う。

【０１６３】ステップＳ９５において、１Ｔの違反長が
検出されていないと判定された場合、ステップＳ９７，
Ｓ９８を介して、ステップＳ９１に戻る。すなわち、こ
の場合においては、補正処理が行われない。

【０１６４】図１６は、図１４の実施の形態を、さら
に、若干変更した場合の構成例を表している。この実施
の形態においては、コンパレータ４において、Ａ／Ｄ変
換回路３より供給されたＡ／Ｄ変換値が、所定の基準値
と比較され、１または０のデータに変換されて、メモリ
３１に供給されるだけではなく、Ａ／Ｄ変換値から基準
レベルが減算され、distance［ｉ］（以下、必要に応
じ、これをＤ［ｉ］と略記する）として補正位置指定回
路３５に出力されるようになされている。すなわち、こ
の実施の形態においては、再生ＲＦ信号のレベルの基準
レベルからの距離が、データとして、補正位置指定回路
３５に供給されている。その他の構成は、図１４におけ
る場合と同様である。

【０１６５】次に、図１７を参照して、図１６の実施の
形態の動作について説明する。この図１７のステップＳ
１４１乃至Ｓ１６９に示す処理は、図１５のフローチャ
ートに示すステップＳ９１乃至Ｓ１２７の処理と基本的
に同様の処理となる。但し、ステップＳ１５２（図１５
におけるステップＳ１０２）の次のステップＳ１５３乃
至Ｓ１６０の処理（図１５におけるステップＳ１０３乃
至Ｓ１１８の処理）が、図１５における場合と異なって
いる。その他の処理は、図１５における場合と同様であ
る。そこで、この異なっている点についてだけ、その動
作を説明する。

【０１６６】ステップＳ１５２において、パターン検出
回路３２により、ｘＴ−２Ｔ−３Ｔのパターンが検出さ
れていないと判定されるか、または、検出されていたと
しても、メモリ３７に記憶されている前情報フラグが、
後ろ側を補正位置として指定していると判定された場
合、ステップＳ１５３に進み、Ｄ［ｉ］のうち、Ｄ［１
０］とＤ［７］の大小が比較される。Ｄ［１０］がＤ
［７］より大きいと補正位置指定回路３５において判定
された場合、補正位置指定回路３５は、後ろ側を補正位
置とするフラグが入力されたものとして、補正位置指定
信号を発生し、補正処理回路７に出力する。補正処理回
路７は、ステップＳ１５９において、この補正位置指定
信号に対応して、データｄｔｏｕｔ［７］を反転し、補
正処理を行う。そして、そのときのフラグが、ステップ
Ｓ１６０において、補正位置指定回路３５により確認さ
れ、ステップＳ１６９において、メモリ３７に、前情報
フラグとして記憶される。

【０１６７】ステップＳ１５３において、Ｄ［１０］が
Ｄ［７］よりも大きくないと判定された場合、ステップ
Ｓ１５４に進み、Ｄ［１０］がＤ［７］より小さいか否
かが判定される。補正位置指定回路３５は、Ｄ［１０］
の方がＤ［７］より小さいと判定した場合、補正位置と
して前側を指定するフラグが入力されたものとして、補
正位置指定信号を補正処理回路７に出力する。補正処理
回路７は、ステップＳ１５７において、データｄｔｏｕ
ｔ［１０］を反転し、補正処理を行う。補正位置指定回
路３５は、ステップＳ１５７において、このフラグを確
認し、ステップＳ１６９において、メモリ３７に、前情
報フラグとして記憶させる。

【０１６８】ステップＳ１５４において、Ｄ［１０］が
Ｄ［７］より小さくないと判定されたとき、結局、Ｄ
［１０］とＤ［７］が等しいことになり、補正位置指定
回路３５は、前情報フラグと同じフラグが入力されたも
のとして、補正位置指定信号を補正処理回路７に出力す
る。補正処理回路７は、この補正位置指定信号に対応し
て、ステップＳ１５５で、補正処理を行う。ステップＳ
１５６，Ｓ１６９においては、補正位置指定回路３５に
より、前情報フラグと同じフラグが確認され、メモリ３
７に、次の前情報フラグとして記憶される。

【０１６９】このように、この実施の形態の場合、ステ
ップＳ１５３乃至Ｓ１６０の処理が、図１５におけるス
テップＳ１０３乃至Ｓ１１８の処理に較べて、簡略化す
ることができる。

【０１７０】図１８は、さらに他の実施の形態を表して
いる。この実施の形態においては、波形等価回路１の出
力が、コンパレータ４とＰＬＬ回路２に出力されてい
る。ＰＬＬ回路２は、波形等価回路１より入力されたＲ
Ｆ信号からチャネルクロックを生成し、コンパレータ４
に出力している。コンパレータ４は、ＰＬＬ回路２より
入力されたチャネルクロックに同期して、波形等価回路
１より入力されたＲＦ信号をサンプリングし、そのサン
プリング値を所定の基準値と比較することで、１または
０のＮＲＺＩ信号とし、メモリ３１に出力するようにな
されている。

【０１７１】そして、この実施の形態においては、フラ
グ決定パターン検出回路５１が設けられ、メモリ３１に
記憶されたデータから、フラグ決定パターンとして、３
Ｔ−２Ｔ−ｘＴのパターンまたはｘＴ−２Ｔ−３Ｔのパ
ターンを検出し、その検出信号を補正位置指定回路３５
に出力するようになされている。パターン検出回路３２
は、２Ｔ−３Ｔ−４Ｔのパターンまたは４Ｔ−３Ｔ−２
Ｔのパターンを検出するようになされている。さらに、
補正位置指定回路３５において、カウンタ３６は省略さ
れている。その他の構成は、図１における場合と同様で
ある。

【０１７２】次に、図１９のフローチャートを参照し
て、その動作について説明する。ステップＳ１８１にお
いて、入力データが終了していないと判定された場合、
ステップＳ１８２に進み、データ読み込み処理とコンパ
レート処理が行われる。すなわち、コンパレータ４は、
波形等価回路１より入力されるＲＦ信号を、ＰＬＬ回路
２より供給されるチャネルクロックに同期して、基準レ
ベルとコンパレートし、ＮＲＺＩデータを生成し、メモ
リ３１に出力する。このＮＲＺＩデータは、ステップＳ
１８３において、メモリ３１に記憶される。

【０１７３】次に、ステップＳ１８４において、違反長
検出回路３４により、２Ｔの違反長が検出されたか否か
が判定される。違反長が検出された場合、ステップＳ１
８９に進み、パターン検出回路３２により、２Ｔ−３Ｔ
−４Ｔのパターンが検出されたか否かが判定される。こ
のパターンが検出された場合、パターン検出回路３２
は、検出信号を前情報比較回路３３に出力する。前情報
比較回路３３は、このとき、メモリ３７に記憶されてい
る前情報フラグが、後ろ側の補正位置を指定しているか
否かを判定し、後ろ側の補正位置を指定している場合、
後ろ側の補正位置を指定するフラグを補正位置指定回路
３５に出力する。補正位置指定回路３５は、このフラグ
に対応して、具体的な補正ビットを指定する補正位置指
定信号を補正処理回路７に出力する。補正処理回路７
は、ステップＳ２０１において、この補正位置指定信号
に対応して、データｄｔｏｕｔ［４］，ｄｔｏｕｔ
［７］を反転し、２Ｔ−３Ｔ−４Ｔのパターンを、３Ｔ
−３Ｔ−３Ｔのパターンに補正する処理を行う。

【０１７４】次に、ステップＳ２０２，Ｓ２０３におい
て、補正位置指定回路３５により、このときのフラグが
確認され、メモリ３７に、前情報フラグとして記憶され
る。

【０１７５】ステップＳ１８９において、２Ｔ−３Ｔ−
４Ｔのパターンが検出されていないと判定されるか、検
出されていたとしても、前情報フラグが前側を指定して
いると判定された場合、ステップＳ１９０に進み、パタ
ーン検出回路３２により、４Ｔ−３Ｔ−２Ｔのパターン
が検出されたか否かが判定される。このパターンが検出
されたとき、パターン検出回路３２は、前情報比較回路
３３に検出信号を出力する。このとき、前情報比較回路
３３は、メモリ３７に記憶されている前情報フラグが、
補正位置として前側を指定しているか否かを判定する。
補正位置として前側が指定されているとき、前情報比較
回路３３は、補正位置指定回路３５に、前側を補正位置
とするフラグを出力する。補正位置指定回路３５は、こ
のとき、具体的な補正ビットを指定する補正位置指定信
号を補正処理回路７に出力する。補正処理回路７は、ス
テップＳ１９９において、この補正位置指定信号に対応
して、データｄｔｏｕｔ［１０］とｄｔｏｕｔ［１３］
を反転し、４Ｔ−３Ｔ−２Ｔのパターンを、３Ｔ−３Ｔ
−３Ｔのパターンに補正する。

【０１７６】次に、ステップＳ２００，Ｓ２０３におい
て、補正位置指定回路３５は、このときのフラグを確認
し、メモリ３７に、前情報フラグとして記憶させる。

【０１７７】ステップＳ１９０において、４Ｔ−３Ｔ−
２Ｔのパターンが検出されていないか、検出されていた
としても、前情報フラグが後ろ側を指定していると判定
された場合、ステップＳ１９１に進み、フラグ決定パタ
ーン検出回路５１により、パターン３Ｔ−２Ｔ−ｘＴが
検出されたか否かが判定される。このパターンが検出さ
れたとき、フラグ決定パターン検出回路５１は、検出信
号を補正位置指定回路３５に出力する。このとき、補正
位置指定回路３５は、後ろ側の補正位置が指定されたも
のとして、補正位置指定信号を補正処理回路７に出力す
る。補正処理回路７は、ステップＳ１９７において、こ
の補正位置指定信号に対応して、データｄｔｏｕｔ
［７］を反転し、３Ｔ−２Ｔ−ｘＴのパターンを、３Ｔ
−３Ｔ−（ｘ−１）Ｔのパターンに補正する。

【０１７８】次に、補正位置指定回路３５は、ステップ
Ｓ１９８において、このときのフラグを確認し、ステッ
プＳ２０３において、メモリ３７に、前情報フラグとし
て記憶させる。

【０１７９】ステップＳ１９１において、３Ｔ−２Ｔ−
ｘＴのパターンが検出されていないと判定された場合、
ステップＳ１９２に進み、フラグ決定パターン検出回路
５１により、ｘＴ−２Ｔ−３Ｔのパターンが検出された
か否かが判定される。このパターンが検出された場合、
フラグ決定パターン検出回路５１は、検出信号を補正位
置指定回路３５に出力する。このとき、補正位置指定回
路３５は、前側の補正位置が指定されたと判定し、補正
位置指定信号を補正処理回路７に出力する。補正処理回
路７は、この補正位置指定信号に対応して、データｄｔ
ｏｕｔ［１０］を反転し、ｘＴ−２Ｔ−３Ｔのパターン
を、（ｘ−１）Ｔ−３Ｔ−３Ｔのパターンに補正する。

【０１８０】次に、ステップＳ１９６，Ｓ２０３におい
て、補正位置指定回路３５は、このときのフラグを、前
側の補正位置を指定するものとして確認し、前情報フラ
グとして、メモリ３７に記憶させる。

【０１８１】ステップＳ１９２において、ｘＴ−２Ｔ−
３Ｔのパターンが検出されていないと判定された場合、
補正位置指定回路３５は、メモリ３７に記憶されている
前情報フラグと同一のフラグが入力されたものとして、
補正位置指定信号を補正処理回路７に出力する。このと
き、補正処理回路７は、ステップＳ１９３において、前
情報フラグに対応する補正処理を行う。そして、補正位
置指定回路３５は、ステップＳ１９４で、前情報フラグ
と同じフラグが入力されたものとし、ステップＳ２０３
において、このフラグを、メモリ３７に、新たな前情報
フラグとして記憶させる。

【０１８２】ステップＳ１８４において、違反長検出回
路３４により、２Ｔの違反長が検出されていないと判定
された場合、ステップＳ１８５に進み、違反長検出回路
３４により、１Ｔの違反長が検出されたか否かが判定さ
れる。違反長検出回路３４は、１Ｔの違反長が検出され
たとき、その検出信号を補正位置指定回路３５に出力す
る。このとき、補正位置指定回路３５は、データｄｔｏ
ｕｔ［７］，ｄｔｏｕｔ［９］を補正位置として指定す
る補正位置指定信号を補正処理回路７に出力する。補正
処理回路７は、この補正位置指定信号に対応して、ステ
ップＳ１８６において、データｄｔｏｕｔ［７］，ｄｔ
ｏｕｔ［９］を反転し、１Ｔの違反長を３Ｔの規定長に
する補正処理を行う。

【０１８３】ステップＳ１８５において、１Ｔの違反長
が検出されていないと判定された場合、ステップＳ１８
７，Ｓ１８８を介して、ステップＳ１８１に戻り、デー
タ出力と、データ順送り処理が行われるだけで、補正処
理が行われない。

【０１８４】このように、図２、図１３、図１５、およ
び図１７に示す方法の場合、Ｃ［ｉ］，Ｌ［ｉ］，Ｄ
［ｉ］を用いて、エラー（補正）の方向を判定するよう
にしているが、図１９に示す方法においては、パターン
（３Ｔ−２Ｔ−ｘＴ，ｘＴ−２Ｔ−３Ｔ）に対応して、
エラー（補正）の方向が予め決められている。

【０１８５】図２、図１３、図１５、図１７および図１
９のフローチャートの処理に基づくシミュレーションを
行った。光ディスクを再生し、再生ＲＦ信号を所定のコ
ンパレートレベルで２値化したデータをオリジナルのデ
ータと比較した。スキューがゼロの時はエラーがゼロで
あったが、タンジェンシャル方向にスキューを加えてい
ったときエラーが発生した。光ディスクに記録したデー
タは、最小ランｄが２のデータ、すなわち３Ｔのデータ
である。またデータポイント数は、約２６０，０００ポ
イントである。

【０１８６】そのエラーはタンジェンシャル・スキュー
角度が０．４７度程度の時は、約１００箇所あり、全て
３Ｔを２Ｔに誤ったものであった。そしてさらにスキュ
ー角度を増やしていくと、それ以外のパターンでもエラ
ーが多数発生し、例えば３Ｔを１Ｔとするエラーも発生
した。スキュー角度をさらに大きくしていくと、次第に
ＰＬＬを掛けるのが困難になり、その限界位置が、タン
ジェンシャル・スキュー角度が約０．６６度の位置であ
った。このときのビット毎のビットエラーレートは、次
のようになった。タンジェンシャル・スキュー +0.47゜ -0.47゜ +0.66゜ -0.66゜エラーレート 8.4e-4 1.3e-3 1.8e-2 1.6e-2

【０１８７】なお、エラーは、通常、エッジデータでは
ビットシフトエラーであるから、１か所のエラーは、ビ
ットエラーで見ると２倍に相当する。つまり、tan +0.4
7のビットエラーは１１０か所で、エラー数２２０個と
なる。従って、２２０／２６００００≒８．４６×１０^-4 となる。

【０１８８】図２のフローチャートに示すように、４逓
倍情報を用いて１Ｔ、２Ｔエラー補正を行ったシミュレ
ーションにおいては、タンジェンシャル・スキューが
０．４７度の場合、その方向がプラス方向とマイナス方
向のいずれであっても、エラーは測定限界以下になっ
た。タンジェンシャル・スキューが０．６６度の場合、
その方向がプラス方向のとき、ビット毎のエラー数と比
較して、エラーは１４％に減った。またマイナス方向で
は２０％に減った。

【０１８９】次に、シミュレーションの結果得られた、
図２のフローチャートに示す処理によるエラー改善の効
果について説明する。４逓倍情報のみを用いて１Ｔ、２
Ｔエラー補正を行ったとき（図２のステップＳ１３，Ｓ
１４，Ｓ２５，Ｓ２６の処理を行わず、ステップＳ１５
乃至Ｓ２４の処理だけを行ったとき）のエラーを１００
としたときのパーセントでエラー減少の割合を示す。タ
ンジェンシャル・スキューが±０．４７度のとき、エラ
ーは測定限界以下になった。タンジェンシャル・スキュ
ーが０．６６度の場合、３Ｔ−２Ｔ、２Ｔ−３Ｔの前処
理（ステップＳ１３，Ｓ１４の処理）を、前情報フラグ
を用いないで行うと、スキューの方向がプラス方向のと
き、エラーは１４４％と増えた。また、スキューがマイ
ナス方向のとき、エラーは１３２％と増えた。これに対
して、ステップＳ１３の処理、すなわち、３Ｔ−２Ｔの
パターンが検出され、かつ、前情報フラグが後ろの補正
位置を示している場合に、後ろを補正位置として補正す
る処理（以下、この処理を（３Ｔ−２Ｔ＋前情報：後）
のように略記する）、および、ステップＳ１４の処理、
すなわち、（２Ｔ−３Ｔ＋前情報：前）の処理を行った
場合、スキューがプラス方向のとき、エラーは９４％に
減り、マイナス方向のとき、８６％に減った。

【０１９０】さらに、図１３に示すように、（３Ｔ−２
Ｔ＋前情報：後）（ステップＳ５５）、（２Ｔ−３Ｔ＋
前情報：前）（ステップＳ５６）に加えて、（２Ｔ−４
Ｔ＋前情報：後）（ステップＳ５５）、（４Ｔ−２Ｔ＋
前情報：前）（ステップＳ５６）、（２Ｔ−３Ｔ−４Ｔ
＋前情報：後ろ）（ステップＳ５３）、（４Ｔ−３Ｔ−
２Ｔ＋前情報：前）（ステップＳ５４）、という前処理
を拡張して追加した場合、４逓倍情報のみを用いて１
Ｔ、２Ｔエラー補正を行ったときのエラーを１００とし
たときのパーセントで表すと、タンジェンシャル・スキ
ューが０．６６度で、プラス方向のとき、エラーは８５
％に減り、マイナス方向のとき、７１％に減った。

【０１９１】図１５と図１７のフローチャートに基づく
シミュレーションを行った場合におけるエラー改善の効
果（エラー減少の割合）を、Ａ／Ｄ変換値の情報のみを
用いて１Ｔ、２Ｔエラー補正を行ったとき（図１５にお
いて、ステップＳ９９乃至Ｓ１０２，Ｓ１１９乃至Ｓ１
２６の処理を行わず、ステップＳ１０３乃至Ｓ１１８の
処理だけを行ったとき、または、図１７において、ステ
ップＳ１４９乃至Ｓ１５２，Ｓ１６１乃至Ｓ１６８の処
理を行わず、ステップＳ１５３乃至Ｓ１６０の処理だけ
を行ったとき）のエラーを１００としてパーセントで示
すと、次のようになる。

【０１９２】すなわち、タンジェンシャル・スキューが
０．４７度の場合、その方向がプラス方向のとき、いず
れもエラーは測定限界以下になった。これに対して、ス
キューがマイナス方向のとき、Ａ／Ｄ変換値のみの処理
では、エラーが一桁だけ存在したが、（２Ｔ−３Ｔ−４
Ｔ＋前情報：後ろ）（ステップＳ９９，Ｓ１４９）、
（３Ｔ−２Ｔ＋前情報：後）（ステップＳ１０１，Ｓ１
５１）、（４Ｔ−３Ｔ−２Ｔ＋前情報：前）（ステップ
Ｓ１００，Ｓ１５０）、（２Ｔ−３Ｔ＋前情報：前）
（ステップＳ１０２，Ｓ１５２）の処理を行うことで、
エラーは測定限界以下になった。タンジェンシャル・ス
キューが０．６６度の場合、このような処理を行うこと
で、その方向がプラス方向のとき、エラーは７３％に減
り、マイナス方向のとき、６２％に減った。

【０１９３】図１９のフローチャートに基づくシミュレ
ーションを行った場合におけるエラー改善の効果（エラ
ー減少の割合）を、パターンによる前情報決定処理（ス
テップＳ１９１，Ｓ１９２）のみによって１Ｔ、２Ｔの
エラー補正を行ったときのエラーを１００としたときの
パーセントで示すと、次のようになる。すなわち、タン
ジェンシャル・スキューが０．４７度の場合、その方向
がプラス方向とマイナス方向のいずれであっても、エラ
ー数は一桁だけ存在し、変化はなかった。タンジェンシ
ャル・スキューが０．６６度の場合、（２Ｔ−３Ｔ−４
Ｔ＋前情報：後ろ）（ステップＳ１８９）と（４Ｔ−３
Ｔ−２Ｔ＋前情報：前）（ステップＳ１９０）の処理を
行うことで、その方向がプラス方向のとき、エラーは６
９％に減り、マイナス方向のとき、６１％に減った。

【０１９４】この発明に係る符号復号装置は、記録媒体
が光ディスクだけでなく、（ｄ，ｋ）符号を用いて記録
された光磁気ディスク等の各種のディスクの再生装置、
すなわち、所定の伝送路を介して伝送されてきた伝送符
号を出力する装置に利用することができるが、タンジェ
ンシャル方向にスキューが加わった時のように、前側ま
たは後ろ側に偏ってエラーが発生する場合に特に有効で
ある。

【０１９５】また、この符号復号装置は、スキューマー
ジンの確保だけでなく、線記録密度の向上に伴う最小反
転間隔Ｔｍｉｎの読み取りエラーの低減にも有効であ
る。

【０１９６】すなわち、本発明では、補正処理を行うこ
とによって、最小反転間隔Ｔｍｉｎ付近の符号復号誤り
を減少させ、ビットエラーレートを向上させることがで
きる。これにより、ディスクのスキューマージンを増や
すことができる。特にタンジェンシャル方向のスキュー
マージンを増やすことができる。また、ディスクのデフ
ォーカスに対するマージンを増やすことができる。

【０１９７】なお、上記発明の実施の形態においては、
コンパレータ４において、再生ＲＦ信号を１つの基準レ
ベルＲと比較して”１”と”０”の２値化データに変換
するようにしたが、２つの基準レベルＨ，Ｌを設け、再
生ＲＦ信号のレベルが２つの基準レベルＨとＬの間の大
きさであるとき、論理１を出力するようにし、より大き
い方の基準レベルＨより大きいとき、またはより小さい
方の基準レベルＬより小さいとき、論理０を出力するこ
とで、再生ＲＦ信号を２値化することができる。本明細
書においては、この２値化処理を逆ＮＲＺＩ変調と称
し、そのデータをエッジデータと称する。そして、これ
と対比するために、１つの基準レベルＲと再生ＲＦ信号
を比較して得たデータを、レベルデータと称する。な
お、エッジデータは、再生ＲＦ信号を基準レベルＲで２
値化した結果を、さらに、１から０、または０から１へ
変化するとき１、変化しないとき０に符号変換すること
でも得ることができる。

【０１９８】エッジデータを補正する場合、連続する”
１”の間に入る最小の”０”の連続長（規定長）が（ｄ
−１）となるので、（ｄ−２），（ｄ−３）などの違反
長を、（ｄ−１）の規定長に補正することになる。

【０１９９】さらに、上記した実施の形態は、違反長検
出回路３４において、同一シンボルの連続長が最大ｋ’
（規定長）より大きい（ｋ’＋１）（違反長）であるチ
ャネルビットデータを検出し、補正する場合にも、適用
することができる。

【０２００】この場合においても、逆ＮＲＺＩ変換さ
れ、連続する”１”の間に入る”０”の連続長が最大で
あるｋ（規定長）よりも大きい（ｋ＋１）（違反長）で
あるチャネルビットデータ（エッジデータ）を補正する
ようにすることができる。

【０２０１】

【発明の効果】以下の如く、請求項１に記載の符号復号
装置および請求項２０に記載の符号復号方法によれば、
直前の補正時における補正位置と、伝送符号のパターン
に対応して、新たな補正位置を決定するようにしたの
で、ビットエラーレートを向上させることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の符号復号装置の構成例を示すブロック
図である。

【図２】図１の実施の形態の動作を説明するフローチャ
ートである。

【図３】図１のコンパレータ４の動作を説明するタイミ
ングチャートである。

【図４】図１のコンパレータ４の動作を説明するタイミ
ングチャートである。

【図５】図１のメモリ３１と違反長検出回路３４の構成
例を示すブロック図である。

【図６】図１のパターン検出回路３２の構成例を示すブ
ロック図である。

【図７】図２のステップＳ１５乃至Ｓ２４の処理の概念
を示す図である。

【図８】図１の補正処理回路７と補正位置指定回路３５
の構成例を示すブロック図である。

【図９】図８のレジスタ３５−７の動作を説明するタイ
ミングチャートである。

【図１０】補正位置指定回路３５のフラグ生成部の構成
例を示すブロック図である。

【図１１】図８と図１０の構成例の動作を説明するフロ
ーチャートである。

【図１２】図７の回路の動作を説明する図である。

【図１３】図１の構成例の他の動作を説明するフローチ
ャートである。

【図１４】本発明の符号復号装置の他の構成例を示すブ
ロック図である。

【図１５】図１４の実施の形態の動作を説明するフロー
チャートである。

【図１６】本発明の符号復号装置のさらに他の構成例を
示すブロック図である。

【図１７】図１６の構成例の動作を説明するフローチャ
ートである。

【図１８】本発明の符号復号装置のさらに他の構成例を
示すブロック図である。

【図１９】図１８の構成例の動作を説明するフローチャ
ートである。

【図２０】従来の符号復号装置の構成例を示すブロック
図である。

【符号の説明】

１波形等価回路，２ＰＬＬ回路，３Ａ／Ｄ変
換回路，４コンパレータ，５（ｄ’−１）検出
回路，６補正位置検出回路，７補正処理回路，
１１ｎ逓倍クロック発生回路，３１メモリ，
３２パターン検出回路，３３前情報比較回路，
３４違反長検出回路，３５補正位置指定回路，
３６カウンタ，３７，４１メモリ

Claims

【特許請求の範囲】

【請求項１】２個のシンボルにより構成される符号系
列の同一の前記シンボル間に連続して配置される他の前
記シンボルの長さである連続長が、所定の規定長として
予め規定されている符号であって、所定の伝送路を介し
て伝送された伝送符号を復号する符号復号装置におい
て、前記伝送符号の同一の前記シンボルの連続長が、前記規
定に違反している違反長の長さであることを検出する違
反長検出手段と、同一シンボルの連続長が違反長であるとき、同一シンボ
ルの連続長が規定長になるように補正する補正手段と、前記伝送符号から所定のパターンを検出するパターン検
出手段と、直前の補正時における補正位置を記憶する記憶手段と、直前の補正時における補正位置と、前記伝送符号のパタ
ーンに対応して、新たな補正位置を決定する決定手段と
を備えることを特徴とする符号復号装置。
【請求項２】前記伝送符号は、記録媒体から再生され
た符号であることを特徴とする請求項１に記載の符号復
号装置。
【請求項３】前記パターンは、違反長のパターンと、
その前側または後ろ側の少なくとも１つのパターンを含
むことを特徴とする請求項１に記載の符号復号装置。
【請求項４】前記決定手段は、前記パターンが、前記
違反長のパターンの前に、規定長のパターンを有し、直
前の補正位置が違反長のパターンの後ろ側のパターンで
あるとき、違反長の後ろ側のパターンを新たな補正位置
とすることを特徴とする請求項１に記載の符号復号装
置。
【請求項５】前記補正手段は、違反長のパターンを規
定長のパターンに補正するとともに、その補正に対応し
て、そのすぐ後ろの規定長を満足するパターンを補正す
ることを特徴とする請求項４に記載の符号復号装置。
【請求項６】前記決定手段は、前記パターンが、前記
違反長のパターンの後ろに、規定長のパターンを有し、
直前の補正位置が違反長のパターンの前側のパターンで
あるとき、違反長の前側のパターンを新たな補正位置と
することを特徴とする請求項１に記載の符号復号装置。
【請求項７】前記補正手段は、違反長のパターンを規
定長のパターンに補正するとともに、その補正に対応し
て、そのすぐ前の規定長を満足するパターンを補正する
ことを特徴とする請求項６記載の符号復号装置。
【請求項８】前記パターンが、違反長のパターンの後
ろに、規定長に対して１ビットの余裕を有するパターン
を有し、かつ直前の補正位置が後ろ側のパターンである
とき、新たな補正位置として後ろ側のパターンを指定す
ることを特徴とする請求項１に記載の符号復号装置。
【請求項９】前記補正手段は、違反長のパターンを規
定長に補正し、そのすぐ後ろの、規定長に対して１ビッ
トの余裕を有するパターンを、規定長に補正することを
特徴とする請求項８に記載の符号復号装置。
【請求項１０】前記決定手段は、前記パターンが、違
反長のパターンの前に、規定長に対して１ビットの余裕
を有するパターンを有し、かつ直前の補正位置が前側の
パターンであるとき、新たな補正位置として前側のパタ
ーンを指定することを特徴とする請求項１に記載の符号
復号装置。
【請求項１１】前記補正手段は、違反長のパターンを
規定長のパターンに補正するとともに、その補正に対応
して、そのすぐ前の、規定長に対して１ビットの余裕を
有するパターンを規定長に補正することを特徴とする請
求項１０に記載の符号復号装置。
【請求項１２】前記決定手段は、前記パターンが、違
反長のパターンの後ろに、規定長のパターンを有し、そ
の次のパターンとして、規定長に対して１ビットの余裕
を有するパターンを有し、かつ直前の補正位置が後ろ側
のパターンであるとき、新たな補正位置として後ろ側の
パターンを指定することを特徴とする請求項１に記載の
符号復号装置。
【請求項１３】前記補正手段は、違反長のパターンを
規定長のパターンに補正するとともに、その補正に対応
して、その後ろのさらにその次の、規定長に対して１ビ
ットの余裕を有するパターンを規定長に補正することを
特徴とする請求項１２に記載の符号復号装置。
【請求項１４】前記決定手段は、前記パターンが、違
反長のパターンの前に、規定長のパターンを有し、その
前のパターンとして、規定長に対して１ビットの余裕を
有するパターンを有し、かつ直前の補正位置が前側のパ
ターンであるとき、新たな補正位置として前側のパター
ンを指定することを特徴とする請求項１に記載の符号復
号装置。
【請求項１５】前記補正手段は、違反長のパターンを
規定長のパターンに補正するとともに、その補正に対応
して、その前のさらに前の、規定長に対して１ビットの
余裕を有するパターンを規定長に補正することを特徴と
する請求項１４に記載の符号復号装置。
【請求項１６】前記規定長は、最小連続長であること
を特徴とする請求項１に記載の符号復号装置。
【請求項１７】前記規定長は、最大連続長であること
を特徴とする請求項１に記載の符号復号装置。
【請求項１８】前記伝送符号は、レベルデータにより
構成されていることを特徴とする請求項１に記載の符号
復号装置。
【請求項１９】前記伝送符号は、エッジデータにより
構成されていることを特徴とする請求項１に記載の符号
復号装置。
【請求項２０】２個のシンボルにより構成される符号
系列の同一の前記シンボル間に連続して配置される他の
前記シンボルの長さである連続長が、所定の規定長とし
て予め規定されている符号であって、所定の伝送路を介
して伝送された伝送符号を復号する符号復号方法におい
て、前記伝送符号の同一の前記シンボルの連続長が、前記規
定に違反している違反長の長さであることを検出する違
反長検出ステップと、同一シンボルの連続長が違反長であるとき、同一シンボ
ルの連続長が規定長になるように補正する補正ステップ
と、前記伝送符号から所定のパターンを検出するパターン検
出ステップと、直前の補正時における補正位置を記憶する記憶ステップ
と、直前の補正時における補正位置と、前記伝送符号のパタ
ーンに対応して、新たな補正位置を決定する決定ステッ
プとを備えることを特徴とする符号復号方法。