JPH10188574A - 半導体記憶装置 - Google Patents
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- JPH10188574A JPH10188574A JP8340851A JP34085196A JPH10188574A JP H10188574 A JPH10188574 A JP H10188574A JP 8340851 A JP8340851 A JP 8340851A JP 34085196 A JP34085196 A JP 34085196A JP H10188574 A JPH10188574 A JP H10188574A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000006243 chemical reaction Methods 0.000 claims abstract description 38
- 230000007704 transition Effects 0.000 claims abstract description 14
- 230000000295 complement effect Effects 0.000 claims description 9
- 238000003491 array Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】
【課題】 半導体記憶装置における出力回路の高レベル
及び低レベルのうち、低レベルへのアクセス遷移時間の
遅れを解消することである。 【解決手段】 入力信号に応じた高レベル及び低レベル
のいずれかの出力信号を出力する出力回路において、電
源端子と接地端子との間に、２つの出力トランジスタを
直列に接続すると共に、各出力トランジスタの入力側
に、電源端子に与えられる電源電圧より高い電圧が印加
されるレベル変換回路を接続することにより、接地側の
出力トランジスタの駆動電圧を入力信号の電圧より高く
する。これによって、接地側出力トランジスタの状態遷
移速度を速くして、低レベルへのアクセス遷移時間の遅
れを解消する。
及び低レベルのうち、低レベルへのアクセス遷移時間の
遅れを解消することである。 【解決手段】 入力信号に応じた高レベル及び低レベル
のいずれかの出力信号を出力する出力回路において、電
源端子と接地端子との間に、２つの出力トランジスタを
直列に接続すると共に、各出力トランジスタの入力側
に、電源端子に与えられる電源電圧より高い電圧が印加
されるレベル変換回路を接続することにより、接地側の
出力トランジスタの駆動電圧を入力信号の電圧より高く
する。これによって、接地側出力トランジスタの状態遷
移速度を速くして、低レベルへのアクセス遷移時間の遅
れを解消する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、外部に出力信号を出力するための出力回路
を備えた半導体記憶装置に関する。
関し、特に、外部に出力信号を出力するための出力回路
を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】最近、この種の半導体記憶装置は、ます
ます高集積化及び高密度化される傾向にある。このよう
に、高集積化された半導体記憶装置には、多数のメモリ
セルを複数のメモリアレイに分割する構成を採用したも
のがある。この場合、各メモリセルから読み出された信
号レベルは非常に低いため、読出信号を増幅するための
出力回路が各メモリアレイ毎に接続され、この出力回路
において、読出信号は入出力装置等の周辺装置で使用で
きる程度のレベルまで増幅されている。
ます高集積化及び高密度化される傾向にある。このよう
に、高集積化された半導体記憶装置には、多数のメモリ
セルを複数のメモリアレイに分割する構成を採用したも
のがある。この場合、各メモリセルから読み出された信
号レベルは非常に低いため、読出信号を増幅するための
出力回路が各メモリアレイ毎に接続され、この出力回路
において、読出信号は入出力装置等の周辺装置で使用で
きる程度のレベルまで増幅されている。
【０００３】このような半導体記憶装置用出力回路は、
通常、互いに相補的な２つの入力信号を受け、この入力
信号に応じた出力信号を出力端子に送出する構成を備え
ている。更に言えば、この種の出力回路は、所定の電源
電圧を供給される第１の端子と、通常接地される第２の
端子との間に、直列に接続された一対のトランジスタを
備え、両トランジスタの共通接続点からは出力端子が取
り出され、且つ、一対のトランジスタの入力端子には、
上記した２つの相補的な入力信号に応じた駆動信号が与
えられる構成を有している。
通常、互いに相補的な２つの入力信号を受け、この入力
信号に応じた出力信号を出力端子に送出する構成を備え
ている。更に言えば、この種の出力回路は、所定の電源
電圧を供給される第１の端子と、通常接地される第２の
端子との間に、直列に接続された一対のトランジスタを
備え、両トランジスタの共通接続点からは出力端子が取
り出され、且つ、一対のトランジスタの入力端子には、
上記した２つの相補的な入力信号に応じた駆動信号が与
えられる構成を有している。
【０００４】この構成では、２つの相補的な入力信号に
より、電源電圧を供給される第１の端子側のトランジス
タがオンして、電源電圧に近い電圧が出力信号として、
出力端子に送出され、他方、接地される第２の端子側の
トランジスタが２つの入力信号に応答してオンすると、
出力端子の電圧は接地側のトランジスタを通して接地さ
れる形となる。
より、電源電圧を供給される第１の端子側のトランジス
タがオンして、電源電圧に近い電圧が出力信号として、
出力端子に送出され、他方、接地される第２の端子側の
トランジスタが２つの入力信号に応答してオンすると、
出力端子の電圧は接地側のトランジスタを通して接地さ
れる形となる。
【０００５】従来、特開昭６２−２３９４９６号公報
（以下、引用例１と呼ぶ）では、出力端子に出力される
高レベル及び低レベルの出力信号の内、高レベルの出力
信号を充分に高くし、これによって、高速で出力信号を
出力できる出力回路が開示されている。このため、引用
例１は、電源端子側のトランジスタの入力側に、入力信
号を昇圧して、電源端子側トランジスタに供給する昇圧
回路を設けた出力回路を提案している。
（以下、引用例１と呼ぶ）では、出力端子に出力される
高レベル及び低レベルの出力信号の内、高レベルの出力
信号を充分に高くし、これによって、高速で出力信号を
出力できる出力回路が開示されている。このため、引用
例１は、電源端子側のトランジスタの入力側に、入力信
号を昇圧して、電源端子側トランジスタに供給する昇圧
回路を設けた出力回路を提案している。
【０００６】他方、特開昭５９−１４０６８９号公報
（以下、引用例２と呼ぶ）は、一対のＭＯＳトランジス
タを直列に接続することによって構成された出力トラン
ジスタ対と、各ＭＯＳトランジスタのゲートにブートス
トラップ駆動回路を備えた出力回路を開示している。こ
の構成では、ブートストラップ駆動回路により、連続供
給電流の消費を非常に少なくして、出力トランジスタの
ゲートによる大容量性負荷の駆動を行なうことができ
る。換言すれば、ブートストラップ駆動回路を出力トラ
ンジスタの入力側に接続することにより、ブートストラ
ップ駆動回路の前段に接続される前置増幅器等に対する
要求を緩和し、簡略化できる出力回路が示されている。
また、引用例２に示されたブートストラップ回路は、出
力回路の電源電圧と同じ電圧によって駆動されている。
（以下、引用例２と呼ぶ）は、一対のＭＯＳトランジス
タを直列に接続することによって構成された出力トラン
ジスタ対と、各ＭＯＳトランジスタのゲートにブートス
トラップ駆動回路を備えた出力回路を開示している。こ
の構成では、ブートストラップ駆動回路により、連続供
給電流の消費を非常に少なくして、出力トランジスタの
ゲートによる大容量性負荷の駆動を行なうことができ
る。換言すれば、ブートストラップ駆動回路を出力トラ
ンジスタの入力側に接続することにより、ブートストラ
ップ駆動回路の前段に接続される前置増幅器等に対する
要求を緩和し、簡略化できる出力回路が示されている。
また、引用例２に示されたブートストラップ回路は、出
力回路の電源電圧と同じ電圧によって駆動されている。
【０００７】
【発明が解決しようとする課題】ここで、複数のメモリ
アレイにそれぞれ出力回路が設けられ、全ての出力回路
における接地側端子が共通に接続された場合における問
題点について、引用例１及び２のいずれも、何等、指摘
していない。より具体的に言えば、メモリアレイの数が
増加すると、メモリアレイ毎に設けられる出力回路の接
地側出力トランジスタと、チップに設けられた接地用パ
ッドとの間の距離は、メモリアレイ毎に相違することに
なる。このことは、接地側出力トランジスタがオンとな
って、出力端子が接地用パッドに電気的に接続された状
態になっても、各出力端子の電位は各メモリアレイ毎に
異なってしまうことになる。
アレイにそれぞれ出力回路が設けられ、全ての出力回路
における接地側端子が共通に接続された場合における問
題点について、引用例１及び２のいずれも、何等、指摘
していない。より具体的に言えば、メモリアレイの数が
増加すると、メモリアレイ毎に設けられる出力回路の接
地側出力トランジスタと、チップに設けられた接地用パ
ッドとの間の距離は、メモリアレイ毎に相違することに
なる。このことは、接地側出力トランジスタがオンとな
って、出力端子が接地用パッドに電気的に接続された状
態になっても、各出力端子の電位は各メモリアレイ毎に
異なってしまうことになる。
【０００８】このことを考慮すると、引用例１のよう
に、電源端子側トランジスタに昇圧回路を接続した場
合、出力端子に供給される出力信号は、高レベルには迅
速に遷移するが、接地側への低レベルには、高レベル遷
移に比較して、緩慢に遷移してしまう。このため、出力
信号の低レベル遷移には、アクセス遅れが生じてしまう
と言う欠点がある。また、引用例１の構成では、各メモ
リアレイにおける接地電位の変動と共に、ノイズが大き
くなると言う欠点もある。
に、電源端子側トランジスタに昇圧回路を接続した場
合、出力端子に供給される出力信号は、高レベルには迅
速に遷移するが、接地側への低レベルには、高レベル遷
移に比較して、緩慢に遷移してしまう。このため、出力
信号の低レベル遷移には、アクセス遅れが生じてしまう
と言う欠点がある。また、引用例１の構成では、各メモ
リアレイにおける接地電位の変動と共に、ノイズが大き
くなると言う欠点もある。
【０００９】また、引用例２のように、各出力トランジ
スタの入力側に、出力トランジスタ用の電源電圧と同じ
電圧が印加されるブートストラップ回路を接続しても、
出力信号の低レベル遷移の際におけるアクセス遅れを防
止することは出来ない。
スタの入力側に、出力トランジスタ用の電源電圧と同じ
電圧が印加されるブートストラップ回路を接続しても、
出力信号の低レベル遷移の際におけるアクセス遅れを防
止することは出来ない。
【００１０】本発明の目的は、出力信号の低レベル遷移
の際におけるアクセス遅れを防止できる半導体記憶装置
を提供することである。
の際におけるアクセス遅れを防止できる半導体記憶装置
を提供することである。
【００１１】本発明の他の目的は、複数のメモリアレイ
に分割され、各メモリアレイ毎に出力回路を設けた場
合、各出力回路における接地レベルの変動の影響を少な
くすることができる半導体記憶装置を提供することであ
る。
に分割され、各メモリアレイ毎に出力回路を設けた場
合、各出力回路における接地レベルの変動の影響を少な
くすることができる半導体記憶装置を提供することであ
る。
【００１２】本発明の更に他の目的は、接地側出力トラ
ンジスタがオン状態のときにおける接地電位のバラツキ
を防止できる出力回路を提供することである。
ンジスタがオン状態のときにおける接地電位のバラツキ
を防止できる出力回路を提供することである。
【００１３】
【課題を解決するための手段】本発明の一実施の形態に
よれば、互いに相補的な第１及び第２の入力信号を受
け、当該入力信号に応じた第１及び第２のレベルのいず
れかを有する出力信号を出力する出力回路を備えた半導
体記憶装置において、前記出力回路は、所定の電源電圧
を与えるための第１の端子、基準電圧を与えるための第
２の端子、第１及び第２の端子間に、互いに直列に接続
された第１及び第２の出力用トランジスタ、第１及び第
２の出力用トランジスタの共通接続点から取り出された
出力端子、及び、前記第２の入力信号を受けると共に、
前記第２の出力用トランジスタに接続され、前記第２の
入力信号による前記出力端子における状態遷移速度を、
前記第１の入力信号による前記出力端子の状態遷移速度
に応じて、調整するための回路を有している半導体記憶
装置が得られる。
よれば、互いに相補的な第１及び第２の入力信号を受
け、当該入力信号に応じた第１及び第２のレベルのいず
れかを有する出力信号を出力する出力回路を備えた半導
体記憶装置において、前記出力回路は、所定の電源電圧
を与えるための第１の端子、基準電圧を与えるための第
２の端子、第１及び第２の端子間に、互いに直列に接続
された第１及び第２の出力用トランジスタ、第１及び第
２の出力用トランジスタの共通接続点から取り出された
出力端子、及び、前記第２の入力信号を受けると共に、
前記第２の出力用トランジスタに接続され、前記第２の
入力信号による前記出力端子における状態遷移速度を、
前記第１の入力信号による前記出力端子の状態遷移速度
に応じて、調整するための回路を有している半導体記憶
装置が得られる。
【００１４】更に、本発明の他の実施の形態によれば、
前記第１の入力信号を受けると共に、前記電源電圧とは
異なる電圧が与えられ、前記第１の入力信号とレベルの
異なる第１の駆動信号を前記第１の出力用トランジスタ
に出力する第１のレベル変換回路、及び、前記第２の入
力信号を受けると共に、前記電源電圧とは異なる電圧が
与えられ、前記第２の入力信号とはレベルの異なる第２
の駆動信号を前記第２の出力トランジスタに出力する第
２のレベル変換回路とを有する出力回路が得られる。
前記第１の入力信号を受けると共に、前記電源電圧とは
異なる電圧が与えられ、前記第１の入力信号とレベルの
異なる第１の駆動信号を前記第１の出力用トランジスタ
に出力する第１のレベル変換回路、及び、前記第２の入
力信号を受けると共に、前記電源電圧とは異なる電圧が
与えられ、前記第２の入力信号とはレベルの異なる第２
の駆動信号を前記第２の出力トランジスタに出力する第
２のレベル変換回路とを有する出力回路が得られる。
【００１５】
【発明の実施の形態】図１を参照すると、本発明を適用
できる半導体記憶装置として、１６ＭＤＲＡＭが概略的
に示されている。図示された半導体記憶装置は、１Ｍつ
づ１６個のメモリアレイＭＡ１〜ＭＡ１６に分割されて
おり、各メモリアレイＭＡ１〜ＭＡ１６は１Ｍのメモリ
セルを含むアレイ部分Ａ１〜Ａ１６と、出力回路Ｏ１〜
Ｏ１６とを有している。図示された例では、出力回路Ｏ
１〜Ｏ１６はそれぞれ対応するアレイ部分Ａ１〜Ａ１６
に接続されており（図示せず）、アレイ部分Ａ１〜Ａ１
６からの読出信号を受けて、出力信号を出力端子ＯＵＴ
１〜ＯＵＴ１６に出力する。図示された各出力回路Ｏ１
〜Ｏ１６は共通の接地線ＧＬを介して、接地用パッドＧ
ＮＤに接続されている。この構成では、各メモリアレイ
ＭＡ１〜ＭＡ１６から１ビットつづ読み出し、合計１６
ビットからなる出力信号を出力端子ＯＵＴ１〜ＯＵＴ１
６を介して同時的に外部の周辺回路に出力できる。尚、
図示された出力回路Ｏ１〜Ｏ１６はメモリアレイＭＡ１
〜ＭＡ１６毎に設けられている場合を上げているが、各
メモリアレイＭＡ１〜ＭＡ１６が複数、例えば、１６又
は３２に分割されている場合には、出力回路はメモリア
レイの分割数に対応して設けられる。
できる半導体記憶装置として、１６ＭＤＲＡＭが概略的
に示されている。図示された半導体記憶装置は、１Ｍつ
づ１６個のメモリアレイＭＡ１〜ＭＡ１６に分割されて
おり、各メモリアレイＭＡ１〜ＭＡ１６は１Ｍのメモリ
セルを含むアレイ部分Ａ１〜Ａ１６と、出力回路Ｏ１〜
Ｏ１６とを有している。図示された例では、出力回路Ｏ
１〜Ｏ１６はそれぞれ対応するアレイ部分Ａ１〜Ａ１６
に接続されており（図示せず）、アレイ部分Ａ１〜Ａ１
６からの読出信号を受けて、出力信号を出力端子ＯＵＴ
１〜ＯＵＴ１６に出力する。図示された各出力回路Ｏ１
〜Ｏ１６は共通の接地線ＧＬを介して、接地用パッドＧ
ＮＤに接続されている。この構成では、各メモリアレイ
ＭＡ１〜ＭＡ１６から１ビットつづ読み出し、合計１６
ビットからなる出力信号を出力端子ＯＵＴ１〜ＯＵＴ１
６を介して同時的に外部の周辺回路に出力できる。尚、
図示された出力回路Ｏ１〜Ｏ１６はメモリアレイＭＡ１
〜ＭＡ１６毎に設けられている場合を上げているが、各
メモリアレイＭＡ１〜ＭＡ１６が複数、例えば、１６又
は３２に分割されている場合には、出力回路はメモリア
レイの分割数に対応して設けられる。
【００１６】図示されているように、各メモリアレイＭ
Ａ１〜ＭＡ１６は共通の接地用パッドＧＮＤに接地線Ｇ
Ｌを介して接続されている。したがって、接地用パッド
ＧＮＤが接地された場合、各出力回路Ｏ１〜Ｏ１６に与
えられる接地電位は、接地用パッドＧＮＤからの距離に
応じて変動する。
Ａ１〜ＭＡ１６は共通の接地用パッドＧＮＤに接地線Ｇ
Ｌを介して接続されている。したがって、接地用パッド
ＧＮＤが接地された場合、各出力回路Ｏ１〜Ｏ１６に与
えられる接地電位は、接地用パッドＧＮＤからの距離に
応じて変動する。
【００１７】図２を参照して、図１の出力回路Ｏ１〜Ｏ
１６として使用される出力回路Ｏの概略構成を説明す
る。図示された出力回路Ｏは、所定の電源電圧ＶCC（例
えば、５Ｖ）の電圧が印加される電源端子と、接地線Ｇ
Ｌに接続された接地端子とを有し、両端子間には、互い
に直列に接続された第１及び第２のＭＯＳトランジスタ
Ｑ１及びＱ２が接続されている。即ち、第１のＭＯＳト
ランジスタＱ１のソースは第２のＭＯＳトランジスタＱ
２のドレインに接続され、第１及び第２のＭＯＳトラン
ジスタＱ１、Ｑ２のドレイン及びソースはそれぞれ電源
端子 （ＶCC）及び接地端子（ＧＬ）に接続されてい
る。第１及び第２のＭＯＳトランジスタＱ１、Ｑ２の共
通接続点は出力端子ＯＵＴに接続されている。
１６として使用される出力回路Ｏの概略構成を説明す
る。図示された出力回路Ｏは、所定の電源電圧ＶCC（例
えば、５Ｖ）の電圧が印加される電源端子と、接地線Ｇ
Ｌに接続された接地端子とを有し、両端子間には、互い
に直列に接続された第１及び第２のＭＯＳトランジスタ
Ｑ１及びＱ２が接続されている。即ち、第１のＭＯＳト
ランジスタＱ１のソースは第２のＭＯＳトランジスタＱ
２のドレインに接続され、第１及び第２のＭＯＳトラン
ジスタＱ１、Ｑ２のドレイン及びソースはそれぞれ電源
端子 （ＶCC）及び接地端子（ＧＬ）に接続されてい
る。第１及び第２のＭＯＳトランジスタＱ１、Ｑ２の共
通接続点は出力端子ＯＵＴに接続されている。
【００１８】更に、第１のＭＯＳトランジスタＱ１のゲ
ートには、第１のレベル変換回路１１が接続され、他
方、第２のＭＯＳトランジスタＱ２のゲートには、第２
のレベル変換回路１２が接続されている。第１及び第２
のレベル変換回路１１及び１２には、メモリセルからの
読出信号が互いに相補的な入力信号Ａ及びＡＢとして与
えられ、レベル変換された後、第１及び第２の駆動信号
Ｄ１及びＤ２として、第１及び第２のＭＯＳトランジス
タＱ１及びＱ２にそれぞれ供給される。
ートには、第１のレベル変換回路１１が接続され、他
方、第２のＭＯＳトランジスタＱ２のゲートには、第２
のレベル変換回路１２が接続されている。第１及び第２
のレベル変換回路１１及び１２には、メモリセルからの
読出信号が互いに相補的な入力信号Ａ及びＡＢとして与
えられ、レベル変換された後、第１及び第２の駆動信号
Ｄ１及びＤ２として、第１及び第２のＭＯＳトランジス
タＱ１及びＱ２にそれぞれ供給される。
【００１９】図２からも明らかなように、第１及び第２
のレベル変換回路１１及び１２には、第１及び第２のＭ
ＯＳトランジスタＱ１及びＱ２の電源電圧ＶCCとは異な
る電圧ＶDDが印加されており、ここでは、この電圧ＶDD
は電源電圧ＶCCよりも高いものとする。したがって、第
１及び第２のレベル変換回路１１、１２はそれぞれ昇圧
回路に接続されていることが分かる。
のレベル変換回路１１及び１２には、第１及び第２のＭ
ＯＳトランジスタＱ１及びＱ２の電源電圧ＶCCとは異な
る電圧ＶDDが印加されており、ここでは、この電圧ＶDD
は電源電圧ＶCCよりも高いものとする。したがって、第
１及び第２のレベル変換回路１１、１２はそれぞれ昇圧
回路に接続されていることが分かる。
【００２０】次に、図示された出力回路Ｏの動作を説明
すると、第１及び第２の入力信号Ａ及びＡＢとして、そ
れぞれ高レベル及び低レベルの信号が入力された場合、
第１のレベル変換回路１１は電源電圧ＶCCより高い電圧
を有する第１の駆動信号Ｄ１を第１のＭＯＳトランジス
タＱ１のゲートに供給し、第１のＭＯＳトランジスタＱ
１をオン状態にする。他方、低レベルの入力信号ＡＢが
与えられた場合、第２の変換回路１２は零レベルを第２
の駆動信号Ｄ２として出力するから、第２のＭＯＳトラ
ンジスタＱ２はオフ状態となる。この結果、出力端子Ｏ
ＵＴには、第１のトランジスタＱ１を介して、電源電圧
ＶCCが出力信号として送出される。
すると、第１及び第２の入力信号Ａ及びＡＢとして、そ
れぞれ高レベル及び低レベルの信号が入力された場合、
第１のレベル変換回路１１は電源電圧ＶCCより高い電圧
を有する第１の駆動信号Ｄ１を第１のＭＯＳトランジス
タＱ１のゲートに供給し、第１のＭＯＳトランジスタＱ
１をオン状態にする。他方、低レベルの入力信号ＡＢが
与えられた場合、第２の変換回路１２は零レベルを第２
の駆動信号Ｄ２として出力するから、第２のＭＯＳトラ
ンジスタＱ２はオフ状態となる。この結果、出力端子Ｏ
ＵＴには、第１のトランジスタＱ１を介して、電源電圧
ＶCCが出力信号として送出される。
【００２１】また、第１及び第２の入力信号Ａ及びＡＢ
として、それぞれ低レベル及び高レベルの信号が第１及
び第２のレベル変換回路１１、１２に与えられると、第
１のレベル変換回路１１は零レベルの信号を第１の駆動
信号Ｄ１として出力するため、第１のＭＯＳトランジス
タＱ１はオフ状態となる。他方、第２のレベル変換回路
１２は第２の入力信号ＡＢを電源電圧ＶCCより高い電圧
に変換して第２の駆動信号Ｄ２として、第２のＭＯＳト
ランジスタＱ２に供給する。第２のＭＯＳトランジスタ
Ｑ２は大振幅の駆動信号によって駆動されるため、充分
なゲートーソース間電圧が得られ、この結果、第２のＭ
ＯＳトランジスタＱ２は迅速にオン状態に遷移する。し
たがって、第２のＭＯＳトランジスタＱ２のオンの際、
ノイズ等によるアクセス遅れがなくなる。
として、それぞれ低レベル及び高レベルの信号が第１及
び第２のレベル変換回路１１、１２に与えられると、第
１のレベル変換回路１１は零レベルの信号を第１の駆動
信号Ｄ１として出力するため、第１のＭＯＳトランジス
タＱ１はオフ状態となる。他方、第２のレベル変換回路
１２は第２の入力信号ＡＢを電源電圧ＶCCより高い電圧
に変換して第２の駆動信号Ｄ２として、第２のＭＯＳト
ランジスタＱ２に供給する。第２のＭＯＳトランジスタ
Ｑ２は大振幅の駆動信号によって駆動されるため、充分
なゲートーソース間電圧が得られ、この結果、第２のＭ
ＯＳトランジスタＱ２は迅速にオン状態に遷移する。し
たがって、第２のＭＯＳトランジスタＱ２のオンの際、
ノイズ等によるアクセス遅れがなくなる。
【００２２】図３を参照すると、図２に示された第１及
び第２のレベル変換回路１１及び１２の具体例が示され
ている。図示された第１及び第２のレベル変換回路１１
及び１２には、図２と同様に、互いに相補的な入力信号
Ａ及びＡＢが与えられている。第１及び第２のレベル変
換回路１１及び１２は、実質上、同一の構成及び動作を
行うから、ここでは、第１のレベル変換回路１１の構成
及び動作についてのみ説明する。図示された第１のレベ
ル変換回路１１は、入力信号Ａ及びＡＢを受けるＡＮＤ
ゲートＧ１を備え、このゲート出力はＮチャンネルＭＯ
ＳトランジスタＭＯＳ−Ｎ１のゲートに供給される。更
に、第１のレベル変換回路１１は、互いにドレインとゲ
ートを接続された一対のＰチャンネルＭＯＳトランジス
タＭＯＳ−Ｐ１及びＭＯＳ−Ｐ２とを備えており、両Ｐ
チャンネルＭＯＳトランジスタＭＯＳ−Ｐ１及びＭＯＳ
−Ｐ２のソース及び基板は、昇圧電源ＶDDに接続されて
いる。前述したＭＯＳ−Ｎ１のドレインは、ＭＯＳ−Ｐ
１及びＰ２のソース及びゲートに接続されており、他
方、ＭＯＳ−Ｐ１のゲートとＭＯＳ−Ｐ２のドレインと
の共通接続点は、図示されているように、Ｐチャンネル
ＭＯＳトランジスタＭＯＳ−Ｐ３のゲート、及び、Ｎチ
ャンネルＭＯＳトランジスタＭＯＳ−Ｎ２のゲートに接
続されており、両ＭＯＳ−Ｐ３及びＭＯＳ−Ｎ２の共通
に接続されたドレインから第１の駆動信号Ｄ１が出力さ
れている。
び第２のレベル変換回路１１及び１２の具体例が示され
ている。図示された第１及び第２のレベル変換回路１１
及び１２には、図２と同様に、互いに相補的な入力信号
Ａ及びＡＢが与えられている。第１及び第２のレベル変
換回路１１及び１２は、実質上、同一の構成及び動作を
行うから、ここでは、第１のレベル変換回路１１の構成
及び動作についてのみ説明する。図示された第１のレベ
ル変換回路１１は、入力信号Ａ及びＡＢを受けるＡＮＤ
ゲートＧ１を備え、このゲート出力はＮチャンネルＭＯ
ＳトランジスタＭＯＳ−Ｎ１のゲートに供給される。更
に、第１のレベル変換回路１１は、互いにドレインとゲ
ートを接続された一対のＰチャンネルＭＯＳトランジス
タＭＯＳ−Ｐ１及びＭＯＳ−Ｐ２とを備えており、両Ｐ
チャンネルＭＯＳトランジスタＭＯＳ−Ｐ１及びＭＯＳ
−Ｐ２のソース及び基板は、昇圧電源ＶDDに接続されて
いる。前述したＭＯＳ−Ｎ１のドレインは、ＭＯＳ−Ｐ
１及びＰ２のソース及びゲートに接続されており、他
方、ＭＯＳ−Ｐ１のゲートとＭＯＳ−Ｐ２のドレインと
の共通接続点は、図示されているように、Ｐチャンネル
ＭＯＳトランジスタＭＯＳ−Ｐ３のゲート、及び、Ｎチ
ャンネルＭＯＳトランジスタＭＯＳ−Ｎ２のゲートに接
続されており、両ＭＯＳ−Ｐ３及びＭＯＳ−Ｎ２の共通
に接続されたドレインから第１の駆動信号Ｄ１が出力さ
れている。
【００２３】更に、ＭＯＳ−Ｐ２のドレインとＭＯＳ−
Ｐ１のゲートとの共通接続点と、ＭＯＳ−Ｎ１のゲート
との間には、ＮチャンネルＭＯＳトランジスタＭＯＳ−
Ｎ３が接続されている。このＭＯＳ−Ｎ３は、ＭＯＳ−
Ｐ２が導通状態になって、昇圧電源電圧（ＶDD）になっ
た場合、カットオフ状態となって、電源電圧ＶCCで動作
しているＭＯＳ−Ｎ１側に、電流が逆流するのを防止す
るためのトランジスタである。
Ｐ１のゲートとの共通接続点と、ＭＯＳ−Ｎ１のゲート
との間には、ＮチャンネルＭＯＳトランジスタＭＯＳ−
Ｎ３が接続されている。このＭＯＳ−Ｎ３は、ＭＯＳ−
Ｐ２が導通状態になって、昇圧電源電圧（ＶDD）になっ
た場合、カットオフ状態となって、電源電圧ＶCCで動作
しているＭＯＳ−Ｎ１側に、電流が逆流するのを防止す
るためのトランジスタである。
【００２４】同様に、第２のレベル変換回路１２は、Ａ
ＮＤゲートＧ１´、ＭＯＳ−Ｎ１´、ＭＯＳ−Ｐ１´、
ＭＯＳ−Ｐ２´、ＭＯＳ−Ｐ３´、及び、ＭＯＳ−Ｎ２
´を備えており、第１のレベル変換回路１１に対して、
相補的に動作する。尚、ＭＯＳ−Ｐ１´、ＭＯＳ−Ｐ２
´、及び、ＭＯＳ−Ｐ３´のソースは、第１のレベル変
換回路１２と同様に、昇圧電源ＶDDに接続されている。
尚、第２のレベル変換回路１２のＭＯＳ−Ｐ２´とＭＯ
Ｓ−Ｎ１´との間にも、逆流防止用のＮチャンネルＭＯ
ＳトランジスタＭＯＳ−Ｎ３´が接続されている。
ＮＤゲートＧ１´、ＭＯＳ−Ｎ１´、ＭＯＳ−Ｐ１´、
ＭＯＳ−Ｐ２´、ＭＯＳ−Ｐ３´、及び、ＭＯＳ−Ｎ２
´を備えており、第１のレベル変換回路１１に対して、
相補的に動作する。尚、ＭＯＳ−Ｐ１´、ＭＯＳ−Ｐ２
´、及び、ＭＯＳ−Ｐ３´のソースは、第１のレベル変
換回路１２と同様に、昇圧電源ＶDDに接続されている。
尚、第２のレベル変換回路１２のＭＯＳ−Ｐ２´とＭＯ
Ｓ−Ｎ１´との間にも、逆流防止用のＮチャンネルＭＯ
ＳトランジスタＭＯＳ−Ｎ３´が接続されている。
【００２５】また、図示された例では、第１及び第２の
ＡＮＤゲートＧ１及びＧ２に、入力信号ＡＢ及びＡの否
定信号が与えられている。
ＡＮＤゲートＧ１及びＧ２に、入力信号ＡＢ及びＡの否
定信号が与えられている。
【００２６】図において、第１及び第２の入力信号Ａ及
びＡＢとして、高レベル及び低レベルの信号が与えられ
たものとして、第１及び第２のレベル変換回路１１及び
１２の動作を説明する。まず、第１のレベル変換回路１
１側では、ゲートＧ１から高レベルの信号が出力される
ため、ＭＯＳ−Ｎ１のドレインの電位は低レベルにな
る。このため、ＭＯＳ−Ｐ２が導通状態となって、ＭＯ
Ｓ−Ｐ２のドレインには、昇圧電源ＶDDからの昇圧電圧
が与えられ、この結果として、ＭＯＳ−Ｐ１は非導通状
態となる。他方、ＭＯＳ−Ｐ２のドレインに昇圧電圧Ｖ
DDが与えられることにより、ＭＯＳ−Ｐ３は非導通状態
となり、他方、ＭＯＳ−Ｎ２は導通状態となる。このた
め、ＭＯＳ−Ｎ２のドレインには、接地電位が供給され
るが、ＭＯＳ−Ｎ２は昇圧電圧によって駆動されている
ため、迅速に接地電位をあらわす第１の駆動信号Ｄ１が
出力されることになる。
びＡＢとして、高レベル及び低レベルの信号が与えられ
たものとして、第１及び第２のレベル変換回路１１及び
１２の動作を説明する。まず、第１のレベル変換回路１
１側では、ゲートＧ１から高レベルの信号が出力される
ため、ＭＯＳ−Ｎ１のドレインの電位は低レベルにな
る。このため、ＭＯＳ−Ｐ２が導通状態となって、ＭＯ
Ｓ−Ｐ２のドレインには、昇圧電源ＶDDからの昇圧電圧
が与えられ、この結果として、ＭＯＳ−Ｐ１は非導通状
態となる。他方、ＭＯＳ−Ｐ２のドレインに昇圧電圧Ｖ
DDが与えられることにより、ＭＯＳ−Ｐ３は非導通状態
となり、他方、ＭＯＳ−Ｎ２は導通状態となる。このた
め、ＭＯＳ−Ｎ２のドレインには、接地電位が供給され
るが、ＭＯＳ−Ｎ２は昇圧電圧によって駆動されている
ため、迅速に接地電位をあらわす第１の駆動信号Ｄ１が
出力されることになる。
【００２７】他方、第２のレベル変換回路１２では、ゲ
ートＧ２から低レベルの信号が出力されるため、ＭＯＳ
−Ｎ１´は非導通状態になり、ＭＯＳ−Ｐ２´は非導通
状態となって、ＭＯＳ−Ｐ２´のドレインは接地され
る。この結果、ＭＯＳ−Ｐ２´のドレインに、ゲートを
接続されたＭＯＳ−Ｐ３´は導通状態となって、ＭＯＳ
−Ｐ３´のドレインには昇圧電圧（ＶDD) が第２の駆動
信号Ｄ２として出力される。
ートＧ２から低レベルの信号が出力されるため、ＭＯＳ
−Ｎ１´は非導通状態になり、ＭＯＳ−Ｐ２´は非導通
状態となって、ＭＯＳ−Ｐ２´のドレインは接地され
る。この結果、ＭＯＳ−Ｐ２´のドレインに、ゲートを
接続されたＭＯＳ−Ｐ３´は導通状態となって、ＭＯＳ
−Ｐ３´のドレインには昇圧電圧（ＶDD) が第２の駆動
信号Ｄ２として出力される。
【００２８】このように、図示された第１及び第２のレ
ベル変換回路１１及び１２では、昇圧された電圧を供給
できるため、一対の出力トランジスタを迅速に接地電位
にすることができ、接地電位の浮き等を防止できる。
ベル変換回路１１及び１２では、昇圧された電圧を供給
できるため、一対の出力トランジスタを迅速に接地電位
にすることができ、接地電位の浮き等を防止できる。
【００２９】
【発明の効果】本発明では、直列に接続された一対の出
力トランジスタの内、接地側の出力トランジスタの入力
にも、レベル変換回路を接続することにより、迅速に接
地電圧を出力端子に送出でき、これによって、アクセス
遅れを防止できると言う利点がある。
力トランジスタの内、接地側の出力トランジスタの入力
にも、レベル変換回路を接続することにより、迅速に接
地電圧を出力端子に送出でき、これによって、アクセス
遅れを防止できると言う利点がある。
【図１】本発明を適用できる半導体記憶装置の概略構成
を示す図である。
を示す図である。
【図２】本発明の一実施の形態に係る出力回路を示す概
略回路図である。
略回路図である。
【図３】図２のレベル変換回路の一例を示す回路図であ
る。
る。
ＭＡ１〜ＭＡ１６ メモリアレイ Ｏ１〜Ｏ１６ 出力回路 Ａ１〜Ａ１６ アレイ部 ＯＵＴ１〜ＯＵＴ１６ 出力端子 ＧＮＤ 接地パッド ＧＬ 接地線 Ｑ１、Ｑ２ 出力トランジスタ Ａ、ＡＢ 入力信号 ＶCC 電源電圧 ＶDD 昇圧電圧 １１ 第１のレベル変換回
路 １２ 第２のレベル変換回
路
路 １２ 第２のレベル変換回
路
Claims (8)
- 【請求項１】 互いに相補的な第１及び第２の入力信号
を受け、当該入力信号に応じた第１及び第２のレベルの
いずれかを有する出力信号を出力する出力回路を備えた
半導体記憶装置において、前記出力回路は、所定の電源
電圧を与えるための第１の端子、基準電圧を与えるため
の第２の端子、第１及び第２の端子間に、互いに直列に
接続された第１及び第２の出力用トランジスタ、第１及
び第２の出力用トランジスタの共通接続点から取り出さ
れた出力端子、前記第１の入力信号を受けると共に、前
記電源電圧とは異なる電圧が与えられ、前記第１の入力
信号とレベルの異なる第１の駆動信号を前記第１の出力
用トランジスタに出力する第１のレベル変換回路、及
び、前記第２の入力信号を受けると共に、前記電源電圧
とは異なる電圧が与えられ、前記第２の入力信号とはレ
ベルの異なる第２の駆動信号を前記第２の出力トランジ
スタに出力する第２のレベル変換回路とを有しているこ
とを特徴とする半導体記憶装置。 - 【請求項２】 請求項１において、前記第１及び第２の
レベル変換回路に与えられる電圧は前記電源電圧より高
いことを特徴とする半導体記憶装置。 - 【請求項３】 請求項２において、前記第１及び第２の
駆動信号は前記第１及び第２の入力信号より高い電圧レ
ベルを有していることを特徴とする半導体記憶装置。 - 【請求項４】 請求項１において、前記半導体記憶装置
は、複数のメモリアレイに分割されており、且つ、前記
出力回路は、各メモリアレイの分割数に応じて設けられ
ていることを特徴とする半導体記憶装置。 - 【請求項５】 互いに相補的な第１及び第２の入力信号
を受け、当該入力信号に応じた第１及び第２のレベルの
いずれかを有する出力信号を出力する出力回路を備えた
半導体記憶装置において、前記出力回路は、所定の電源
電圧を与えるための第１の端子、基準電圧を与えるため
の第２の端子、第１及び第２の端子間に、互いに直列に
接続された第１及び第２の出力用トランジスタ、第１及
び第２の出力用トランジスタの共通接続点から取り出さ
れた出力端子、及び、前記第２の入力信号を受けると共
に、前記第２の出力用トランジスタに接続され、前記第
２の入力信号による前記出力端子における状態遷移速度
を、前記第１の入力信号による前記出力端子の状態遷移
速度に応じて、調整するための回路を有していることを
特徴とする半導体記憶装置。 - 【請求項６】 互いに相補的な第１及び第２の入力信号
を受け、当該入力信号に応じた第１及び第２のレベルの
いずれかを有する出力信号を出力する半導体記憶装置用
出力回路において、所定の電源電圧を与えるための第１
の端子、基準電圧を与えるための第２の端子、第１及び
第２の端子間に、互いに直列に接続された第１及び第２
の出力用トランジスタ、第１及び第２の出力用トランジ
スタの共通接続点から取り出された出力端子、前記第１
の入力信号を受けると共に、前記電源電圧とは異なる電
圧が与えられ、前記第１の入力信号とレベルの異なる第
１の駆動信号を前記第１の出力用トランジスタに出力す
る第１のレベル変換回路、及び、前記第２の入力信号を
受けると共に、前記電源電圧とは異なる電圧が与えら
れ、前記第２の入力信号とはレベルの異なる第２の駆動
信号を前記第２の出力トランジスタに出力する第２のレ
ベル変換回路とを有していることを特徴とする半導体記
憶装置用出力回路。 - 【請求項７】 請求項６において、前記第１及び第２の
レベル変換回路に与えられる電圧は、前記電源電圧より
高いことを特徴とする半導体記憶装置用出力回路。 - 【請求項８】 請求項７において、前記第１及び第２の
駆動信号は前記第１及び第２の入力信号より高い電圧レ
ベルを有していることを特徴とする半導体記憶装置用出
力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340851A JPH10188574A (ja) | 1996-12-20 | 1996-12-20 | 半導体記憶装置 |
| KR1019970070803A KR100265270B1 (ko) | 1996-12-20 | 1997-12-19 | 반도체 기억 장치 및 그의 출력 회로 |
| TW086119346A TW357350B (en) | 1996-12-20 | 1997-12-19 | Semiconductor memory device |
| US08/995,973 US5862084A (en) | 1996-12-20 | 1997-12-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8340851A JPH10188574A (ja) | 1996-12-20 | 1996-12-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10188574A true JPH10188574A (ja) | 1998-07-21 |
Family
ID=18340899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8340851A Pending JPH10188574A (ja) | 1996-12-20 | 1996-12-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5862084A (ja) |
| JP (1) | JPH10188574A (ja) |
| KR (1) | KR100265270B1 (ja) |
| TW (1) | TW357350B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476106B1 (ko) * | 2002-11-04 | 2005-03-11 | 엘지전자 주식회사 | 출력 구동회로 |
| JP2006216211A (ja) * | 2005-02-04 | 2006-08-17 | Hynix Semiconductor Inc | 半導体記憶素子におけるデータ出力回路及びその方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2133946B (en) * | 1983-01-14 | 1986-02-26 | Itt Ind Ltd | Memory output circuit |
| JPS62239496A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | デ−タ出力バツフア装置 |
| JPH04341009A (ja) * | 1991-05-17 | 1992-11-27 | Nec Corp | 半導体集積回路装置 |
| JP3253389B2 (ja) * | 1992-03-31 | 2002-02-04 | 株式会社東芝 | 半導体集積回路装置 |
| JP3213179B2 (ja) * | 1994-10-21 | 2001-10-02 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路 |
-
1996
- 1996-12-20 JP JP8340851A patent/JPH10188574A/ja active Pending
-
1997
- 1997-12-19 KR KR1019970070803A patent/KR100265270B1/ko not_active Expired - Fee Related
- 1997-12-19 TW TW086119346A patent/TW357350B/zh not_active IP Right Cessation
- 1997-12-22 US US08/995,973 patent/US5862084A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476106B1 (ko) * | 2002-11-04 | 2005-03-11 | 엘지전자 주식회사 | 출력 구동회로 |
| JP2006216211A (ja) * | 2005-02-04 | 2006-08-17 | Hynix Semiconductor Inc | 半導体記憶素子におけるデータ出力回路及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW357350B (en) | 1999-05-01 |
| KR100265270B1 (ko) | 2000-10-02 |
| KR19980064385A (ko) | 1998-10-07 |
| US5862084A (en) | 1999-01-19 |
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