JPH10189483A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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JPH10189483A
JPH10189483A JP8349087A JP34908796A JPH10189483A JP H10189483 A JPH10189483 A JP H10189483A JP 8349087 A JP8349087 A JP 8349087A JP 34908796 A JP34908796 A JP 34908796A JP H10189483 A JPH10189483 A JP H10189483A
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silicon
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metal silicide
metal
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JP8349087A
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Koichi Hashimoto
浩一 橋本
Hiromi Hayashi
浩美 林
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/0698—Local interconnections

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 シリサイド技術を用い、良好な特性を有する
局所配線を作成することのできる半導体装置の製造方法
を提供する。 【解決手段】 絶縁領域とシリコン領域が表出した基板
の該シリコン領域の上に第１の金属シリサイド膜９Ｓ，
９Ｄ，９Ｇ，１０を形成する。第１の金属シリサイド膜
を覆うように、基板の表面の全領域上に、シリコンとシ
リサイド化反応する金属からなる金属膜８，１１を堆積
する。金属膜の表面上にシリコン膜１２を堆積する。シ
リコン膜及び金属膜をパターニングし、基板表面のシリ
コン領域の一部から絶縁領域の一部まで延在するシリコ
ン膜と金属膜との積層からなる積層パターンを形成す
る。積層パターンを加熱してシリサイド化反応を起こ
し、第２の金属シリサイド層１５Ｓ，１５Ｄを形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シリコン半導体装
置の製造方法に関し、特にシリサイド配線を用いた半導
体装置の製造方法に関する。
【０００２】
【従来の技術】通常、半導体基板表面に導電パターンを
形成し、その後この導電パターンと他の場所を配線で接
続する場合は、一旦表面を絶縁膜で覆い、コンタクトホ
ールを形成した後、配線パターンを形成する。極近傍の
回路同士もしくはノード同士を接続する配線を局所配線
（local interconnect）と呼ぶ。
【０００３】ところで、フィールド酸化膜上に配線パタ
ーンを形成し、この配線パターンと基板表面の拡散領域
とを層間絶縁膜を形成することなく接続するような局所
配線の場合、層間絶縁膜を形成し、コンタクトホールを
開口する工程が省略できるため、半導体装置の微細化、
工程の簡略化の上で極めて望ましい。
【０００４】図９Ａ〜９Ｄは、米国特許第４，８７３，
２０４号に開示されている自己整合型シリサイド（サリ
サイド）技術を用いた局所配線の形成方法を示す。
【０００５】図９Ａに示すように、シリコン基板１００
の表面にフィールド酸化膜１０１が形成され、フィール
ド酸化膜１０１で境界付けされた活性領域１０２Ａ、１
０２Ｂが画定されている。活性領域１０２Ａには、ソー
ス領域１０３ＡＳ、ドレイン領域１０３ＡＤ及びゲート
電極１０４ＡからなるＭＯＳＦＥＴが形成され、活性領
域１０２Ｂには、ソース領域１０３ＢＳ、ドレイン領域
１０３ＢＤ及びゲート電極１０４ＢからなるＭＯＳＦＥ
Ｔが形成されている。ゲート電極１０４Ａ、１０４Ｂの
側壁にはそれぞれサイドウォール絶縁体１０５Ａ、１０
５Ｂが形成されている。ゲート電極１０４Ａ、１０４Ｂ
は図面の紙面と垂直な方向に延在し、フィールド酸化膜
上にも配置される。
【０００６】図の左端のフィールド酸化膜１０１の上
に、シリコン配線１０４Ｃが形成され、その側壁にはサ
イドウォール絶縁体１０５Ｃが形成されている。
【０００７】基板表面全面を覆ってチタン膜１０６を堆
積し、その上にアモルファスシリコン膜１０７を堆積す
る。
【０００８】図９Ｂに示すように、シリコン膜１０７を
部分的にエッチングし、アモルファスシリコンパターン
１０７Ａ、１０７Ｂを形成する。シリコンパターン１０
７Ａは、ソース領域１０３ＡＳの領域上からフィールド
酸化膜１０１の上を通ってシリコン配線１０４Ｃの上面
領域に至る。シリコンパターン１０７Ｂは、ドレイン領
域１０３ＡＤの領域上からフィールド酸化膜１０１の上
を通ってソース領域１０３ＢＳの領域上に至る。
【０００９】シリコン膜１０７をパターニングした後、
基板１００を加熱する。図９Ｃに示すように、チタン膜
１０６とそれに接するシリコン表面とがシリサイド化反
応を起こし、シリサイド層が形成される。シリコンパタ
ーン１０７Ａ、１０７Ｂがそれぞれチタン膜１０６と反
応し、シリサイド層１０８Ａ、１０８Ｂが形成される。
【００１０】シリコン配線１０４Ｃの上面、ゲート電極
１０４Ａ、１０４Ｂの上面もそれぞれチタン膜１０６と
反応し、シリサイド化される。ソース領域１０３ＡＳ、
ドレイン領域１０３ＡＤ、ソース領域１０３ＢＳ、及び
ドレイン領域１０３ＢＤの表面もそれぞれチタン膜１０
６と反応して、各領域の表面がシリサイド化される。
【００１１】図９Ｄに示すように、基板全面を覆って層
間絶縁膜１０９を堆積する。層間絶縁膜１０９にコンタ
クトホールを設けてシリサイド層１０８Ｂの表面を露出
させ、金属配線１１０を形成する。
【００１２】図９Ａ〜９Ｄに示す局所配線形成方法を用
いると、シリコン基板表面の半導体素子領域と他の領域
とをコンタクトホールを介さないで接続することができ
る。このため、半導体集積回路の高密度化に効果的であ
る。
【００１３】
【発明が解決しようとする課題】上記従来例による局所
配線形成方法では、図９Ｂに示す工程で、シリコンパタ
ーン１０７Ａ、１０７Ｂを形成すべき領域をレジストパ
ターンで覆いシリコン膜１０７を選択的にエッチングす
る。エッチング後に、マスクとして使用したレジストパ
ターンを、プラズマを用いたアッシングや酸を含むエッ
チャントによる溶解により剥離する。
【００１４】レジスト剥離時に、レジストパターンで覆
われていない領域にはチタン膜１０６が露出している。
このため、露出したチタン膜１０６が酸化されたり、プ
ラズマによりスパッタリングされ薄膜化されたりする。
チタン膜１０６がこのような損傷を受けると、その後の
シリサイド化反応において低抵抗で良好なシリサイド層
が形成されない場合が生ずる。
【００１５】サリサイド技術を用いた局所配線は、半導
体装置の微細化に極めて有効であるが、その技術は未だ
十分開発されたとは言えない。
【００１６】本発明の目的は、シリサイド技術を用い、
良好な特性を有する局所配線を作成することのできる半
導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】本発明の一観点による
と、絶縁領域とシリコン領域が表出した基板の該シリコ
ン領域の上に第１の金属シリサイド膜を形成する工程
と、前記第１の金属シリサイド膜を覆うように、前記基
板の表面の全領域上に、シリコンとシリサイド化反応す
る金属からなる金属膜を堆積する工程と、前記金属膜の
表面上にシリコン膜を堆積する工程と、前記シリコン膜
及び前記金属膜をパターニングし、前記基板表面のシリ
コン領域の一部から絶縁領域の一部まで延在するシリコ
ン膜と金属膜との積層からなる積層パターンを形成する
工程と、前記積層パターンを加熱してシリサイド化反応
を起こし、第２の金属シリサイド層を形成する工程とを
有する半導体装置の製造方法が提供される。
【００１８】シリコン膜の下地は金属膜である。このた
め、シリコン膜をパターニングする際に、エッチャント
を適当に選択することにより、その下地表面とのエッチ
ング選択比を大きくすることができる。シリコン膜のパ
ターニングによって露出する金属膜は、第２の金属シリ
サイド膜を形成する工程の前に除去される。このため、
シリコン膜のパターニング時に露出した金属膜が変質等
しても後工程に悪影響を与えることはない。
【００１９】第２の金属シリサイド膜を形成する工程の
際、パターニングされている金属膜の上には、必ずシリ
コン膜が積まれている。従って、金属膜はその上のシリ
コン膜とシリサイド化反応する傾向が強く、既に形成さ
れている第１の金属シリサイド膜内を拡散してその下の
シリコン領域との反応が抑制されると考えられる。ま
た、熱処理前に金属膜が除去された領域ではシリサイド
化反応が生じない。このため、第２の金属シリサイド膜
を形成する工程中に、第１の金属シリサイド膜の厚膜化
を抑制できる。
【００２０】本発明の他の観点によると、前記第２の金
属シリサイド膜を形成する工程における熱処理温度が４
５０〜５５０℃である半導体装置の製造方法が提供され
る。
【００２１】熱処理温度を４５０〜５５０℃とすると、
金属膜とシリコン膜との間のシリサイド化反応に比べ
て、第１の金属シリサイド膜とその下のシリコン領域と
の界面におけるシリサイド化反応が生じにくい。このた
め、第１の金属シリサイド膜の厚膜化を、より抑制する
ことができる。
【００２２】本発明の他の観点によると、前記シリコン
膜を堆積する工程において堆積するシリコン膜の厚さ
が、前記第２の金属シリサイド膜を形成する工程におい
て前記金属膜の全厚さ部分がシリサイド化されても、前
記シリコン膜の上層部分が未反応のまま残るような厚さ
にされており、前記第２の金属シリサイド膜を形成する
工程において、前記第２の金属シリサイド膜の上に前記
シリコン膜のうち未反応の上層部分を残す半導体装置の
製造方法が提供される。
【００２３】金属膜とシリコン膜とのシリサイド化反応
において、シリコンが過剰に存在する。このため、シリ
コン膜の厚さにばらつきがある場合にも、安定して第１
の金属シリサイド膜の厚膜化の抑制効果を得ることがで
きる。
【００２４】本発明の他の観点によると、さらに、前記
第２の金属シリサイド膜を覆うように、前記基板の表面
の全領域上に層間絶縁膜を形成する工程と、前記第２の
金属シリサイド膜の上に残った未反応のシリコン膜の表
面の一部を露出させるように、前記層間絶縁膜を貫通す
るコンタクトホールを形成する工程と、前記コンタクト
ホールの底面に露出した未反応のシリコン膜を除去し、
前記第２の金属シリサイド膜の表面の一部を露出させる
工程と、前記コンタクトホール内に露出した前記第２の
金属シリサイド膜に接触する配線を形成する工程とを含
む半導体装置の製造方法が提供される。
【００２５】層間絶縁膜にコンタクトホールを開口する
際に、未反応のシリコン膜が第２の金属シリサイド膜の
保護膜として作用する。
【００２６】本発明の他の観点によると、絶縁領域とシ
リコン領域とが表出した基板と、前記基板のシリコン領
域の表面上に形成された第１の金属シリサイド膜と、前
記第１の金属シリサイド膜の表面の一部の領域の上か
ら、前記絶縁領域の一部の領域の上まで延在する第２の
金属シリサイド膜とを有し、前記第１及び第２の金属シ
リサイド膜が重なっている領域におけるこれら２つの膜
の厚さの合計が、前記第２の金属シリサイド膜の形成さ
れていない領域における前記第１の金属シリサイド膜の
厚さと前記絶縁領域上の前記第２の金属シリサイド膜の
厚さとの合計とほぼ等しい半導体装置が提供される。
【００２７】基板表面に形成されたシリコン領域が、第
１の金属シリサイド膜及び第２の金属シリサイド膜を介
して、基板上の他の素子と電気的に接続される。
【００２８】
【発明の実施の形態】図１Ａ〜１Ｃ、２Ａ及び２Ｂを参
照して、本発明の実施例による半導体装置の製造方法に
ついて説明する。
【００２９】図１Ａに示すように、シリコン基板１の表
面に形成されたフィールド酸化膜２により活性領域が画
定されている。この活性領域に、ソース領域３Ｓ、ドレ
イン領域３Ｄ及びゲート電極３ＧからなるＭＯＳＦＥＴ
が形成されている。ゲート電極３Ｇは、例えばポリシリ
コンにより形成される。ゲート電極３Ｇの側壁には、サ
イドウォール絶縁体４が形成されている。
【００３０】このＭＯＳＦＥＴに隣接するフィールド酸
化膜２の上に、ポリシリコンからなる配線５が形成され
ている。配線５は、ゲート電極３Ｇの形成と同時に形成
される。配線５の側壁にもサイドウォール絶縁体６が形
成されている。
【００３１】図１Ｂに示すように、基板の表面上に厚さ
８ｎｍのコバルト（Ｃｏ）膜８を、スパッタリングによ
り堆積する。Ｎ2 またはＡｒ雰囲気中で、温度４００〜
４５０℃、約３０秒間の１回目の熱処理を行い、ソース
／ドレイン領域３Ｓ及び３ＤとＣｏ膜８との間でシリサ
イド化反応を起こさせる。続いて、未反応のＣｏ膜を硫
酸過水で除去する。
【００３２】図１Ｃは、未反応のＣｏ膜を除去した後の
断面を示す。ソース領域３Ｓ、ドレイン領域３Ｄ、ゲー
ト電極３Ｇ及び配線５の上面に、それぞれＣｏシリサイ
ド（Ｃｏ2 ＳｉまたはＣｏＳｉ）膜９Ｓ、９Ｄ、９Ｇ及
び１０が形成される。なお、シリサイド化反応のための
熱処理前にＣｏ膜８の表面を厚さ約１５ｎｍのＴｉＮ膜
で覆ってもよい。ＴｉＮ膜で覆うことにより、熱処理中
のＣｏ膜８の変質を防止することができる。１回目の熱
処理後、このＴｉＮ膜をアンモニア過水により除去す
る。
【００３３】次に、Ｎ2 またはＡｒ雰囲気中で、温度６
００〜９００℃、約３０秒間の２回目の熱処理を行う。
Ｃｏシリサイド膜９Ｓ、９Ｄ、９Ｇ及び１０がＣｏＳｉ
2 に変わり、低抵抗化される。
【００３４】図２Ａに示すように、基板の表面上に厚さ
約８ｎｍのＣｏ膜１１を、スパッタリングにより堆積す
る。続いて、スパッタリングにより厚さ約３０ｎｍのア
モルファスシリコン膜１２を堆積する。このアモルファ
スシリコン膜１２を、ノボラック系のレジストマスク１
３を用いたフォトリソグラフィによりパターニングし
て、シリコンパターン１２Ａ、１２Ｂを形成する。アモ
ルファスシリコン膜１２のエッチングは、例えばＳＦ6
ガスを用いたドライエッチングにより行う。
【００３５】アモルファスシリコン膜１２をエッチング
する際に、その下地表面はＣｏ膜１１である。このた
め、シリコン膜１２をエッチングする際に、エッチャン
トを適当に選択することにより、その下地表面とのエッ
チング選択比を大きくすることができる。
【００３６】シリコンパターン１２Ａは、ソース領域３
Ｓの表面領域から、それに隣接するフィールド酸化膜２
の上まで延在している。シリコンパターン１２Ｂは、ド
レイン領域３Ｄの表面上の領域から、それに隣接するフ
ィールド酸化膜２の上を経由して配線５の表面上の領域
まで延在している。
【００３７】アモルファスシリコン膜１２のパターニン
グ後、レジストマスク１３を酸素プラズマを用いたアッ
シングにより除去する。アッシングを行うと、シリコン
パターン１２Ａ、１２Ｂで覆われていない領域のＣｏ膜
１１の表面が酸化される。この酸化はＣｏ膜１１内に止
まり、下層のＣｏシリサイド膜９Ｓ、９Ｄ及び１０やシ
リコン基板１までは及ばない。
【００３８】シリコンパターン１２Ａ及び１２Ｂで覆わ
れていない領域のＣｏ膜１１を希硝酸を用いて除去す
る。なお、希硝酸の代わりに塩酸過水（塩酸と過酸化水
素水との混合液）を用いてもよい。シリコンパターン１
２Ａ及び１２Ｂの下に、それぞれＣｏパターン１１Ａ及
び１１Ｂが残る。アモルファスシリコン膜１２のパター
ニング時及びレジストマスク１３のアッシング時に変質
もしくは酸化したＣｏ膜は、除去される。このため、Ｃ
ｏ膜の変質が後工程に悪影響を与えることはない。な
お、アッシングの前に、硫酸過水またはアンモニア過水
を用いてＣｏ膜を除去することもできる。
【００３９】温度５００℃程度の熱処理を行いＣｏパタ
ーン１１Ａ及び１１Ｂとシリコンパターン１２Ａ及び１
２Ｂとの間で、それぞれシリサイド化反応を起こさせ
る。
【００４０】図２Ｂは、シリサイド化反応後の基板の断
面図を示す。ソース領域３Ｓの表面上の領域から、それ
に隣接するフィールド酸化膜上の領域まで延在するＣｏ
シリサイドパターン１５Ｓ、及びドレイン領域３Ｄの表
面上の領域から配線５の表面上の領域まで延在するＣｏ
シリサイドパターン１５Ｄが形成される。ドレイン領域
３Ｄと配線５が、Ｃｏシリサイド膜１５Ｄにより電気的
に接続される。
【００４１】上記実施例では、図２Ａに示すＣｏ膜１１
のパターニング後のシリサイド化反応の際、Ｃｏパター
ン１１Ａ及び１１Ｂの上には、必ずシリコンパターン１
２Ａ及び１２Ｂが積まれている。従って、Ｃｏパターン
１１Ａ及び１１Ｂは、その上のシリコンパターンとシリ
サイド化反応する傾向が強く、既に形成されているＣｏ
シリサイド膜９Ｓ、９Ｄとその下のシリコン領域との界
面におけるシリサイド化反応が抑制されると考えられ
る。また、熱処理前にＣｏ膜１１が除去された領域では
シリサイド化反応が生じない。このため、Ｃｏシリサイ
ド９Ｓ及び９Ｄの厚膜化を抑制できる。従って、Ｃｏシ
リサイド膜９Ｓ、９Ｄが拡散領域３Ｓ、３Ｄの下側のｐ
ｎ接合に接近して接合リーク電流が増大してしまう危険
を回避できる。
【００４２】図２ＢのＣｏシリサイド膜９Ｄと１５Ｄと
の重なっている領域において、シリサイド化反応がシリ
コン基板１側に進むと、図２Ａに示すＣｏパターン１１
Ｂ内のＣｏが消費されるため、その領域におけるＣｏシ
リサイドパターン１５Ｄの厚さが、フィールド酸化膜２
上におけるそれよりも薄くなる。すなわち、Ｃｏシリサ
イド膜９Ｄと１５Ｄとの重なっている領域におけるこれ
ら２つの膜の厚さの合計は、両者の重なっていない領域
におけるこれらの膜の厚さの合計とほぼ等しくなると考
えられる。
【００４３】上記実施例では、Ｃｏシリサイドを用いた
局所配線を形成する場合を説明したが、他の金属シリサ
イドを形成してもよい。例えば、チタン、タングステ
ン、白金、クロム、モリブデン等のシリサイドを用いて
もよい。
【００４４】上記実施例による局所配線の形成方法を、
スタティックＲＡＭの作製に適用した他の実施例につい
て説明する。なお、下記の他の実施例では、上記実施例
による局所配線の形成方法を、メモリセルの部分に適用
した場合を説明するが、論理回路の部分に適用すること
も可能である。
【００４５】図３Ａは、スタティックＲＡＭの１ビット
分のメモリセルの等価回路を示す。２つの電源線ＶDDと
ＶSSの間に、２つのインバータ回路ＩＮＶ１とＩＮＶ２
が接続されている。第１のインバータ回路ＩＮＶ１は、
ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２
との直列回路により構成され、第２のインバータ回路Ｉ
ＮＶ２は、ｐＭＯＳトランジスタＱ３とｎＭＯＳトラン
ジスタＱ４との直列回路により構成されている。
【００４６】第１のインバータ回路ＩＮＶ１のドレイン
Ｄ１、Ｄ２は、第２のインバータ回路ＩＮＶ２のゲート
電極Ｇ２に局所配線ＬＩ１によって接続されている。第
２のインバータ回路ＩＮＶ２のドレインＤ３、Ｄ４を接
続する出力線が、局所配線ＬＩ２によって第１のインバ
ータ回路ＩＮＶ１のゲート電極Ｇ１に帰還されている。
【００４７】さらに、第１のインバータ回路の出力線
は、転送トランジスタＱ５を介してビット線−ＢＬ（Ｂ
Ｌバー）に接続され、第２のインバータ回路ＩＮＶ２の
出力線は、転送トランジスタＱ６を介してビット線ＢＬ
に接続されている。２つの転送トランジスタＱ５、Ｑ６
のゲートは、共に同一のワード線ＷＬに接続されてい
る。
【００４８】図３Ｂは、図３Ａに示すスタティックＲＡ
Ｍ回路の構成例を示す半導体装置の平面図である。
【００４９】図３Ｂにおいて、上側にはｎウェルが形成
され、下側にはｐウェルが形成されている。ｎウェル中
の活性領域２１がフィールド酸化膜に囲まれて画定さ
れ、ｐウェル中の活性領域２２が同様にフィールド酸化
膜によって画定されている。これらの活性領域２１、２
２以外のＳｉ表面は、フィールド酸化膜によって覆われ
ている。
【００５０】ｎウェルの活性領域２１は、図中において
倒立したＴ型形状を有し、ｐウェルの活性領域２２は、
倒立したＵ型形状を有する。Ｔ型の活性領域２１の水平
部分及びＵ型の活性領域２２の水平部分を貫通するよう
に、２つのゲート電極Ｇ１、Ｇ２が配置されている。さ
らに図中下方にＵ型活性領域２２の２つの垂直部分を貫
通するようにゲート電極Ｇ３が形成されている。ゲート
電極Ｇ３はワードラインＷＬを兼ねる。
【００５１】さらに、ゲート電極Ｇ３の図中下方にゲー
ト電極Ｇ４がゲート電極Ｇ３と平行に配置されている。
ゲート電極Ｇ４は、図には示さない他のメモリセルのト
ランジスタを制御する。
【００５２】これらゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ
４をマスクとしてイオン注入することにより、ゲート電
極Ｇ１、Ｇ２に覆われていない活性領域２１の表面層に
はｐ型不純物がドープされてｐ型領域とされ、活性領域
２２のゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４に覆われて
いない表面層にはｎ型不純物がドープされてｎ型領域と
されている。このようにして、活性領域２１内に２つの
ＭＯＳトランジスタＱ１、Ｑ３が形成され、活性領域２
２内の水平部分に２つのＭＯＳトランジスタＱ２、Ｑ
４、垂直部分に２つのＭＯＳトランジスタＱ５、Ｑ６が
形成されている。
【００５３】本構成においては、ＭＯＳトランジスタＱ
１、Ｑ３のソース領域Ｓ１は共通領域とされている。ま
た、２つのＭＯＳトランジスタＱ２、Ｑ４のソース領域
Ｓ２も共通領域とされている。さらに、２つのＭＯＳト
ランジスタＱ５、Ｑ６の各々のドレイン領域Ｄ２、Ｄ４
は、それぞれ２つのＭＯＳトランジスタＱ２、Ｑ４のド
レイン領域と共通領域で形成されている。
【００５４】ゲート電極Ｇ１、Ｇ２、Ｇ３及びＧ４の表
面が絶縁膜で覆われ、コンタクト領域ＣＴ１、ＣＴ２の
領域でのみその絶縁膜が剥離されている。すなわち、ゲ
ート電極はコンタクト領域ＣＴ１及びＣＴ２の部分での
み露出され、基板表面は活性領域２１、２２のうちゲー
ト電極Ｇ１、Ｇ２、Ｇ３及びＧ４で覆われていない部分
でのみ露出する。
【００５５】ゲート電極Ｇ１のうちコンタクト領域ＣＴ
１よりもＭＯＳトランジスタＱ１側の部分はｐ型導電性
を付与され、ＭＯＳトランジスタＱ２側の部分はｎ型導
電性を付与されている。同様に、ゲート電極Ｇ２のうち
コンタクト領域ＣＴ２よりもＭＯＳトランジスタＱ３側
の部分はｐ型導電性を付与され、ＭＯＳトランジスタＱ
４側の部分はｎ型導電性を付与されている。
【００５６】図１及び図２で説明した方法で局所配線Ｌ
Ｉ１、ＬＩ２が形成されている。局所配線ＬＩ１は、ド
レイン領域Ｄ１、Ｄ２及びゲート電極Ｇ２のコンタクト
領域ＣＴ２を結ぶように形成され、局所配線ＬＩ２はド
レイン領域Ｄ３、Ｄ４及びゲート電極Ｇ１のコンタクト
領域ＣＴ１を結ぶように形成される。
【００５７】これらの局所配線ＬＩ１、ＬＩ２は、３つ
の端部において下地半導体表面と接触するが、その他の
領域においては絶縁膜上に配置される。したがって、局
所配線ＬＩ１、ＬＩ２を形成する際に、特に層間絶縁膜
を設ける必要はない。
【００５８】局所配線ＬＩ１、ＬＩ２の上に層間絶縁膜
が形成され、ソース領域Ｓ１、Ｓ２、Ｓ５、Ｓ６の表面
を露出するように、それぞれコンタクトホールＣＴ３、
ＣＴ４、ＣＴ５、ＣＴ６が形成されている。各コンタク
トホールＣＴ３、ＣＴ４、ＣＴ５、ＣＴ６の底面には、
それぞれ局所配線ＬＩ１、ＬＩ２と同時に形成されたＣ
ｏシリサイド膜ＳＦ３、ＳＦ４、ＳＦ５、ＳＦ６が形成
されている。コンタクトホールＣＴ５及びＣＴ６にそれ
ぞれ接続され、図中の縦方向に延在するビット線−ＢＬ
及びＢＬが、層間絶縁膜の上に配置される。また、コン
タクトホールＣＴ３及びＣＴ４にそれぞれ接続され、図
中の横方向に延在するＶｄｄ線及びＶｓｓ線が、層間絶
縁膜の上に配置される。
【００５９】次に、図４Ａ〜図６を参照して、図３Ａ及
び３Ｂに示すスタティックＲＡＭの製造方法を説明す
る。図４Ａ〜図６の各図は、図３Ｂの一点鎖線Ａ−Ａに
おける断面図に対応する。
【００６０】図４Ａに示すように、ＬＯＣＯＳ法により
シリコン基板３０の表面を選択的に酸化して、フィール
ド酸化膜３１を形成する。例えば、ウェット酸素雰囲気
中で基板温度を９５０℃とし６時間の酸化を行うことに
より、厚さ２５０ｎｍのフィールド酸化膜３１が形成さ
れる。フィールド酸化膜３１によって活性領域２２が画
定される。活性領域２２に対応する表面層にｐ型不純物
をドープし、ｐウェル３２を形成する。必要に応じて、
チャネルストップ層、しきい値制御不純物層（図示せ
ず）を形成する。
【００６１】活性領域２２の表面上に、ゲート酸化膜を
介してゲート電極Ｇ３及びＧ４を形成すると同時に、フ
ィールド酸化膜３１の表面上に配線Ｇ１及びＧ２を形成
する。配線Ｇ１及びＧ２は、それぞれ図３Ｂのゲート電
極Ｇ１及びＧ２に対応する。以下、これらゲート電極形
成までの工程を説明する。
【００６２】例えば、アルゴン希釈の乾燥酸素雰囲気中
で基板温度を１０００℃とし１０分間の酸化を行うこと
により、活性領域２２の表面に厚さ約６ｎｍのゲート酸
化膜を形成する。
【００６３】例えば、ＳｉＨ4 をソースガスとし、成長
温度を６５０℃とした化学気相堆積（ＣＶＤ）により、
基板表面上に厚さ約２００ｎｍのアモルファスシリコン
膜を堆積する。アモルファスシリコン膜のうち、ゲート
電極Ｇ１、Ｇ３及びＧ４に対応する領域にＰ+ イオンを
注入しｎ型導電性を付与する。ゲート電極Ｇ２に対応す
る領域には、不純物は添加されない。このとき、図３Ｂ
のｐＭＯＳトランジスタＱ１、Ｑ３のゲート電極に対応
する領域には、ＢＦ2 イオンを注入しｐ型導電性を付与
する。
【００６４】アモルファスシリコン膜の表面上に、ＣＶ
Ｄにより厚さ約８０ｎｍのＳｉＯ2膜を堆積する。この
ＳｉＯ2 膜をゲート電極に対応する形状にパターニング
する。パターニングされたＳｉＯ2 膜をエッチングマス
クとしてアモルファスシリコン膜とゲート酸化膜をパタ
ーニングすることにより、ゲート電極Ｇ１〜Ｇ４が形成
される。アモルファスシリコン膜のエッチングは、例え
ば、ＨＢｒを用いた反応性イオンエッチング（ＲＩＥ）
により行う。
【００６５】必要に応じ、ゲート電極Ｇ３及びＧ４をマ
スクとしてｐウェル３２の表面層にｎ型不純物をイオン
注入する。また、図３Ｂに示すｎウェルの活性領域２１
の表面層には、ｐ型不純物のイオンを注入する。なお、
このイオン注入はＬＤＤ構造の低濃度領域を形成するた
めのものであり、ＬＤＤ構造を用いない場合はこのイオ
ン注入は省略する。
【００６６】次に、各ゲート電極Ｇ１〜Ｇ４の側壁にサ
イドウォール絶縁体３３を形成する。以下、サイドウォ
ール絶縁体の形成工程を説明する。
【００６７】ＣＶＤにより、厚さ１００ｎｍ程度の酸化
シリコン膜を堆積する。この酸化シリコン膜に対し、Ｃ
Ｆ4 とＣＨＦ3 との混合ガスをエッチングガスとした異
方性のＲＩＥを行う。この異方性エッチングにより、平
坦面上の酸化シリコン膜が除去され、ゲート電極Ｇ１〜
Ｇ４の各々の側壁上にサイドウォール絶縁体３３が残
る。
【００６８】ゲート電極Ｇ３及びＧ４と、それらの側壁
に形成されたサイドウォール絶縁体３３とをマスクとし
て、ｐウェル３２の表面層にｎ型不純物をイオン注入す
る。なお、図３ＢのｐＭＯＳトランジスタＱ１、Ｑ３を
形成する領域の表面層には、ｐ型不純物をイオン注入す
る。温度８００℃の活性化アニールを行うことにより、
ソース領域Ｓ５及びドレイン領域Ｄ２が形成される。例
えば、加速エネルギ２５ｋｅＶ、ドーズ量２×１０15ｃ
ｍ-2の条件でＡｓイオンを注入する。続いて、８００
℃、１０分間のラピッドサーマルアニールを行う。
【００６９】図４Ｂに示すように、ゲート電極Ｇ２上
（図３Ｂにおいて、ゲート電極Ｇ２と局所配線ＬＩ１と
の接続部近傍領域）のＳｉＯ2 膜を除去し、基板の表面
上に厚さ８ｎｍのコバルト（Ｃｏ）膜３４を堆積する。
Ｃｏ膜３４の堆積は、例えばスパッタリングガスとして
流量１００ｓｃｃｍのＡｒガス、ターゲットとして金属
Ｃｏを用い、圧力を０．１Ｐａ程度、ＲＦ入力パワーを
約３．７Ｗ／ｃｍ2 程度としたＲＦスパッタリングによ
り行う。
【００７０】続いて、厚さ約１５ｎｍのＴｉＮ膜３５を
堆積する。ＴｉＮ膜３５の堆積は、例えば、ターゲット
として金属Ｔｉ、スパッタガスとしてＡｒとＮ2 の混合
ガスを用いた反応性スパッタリングにより行う。
【００７１】Ｎ2 またはＡｒ雰囲気中で、温度４００〜
４５０℃、時間３０秒間の熱処理を行い、Ｃｏ膜３４と
それに接するシリコンとのシリサイド化反応を起こさせ
る。ＴｉＮ膜３５は、熱処理中におけるＣｏ膜３４の変
質を防止する。シリサイド化反応後、ＴｉＮ膜３５をア
ンモニア過水により除去し、続いて、未反応のＣｏ膜３
４を硫酸過水により除去する。
【００７２】図５Ａは、ＴｉＮ膜３５を除去した後の基
板の断面図を示す。ゲート電極Ｇ２の上、及びソース領
域Ｓ５及びドレイン領域Ｄ２の表面上に、Ｃｏシリサイ
ド（Ｃｏ2 ＳｉまたはＣｏＳｉ）膜３６が形成される。
【００７３】さらに、Ｎ2 またはＡｒ雰囲気中で、温度
６００〜９００℃、時間３０秒間の熱処理を行う。Ｃｏ
シリサイド膜３６が、Ｃｏ2 ＳｉまたはＣｏＳｉからＣ
ｏＳｉ2 に変化し、低抵抗化する。
【００７４】図５Ｂに示すように、基板の表面上に厚さ
８ｎｍのＣｏ膜４０を堆積する。続いて、厚さ約３０ｎ
ｍのアモルファスシリコン膜４１を堆積する。このアモ
ルファスシリコン膜を、ノボラック系のレジストマスク
４２を用いたフォトリソグラフィによりパターニングし
て、シリコンパターン４１Ａ、４１Ｂ及び４１Ｃを形成
する。
【００７５】シリコン膜４１のエッチングは、例えば、
平行平板型ＲＩＥ装置を用いて行う。ＳＦ6 ガスの流量
を２００ｓｃｃｍ、圧力を０．２Ｔｏｒｒ、印加ＲＦ電
力を３００Ｗとすることにより、表面段差部にシリコン
膜を残留させることなく良好なエッチングを行うことが
できた。
【００７６】シリコンパターン４１Ａは、図３ＢのＣｏ
シリサイド膜ＳＦ５に対応し、ソース領域Ｓ５の表面及
びその両側のゲート電極Ｇ３、Ｇ４の一部を覆う。シリ
コンパターン４１Ｂは、図３Ｂの局所配線ＬＩ１に対応
し、ドレイン領域Ｄ２の一部の領域上からゲート電極Ｇ
１を跨いでゲート電極Ｇ２の上面まで至る。シリコンパ
ターン４１Ｃは、図３Ｂの局所配線ＬＩ２に対応し、フ
ィールド酸化膜３１の表面上に形成される。
【００７７】アモルファスシリコン膜４１のパターニン
グ後、レジストマスク４２をアッシングにより除去す
る。このアッシングは、例えば、バレル型のプラズマア
ッシャを用い、アッシング室内の圧力を約１Ｔｏｒｒ、
ＲＦパワーを１ｋＷとして酸素プラズマを発生させるこ
とにより行う。
【００７８】この条件でアッシングを行うと、シリコン
パターン４１Ａ、４１Ｂ、または４１Ｃで覆われていな
い領域のＣｏ膜４０の表面が酸化される。この酸化はＣ
ｏ膜内に止まり、下層のＣｏシリサイド膜３６やシリコ
ン基板１は損傷を受けない。
【００７９】シリコンパターン４１Ａ、４１Ｂ及び４１
Ｃで覆われていない領域のＣｏ膜４０を希硫酸を用いて
除去する。シリコンパターン４１Ａ〜４１Ｃの下に、そ
れぞれＣｏパターン４０Ａ〜４０Ｃが残る。シリコン膜
４１のパターニング時及びレジストマスク４２のアッシ
ング時に変質もしくは酸化されたＣｏ膜が除去されるた
め、Ｃｏ膜４０の変質が後工程に悪影響を与えることは
ない。
【００８０】温度５００℃、時間２０分間の熱処理を行
いＣｏパターン４０Ａ〜４０Ｃとシリコンパターン４１
Ａ〜４１Ｃとをそれぞれ反応させ、シリサイド化する。
【００８１】図６は、シリサイド化反応後の基板の断面
図を示す。ソース領域Ｓ５に接続されたＣｏシリサイド
膜ＳＦ５、ドレイン領域Ｄ２とゲート電極Ｇ２とを接続
する局所配線ＬＩ２、及び局所配線ＬＩ１が形成され
る。
【００８２】次に、通常のＬＳＩ製造工程と同様に、Ｃ
ＶＤにより層間絶縁膜を堆積し、コンタクトホールを開
けて金属配線を行う。
【００８３】上記実施例では、図５Ｂ後のシリサイド化
反応の際、パターニングされているＣｏ膜４０の上に
は、必ずシリコンパターンが積まれている。従って、図
１及び図２の実施例の場合と同様に、Ｃｏシリサイド膜
３６の厚膜化を抑制できる。
【００８４】また、上記実施例では、図５Ｂ後のシリサ
イド化反応の熱処理温度を５００℃とした。この熱処理
温度は４５０〜５５０℃とすることが好ましい。熱処理
温度を４５０〜５５０℃とすると、Ｃｏパターン４０Ａ
〜４０Ｃとシリコンパターン４１Ａ〜４１Ｃとの間のシ
リサイド化反応に比べて、Ｃｏシリサイド膜３６とその
下のシリコン領域との界面におけるシリサイド化反応が
生じにくい。このため、Ｃｏシリサイド膜３６の厚膜化
を、より抑制することができる。
【００８５】上記実施例では、図５Ｂに示す工程で堆積
するアモルファスシリコン膜４１の厚さを約３０ｎｍと
した。アモルファスシリコン膜４１の厚さを約３０ｎｍ
とすると、その後のシリサイド化反応工程において、シ
リコンパターン４１Ａ〜４１Ｃのほぼ全厚さ部分が、そ
の下のＣｏパターン４０Ａ〜４０Ｃの全厚さ部分と反応
する。
【００８６】アモルファスシリコン膜４１の膜厚を３０
ｎｍ以上、例えば４０ｎｍとし、シリサイド化反応にお
けるシリコンを過剰にしてもよい。シリコンを過剰にす
ると、シリサイド化反応後、図６のＣｏシリサイド膜Ｓ
Ｆ５、局所配線ＬＩ１及びＬＩ２の上にシリコン膜が残
る。シリコンを過剰にすると、シリコン膜４１の膜厚に
ばらつきがある場合にも、シリサイド化反応におけるシ
リコンの不足を防止することができる。このため、シリ
サイド化反応がシリコン基板１の深層部へ進行すること
を防止することができる。
【００８７】上記実施例では、図４（Ａ）に示す工程
で、ゲート電極Ｇ３、Ｇ４等のパターニングを行なった
後に、図４（Ｂ）に示す工程でゲート電極Ｇ２上のＳｉ
Ｏ2 膜を除去したが、他の方法でＳｉＯ2 膜の除去を行
なってもよい。例えば、ゲート電極Ｇ３、Ｇ４のパター
ニングを行なう前に、ゲート電極Ｇ２上、より厳密には
図３（Ｂ）に示す接続領域ＣＴ１及びＣＴ２を含む領域
のＳｉＯ2 膜を除去してもよい。
【００８８】図７は、Ｃｏシリサイド膜ＳＦ５の上にシ
リコン膜が残っている場合の、ソース領域Ｓ５における
層間接続部の断面図を示す。図６に示す工程の後、基板
表面上に層間絶縁膜５０を堆積する。ソース領域Ｓ５に
対応する領域にコンタクトホールＣＴ５を形成する。コ
ンタクトホールＣＴ５の下面に露出したシリコン膜４１
を除去する。コンタクトホールＣＴ５の底面にＣｏシリ
サイド膜ＳＦ５が露出する。コンタクトホールＣＴ５内
を埋め尽くす配線５１を形成する。
【００８９】Ｃｏシリサイド膜ＳＦ５の上にシリコン膜
４１を残しておくと、コンタクトホールＣＴ５の形成時
に、層間絶縁膜５０とＣｏシリサイド膜ＳＦ５との間の
エッチング選択比が不足する場合にも、シリコン膜４１
が犠牲になり、Ｃｏシリサイド膜ＳＦ５を保護すること
ができる。
【００９０】上記他の実施例では、図７に示すように、
ソース領域Ｓ５と上層配線５１とを、Ｃｏシリサイド膜
ＳＦ５を介して接続するが、Ｃｏシリサイド膜ＳＦ５を
介することなく直接接続してもよい。
【００９１】図８は、ソース領域Ｓ５と上層配線５１と
を直接接続した場合の接続箇所の断面図を示す。以下、
この接続構成の製造方法を説明する。
【００９２】上記他の実施例の図５Ｂに示す工程で、ソ
ース領域Ｓ５に対応するＣｏパターン４０Ａ及びシリコ
ンパターン４１Ａを残さない。図６に対応する工程で
は、局所配線ＬＩ１及びＬＩ２のみが形成され、Ｃｏシ
リサイド膜ＳＦ５は形成されない。
【００９３】図８に示すように、層間絶縁膜５０を堆積
する前に、基板表面上に、厚さ２０ｎｍのＳｉＯ2 膜６
０と厚さ７０ｎｍのＳｉＮ膜６１を積層する。ＳｉＮ膜
６１の上に層間絶縁膜５０を堆積する。ＳｉＯ2 膜６０
の堆積は、ＳｉＨ4 、Ｎ2 Ｏ及びＮ2 ガスを用い、圧力
を３Ｔｏｒｒ、ＲＦ印加電力を３００Ｗとしたプラズマ
励起型ＣＶＤにより行なう。ＳｉＮ膜６１の堆積は、Ｓ
ｉＨ4 、Ｎ2 及びＮＨ 3 ガスを用い、圧力を５．５Ｔｏ
ｒｒ、ＲＦ印加電力を２４０Ｗとしたプラズマ励起型Ｃ
ＶＤにより行う。
【００９４】ソース領域Ｓ５に対応する領域に、層間絶
縁膜５０を貫通するコンタクトホールＣＴ５を形成す
る。層間絶縁膜５０のエッチングは、例えばＣ4 Ｆ8 と
Ａｒの混合ガスを用いたドライエッチングにより行う。
このエッチングは、ＳｉＮ膜６１の表面が露出した時点
で自動的に停止する。
【００９５】コンタクトホールＣＴ５の底面に露出した
ＳｉＮ膜６１を、ＳＦ6 とＨＢｒとの混合ガスを用いた
ドライエッチングにより除去する。このエッチングは、
ＳｉＯ2 膜６０の表面が露出した時点で自動的に停止す
る。さらに、コンタクトホールＣＴ５の底面に露出した
ＳｉＯ2 膜６０を、ＣＦ4 とＣＨＦ3 との混合ガスを用
いたドライエッチングにより除去する。
【００９６】ＳｉＮ膜６１が、層間絶縁膜５０のエッチ
ング時のエッチング停止層として作用する。このため、
コンタクトホールＣＴ５の位置合わせがずれてソース領
域Ｄ５の両側のゲート電極に重なった場合でも、各ゲー
ト電極と短絡することなく上層配線を形成することがで
きる。また、図３Ｂに示すＣｏシリサイド膜ＳＦ５を配
置する必要がなく、同様にＣｏシリサイド膜ＳＦ３、Ｓ
Ｆ４、ＳＦ６を配置する必要もないため、１メモリセル
の占有面積を小さくすることができる。なお、ＳｉＯ2
膜６０を配置するのは、ＳｉＮ膜６１のエッチングによ
り、Ｃｏシリサイド膜３６が損傷を受けるのを防止する
ためである。
【００９７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００９８】
【発明の効果】以上説明したように、本発明によれば、
シリコン基板の表面に金属シリサイド膜を形成した後、
さらに、金属膜とシリコン膜を積層し、この積層構造を
同一形状にパターニングして２回目のシリサイド化反応
を起こす。このため、金属膜は積層を構成するシリコン
膜と反応する傾向が強く、当初形成されていた金属シリ
サイド膜の厚膜化を抑制することができる。シリコン基
板表面に安定して薄い金属シリサイド膜を形成すること
が可能になる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を
説明するための基板の断面図である。
【図２】本発明の実施例による半導体装置の製造方法を
説明するための基板の断面図である。
【図３】図３Ａは、本発明の他の実施例による半導体装
置の製造方法を用いて製造したスタティックＲＡＭの等
価回路図、図３Ｂは、基板上のレイアウトを示す平面図
である。
【図４】本発明の他の実施例による半導体装置の製造方
法を説明するための基板の断面図である。
【図５】本発明の他の実施例による半導体装置の製造方
法を説明するための基板の断面図である。
【図６】本発明の他の実施例による半導体装置の製造方
法を説明するための基板の断面図である。
【図７】本発明の他の実施例の変形例による方法で作製
した半導体装置の層間接続部の断面図である。
【図８】本発明の他の実施例の変形例による方法で作製
した半導体装置の層間接続部の断面図である。
【図９】従来例による半導体装置の製造方法を説明する
ための基板の断面図である。
【符号の説明】
１ シリコン基板 ２ フィールド酸化膜 ３Ｓ ソース領域 ３Ｄ ドレイン領域 ３Ｇ ゲート電極 ４、６ サイドウォール絶縁体 ５ 配線 ８、１１ Ｃｏ膜 ９Ｓ、９Ｄ、９Ｇ、１０ Ｃｏシリサイド膜 １２ アモルファスシリコン膜 １３ レジストマスク １５Ｓ、１５Ｄ Ｃｏシリサイド膜 ２１、２２ 活性領域 ３０ シリコン基板 ３１ フィールド酸化膜 ３２ ｐウェル ３３ サイドウォール絶縁体 ３６ Ｃｏシリサイド膜 ４０ Ｃｏ膜 ４０Ａ、４０Ｂ、４０Ｃ Ｃｏパターン ４１ アモルファスシリコン膜 ４１Ａ、４１Ｂ、４１Ｃ シリコンパターン ４２ レジストマスク ５０ 層間絶縁膜 ５１ 配線 ６０ ＳｉＯ2 膜 ６１ ＳｉＮ膜

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 絶縁領域とシリコン領域が表出した基板
    の該シリコン領域の上に第１の金属シリサイド膜を形成
    する工程と、 前記第１の金属シリサイド膜を覆うように、前記基板の
    表面の全領域上に、シリコンとシリサイド化反応する金
    属からなる金属膜を堆積する工程と、 前記金属膜の表面上にシリコン膜を堆積する工程と、 前記シリコン膜及び前記金属膜をパターニングし、前記
    基板表面のシリコン領域の一部から絶縁領域の一部まで
    延在するシリコン膜と金属膜との積層からなる積層パタ
    ーンを形成する工程と、 前記積層パターンを加熱してシリサイド化反応を起こ
    し、第２の金属シリサイド層を形成する工程とを有する
    半導体装置の製造方法。
  2. 【請求項２】 前記金属膜がコバルトにより形成されて
    いる請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記第２の金属シリサイド膜を形成する
    工程における熱処理温度が４５０〜５５０℃である請求
    項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記シリコン膜を堆積する工程において
    堆積するシリコン膜の厚さが、前記第２の金属シリサイ
    ド膜を形成する工程において前記金属膜の全厚さ部分が
    シリサイド化されても、前記シリコン膜の上層部分が未
    反応のまま残るような厚さにされており、 前記第２の金属シリサイド膜を形成する工程において、
    前記第２の金属シリサイド膜の上に前記シリコン膜のう
    ち未反応の上層部分を残す請求項１〜３のいずれかに記
    載の半導体装置の製造方法。
  5. 【請求項５】 さらに、 前記第２の金属シリサイド膜とその上のシリコン膜の未
    反応の上層部分を覆うように、前記基板の表面の全領域
    上に層間絶縁膜を形成する工程と、 前記第２の金属シリサイド膜の上に残った未反応のシリ
    コン膜の表面の一部を露出させるように、前記層間絶縁
    膜を貫通するコンタクトホールを形成する工程と、 前記コンタクトホールの底面に露出した未反応のシリコ
    ン膜を除去し、前記第２の金属シリサイド膜の表面の一
    部を露出させる工程と、 前記コンタクトホール内に露出した前記第２の金属シリ
    サイド膜に接触する配線を形成する工程とを含む請求項
    ４に記載の半導体装置の製造方法。
  6. 【請求項６】 絶縁領域とシリコン領域とが表出した基
    板と、 前記基板のシリコン領域の表面上に形成された第１の金
    属シリサイド膜と、 前記第１の金属シリサイド膜の表面の一部の領域の上か
    ら、前記絶縁領域の一部の領域の上まで延在する第２の
    金属シリサイド膜とを有し、 前記第１及び第２の金属シリサイド膜が重なっている領
    域におけるこれら２つの膜の厚さの合計が、前記第２の
    金属シリサイド膜の形成されていない領域における前記
    第１の金属シリサイド膜の厚さと前記絶縁領域上の前記
    第２の金属シリサイド膜の厚さとの合計とほぼ等しい半
    導体装置。
  7. 【請求項７】 前記基板の表面に前記シリコン領域とは
    異なる他のシリコン領域が画定されており、 さらに、 前記シリコン領域に形成された不純物拡散領域と、 前記他のシリコン領域に形成されたＭＯＳトランジスタ
    と、 前記ＭＯＳトランジスタのゲート電極に連続し、前記絶
    縁領域上まで延在する配線とを有し、 前記第１の金属シリサイド膜が前記不純物拡散領域の表
    面を覆い、 前記第２の金属シリサイド膜が、前記絶縁領域上におい
    て、前記配線に電気的に接続されている請求項６に記載
    の半導体装置。
  8. 【請求項８】 前記第２の金属シリサイド膜が、コバル
    トシリサイドにより形成されている請求項６または７に
    記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003069011A (ja) * 2001-08-27 2003-03-07 Hitachi Ltd 半導体装置とその製造方法
JP2009500827A (ja) * 2005-07-01 2009-01-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 引張り応力歪み薄膜を利用するｓｒａｍデバイス

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100247933B1 (ko) 1997-08-22 2000-03-15 윤종용 버티드 콘택을 갖는 반도체 소자 및 그 제조방법
US6156630A (en) 1997-08-22 2000-12-05 Micron Technology, Inc. Titanium boride gate electrode and interconnect and methods regarding same
US5994191A (en) * 1998-07-09 1999-11-30 Advanced Micro Devices, Inc. Elevated source/drain salicide CMOS technology
US6235630B1 (en) * 1998-08-19 2001-05-22 Micron Technology, Inc. Silicide pattern structures and methods of fabricating the same
US6429124B1 (en) 1999-04-14 2002-08-06 Micron Technology, Inc. Local interconnect structures for integrated circuits and methods for making the same
US6140232A (en) * 1999-08-31 2000-10-31 United Microelectronics Corp. Method for reducing silicide resistance
US6436805B1 (en) 1999-09-01 2002-08-20 Micron Technology, Inc. Local interconnect structures and methods for making the same
DE19957533A1 (de) * 1999-11-30 2001-06-07 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zur Herstellung
US6410399B1 (en) * 2000-06-29 2002-06-25 International Business Machines Corporation Process to lower strap, wordline and bitline contact resistance in trench-based DRAMS by silicidization
US6535413B1 (en) * 2000-08-31 2003-03-18 Micron Technology, Inc. Method of selectively forming local interconnects using design rules
US7002208B2 (en) * 2001-07-02 2006-02-21 Oki Electric Industry Co., Ltd. Semiconductor device and manufacturing method of the same
US6534807B2 (en) 2001-08-13 2003-03-18 International Business Machines Corporation Local interconnect junction on insulator (JOI) structure
US7098515B1 (en) 2001-08-21 2006-08-29 Lsi Logic Corporation Semiconductor chip with borderless contact that avoids well leakage
US6551901B1 (en) 2001-08-21 2003-04-22 Lsi Logic Corporation Method for preventing borderless contact to well leakage
US7701015B2 (en) * 2003-12-16 2010-04-20 International Business Machines Corporation Bipolar and CMOS integration with reduced contact height
US7538029B2 (en) * 2005-07-06 2009-05-26 International Business Machines Corporation Method of room temperature growth of SiOx on silicide as an etch stop layer for metal contact open of semiconductor devices
JP5117740B2 (ja) * 2007-03-01 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20080251934A1 (en) * 2007-04-13 2008-10-16 Jack Allan Mandelman Semiconductor Device Structures and Methods of Fabricating Semiconductor Device Structures for Use in SRAM Devices
US7910418B2 (en) * 2008-01-30 2011-03-22 International Business Machines Corporation Complementary metal gate dense interconnect and method of manufacturing
US20090258238A1 (en) * 2008-04-14 2009-10-15 Heraeus Inc. Silicide formation utilizing ni-doped cobalt deposition source
US8581348B2 (en) * 2011-12-13 2013-11-12 GlobalFoundries, Inc. Semiconductor device with transistor local interconnects
CN103839817B (zh) * 2012-11-23 2016-12-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US9006071B2 (en) 2013-03-27 2015-04-14 International Business Machines Corporation Thin channel MOSFET with silicide local interconnect
US9859403B1 (en) 2016-07-22 2018-01-02 Globalfoundries Inc. Multiple step thin film deposition method for high conformality

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4384301A (en) * 1979-11-07 1983-05-17 Texas Instruments Incorporated High performance submicron metal-oxide-semiconductor field effect transistor device structure
US4545116A (en) * 1983-05-06 1985-10-08 Texas Instruments Incorporated Method of forming a titanium disilicide
US4975756A (en) * 1985-05-01 1990-12-04 Texas Instruments Incorporated SRAM with local interconnect
US4821085A (en) * 1985-05-01 1989-04-11 Texas Instruments Incorporated VLSI local interconnect structure
US4804636A (en) * 1985-05-01 1989-02-14 Texas Instruments Incorporated Process for making integrated circuits having titanium nitride triple interconnect
US4793896C1 (en) * 1988-02-22 2001-10-23 Texas Instruments Inc Method for forming local interconnects using chlorine bearing agents
US5216264A (en) * 1989-06-07 1993-06-01 Sharp Kabushiki Kaisha Silicon carbide MOS type field-effect transistor with at least one of the source and drain regions is formed by the use of a schottky contact
JPH03234062A (ja) * 1990-02-09 1991-10-18 Texas Instr Japan Ltd 半導体装置及びその製造方法
US5443996A (en) * 1990-05-14 1995-08-22 At&T Global Information Solutions Company Process for forming titanium silicide local interconnect
US5418398A (en) * 1992-05-29 1995-05-23 Sgs-Thomson Microelectronics, Inc. Conductive structures in integrated circuits
US5313084A (en) * 1992-05-29 1994-05-17 Sgs-Thomson Microelectronics, Inc. Interconnect structure for an integrated circuit
DE4219529C2 (de) * 1992-06-15 1994-05-26 Itt Ind Gmbh Deutsche Verfahren zur Herstellung von Halbleiterbauelementen in CMOS-Technik mit "local interconnects"
US5403759A (en) * 1992-10-02 1995-04-04 Texas Instruments Incorporated Method of making thin film transistor and a silicide local interconnect
US5589417A (en) * 1993-01-12 1996-12-31 Texas Instruments, Incorporated TiSi2 /TiN clad interconnect technology
US5635426A (en) * 1993-08-26 1997-06-03 Fujitsu Limited Method of making a semiconductor device having a silicide local interconnect
US5850096A (en) * 1994-02-25 1998-12-15 Fujitsu Limited Enhanced semiconductor integrated circuit device with a memory array and a peripheral circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003069011A (ja) * 2001-08-27 2003-03-07 Hitachi Ltd 半導体装置とその製造方法
JP2009500827A (ja) * 2005-07-01 2009-01-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 引張り応力歪み薄膜を利用するｓｒａｍデバイス

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US5913139A (en) 1999-06-15
US6157068A (en) 2000-12-05

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