JPH10189497A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10189497A JPH10189497A JP34473296A JP34473296A JPH10189497A JP H10189497 A JPH10189497 A JP H10189497A JP 34473296 A JP34473296 A JP 34473296A JP 34473296 A JP34473296 A JP 34473296A JP H10189497 A JPH10189497 A JP H10189497A
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- insulating film
- semiconductor device
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Abstract
(57)【要約】
【課題】埋め込み配線の形成方法において、ダイシング
ライン領域に配線材料が埋めこまれた状態でダイシング
を行うとダイシングブレードの寿命を著しく下げてしま
うという問題を解決する事を目的とする。 【解決手段】絶縁膜に対する埋め込み配線用の溝形成時
若しくは埋め込み配線の下層の接続孔形成時に、ダイシ
ングライン領域に微小なスペース部を有する擬似パター
ンを形成するものであり、工程数を増加させずに問題を
回避する。
ライン領域に配線材料が埋めこまれた状態でダイシング
を行うとダイシングブレードの寿命を著しく下げてしま
うという問題を解決する事を目的とする。 【解決手段】絶縁膜に対する埋め込み配線用の溝形成時
若しくは埋め込み配線の下層の接続孔形成時に、ダイシ
ングライン領域に微小なスペース部を有する擬似パター
ンを形成するものであり、工程数を増加させずに問題を
回避する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に埋め込み配線構造を有する場合
におけるダイシングライン領域の構造に関する。
の製造方法に関し、特に埋め込み配線構造を有する場合
におけるダイシングライン領域の構造に関する。
【０００２】
【従来の技術】近年、集積回路の微細化とともに多層配
線化が進められており、製品の安定した歩留りや信頼性
を確保する為に、より厳しい平坦性が要求されるように
なっている。従来、一般的に用いられている半導体装置
における配線の形成方法は、絶縁膜上にスパッタにより
配線材料を形成し、リソグラフィ及びエッチングにより
配線形成を行うものであった。ところが、微細化及び配
線の低抵抗の為に配線のアスペクト比（配線の高さと幅
の比）が増大し、より優れた平坦化の必要性が出て来た
為、従来の平坦化技術であるＳＯＧ（Spin On Glass ）
エッチバック，ＴＥＯＳ（テトラエチルオルソシリケー
ト）- Ｏ3 系ＢＰＳＧ（Boron Phosho Silicate Glass
）リフロー等に変わり、絶縁膜上に配線溝を形成し、
その中に配線材料を埋めこんでしまう埋め込み配線法が
検討されて来ている。また将来の配線材料として、その
低抵抗、高信頼性の特性を有するが故に、ＡＬ配線に変
わりＣｕ配線が候補の一つとして上がっているが、Ｃｕ
配線は従来のＲＩＥによる加工が困難であることから、
また埋め込み配線法によると、工程削減（配線を加工す
る工程等が減る、配線と絶縁膜の平坦化が同時に出来る
等）によるコストの低減効果も同時に有している事か
ら、上記埋め込み配線の検討が盛んになって来ている。
図４に従来技術に係る半導体装置の製造方法における工
程の一例を示す。４０１は半導体基板、４０２は絶縁
膜、４０３は接続孔、４０４は配線溝、４０５はバリア
メタル、４０６はＡｌ系合金、４０７はダイシング部を
示している。埋め込み配線の形成は、図４（ａ）に示す
様に半導体基板４０１上の絶縁膜４０２を被膜し、リソ
グラフィ及びエッチングにより接続孔４０３及び配線溝
４０４を形成する。この接続孔４０３と配線溝４０４は
どちらを先に形成しても構わない。この際、図４（ａ）
に示すダイシングライン部の絶縁膜は接続孔４０３若し
くは配線溝４０４と同時にリソグラフィ及びエッチング
により除去される。次に図４（ｂ）に示す様にスパッタ
によりバリアメタル４０５（Ｔｉ １５ｎｍ，ＴｉＮ
６０ｎｍ）及びＡｌ系合金４０６（１．０μｍ）の成膜
をして接続孔４０３及び配線溝４０４に配線材料の埋め
込みを行う。次に図４（ｃ）に示す様に熱処理（レーザ
ー照射 １．５Ｊ／ｃｍ2 ）を施してＡｌ系合金４０６
をリフローさせる。次に図４（ｄ）に示す様にＣＭＰ
（Chemical Mechanical Polishing ：化学的機械研磨）
により接続孔４０３と配線溝４０４以外に存在するＡｌ
系合金４０６を除去する事により平坦化を行い、埋め込
み配線を形成する。この埋め込み配線形成後において、
図４（ｄ）の様にダイシングライン領域にはＡｌ系合金
４０６が埋め込まれる。図５は図４（ｄ）の上面図であ
る。この様にダイシングライン領域に配線材料が埋め込
まれた状態でこの後パッシベーション膜形成を行い、パ
ッシベーション用のリソグラフィ及びエッチングを行っ
た後もダイシングライン領域は図４（ｄ）の様になり、
Ａｌ合金はダイシングライン領域に残る。この状態でダ
イシング部［図４（ｄ）４０７，図５（ｄ）５０７］に
おいてダイシングを行うと、ダイシングブレードの寿命
を著しく下げてしまうという問題点があった。上記問題
は上記配線材料をＡｌ系合金の変わりにＣｕを用いる場
合も同様の工程であり同じ問題点があった。
線化が進められており、製品の安定した歩留りや信頼性
を確保する為に、より厳しい平坦性が要求されるように
なっている。従来、一般的に用いられている半導体装置
における配線の形成方法は、絶縁膜上にスパッタにより
配線材料を形成し、リソグラフィ及びエッチングにより
配線形成を行うものであった。ところが、微細化及び配
線の低抵抗の為に配線のアスペクト比（配線の高さと幅
の比）が増大し、より優れた平坦化の必要性が出て来た
為、従来の平坦化技術であるＳＯＧ（Spin On Glass ）
エッチバック，ＴＥＯＳ（テトラエチルオルソシリケー
ト）- Ｏ3 系ＢＰＳＧ（Boron Phosho Silicate Glass
）リフロー等に変わり、絶縁膜上に配線溝を形成し、
その中に配線材料を埋めこんでしまう埋め込み配線法が
検討されて来ている。また将来の配線材料として、その
低抵抗、高信頼性の特性を有するが故に、ＡＬ配線に変
わりＣｕ配線が候補の一つとして上がっているが、Ｃｕ
配線は従来のＲＩＥによる加工が困難であることから、
また埋め込み配線法によると、工程削減（配線を加工す
る工程等が減る、配線と絶縁膜の平坦化が同時に出来る
等）によるコストの低減効果も同時に有している事か
ら、上記埋め込み配線の検討が盛んになって来ている。
図４に従来技術に係る半導体装置の製造方法における工
程の一例を示す。４０１は半導体基板、４０２は絶縁
膜、４０３は接続孔、４０４は配線溝、４０５はバリア
メタル、４０６はＡｌ系合金、４０７はダイシング部を
示している。埋め込み配線の形成は、図４（ａ）に示す
様に半導体基板４０１上の絶縁膜４０２を被膜し、リソ
グラフィ及びエッチングにより接続孔４０３及び配線溝
４０４を形成する。この接続孔４０３と配線溝４０４は
どちらを先に形成しても構わない。この際、図４（ａ）
に示すダイシングライン部の絶縁膜は接続孔４０３若し
くは配線溝４０４と同時にリソグラフィ及びエッチング
により除去される。次に図４（ｂ）に示す様にスパッタ
によりバリアメタル４０５（Ｔｉ １５ｎｍ，ＴｉＮ
６０ｎｍ）及びＡｌ系合金４０６（１．０μｍ）の成膜
をして接続孔４０３及び配線溝４０４に配線材料の埋め
込みを行う。次に図４（ｃ）に示す様に熱処理（レーザ
ー照射 １．５Ｊ／ｃｍ2 ）を施してＡｌ系合金４０６
をリフローさせる。次に図４（ｄ）に示す様にＣＭＰ
（Chemical Mechanical Polishing ：化学的機械研磨）
により接続孔４０３と配線溝４０４以外に存在するＡｌ
系合金４０６を除去する事により平坦化を行い、埋め込
み配線を形成する。この埋め込み配線形成後において、
図４（ｄ）の様にダイシングライン領域にはＡｌ系合金
４０６が埋め込まれる。図５は図４（ｄ）の上面図であ
る。この様にダイシングライン領域に配線材料が埋め込
まれた状態でこの後パッシベーション膜形成を行い、パ
ッシベーション用のリソグラフィ及びエッチングを行っ
た後もダイシングライン領域は図４（ｄ）の様になり、
Ａｌ合金はダイシングライン領域に残る。この状態でダ
イシング部［図４（ｄ）４０７，図５（ｄ）５０７］に
おいてダイシングを行うと、ダイシングブレードの寿命
を著しく下げてしまうという問題点があった。上記問題
は上記配線材料をＡｌ系合金の変わりにＣｕを用いる場
合も同様の工程であり同じ問題点があった。
【０００３】この様な問題を解決する一つの方法とし
て、以下にダイシングライン領域の配線材料をダイシン
グに先立ち除去する方法について説明する。図６に従来
技術に係る半導体装置の製造方法における工程の別の一
例を示す。６０１は半導体基板、６０２は絶縁膜、６０
３は接続孔、６０４は配線溝、６０５はバリアメタル、
６０６はＡｌ系合金、６０７はダイシング部、６０８は
レジストを示している。埋め込み配線の形成は、図６
（ａ）に示す様に半導体基板６０１上の絶縁膜６０２を
被膜し、リソグラフィ及びエッチングにより接続孔６０
３及び配線溝６０４を形成する。この接続孔６０３と配
線溝６０４はどちらを先に形成しても構わない。この
際、図６（ａ）に示すダイシングライン領域の絶縁膜は
接続孔６０３若しくは配線溝６０４と同時にリソグラフ
ィ及びエッチングにより除去される。次に図６（ｂ）に
示す様にスパッタによりバリアメタル６０５（Ｔｉ １
５ｎｍ，ＴｉＮ ６０ｎｍ）及びＡｌ系合金６０６
（１．０μｍ）の成膜をして接続孔６０３及び配線溝６
０４に配線材料の埋め込みを行う。次に図６（ｃ）に示
す様に熱処理（レーザー照射 １．５Ｊ／ｃｍ2 ）を施
してＡｌ系合金６０６をリフローさせる。次に図６
（ｄ）に示す様にＣＭＰにより接続孔６０３と配線溝６
０４以外に存在するＡｌ系合金６０６を除去する事によ
り平坦化を行い、埋め込み配線を形成する。この埋め込
み配線形成後において、図６（ｄ）の様にダイシングラ
イン領域にはＡｌ系合金６０６が埋め込まれる。次に図
６（ｅ）に示す様にリソグラフィでレジストパターン６
０８を形成し、図６（ｆ）の様にエッチングによりダイ
シングライン領域のＡｌ系合金６０６を除去する。次に
図６（ｇ）の様にアッシャーによりレジスト剥離を行
う。この様に、上記第一の例で説明した問題を回避する
為にダイシングライン領域の配線材料を除去するもので
あり、図６（ｅ）（ｆ）（ｇ）の３工程を追加する必要
があった。この追加工程数は、以下に示す様に配線材料
としてＣｕを使う場合にはより増加する。図７に、配線
材料としてＣｕを使う場合の工程の一例を示す。７０１
は半導体基板、７０２は絶縁膜、７０３は接続孔、７０
４は配線溝、７０５はバリアメタル、７０６はＣｕ、７
０７はダイシング部、７０８はレジスト、７０９はプラ
ズマＳｉＮを示している。埋め込み配線の形成は、図７
（ａ）に示す様に半導体基板７０１上の絶縁膜７０２を
被膜し、リソグラフィ及びエッチングにより接続孔７０
３及び配線溝７０４を形成する。この接続孔７０３と配
線溝７０４はどちらを先に形成しても構わない。この
際、図７（ａ）に示すダイシングライン領域の絶縁膜は
接続孔７０３若しくは配線溝７０４と同時にリソグラフ
ィ及びエッチングにより除去される。次に図７（ｂ）に
示す様にスパッタによりバリアメタル７０５（Ｔｉ １
５ｎｍ，ＴｉＮ ６０ｎｍ）及びＣｕ ７０６（１．０
μｍ）の成膜をして接続孔７０３及び配線溝７０４に配
線材料の埋め込みを行う。次に図７（ｃ）に示す様に熱
処理（レーザー照射 １．５Ｊ／ｃｍ2 ）を施してＡｌ
系合金７０６をリフローさせる。次に図７（ｄ）に示す
様にＣＭＰにより接続孔７０３と配線溝７０４以外に存
在するＣｕ ７０６を除去する事により平坦化を行い、
埋め込み配線を形成する。この埋め込み配線形成後にお
いて、図７（ｄ）の様にダイシングライン領域にはＣｕ
７０６が埋め込まれる。次に図７（ｅ）に示す様にＰ
−ＳｉＮ７１０（２００ｎｍ）を被膜し、図７（ｆ）の
様にリソグラフィでレジストパターン７０８を形成す
る。次に図７（ｇ）に示す様に、エッチングによりダイ
シングライン部のＰ−ＳｉＮ ７１０を除去する。次に
図７（ｈ）の様にウェットエッチングによりダイシング
ライン部のＣｕ ７０６及びバリアメタル７０５を除去
する。次に図７（ｉ）の様にアッシャーによりレジスト
パターン７０８の剥離を行う。この様に、配線材料とし
てＣｕを使用する場合において、上記第一の例で説明し
た問題を回避する為には、ダイシングライン領域の配線
材料を除去する事が必要であり、その為には図７（ｅ）
（ｆ）（ｇ）（ｈ）（ｉ）の５工程を追加する必要があ
った。尚、配線材料としてＣｕを使用する場合にＡｌ系
合金を使用する場合に比べて２工程さらに追加しなけれ
ばならない理由は、図７（ｉ）のアッシャーによるレジ
スト剥離の際にＣｕが酸化されるのを防ぐ事を目的とし
て、図７（ｅ）においてレジストの下層膜としてのプラ
ズマＳｉＮを形成する工程が追加されている事及び図７
（ｆ）においてダイシングライン領域のプラズマＳｉＮ
をエッチングする工程が必要となる事による。
て、以下にダイシングライン領域の配線材料をダイシン
グに先立ち除去する方法について説明する。図６に従来
技術に係る半導体装置の製造方法における工程の別の一
例を示す。６０１は半導体基板、６０２は絶縁膜、６０
３は接続孔、６０４は配線溝、６０５はバリアメタル、
６０６はＡｌ系合金、６０７はダイシング部、６０８は
レジストを示している。埋め込み配線の形成は、図６
（ａ）に示す様に半導体基板６０１上の絶縁膜６０２を
被膜し、リソグラフィ及びエッチングにより接続孔６０
３及び配線溝６０４を形成する。この接続孔６０３と配
線溝６０４はどちらを先に形成しても構わない。この
際、図６（ａ）に示すダイシングライン領域の絶縁膜は
接続孔６０３若しくは配線溝６０４と同時にリソグラフ
ィ及びエッチングにより除去される。次に図６（ｂ）に
示す様にスパッタによりバリアメタル６０５（Ｔｉ １
５ｎｍ，ＴｉＮ ６０ｎｍ）及びＡｌ系合金６０６
（１．０μｍ）の成膜をして接続孔６０３及び配線溝６
０４に配線材料の埋め込みを行う。次に図６（ｃ）に示
す様に熱処理（レーザー照射 １．５Ｊ／ｃｍ2 ）を施
してＡｌ系合金６０６をリフローさせる。次に図６
（ｄ）に示す様にＣＭＰにより接続孔６０３と配線溝６
０４以外に存在するＡｌ系合金６０６を除去する事によ
り平坦化を行い、埋め込み配線を形成する。この埋め込
み配線形成後において、図６（ｄ）の様にダイシングラ
イン領域にはＡｌ系合金６０６が埋め込まれる。次に図
６（ｅ）に示す様にリソグラフィでレジストパターン６
０８を形成し、図６（ｆ）の様にエッチングによりダイ
シングライン領域のＡｌ系合金６０６を除去する。次に
図６（ｇ）の様にアッシャーによりレジスト剥離を行
う。この様に、上記第一の例で説明した問題を回避する
為にダイシングライン領域の配線材料を除去するもので
あり、図６（ｅ）（ｆ）（ｇ）の３工程を追加する必要
があった。この追加工程数は、以下に示す様に配線材料
としてＣｕを使う場合にはより増加する。図７に、配線
材料としてＣｕを使う場合の工程の一例を示す。７０１
は半導体基板、７０２は絶縁膜、７０３は接続孔、７０
４は配線溝、７０５はバリアメタル、７０６はＣｕ、７
０７はダイシング部、７０８はレジスト、７０９はプラ
ズマＳｉＮを示している。埋め込み配線の形成は、図７
（ａ）に示す様に半導体基板７０１上の絶縁膜７０２を
被膜し、リソグラフィ及びエッチングにより接続孔７０
３及び配線溝７０４を形成する。この接続孔７０３と配
線溝７０４はどちらを先に形成しても構わない。この
際、図７（ａ）に示すダイシングライン領域の絶縁膜は
接続孔７０３若しくは配線溝７０４と同時にリソグラフ
ィ及びエッチングにより除去される。次に図７（ｂ）に
示す様にスパッタによりバリアメタル７０５（Ｔｉ １
５ｎｍ，ＴｉＮ ６０ｎｍ）及びＣｕ ７０６（１．０
μｍ）の成膜をして接続孔７０３及び配線溝７０４に配
線材料の埋め込みを行う。次に図７（ｃ）に示す様に熱
処理（レーザー照射 １．５Ｊ／ｃｍ2 ）を施してＡｌ
系合金７０６をリフローさせる。次に図７（ｄ）に示す
様にＣＭＰにより接続孔７０３と配線溝７０４以外に存
在するＣｕ ７０６を除去する事により平坦化を行い、
埋め込み配線を形成する。この埋め込み配線形成後にお
いて、図７（ｄ）の様にダイシングライン領域にはＣｕ
７０６が埋め込まれる。次に図７（ｅ）に示す様にＰ
−ＳｉＮ７１０（２００ｎｍ）を被膜し、図７（ｆ）の
様にリソグラフィでレジストパターン７０８を形成す
る。次に図７（ｇ）に示す様に、エッチングによりダイ
シングライン部のＰ−ＳｉＮ ７１０を除去する。次に
図７（ｈ）の様にウェットエッチングによりダイシング
ライン部のＣｕ ７０６及びバリアメタル７０５を除去
する。次に図７（ｉ）の様にアッシャーによりレジスト
パターン７０８の剥離を行う。この様に、配線材料とし
てＣｕを使用する場合において、上記第一の例で説明し
た問題を回避する為には、ダイシングライン領域の配線
材料を除去する事が必要であり、その為には図７（ｅ）
（ｆ）（ｇ）（ｈ）（ｉ）の５工程を追加する必要があ
った。尚、配線材料としてＣｕを使用する場合にＡｌ系
合金を使用する場合に比べて２工程さらに追加しなけれ
ばならない理由は、図７（ｉ）のアッシャーによるレジ
スト剥離の際にＣｕが酸化されるのを防ぐ事を目的とし
て、図７（ｅ）においてレジストの下層膜としてのプラ
ズマＳｉＮを形成する工程が追加されている事及び図７
（ｆ）においてダイシングライン領域のプラズマＳｉＮ
をエッチングする工程が必要となる事による。
【０００４】
【発明が解決しようとする課題】上記の様に、従来の埋
め込み配線の形成方法においては、ダイシングライン領
域に配線材料が埋めこまれた状態でダイシングを行う
為、ダイシングブレードの寿命を著しく下げてしまうと
いう問題点があった。
め込み配線の形成方法においては、ダイシングライン領
域に配線材料が埋めこまれた状態でダイシングを行う
為、ダイシングブレードの寿命を著しく下げてしまうと
いう問題点があった。
【０００５】
【課題を解決するための手段】本発明は、上記の問題を
解決すべくなされたもので、絶縁膜に対する埋め込み配
線用の溝形成時若しくは埋め込み配線の下層の接続孔形
成時に、ダイシングライン領域に微小なスペース部を有
する擬似パターンを形成するものであり、工程数を増加
させずに問題を回避する。
解決すべくなされたもので、絶縁膜に対する埋め込み配
線用の溝形成時若しくは埋め込み配線の下層の接続孔形
成時に、ダイシングライン領域に微小なスペース部を有
する擬似パターンを形成するものであり、工程数を増加
させずに問題を回避する。
【０００６】
【発明の実施の形態】以下、図１乃至３を参照して本発
明に係る半導体装置の製造方法の実施例を、詳細に説明
する。図１は、本発明に係る半導体装置の製造工程の一
例を断面により示した説明図である。１０１は半導体基
板、１０２は絶縁膜、１０２Ｐは擬似パターン、１０３
は接続孔、１０４は配線溝、１０５はバリアメタル、１
０６はＣｕを示している。また、半導体基板１０１上は
本体領域とダイシング領域に分かれている。本体領域に
は半導体素子（表示せず）が形成されており、所定の領
域において埋め込み配線（表示せず）と電気的に接続さ
れている。図１（ａ）に示す様に半導体基板１０１上に
ＣＶＤにより絶縁膜１０２を１．５μｍ被膜し、リソグ
ラフィ及びエッチングにより本体部の領域に深さ１．５
μｍの接続孔１０３を形成する。次に深さ０．７５μｍ
の配線溝１０４を形成する。この接続孔１０３と配線溝
１０４の形成順序は逆でも構わない。その際、接続孔１
０３若しくは配線溝１０４の形成と同時に、深さ１．５
μｍ，残し部０．５μｍ幅，スペース部０．５μｍ幅の
複数の微小スペース部１０２Ｓを有する擬似パターン１
０２Ｐをリソグラフィ及びエッチングによりダイシング
ライン領域に形成する。次に図１（ｂ）に示す様にスパ
ッタによりＴｉ １５ｎｍ，ＴｉＮ ６０ｎｍの積層か
らなるバリアメタル１０５及び１．０μｍのＣｕ １０
６を成膜することにより配線材料の埋め込みを行う。こ
の時、本体領域ではこれらの配線材料が接続孔１０３と
配線溝１０４に埋め込まれるが、ダイシングライン領域
では擬似パターン１０２Ｐのスペース部１０２Ｓが狭い
為、スパッタ粒子は擬似パターン１０２Ｐ上に被着し、
擬似パターン１０２Ｐ内部へはわずかに被着するのみで
ある。次に図１（ｃ）に示す様に熱処理（レーザー照射
１．５Ｊ／ｃｍ2 ）を施してＣｕ １０６をリフロー
させる。この時、やはりダイシングライン領域では擬似
パターン１０２Ｐのスペース部１０２Ｓが狭い為、レー
ザー照射を行っても擬似パターン上の隣り合ったＣｕ
１０６が凝集し合うが、擬似パターン１０２Ｐの底部へ
は入らない。また、擬似パターン１０２Ｐ内においても
Ｃｕの凝集や絶縁膜表面への吸い上げといった現象が発
生し、結果的に擬似パターン１０２Ｐ内へはＣｕは埋め
込まれない。次に図１（ｃ）に示す様にＣＭＰにより接
続孔１０３と配線溝１０４以外に存在するＣｕ １０６
を除去する事により平坦化を行い、埋め込み配線を形成
する。この時、ダイシングライン領域の擬似パターン１
０２Ｐ上のＣｕ １０６はＣＭＰの研削によりすべて除
去される。この状態でダイシングされる場合、ダイシン
グブレードは配線金属による傷みが発生しない為、その
寿命劣化が回避できる。
明に係る半導体装置の製造方法の実施例を、詳細に説明
する。図１は、本発明に係る半導体装置の製造工程の一
例を断面により示した説明図である。１０１は半導体基
板、１０２は絶縁膜、１０２Ｐは擬似パターン、１０３
は接続孔、１０４は配線溝、１０５はバリアメタル、１
０６はＣｕを示している。また、半導体基板１０１上は
本体領域とダイシング領域に分かれている。本体領域に
は半導体素子（表示せず）が形成されており、所定の領
域において埋め込み配線（表示せず）と電気的に接続さ
れている。図１（ａ）に示す様に半導体基板１０１上に
ＣＶＤにより絶縁膜１０２を１．５μｍ被膜し、リソグ
ラフィ及びエッチングにより本体部の領域に深さ１．５
μｍの接続孔１０３を形成する。次に深さ０．７５μｍ
の配線溝１０４を形成する。この接続孔１０３と配線溝
１０４の形成順序は逆でも構わない。その際、接続孔１
０３若しくは配線溝１０４の形成と同時に、深さ１．５
μｍ，残し部０．５μｍ幅，スペース部０．５μｍ幅の
複数の微小スペース部１０２Ｓを有する擬似パターン１
０２Ｐをリソグラフィ及びエッチングによりダイシング
ライン領域に形成する。次に図１（ｂ）に示す様にスパ
ッタによりＴｉ １５ｎｍ，ＴｉＮ ６０ｎｍの積層か
らなるバリアメタル１０５及び１．０μｍのＣｕ １０
６を成膜することにより配線材料の埋め込みを行う。こ
の時、本体領域ではこれらの配線材料が接続孔１０３と
配線溝１０４に埋め込まれるが、ダイシングライン領域
では擬似パターン１０２Ｐのスペース部１０２Ｓが狭い
為、スパッタ粒子は擬似パターン１０２Ｐ上に被着し、
擬似パターン１０２Ｐ内部へはわずかに被着するのみで
ある。次に図１（ｃ）に示す様に熱処理（レーザー照射
１．５Ｊ／ｃｍ2 ）を施してＣｕ １０６をリフロー
させる。この時、やはりダイシングライン領域では擬似
パターン１０２Ｐのスペース部１０２Ｓが狭い為、レー
ザー照射を行っても擬似パターン上の隣り合ったＣｕ
１０６が凝集し合うが、擬似パターン１０２Ｐの底部へ
は入らない。また、擬似パターン１０２Ｐ内においても
Ｃｕの凝集や絶縁膜表面への吸い上げといった現象が発
生し、結果的に擬似パターン１０２Ｐ内へはＣｕは埋め
込まれない。次に図１（ｃ）に示す様にＣＭＰにより接
続孔１０３と配線溝１０４以外に存在するＣｕ １０６
を除去する事により平坦化を行い、埋め込み配線を形成
する。この時、ダイシングライン領域の擬似パターン１
０２Ｐ上のＣｕ １０６はＣＭＰの研削によりすべて除
去される。この状態でダイシングされる場合、ダイシン
グブレードは配線金属による傷みが発生しない為、その
寿命劣化が回避できる。
【０００７】次に上記擬似パターンの形状及び寸法につ
いて説明する。擬似パターンは、シャドーイング効果
（溝へ侵入する被膜材料の垂直入射成分と斜方入射成分
の内、斜方入射成分が溝部へ侵入出来ない現象）により
出来るだけスパッタ時の粒子をブロックし、そのスペー
ス部にスパッタ粒子が入り込まないものが好ましい。図
２（ａ）は図１（ｄ）擬似パターン１０２Ｐの上面図で
あり、パターン形状が溝（ライン部２０２Ｌとスペース
部２０２Ｓ）で構成されていることを示している。ま
た、図２（ｂ）は擬似パターンが孔パターンの例を示し
ており、複数の微小スペースからなる２０２Ｈで構成さ
れていることを示している。図３に、図２（ａ）に示し
た溝（ライン部２０２Ｌとスペース部２０２Ｓ）による
擬似パターンについてスペース部のアスペクト比（幅／
絶縁膜の厚み）に対する埋め込み状態の差を示す。溝形
状の場合は２．０，ホール形状の場合は１．５を境界と
してアスペクト比がそれらより大きい領域において空孔
が発生している事が分かる。従って、擬似パターンの形
状としてはこの領域の範囲内である事が好ましい。ま
た、寸法は微細である事が必要とされ、上記擬似パター
ンのスペース部が、溝形状の場合は１．０μｍ以下、ホ
ール形状の場合は１．２μｍ以下であることが好まし
い。尚、上記絶縁膜に形成される擬似パターン２０２Ｐ
が溝パターンの場合、微小スペース部となる溝が、図１
（ｄ）の本体領域とダイシングライン部１０７間を横切
る様に少なくとも１つの連続領域として存在すれば、絶
縁膜における本体ダイシング時のストレスが本体領域に
達するのをこの微小スペース部によって防ぐことができ
る。
いて説明する。擬似パターンは、シャドーイング効果
（溝へ侵入する被膜材料の垂直入射成分と斜方入射成分
の内、斜方入射成分が溝部へ侵入出来ない現象）により
出来るだけスパッタ時の粒子をブロックし、そのスペー
ス部にスパッタ粒子が入り込まないものが好ましい。図
２（ａ）は図１（ｄ）擬似パターン１０２Ｐの上面図で
あり、パターン形状が溝（ライン部２０２Ｌとスペース
部２０２Ｓ）で構成されていることを示している。ま
た、図２（ｂ）は擬似パターンが孔パターンの例を示し
ており、複数の微小スペースからなる２０２Ｈで構成さ
れていることを示している。図３に、図２（ａ）に示し
た溝（ライン部２０２Ｌとスペース部２０２Ｓ）による
擬似パターンについてスペース部のアスペクト比（幅／
絶縁膜の厚み）に対する埋め込み状態の差を示す。溝形
状の場合は２．０，ホール形状の場合は１．５を境界と
してアスペクト比がそれらより大きい領域において空孔
が発生している事が分かる。従って、擬似パターンの形
状としてはこの領域の範囲内である事が好ましい。ま
た、寸法は微細である事が必要とされ、上記擬似パター
ンのスペース部が、溝形状の場合は１．０μｍ以下、ホ
ール形状の場合は１．２μｍ以下であることが好まし
い。尚、上記絶縁膜に形成される擬似パターン２０２Ｐ
が溝パターンの場合、微小スペース部となる溝が、図１
（ｄ）の本体領域とダイシングライン部１０７間を横切
る様に少なくとも１つの連続領域として存在すれば、絶
縁膜における本体ダイシング時のストレスが本体領域に
達するのをこの微小スペース部によって防ぐことができ
る。
【０００８】
【発明の効果】上述した様に本発明によれば、工程を増
加させることなくダイシングブレードが配線材料を削る
ことによる傷みを無くす事ができる為、ダイシングブレ
ードの寿命劣化を回避することが可能となる。
加させることなくダイシングブレードが配線材料を削る
ことによる傷みを無くす事ができる為、ダイシングブレ
ードの寿命劣化を回避することが可能となる。
【図１】本発明に係る半導体装置の製造工程断面図であ
る。
る。
【図２】図１（ｄ）のダイシングライン領域の上面図で
ある。
ある。
【図３】溝形状，ホール形状の埋め込みパターンにおけ
る各アスペクト比に対する空孔発生の状態を示した図で
ある。
る各アスペクト比に対する空孔発生の状態を示した図で
ある。
【図４】従来の方法による半導体装置の製造工程断面図
である。
である。
【図５】図４（ｄ）のダイシングライン領域の上面図で
ある。
ある。
【図６】従来の別の方法による半導体装置の製造工程断
面図である。
面図である。
【図７】従来の別の方法による半導体装置の製造工程断
面図である。
面図である。
１０１ ４０１ ６０１ ７０１ ：
半導体基板 １０２ ４０２ ５０２ ６０２ ７０２ ：
絶縁膜 １０３ ４０３ ６０３ ７０３ ：
接続孔 １０４ ４０４ ６０４ ７０４ ：
配線溝 １０５ ４０５ ５０５ ６０５ ７０５ ：
バリアメタル １０６ ７０６ ：
Ｃｕ ４０６ ５０６ ６０６ ：Ａｌ系合金 １０７ ２０７ ４０７ ５０７ ６０７ ７０７ ：
ダイシング部 ６０８ ７０８ ：レジスト ７０９ ：プラズマＳｉＮ １０２Ｐ ２０２Ｐ ：
擬似パターン １０２Ｌ ２０２Ｌ ：
ライン部（残し） １０２Ｓ ２０２Ｓ ：
スペース部（抜き） ２０２Ｈ ：スペース部
（孔）
半導体基板 １０２ ４０２ ５０２ ６０２ ７０２ ：
絶縁膜 １０３ ４０３ ６０３ ７０３ ：
接続孔 １０４ ４０４ ６０４ ７０４ ：
配線溝 １０５ ４０５ ５０５ ６０５ ７０５ ：
バリアメタル １０６ ７０６ ：
Ｃｕ ４０６ ５０６ ６０６ ：Ａｌ系合金 １０７ ２０７ ４０７ ５０７ ６０７ ７０７ ：
ダイシング部 ６０８ ７０８ ：レジスト ７０９ ：プラズマＳｉＮ １０２Ｐ ２０２Ｐ ：
擬似パターン １０２Ｌ ２０２Ｌ ：
ライン部（残し） １０２Ｓ ２０２Ｓ ：
スペース部（抜き） ２０２Ｈ ：スペース部
（孔）
フロントページの続き (72)発明者 間瀬 康一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内
Claims (18)
- 【請求項１】半導体素子が形成された本体領域と前記本
体領域に隣接して設けられたダイシング領域とを有する
半導体装置において、前記ダイシング領域には微小なス
ペース部を有する擬似パターンが設けられた絶縁膜が形
成されている事を特徴とする半導体装置。 - 【請求項２】前記擬似パターンは、溝パターンである事
を特徴とする請求項１記載の半導体装置。 - 【請求項３】前記擬似パターンは、孔パターンである事
を特徴とする請求項１記載の半導体装置。 - 【請求項４】前記擬似パターンは、前記スペースの幅が
前記絶縁膜の厚みの半分以下である事を特徴とする請求
項１乃至３記載の半導体装置。 - 【請求項５】前記擬似パターンは、前記スペースの幅が
１μｍ以下である事を特徴とする請求項１乃至４記載の
半導体装置。 - 【請求項６】前記擬似パターンは、複数の微小なスペー
ス部を含むパターンである事を特徴とする請求項１乃至
５記載の半導体装置。 - 【請求項７】前記擬似パターンは、前記ダイシング領域
の長手方向に連続的に形成されている事を特徴とする請
求項１乃至６記載の半導体装置。 - 【請求項８】前記本体領域上に、前記半導体素子に電気
的に接続される金属配線が埋めこまれた絶縁膜が形成さ
れている事を特徴とする請求項１乃至７記載の半導体装
置。 - 【請求項９】半導体素子が形成された本体領域と前記本
体領域に隣接して設けられたダイシング領域とを有する
半導体基板上に絶縁膜を堆積する工程と、前記半導体基
板のダイシング領域における前記絶縁膜に微小なスペー
ス部を有する擬似パターンを形成する工程を含む事を特
徴とする半導体装置の製造方法。 - 【請求項１０】前記半導体基板のダイシング領域におけ
る前記擬似パターンを形成する工程は、前記本体領域に
おける絶縁膜の形成と同時に行われる事を特徴とする請
求項９記載の半導体装置。 - 【請求項１１】半導体素子が形成された本体領域と前記
本体領域に隣接して設けられたダイシング領域とを有す
る半導体基板上に絶縁膜を堆積する工程と、前記本体領
域における前記絶縁膜に配線溝を形成する工程と、前記
配線溝底面に接続孔を形成する工程を有し、前記配線溝
若しくは前記接続孔の形成工程において前記半導体基板
のダイシングライン領域における前記絶縁膜に、微小な
スペース部を有する擬似パターンを形成する事を特徴と
する半導体装置の製造方法。 - 【請求項１２】半導体素子が形成された本体領域と前記
本体領域に隣接して設けられたダイシング領域とを有す
る半導体基板上に絶縁膜を堆積する工程と、前記本体領
域における前記絶縁膜に接続孔を形成する工程と、前記
絶縁膜に、前記接続孔に少なくとも一部が重なる様に配
線溝を形成する工程を有し、前記接続孔若しくは前記配
線溝の形成工程において前記半導体基板のダイシングラ
イン領域における前記絶縁膜に、微小なスペース部を有
する擬似パターンを形成する事を特徴とする半導体装置
の製造方法。 - 【請求項１３】前記擬似パターンは、溝パターンである
事を特徴とする請求項９乃至１２記載の半導体装置の製
造方法。 - 【請求項１４】前記擬似パターンは、孔パターンである
事を特徴とする請求項９乃至１２記載の半導体装置の製
造方法。 - 【請求項１５】前記擬似パターンは、前記スペースの幅
が前記絶縁膜の厚みの半分以下である事を特徴とする請
求項９乃至１４記載の半導体装置の製造方法。 - 【請求項１６】前記擬似パターンは、前記スペースの幅
が１μｍ以下である事を特徴とする請求項９乃至１５記
載の半導体装置の製造方法。 - 【請求項１７】前記擬似パターンは、複数の微小なスペ
ース部を含むパターンである事を特徴とする請求項９乃
至１６記載の半導体装置の製造方法。 - 【請求項１８】前記擬似パターンは、前記ダイシング領
域の長手方向に連続的に形成されている事を特徴とする
請求項９乃至１７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34473296A JPH10189497A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34473296A JPH10189497A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189497A true JPH10189497A (ja) | 1998-07-21 |
Family
ID=18371554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34473296A Pending JPH10189497A (ja) | 1996-12-25 | 1996-12-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335560B1 (en) * | 1999-05-31 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a mark section and a dummy pattern |
| US8008779B2 (en) | 2003-03-27 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
-
1996
- 1996-12-25 JP JP34473296A patent/JPH10189497A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335560B1 (en) * | 1999-05-31 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a mark section and a dummy pattern |
| US8008779B2 (en) | 2003-03-27 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor device manufacturing method |
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