JPH10189554A - 脱弗素処理 - Google Patents

脱弗素処理

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JPH10189554A
JPH10189554A JP9343298A JP34329897A JPH10189554A JP H10189554 A JPH10189554 A JP H10189554A JP 9343298 A JP9343298 A JP 9343298A JP 34329897 A JP34329897 A JP 34329897A JP H10189554 A JPH10189554 A JP H10189554A
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fluorine
layer
defluoridation
plasma
integrated circuit
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JP9343298A
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Robert M Wallace
エム.ウォーレス ロバート
Peijun Chen
チェン ペイジュン
S Charles Baber
バーバー エス.チャールズ
Steven A Henck
エイ.ヘンク スチーブン
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Texas Instruments Inc
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Texas Instruments Inc
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Publication date
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 アッシング等に使用される弗素を基剤とする
化学物質は残余弗素汚染として金属表面上に残り、次に
デポジットされる層の接着性を阻害する。 【解決手段】 集積回路製作工程において、アッシング
後の金属表面上の残余弗素汚染はNH3 /O2 プラズマ
に露出させて除去する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、集積回路製作方法
に関し、より詳しくは、エッチング後のクリーンアップ
手順、特に脱弗素処理に関する。
【0002】
【従来の技術】集積回路の製作においては、薄い層のエ
ッチングのため広範な種類の化学物質が使用される。最
も多面的(且つ最も強い)化学物質の中に、弗素を基材
とする化学物質がある。この様な化学物質は、酸化物エ
ッチングのために、タングステンエッチングのために、
また(酸素源と組み合わされて)ホトレジスト除去(普
通「アッシング」と呼ばれる)のために使用される。し
かし、弗素を基材とする化学物質は、幾らかの弗素汚染
を残置する傾向がある。
【0003】
【発明が解決しようとする課題】本発明者は、金属層に
おける残余弗素汚染は、接着性の減少、高い接触抵抗、
及び引き続いてデポジットされる層の核形成の減少の原
因であることを発見した。特に、アッシング工程に晒さ
れてきた、アルミニウムの接着及び電気的接触の問題
は、金属弗化物及び/又はオキシフルオリド(oxyf
luorides)の形成に起因する。更に、薄膜内の
アルミニウムは、空気に晒されると薄いが耐久性のある
本来の酸化物(これは主としてAl2 3 )を形成し、
そのため、その材料は自己パッシベイションをする。し
かし弗素汚染の存在は、より低い密度のパッシベイショ
ン層を生成し、そのため、自己パッシベイションは、同
じ様には良好ではない。従って、残余弗素汚染は、重大
な問題である。
【0004】
【課題を解決するための手段】本発明は、弗化物表面汚
染を除去し、より扱い易い金属酸化物層を残す新しい工
程を提供する。これは、弗素汚染された表面をNH
3 (又は他のアミン化学物質)に露出することにより達
成される。従って、本発明は、少なくとも次の利点を提
供する。接着性の増加、接触抵抗の低下、その後の層の
核形成を良好にし、結果として平滑性の増大と表面化学
物質の改質、金属自己パッシベイションの向上、耐腐蝕
性の改善、長期化学的安定性の改善、及び弗素と酸素化
学物質の混合物を使用してアッシング工程を継続でき
る。
【0005】
【発明の実施の形態】本発明の多くの革新的教示を、現
在の好ましい実施例を特に引用して説明する。しかし、
この種類の実施例は、革新的教示の多くの利点ある用途
の少数の例のみを示していることを理解すべきである。
一般に、この明細書の記載は、特許請求の範囲の種々の
発明のどれをも必ずしも限定するものではない。その
上、幾つかの記載は、ある発明の特徴に適用されるが、
その他には適用されない。
【0006】弗素汚染物の存在に関連する接着性の問題
を除くため、マイクロメカニカル工程における長いアン
ダーカット工程により生成される様な、弗素積載プラズ
マから生成される弗化物及びオキシフルオリドを金属酸
化物表面から低温除去する工程が好ましくは用いられ
る。例えば、電極表面からの弗素の除去すると、弗素が
存在しなくなるため、パッシベイションのために利用で
きる結合位置が増え、より高い密度のパッシベイション
層の形成が可能となる。金属弗化物及びオキシフルオリ
ドは、それらの酸化物に較べてより揮発性であり、また
より腐蝕され易いことが知られている。弗化アルミニウ
ムもまた、酸化アルミニウムより強いリュイス(Lew
is)酸(そして、それ故により少ない不活性)であ
る。弗素の除去は、この様な表面の長期の化学的安定性
を改善し、それらの反応性を低減する。
【0007】工程の概観 図1は、サンプル工程実施例におけるそれぞれの段階を
示す流れ図であり、図2A及び2Bは、開示されている
脱弗素処理が有利に適用されるサンプル金属構造を示
す。
【0008】図1において、段階102は、フルオロ・
エッチング(fluoro−etch)前の製作段階を
示す。図2Aのサンプルへの実施において、これは下に
ある金属層200、典型的にはアルミニウムの層の形
成、誘電層210(例えば、SiO2 )の形成、及びホ
トレジスト層220の形成とパターン形成を含む。
【0009】段階104は、フルオロ・エッチングの段
階を示す。図2Aのサンプルへの実施において、これは
ホトレジスト層220のマスクを通してSiO2 のエッ
チングを含み、これにガソニックス(Gasonics
商品名)アッシャにおける遠隔励起されたNF3 /O2
プラズマによるホトレジスト層220の除去が続く。
【0010】段階106は、以下に詳細に述べる種々の
実施例の一つにより遂行される脱弗素段階を示す。段階
108は、図2Bで分かる様に、上に横たわる障壁/接
着層225、及び導体層230の形成の任意の次のステ
ップを示す。段階106により遂行される脱弗素に起因
して、この引き続く段階は、次にデポジットされる層の
良好な接着性、低い接触抵抗、及び/又は良好な核形成
(及びそれ故に平滑性)を達成するであろう。
【0011】サンプル実施例:NH3 を含むガス流によ
るアルミニウム脱弗素 サンプル実施例は、弗化物及びオキシフルオリドをAl
x y 表面から除去するため、室温でRIEプラズマ
反応器内に発生するNH3 プラズマの使用を示す。これ
らの弗素堆積表面は、NF3 /O2 アッシング工程によ
り発生する。
【0012】次の表は、ここに記載した革新的工程のサ
ンプル実施例を利用した実祭の弗素除去試験実施からの
結果を示す。下の表は、NH3 /O2 プラズマが使用さ
れる本発明の革新的方法の好ましい実施例を示す。(酸
化成分の使用は、オキシフルオリドを酸化物に変換する
のを助ける。)流れは、直接には調整されなかったが、
全体圧力を粗調整するため機械的ポンプが使用された。
(この手順は、マイクロRIE−800エッチャ技術に
おいて行われた。)
【0013】
【表1】
【0014】表面弗素濃度は顕著に減少し、また表面酸
素濃度は増加したが、これは図6の4番目(底部)のト
レース線により示す通りである。次の表は、NH3 プラ
ズマのみを使用したそれ程好ましくはない実施例を示
す。
【0015】
【表2】
【0016】再び、表面弗素濃度は顕著に減少したが、
これは図6の3番目のトレース線により示す通りであ
る。次に示す表においては、表面は、前回の実施におい
て使用した時間の1/3の時間だけNH3 プラズマに露
出したことに注目すべきである。それにも拘らず図6の
2番目の曲線で示す様に弗素濃度は大きく減少した。
【0017】
【表3】
【0018】サンプル実施例:水性NH4 OHでのAl
脱弗素 別のサンプル実施例において、表面の脱弗素は水性NH
4 OH溶液(又は蒸気)を使用して達成された。下の実
験結果に詳細に示す様に、この工程はアルミニウム表面
の好結果の脱弗素が達成されることが見出だされた。
【0019】代りの実施例:非水性液体試薬でのAl脱
弗素 別のサンプル実施例においては、表面の脱弗素は非水性
液体(超純粋メタノール内の1重量%のテトラメチル水
酸化アンモニウム)を使用して達成された。この工程も
またアルミニウム表面の好結果の脱弗素が達成されるこ
とが見出だされている。
【0020】代りの実施例:原子水素 この熟考された代りの実施例においては、アミン化学物
質の代りに、弗素掃去剤として、原子水素と活性H
2 (マイクロ波励起段階からの残燼として)の混合物が
使用された。
【0021】代りの実施例:N2 O この代りのサンプル実施例においては、O2 ではなくN
2 Oが、酸化成分として、NH3 又は他の弗素掃去剤と
の組合わせにおいて使用される。他の処理条件は本質的
に同じまま残る。
【0022】代りの実施例:H2 O この代りのサンプル実施例においては、O2 ではなくH
2 Oが、酸化成分として、NH3 又は他の弗素掃去剤と
の組合わせにおいて使用される。他の処理条件は本質的
に同じまま残る。
【0023】代りの実施例:オゾン この代りのサンプル実施例においては、O2 ではなくO
3 が、酸化成分として、NH3 又は他の弗素掃去剤との
組合わせにおいて使用される。他の処理条件は本質的に
同じまま残る。
【0024】代りの実施例:通路処理 例えば、ここに開示された革新的工程は、タングステン
エッチバック段階の後、導体表面の脱弗素に適用でき
る。(タングステン エッチバックは、通常弗素を基剤
とした化学物質を使用する。)図3は、本発明の革新的
処理工程を使用した通路(via)構造のサンプル実施
を示す。
【0025】この実施例において、レベル間誘電層31
0(典型的にはSiO2 )が、下の金属層300(典型
的にはアルミニウム)の上にデポジットされる。その
後、誘電層は、ホトレジスト層を用いてパターン形成さ
れ、通路が望まれる場所(即ち、下の金属層300への
電気的接触が望まれる場所)に孔を形成するためフルオ
ロ・エッチングを使用してエッチングされる。このエッ
チング段階は、下の金属の表面上に残余弗素を残し、こ
れは、次に上述の脱弗素工程の一つを使用して除去する
ことができる。窒化チタンの様な拡散障壁層320を、
金属330(この例ではタングステン)を全体にデポジ
ットする前に通路の壁に沿って随意にデポジットするこ
とができる。全体的なエッチバックは、そこでタングス
テンをプラグとして残し、追加の金属層340をデポジ
ットし、エッチングすることができる。
【0026】代りの実施例:アンダーカット 図4Aから4Cは、開示された脱弗素処理が有利に適用
できる別のサンプル構造を示す。この代りの実施例にお
いては、光変調器セル400はアルミニウムの板410
を含み、これは、図4Aの平面図に示される様に、Si
2 の様な誘電材のウエル420の上に掛けられてい
る。
【0027】製作の中間段階において、この板410
は、ウエル底部420の上にデポジットされたホトレジ
スト430の層の上に横たわる。図4Bはこの形状を示
す。レベル間誘電層450がホトレジスト層に隣接して
示され、また鏡材料の層460が板410の上部に置か
れる。ホトレジスト層430は、次に等方性オキシフル
オリン アンダーカット工程(アッシング工程に類似)
により除去され、図4Cに示すマイクロメカニカル構造
が残る。この段階はまた、金属410及び440の表面
上に残余弗素を置き去りにする。これは前述の様に、問
題を生じる。これらの問題を取り除くため、残余弗素は
そこで、前述の革新的な脱弗素工程の一つを使用して除
去される。
【0028】代りの実施例:アッシング 集積回路製作工程は、種々の段階に多くのホトレジスト
パターン形成段階を使用し、ホトレジスト パターン
形成段階の後には、通常ホトレジストを除去するため
「アッシング」段階が続く。このアッシング段階は、ホ
トレジストの有機成分を揮発させるため酸素プラズマを
使用するが、また通常、無機物(「アッシュ」)の避け
難い断片を揮発させるため弗素の幾らかの添加物を含
む。
【0029】従って、どの様なアッシング段階も、うわ
べだけの脱弗素となりがちである(少なくとも、不揮発
性弗化物又はオキシフルオリドを形成する表面上で)。
例えば、図5には、アルミニウムの様な金属層510に
より接触するトランジスタ500からなる金属構造が示
される。レベル間誘電層530がトランジスタの上に横
たわる。好ましくは層530はBPSG/TEOSから
なる。またLOCOS酸化物540が示される。この金
属層は、ホトレジスト550を用いてパターン形成さ
れ、エッチングされることができ、これに、ホトレジス
ト550を除去するためアッシング段階が続く。アッシ
ング段階は、金属層510の表面上に幾らかの残余弗素
560を置き去りにするであろう。従って、開示された
脱弗素化学物質が、この意味で残余弗素を除去し、次に
デポジットされる層に対する接着性を改善するために使
用できる。
【0030】特徴付ける結果 図6から9は、X線光電子分光器(XPS)測定値を示
し、これは表面弗素汚染が上述の段階によりどの様に影
響されたかを説明している。
【0031】NH3 プラズマ処理の有効性は図6に示さ
れる。再び、弗素(アルミニウムオキシフルオリド及び
アルミニウム弗化物として存在)の除去及び酸素(酸化
アルミニウムとして存在)の増加の証拠は明瞭に明らか
である。幾らかの汚染(即ち、Na)が観測され、これ
は反応器の壁の汚染に由来する。NH3 /O2 プラズマ
の使用は、弗素の除去と酸素の形成において、また図6
で分かる様に極めて有効であることが示された。
【0032】図6の上部のトレース線は、ガソニックス
(Gasonics)アッシャを5回通過した後のアル
ミニウムの表面上の弗素の高いレベルを示す。2番目、
3番目、及び4番目のトレース線は、上述のプラズマ脱
弗素工程の効果を示し、どの様に弗素ピークの高さが減
少し、酸素ピークの高さが増加したかに注目のこと。
【0033】反応器内に存在する残余弗素は、表面から
の弗素の除去の限度を下げる結果となり得る。この効果
は図7に示され、ここでは、脱弗素後の弗素の線は、ア
ズ・レシーブド(as−received)アルミニウ
ムにおける弗素の線よりも依然高い。Naと印を付けた
小さなピークにより示される様に幾らかのナトリウム汚
染も観測された。
【0034】工程におけるイオンの重要性は、脱弗素さ
れたサンプルを覆って置かれたスクリーンにより検査さ
れた。(これらの状態の下では、スクリーンは「イオン
シールド」として働いた。)この様なシールドなし
で、、弗素除去が観察されたが、これはNH3 /O2
程に対する図8の2番目のトレース線で示される。シー
ルドが置かれていると、図8の3番目のトレース線で示
される様に除去は僅かに発生するか又は全く発生しな
い。これらの結果は、プラズマ中に存在するイオンは、
表面の効果的な脱弗素に重要であることを示唆してい
る。
【0035】図9は、2つのそれ以上の点を示してい
る。底部の2本のトレース線が示す様に、表面の弗素汚
染は、ガソニックス エッチャにおいて発生するNF3
/O2遠隔プラズマを丁度1回通過した後飽和している
ものと思われ、この工程をさらに4回通過した後も顕著
な増加は見られない。
【0036】図9は、また水性NH4 OH溶液における
脱弗素の効果性を示す。弗素汚染表面を水性NH4 OH
溶液に1分間露出すると、表面からの弗素の除去と酸化
アルミニウム形成の同時の増加が生じる。この工程によ
り生成される表面は、光を鏡の様に反射するものと思わ
れ、この表面の荒さが制御されたことを示している。N
4 OH蒸気への1時間の露出では弗素の幾分の減少は
達成されたが、効果は遥かに少ないことが注目され
る。。
【0037】開示された種類の革新的実施例によれば、
脱弗素工程が提供され、この工程は、(a)表面上に弗
化物及び/又はオキシフルオリドを持つ導電材の層を備
える段階と、(b)段階(a)の後、弗素掃去化学物質
を使用して前記導電材の層の表面から前記弗化物及び前
記オキシフルオリドを除去する段階とからなり、これに
より次にデポジットされる層に対する改善された接着性
が達成される。
【0038】別の開示された種類の革新的実施例によれ
ば、集積回路構造を製作するための脱弗素工程が提供さ
れ、この工程は、(a)導電材の層を形成する段階と、
(b)前記導電材の層の表面上に残余弗素を置き去りに
するエッチング段階を行う段階と、(c)前記段階
(b)の後、アミン化学物質で前記残余弗素を除去する
段階とからなり、これにより次にデポジットされる層に
対する改善された接着性が達成される。
【0039】別の開示された種類の革新的実施例によれ
ば、集積回路製作工程が提供され、この工程は、(a)
下に横たわる構造を形成する段階と、(b)前記下に横
たわる構造の上に少なくとも1つのレベル間誘電層を形
成する段階と、(c)接触場所に孔を形成するため前記
誘電層をパターン形成し、エッチングする段階であっ
て、そこに、前記エッチングする段階は、前記誘電層の
表面及び前記下に横たわる構造の上に残余弗素を置き去
りにし、(d)前記段階(c)の後、プラズマで活性化
される弗素掃去化学物質との反応により前記残余弗素を
除去する段階とからなり、これにより次にデポジットさ
れる層に対する改善された接着性が達成される。
【0040】修正及び変形 当業者により認められる様に、本明細書に記載した革新
的構想は、巨大な応用の範囲に亘って修正し且つ変更で
き、従って、特許される主題の範囲はいかなる例示的な
教示によっても限定されない。
【0041】脱弗素試薬は、好ましくは蒸気相おいてで
あるが、代りに液体又は超臨界相とすることもできる。
【0042】代りに、そして余り好ましくはないが、も
し金属酸化物が金属オキシフルオリドより扱い易いので
あれば、開示された化学物質は、弗素を運ぶガス流へ露
出された他の金属へも適用できる。勿論、ここに述べた
特定のエッチング化学物質、層組成、及び層厚さは単に
例示であり、いかなる意味においても発明の範囲を限定
しない。
【0043】工程の修正及び実施に関する当業者の知識
を示す幾つかの追加の背景は次の書籍に見出だすことが
でき、この全部はここに引用して組み入れる。アンナー
「プレーナ加工下塗剤」、「双CMOS技術と応用」
(編集、アルバレツ、1989)、ブロデイ及びムーレ
イ「マイクロフアブリケーシヨンの物理学」(198
2)、カステラノ「半導体デバイス加工」、「VLSI
時代の技術傾向」(1991)、チェン「CMOSデバ
イスとVSLIのための技術」、クーパ及びワイスベッ
カ「固体デバイスと集積回路」(1982)、デイリン
ガ「VSLI工学」(1988)、「VSLIのための
ドライエッチング」(編集、バン・ロースマレン等、1
991)、アインシュプラハ等「VSLIのためのリソ
グラフィ」(1987)、エルカレー等「VLSIシリ
コンデバイスへの入門」(1986)、エリオット「集
積回路マスク技術」(1985)、エリオット「集積回
路製作技術」(略1983、第2版1989)、「半導
体技術の百科辞典」(編集、グレイソン、1984)、
フェリ等「超大規模集積マイクロエレクトロニックス」
(1988)、ギス及びブランチャード「近代半導体製
作技術」(1986)、「半導体技術のハンドブック」
(編集、オマラ等、1990)、「薄膜加工技術のハン
ドブック」(物理学インステイテユート、年刊)、「V
SLIマイクロリソグラフィのハンドブック、原理、技
術及び応用」(編集、グレンデイニング及びヘルバー
ト、1991)、ナイト「VLSIの物理学」(198
4)、コーイ「LOCOSの発明」(1991)、「L
PCVD窒化シリコン及びオキシ窒化物膜」(編集、ハ
ブラカン)、マリ「集積回路技術の図解」(略198
5)、「マイクロエレクトロニックス加工」(編集、ジ
ェンセン)、ミルネス「半導体デバイスと集積エレクト
ロニックス」(1980)、ミューラ及びカミンズ「集
積回路のためのデバイスエレクトロニックス」(197
7、第2版、1986)、ナシエルスキ及びボイレスタ
ッド「デバイス、離散及び集積」(1981)、ニコリ
アン及びブルース「MOS物理学及び技術」(略198
3)、「超小型構造及び超小型デバイスの物理学と製
作」(編集、ケリ等、1986)、ピーレット「電界効
果デバイス」(1983及び第2版、1990)、ピン
ブレイ等「進歩したCMOS加工技術」(1989)、
「プラズマエッチング」(編集、マノス及びフラム、1
989)、「プラズマ加工」(編集、デイールマン等、
1982)、「電力集積回路、物理学、設計、及び応
用」(編集、アントグネッテイ、1986)、プリン
ス、「半導体メモリ、設計製造」(第2版、199
1)、「Si集積回路技術のための迅速参照マニュア
ル」(ビードル、ツアイ及びプラマ)、「半導体技術の
ハンドブック」(編集、トラップ等、第1から第6
版)、ラオ「多重レベル相互接続技術」(略199
3)、ランヤン及びビーン「半導体集積回路加工技術」
(1990)、セドラ及びスミス「マイクロエレクトロ
ニック回路」(第3版、1991)、シュミッツ「VL
SI/ULSIのためのタングステン及びタングステン
シリサイドのCVD」(1992)、「半導体加工」
(編集、グプタ、1984)、スターン「集積回路の基
礎」、ストリートマン「固体電子デバイス」(第2版、
1980)、スツエ「半導体デバイスの物理学」(19
69、及び第2版、1981)、スツエ「半導体デバイ
ス、物理学及び技術」(1985)、「VLSIにおけ
る表面及びインタフェース効果」(編集、アインシュプ
ラハ及びバウエル)、タレイ「半導体デバイス技術への
入門」(第2版、1984)、「薄膜加工I及びII」
(編集、ボセン及びケルン)、トラウトマン「CMOS
技術におけるラッチアップ」(1986)、「VLSI
応用のためのタングステン及び他の高融点金属」(編
集、ウエル、1988)、「超高速シリコンバイポーラ
技術」(編集、トライテインガ等、1988)、「大規
模集積」(編集、バーベ、1980及び第2版、198
2)、「VLSI製作原理」(1983)、「VSLI
ハンドブック」(アインシュプラハ、1985)、「V
LSI金属被覆法」(編集、アインシュプラハ、コーヘ
ン、及びギルデンブラット)、「80年代及びそれ以降
のVLSI技術」(編集、マックグレビ及びピッカー、
1982)、「VLSI技術及び設計」(編集、マッカ
ニ及びホワイト)、「VLSI技術」(編集、ツエ、1
983及び第2版、1988)、「VLSI技術及び設
計」(編集、フォルバース及びグローブマン)、ワング
「固体エレクトロニックスへの入門」、ウルフ「VLS
I時代のためのシリコン加工」vol.1−3(198
5−1995)、ザンブト「半導体デバイス」(189
8)、ゾリッヒ「品質集積回路製造のハンドブック」、
及び1980年から今日までのIEDM及びVLSI技
術討論会の年会報、これらの全部はここに引用して組み
入れる。なお、これらの引用した書籍の英文は以下のと
おりである。
【0044】
【0045】以上の説明に関して更に以下の項を開示す
る。 (1)脱弗素工程であって、(a)弗化物及び/又はオ
キシフルオリドを表面にもつ導電材の層を備える段階
と、(b)前記段階(a)の後、弗素掃去化学物質を使
用して、前記導電材の層の表面から前記弗化物及びオキ
シフルオリドを除去する段階とからなり、これにより引
き続いてデポジットされる層に対する改善された接着性
が達成される、脱弗素工程。 (2)第1項記載の工程であって、さらに、前記除去す
る段階の後に、上に横たわる導体層をデポジットする段
階を含む、脱弗素工程。 (3)第1項記載の工程において、前記除去する段階
は、NH3 プラズマを使用する、脱弗素工程。 (4)第1項記載の工程において、前記除去する段階
は、NH4 OH湿式化学物質を使用する、脱弗素工程。 (5)第1項記載の工程において、前記導電材の層は、
アルミニウムからなる、脱弗素工程。 (6)第1項記載の工程により生成される生成物。 (7)集積回路構造を製作するための脱弗素工程であっ
て、(a)導電材の層を形成する段階と、(b)前記導
電材の層の表面上に残余弗素を置き去りにするエッチン
グ段階を行う段階と、(c)前記段階(b)の後、前記
残余弗素をアミン化学物質で除去する段階とからなり、
これにより、引き続いてデポジットされる層に対する改
善された接着性が達成される、集積回路構造を製作する
ための脱弗素工程。 (8)第7項記載の工程であって、さらに、前記除去す
る段階の後に、上に横たわる導体層をデポジットする段
階を含む、集積回路構造を製作するための脱弗素工程。 (9)第7項記載の工程において、前記除去する段階
は、プラズマで活性化された化学物質を使用する、集積
回路構造を製作するための脱弗素工程。 (10)第7項記載の工程において、前記除去する段階
は、NH4 OH湿式化学物質を使用する、集積回路構造
を製作するための脱弗素工程。 (11)第7項記載の工程において、前記除去する段階
は、非水性アミン湿式化学物質を使用する、集積回路構
造を製作するための脱弗素工程。 (12)第7項記載の工程において、前記除去する段階
は、室温で行われる、集積回路構造を製作するための脱
弗素工程。 (13)第7項記載の工程において、前記エッチング段
階は、ホトレジストを取り除くオキシフルオリン アッ
シング工程である、集積回路構造を製作するための脱弗
素工程。 (14)第7項記載の工程により生成される生成物。 (15)集積回路製作工程であって、(a)下に横たわ
る構造を形成する段階と、(b)前記下に横たわる構造
の上に少なくとも1つのレベル間導電層を形成する段階
と、(c)接触位置に孔を形成するため前記導電層をパ
ターン形成し且つエッチングする段階であって、そこに
前記エッチングする段階は、残余弗素を前記導電層及び
前記下に横たわる構造の上に置き去りにし、(d)前記
段階(c)の後、前記残余弗素をプラズマで活性化され
た弗素掃去化学物質で除去する段階とからなり、これに
より、引き続いてデポジットされる層に対する改善され
た接着性が達成される、集積回路製作工程。 (16)第15項記載の工程であって、さらに、前記除
去する段階の後、上に横たわる導体層をデポジットする
段階を含む、集積回路製作工程。 (17)第15項記載の工程において,前記除去する段
階はNH3 プラズマを使用する、集積回路製作工程。 (18)第15項記載の工程により生成される生成物。 (19)集積回路製作工程であって、アッシング後の金
属表面上の残余弗素汚染は、NH3 /O2 プラズマへの
露出により除去される。
【図面の簡単な説明】
【図1】サンプル工程実施例における段階を示す流れ
図。
【図2】開示された脱弗素処理が有利に適用できるサン
プル金属構造を示す図。
【図3】開示された脱弗素処理が有利に適用できるサン
プル通路構造を示す図。
【図4】開示された脱弗素処理が有利に適用できるサン
プル マイクロメカニカル構造を示す図。
【図5】開示された脱弗素処理が有利に適用できるアッ
シング段階を利用するサンプル金属構造を示す図。
【図6】開示された工程がどの様に動作するかを示す特
性決定結果を示す図。
【図7】開示された工程がどの様に動作するかを示す特
性決定結果を示す図。
【図8】開示された工程がどの様に動作するかを示す特
性決定結果を示す図。
【図9】開示された工程がどの様に動作するかを示す特
性決定結果を示す図。
【符号の説明】
200 金属層 210 誘電層 220 ホトレジスト層 230 導体層 300 金属層 310 レベル間誘電層 320 拡散障壁層 330 デポジット金属 340 金属層
フロントページの続き (72)発明者 エス.チャールズ バーバー アメリカ合衆国テキサス州リチャードソ ン,アンナポリス ドライブ 1211 (72)発明者 スチーブン エイ.ヘンク アメリカ合衆国テキサス州プラノ,ブラッ クバーン レーン 1408

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 脱弗素処理であって、 (a)弗化物及び/又はオキシフルオリドを表面上にも
    つ導電材の層を備える段階と、 (b)前記段階(a)の後、弗素掃去化学物質を使用し
    て、前記導電材の層の表面から前記弗化物及びオキシフ
    ルオリドを除去する段階とからなり、 これにより引き続いてデポジットされる層に対する改善
    された接着性が達成される、脱弗素処理。
JP9343298A 1996-12-12 1997-12-12 脱弗素処理 Pending JPH10189554A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165189A (ja) * 2004-12-06 2006-06-22 Nec Electronics Corp 半導体装置の製造方法
JP2010056574A (ja) * 2009-12-07 2010-03-11 Nec Electronics Corp 半導体装置の製造方法
KR20170026180A (ko) 2015-08-31 2017-03-08 도쿄엘렉트론가부시키가이샤 할로겐 제거 방법 및 반도체 장치의 제조 방법

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815303B2 (en) * 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
US6313042B1 (en) * 1999-09-03 2001-11-06 Applied Materials, Inc. Cleaning contact with successive fluorine and hydrogen plasmas
US6668445B1 (en) * 2000-01-11 2003-12-30 Lexmark International, Inc. Method of increasing tab bond strength using reactive ion etching
JP3425927B2 (ja) * 2000-05-16 2003-07-14 九州日本電気株式会社 半導体装置の製造方法
US6893969B2 (en) 2001-02-12 2005-05-17 Lam Research Corporation Use of ammonia for etching organic low-k dielectrics
US6620733B2 (en) 2001-02-12 2003-09-16 Lam Research Corporation Use of hydrocarbon addition for the elimination of micromasking during etching of organic low-k dielectrics
US6777344B2 (en) 2001-02-12 2004-08-17 Lam Research Corporation Post-etch photoresist strip with O2 and NH3 for organosilicate glass low-K dielectric etch applications
DE60119350T2 (de) * 2001-12-17 2007-03-15 Ami Semiconductor Belgium Bvba Methode zur Herstellung von Leiterbahnstrukturen
US6953654B2 (en) 2002-03-14 2005-10-11 Tokyo Electron Limited Process and apparatus for removing a contaminant from a substrate
US6869812B1 (en) 2003-05-13 2005-03-22 Heng Liu High power AllnGaN based multi-chip light emitting diode
US20060255349A1 (en) * 2004-05-11 2006-11-16 Heng Liu High power AllnGaN based multi-chip light emitting diode
EP1614709A1 (en) * 2004-06-21 2006-01-11 Air Products And Chemicals, Inc. Process for reducing the permeability of plastics materials
US7282441B2 (en) * 2004-11-10 2007-10-16 International Business Machines Corporation De-fluorination after via etch to preserve passivation
PT1746124E (pt) * 2005-07-22 2010-06-04 Air Prod & Chem Tratamento de material plástico fluorado
US8231736B2 (en) * 2007-08-27 2012-07-31 Applied Materials, Inc. Wet clean process for recovery of anodized chamber parts
FR2941560A1 (fr) * 2009-01-28 2010-07-30 Commissariat Energie Atomique Procede pour empecher la formation de residus sur une couche a base d'un metal apres exposition de cette couche a un plasma contenant du fluor
US8877299B2 (en) * 2009-03-31 2014-11-04 Tel Epion Inc. Method for enhancing a substrate using gas cluster ion beam processing
US10410883B2 (en) * 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US12180108B2 (en) 2017-12-19 2024-12-31 Corning Incorporated Methods for etching vias in glass-based articles employing positive charge organic molecules
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US11404245B2 (en) * 2018-02-28 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. DC bias in plasma process
CN114496751B (zh) * 2020-10-26 2026-01-23 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
US12363882B2 (en) * 2020-11-04 2025-07-15 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor structure
EP4411790A1 (en) 2023-02-06 2024-08-07 Nederlandse Organisatie voor toegepast-natuurwetenschappelijk Onderzoek TNO Anisotropic aluminium etching

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5871628A (ja) * 1981-10-23 1983-04-28 Fujitsu Ltd 半導体装置の製造方法
WO1993017453A2 (en) * 1992-02-26 1993-09-02 Materials Research Corporation Ammonia plasma treatment of silicide contact surfaces in semiconductor devices
JP3179212B2 (ja) * 1992-10-27 2001-06-25 日本電気株式会社 半導体装置の製造方法
WO1995021458A1 (en) * 1994-02-03 1995-08-10 Applied Materials, Inc. Stripping, passivation and corrosion inhibition of semiconductor substrates
JP3074634B2 (ja) * 1994-03-28 2000-08-07 三菱瓦斯化学株式会社 フォトレジスト用剥離液及び配線パターンの形成方法
US5700740A (en) * 1996-03-25 1997-12-23 Taiwan Semiconductor Manufacturing Company Ltd Prevention of corrosion of aluminum interconnects by removing corrosion-inducing species

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165189A (ja) * 2004-12-06 2006-06-22 Nec Electronics Corp 半導体装置の製造方法
JP2010056574A (ja) * 2009-12-07 2010-03-11 Nec Electronics Corp 半導体装置の製造方法
KR20170026180A (ko) 2015-08-31 2017-03-08 도쿄엘렉트론가부시키가이샤 할로겐 제거 방법 및 반도체 장치의 제조 방법
US9892934B2 (en) 2015-08-31 2018-02-13 Tokyo Electron Limited Method for removing halogen and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
US6140243A (en) 2000-10-31
KR19980064028A (ko) 1998-10-07
EP0851474A3 (en) 1998-12-23
TW373229B (en) 1999-11-01
EP0851474A2 (en) 1998-07-01

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