JPH10189653A - 半導体素子およびこの半導体素子を有する回路モジュール - Google Patents
半導体素子およびこの半導体素子を有する回路モジュールInfo
- Publication number
- JPH10189653A JPH10189653A JP8347363A JP34736396A JPH10189653A JP H10189653 A JPH10189653 A JP H10189653A JP 8347363 A JP8347363 A JP 8347363A JP 34736396 A JP34736396 A JP 34736396A JP H10189653 A JPH10189653 A JP H10189653A
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- semiconductor element
- element surface
- electrodes
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】本発明は、素子面の中央部に電極を一列に並べ
て配置したＬＯＣ構造でありながら、回路基板に容易に
フリップチップ接続することができ、高密度な実装に好
適する半導体素子を得ることにある。 【解決手段】半導体素子3 は、回路基板2 と向かい合う
素子面4aを有し、この素子面の中央部に、回路基板に直
接接合される複数の電極7 が一列に並べて配置されてい
る。素子面には、上記電極を挾んだ両側に位置して、上
記回路基板に接する少なくとも一つの半田バンプ12が配
置されている。
て配置したＬＯＣ構造でありながら、回路基板に容易に
フリップチップ接続することができ、高密度な実装に好
適する半導体素子を得ることにある。 【解決手段】半導体素子3 は、回路基板2 と向かい合う
素子面4aを有し、この素子面の中央部に、回路基板に直
接接合される複数の電極7 が一列に並べて配置されてい
る。素子面には、上記電極を挾んだ両側に位置して、上
記回路基板に接する少なくとも一つの半田バンプ12が配
置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ベアチップと称す
る裸の半導体素子およびこの半導体素子を回路基板に実
装してなる回路モジュールに関する。
る裸の半導体素子およびこの半導体素子を回路基板に実
装してなる回路モジュールに関する。
【０００２】
【従来の技術】ポータブルコンピュータのような電子機
器では、大容量メモリーを構成するため、多数の半導体
素子を備えている。従来のメモリー用の半導体素子は、
回路基板と向かい合う素子面の周辺部に多数の電極が配
置されており、これら電極によって囲まれた領域にＬＳ
Ｉ回路が配置されている。そして、この半導体素子は、
回路基板にフリップチップ接続されている。
器では、大容量メモリーを構成するため、多数の半導体
素子を備えている。従来のメモリー用の半導体素子は、
回路基板と向かい合う素子面の周辺部に多数の電極が配
置されており、これら電極によって囲まれた領域にＬＳ
Ｉ回路が配置されている。そして、この半導体素子は、
回路基板にフリップチップ接続されている。
【０００３】ところで、この種の半導体素子では、電極
によって取り囲まれた領域にＬＳＩ回路が配置されてい
るため、半導体素子を小型化すると、ＬＳＩ回路の領域
が狭くなる傾向にある。このことから、最近、上記電極
を素子面の中央部に一列に並べて配置し、ＬＳＩ回路が
配置される領域を増やすようにした、いわゆるＬＯＣ
（lead on chip）構造の半導体素子が知られている。
によって取り囲まれた領域にＬＳＩ回路が配置されてい
るため、半導体素子を小型化すると、ＬＳＩ回路の領域
が狭くなる傾向にある。このことから、最近、上記電極
を素子面の中央部に一列に並べて配置し、ＬＳＩ回路が
配置される領域を増やすようにした、いわゆるＬＯＣ
（lead on chip）構造の半導体素子が知られている。
【０００４】ＬＯＣ構造の半導体素子は、素子面の周辺
部に電極が存在しないために、この半導体素子を回路基
板にフリップチップ接続すると、この半導体素子の素子
面の周辺部を支えることができなくなり、半導体素子の
実装姿勢が不安定なものとなる。したがって、ＬＯＣ構
造を採用した半導体素子は、上記電極をリードフレーム
にワイヤーボンディングした後に、全体を封止用樹脂に
よってモールドし、一つのモジュールとしてパッケージ
化することが行なわれている。
部に電極が存在しないために、この半導体素子を回路基
板にフリップチップ接続すると、この半導体素子の素子
面の周辺部を支えることができなくなり、半導体素子の
実装姿勢が不安定なものとなる。したがって、ＬＯＣ構
造を採用した半導体素子は、上記電極をリードフレーム
にワイヤーボンディングした後に、全体を封止用樹脂に
よってモールドし、一つのモジュールとしてパッケージ
化することが行なわれている。
【０００５】そして、メモリー用のパッケージとして代
表的なＳＯＪ(Small OutlineJ-leaded Package) では、
パッケージの両側縁部から複数のリードが突出されてお
り、これらリードが回路基板上のパッドに半田付けされ
るようになっている。
表的なＳＯＪ(Small OutlineJ-leaded Package) では、
パッケージの両側縁部から複数のリードが突出されてお
り、これらリードが回路基板上のパッドに半田付けされ
るようになっている。
【０００６】
【発明が解決しようとする課題】ところが、ＬＯＣ構造
のパッケージは、半導体素子を封止用樹脂でモールドし
ているために、パッケージの形状が半導体素子よりも大
きなものとなる。しかも、パッケージの両側縁部から複
数のリードが突出しているために、半導体素子の大きさ
に比べて、パッケージ・サイズが非常に大きなものとな
る。
のパッケージは、半導体素子を封止用樹脂でモールドし
ているために、パッケージの形状が半導体素子よりも大
きなものとなる。しかも、パッケージの両側縁部から複
数のリードが突出しているために、半導体素子の大きさ
に比べて、パッケージ・サイズが非常に大きなものとな
る。
【０００７】したがって、回路基板上でのパッケージの
占有面積が増大し、回路基板上の実装密度を高めること
ができなくなるといった問題がある。本発明は、このよ
うな事情にもとづいてなされたもので、素子面の中央部
に電極を一列に並べて配置した構成でありながら、回路
基板に容易にフリップチップ実装することができ、高密
度な実装に好適する半導体素子およびこの半導体素子を
有する回路モジュールを得ることにある。
占有面積が増大し、回路基板上の実装密度を高めること
ができなくなるといった問題がある。本発明は、このよ
うな事情にもとづいてなされたもので、素子面の中央部
に電極を一列に並べて配置した構成でありながら、回路
基板に容易にフリップチップ実装することができ、高密
度な実装に好適する半導体素子およびこの半導体素子を
有する回路モジュールを得ることにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載された半導体素子は、回路基板と向
かい合う素子面を有し、この素子面の中央部に上記回路
基板に直接接合される複数の電極を一列に並べて配置す
るとともに、上記素子面に、上記電極を挾んだ両側に位
置して、上記回路基板に接する少なくとも一つの支持突
起を配置したことを特徴としている。
め、請求項１に記載された半導体素子は、回路基板と向
かい合う素子面を有し、この素子面の中央部に上記回路
基板に直接接合される複数の電極を一列に並べて配置す
るとともに、上記素子面に、上記電極を挾んだ両側に位
置して、上記回路基板に接する少なくとも一つの支持突
起を配置したことを特徴としている。
【０００９】この構成によれば、電極を挾んだ両側に位
置する支持突起が半導体素子を支える一種の柱となるの
で、半導体素子を回路基板に実装した際に、この半導体
素子の姿勢が安定する。そのため、半導体素子を回路基
板に容易にフリップチップ接続することができ、高密度
な実装を実現できる。
置する支持突起が半導体素子を支える一種の柱となるの
で、半導体素子を回路基板に実装した際に、この半導体
素子の姿勢が安定する。そのため、半導体素子を回路基
板に容易にフリップチップ接続することができ、高密度
な実装を実現できる。
【００１０】請求項２によれば、上記請求項１に記載さ
れた素子面は、四つの角部を有し、これら角部に夫々支
持突起が配置されている。この構成によると、半導体素
子は、素子面の四つの角部において回路基板に支持され
るので、半導体素子を回路基板に実装した際の姿勢がよ
り安定する。
れた素子面は、四つの角部を有し、これら角部に夫々支
持突起が配置されている。この構成によると、半導体素
子は、素子面の四つの角部において回路基板に支持され
るので、半導体素子を回路基板に実装した際の姿勢がよ
り安定する。
【００１１】請求項３によれば、上記請求項１に記載さ
れた支持突起は、上記素子面を平面的に見た場合に、三
角形の頂点に位置するような関係を有して配置されてい
る。この構成によると、半導体素子は、電極の周囲の三
点で回路基板に支持されるので、半導体素子を回路基板
に実装した際の姿勢が安定する。
れた支持突起は、上記素子面を平面的に見た場合に、三
角形の頂点に位置するような関係を有して配置されてい
る。この構成によると、半導体素子は、電極の周囲の三
点で回路基板に支持されるので、半導体素子を回路基板
に実装した際の姿勢が安定する。
【００１２】請求項４によれば、上記請求項１に記載さ
れた支持突起は、電極としての機能を兼ねている。この
構成によると、素子面に配置される電極の数が増すの
で、素子面の中央部に配置される電極の配置間隔を広げ
ることができ、回路基板への位置決めおよび実装を容易
に行なうことができる。
れた支持突起は、電極としての機能を兼ねている。この
構成によると、素子面に配置される電極の数が増すの
で、素子面の中央部に配置される電極の配置間隔を広げ
ることができ、回路基板への位置決めおよび実装を容易
に行なうことができる。
【００１３】上記目的を達成するため、請求項５に記載
された半導体素子は、回路基板と向かい合う素子面を有
し、この素子面の中央部に上記回路基板に直接接合され
る複数の電極を一列に並べて配置するとともに、上記素
子面に、上記電極を挾んだ両側に位置して、少なくとも
一つの補助電極を配置し、これら補助電極に上記回路基
板に接合されるバンプを形成したことを特徴としてい
る。
された半導体素子は、回路基板と向かい合う素子面を有
し、この素子面の中央部に上記回路基板に直接接合され
る複数の電極を一列に並べて配置するとともに、上記素
子面に、上記電極を挾んだ両側に位置して、少なくとも
一つの補助電極を配置し、これら補助電極に上記回路基
板に接合されるバンプを形成したことを特徴としてい
る。
【００１４】この構成によれば、素子面に補助電極を配
置することで、この補助電極に半導体素子を支える柱と
なるバンプを形成することができる。このため、半導体
素子を回路基板に実装した際に、この半導体素子の姿勢
が安定し、素子面の中央部に電極を一列に並べた、いわ
ゆるＬＯＣ構造を採用するにも拘らず、この半導体素子
を回路基板に容易にフリップチップ接続することができ
る。
置することで、この補助電極に半導体素子を支える柱と
なるバンプを形成することができる。このため、半導体
素子を回路基板に実装した際に、この半導体素子の姿勢
が安定し、素子面の中央部に電極を一列に並べた、いわ
ゆるＬＯＣ構造を採用するにも拘らず、この半導体素子
を回路基板に容易にフリップチップ接続することができ
る。
【００１５】上記目的を達成するため、請求項６に記載
された回路モジュールは、回路基板と；この回路基板に
実装され、上記回路基板と向かい合う素子面を有すると
ともに、この素子面の中央部に上記回路基板に直接接合
される複数の電極を一列に並べて配置した半導体素子
と；を備えている。
された回路モジュールは、回路基板と；この回路基板に
実装され、上記回路基板と向かい合う素子面を有すると
ともに、この素子面の中央部に上記回路基板に直接接合
される複数の電極を一列に並べて配置した半導体素子
と；を備えている。
【００１６】そして、上記半導体素子の素子面に、上記
電極を挾んだ両側に位置して、上記回路基板に接する少
なくとも一つの支持突起を配置したことを特徴としてい
る。この構成によると、電極を挾んだ両側に位置する支
持突起が半導体素子を支える一種の柱となるので、半導
体素子を回路基板に実装した際に、この半導体素子の姿
勢が安定する。そのため、半導体素子を回路基板に容易
にフリップチップ接続することができ、高密度な実装を
実現できる。
電極を挾んだ両側に位置して、上記回路基板に接する少
なくとも一つの支持突起を配置したことを特徴としてい
る。この構成によると、電極を挾んだ両側に位置する支
持突起が半導体素子を支える一種の柱となるので、半導
体素子を回路基板に実装した際に、この半導体素子の姿
勢が安定する。そのため、半導体素子を回路基板に容易
にフリップチップ接続することができ、高密度な実装を
実現できる。
【００１７】
【発明の実施の形態】以下本発明の第１の実施の形態
を、図１および図２にもとづいて説明する。図２は、ポ
ータブルコンピュータのような電子機器に搭載される回
路モジュール１を示している。この回路モジュール１
は、回路基板２と、この回路基板２に実装されたメモリ
ー用の半導体素子３とを備えている。
を、図１および図２にもとづいて説明する。図２は、ポ
ータブルコンピュータのような電子機器に搭載される回
路モジュール１を示している。この回路モジュール１
は、回路基板２と、この回路基板２に実装されたメモリ
ー用の半導体素子３とを備えている。
【００１８】半導体素子３は、シリコン・ベース４を有
している。シリコン・ベース４は、回路基板２と向かい
合う平坦な素子面４ａを有し、この素子面４ａは、四つ
の角部５ａ〜５ｄを含む矩形状をなしている。
している。シリコン・ベース４は、回路基板２と向かい
合う平坦な素子面４ａを有し、この素子面４ａは、四つ
の角部５ａ〜５ｄを含む矩形状をなしている。
【００１９】図１に示すように、素子面４ａの中央部に
は、多数の電極７が互いに間隔を存して一列に並べて配
置されている。このシリコン・ベース４の素子面４ａ
は、上記電極７によって第１の回路エリア８ａと第２の
回路エリア８ｂとに区画されており、これら回路エリア
８ａ，８ｂに、図示しないＬＳＩ回路を構成するアルミ
ニウム製の配線が施されている。この配線は、上記電極
７に電気的に接続されている。そのため、上記半導体素
子３は、ＬＯＣ構造をなしている。
は、多数の電極７が互いに間隔を存して一列に並べて配
置されている。このシリコン・ベース４の素子面４ａ
は、上記電極７によって第１の回路エリア８ａと第２の
回路エリア８ｂとに区画されており、これら回路エリア
８ａ，８ｂに、図示しないＬＳＩ回路を構成するアルミ
ニウム製の配線が施されている。この配線は、上記電極
７に電気的に接続されている。そのため、上記半導体素
子３は、ＬＯＣ構造をなしている。
【００２０】表示面４ａには、四つの補助電極１０ａ〜
１０ｄが配置されている。補助電極１０ａ〜１０ｄは、
上記電極７と同様の形状および大きさを有し、上記配線
に電気的に接続されている。これら補助電極１０ａ〜１
０ｄは、表示面４ａの四つの角部５ａ〜５ｄに配置され
ており、第１および第２の回路エリア８ａ，８ｂへの張
り出しが極力少なく抑えられている。
１０ｄが配置されている。補助電極１０ａ〜１０ｄは、
上記電極７と同様の形状および大きさを有し、上記配線
に電気的に接続されている。これら補助電極１０ａ〜１
０ｄは、表示面４ａの四つの角部５ａ〜５ｄに配置され
ており、第１および第２の回路エリア８ａ，８ｂへの張
り出しが極力少なく抑えられている。
【００２１】そのため、第１ないし第４の補助電極１０
ａ〜１０ｄは、電極７を挾んだ両側に二個づつ振り分け
られており、これら補助電極１０ａ〜１０ｄは、図１に
二点鎖線で示すように、四角形の頂点の位置関係を有し
て配置されている。
ａ〜１０ｄは、電極７を挾んだ両側に二個づつ振り分け
られており、これら補助電極１０ａ〜１０ｄは、図１に
二点鎖線で示すように、四角形の頂点の位置関係を有し
て配置されている。
【００２２】各電極７には、ボール状の半田バンプ１１
が形成されている。また、補助電極１０ａ〜１０ｄに
は、支持突起としてのボール状の半田バンプ１２が形成
されている。これら半田バンプ１１，１２は、互いに同
一の形状および大きさを有している。
が形成されている。また、補助電極１０ａ〜１０ｄに
は、支持突起としてのボール状の半田バンプ１２が形成
されている。これら半田バンプ１１，１２は、互いに同
一の形状および大きさを有している。
【００２３】図２に示すように、上記回路基板２は、半
導体素子３の実装部分に多数のパッド１４を有してい
る。パッド１４は、上記半田バンプ１１，１２に対応す
るものであり、これらパッド１４に半田バンプ１１，１
２が半田付けされている。そのため、半導体素子３は、
回路基板２にフリップチップ接続されており、その素子
面４ａの四つの角部５ａ〜５ｄの半田ボール１２が半導
体素子３を支える一種の柱となっている。
導体素子３の実装部分に多数のパッド１４を有してい
る。パッド１４は、上記半田バンプ１１，１２に対応す
るものであり、これらパッド１４に半田バンプ１１，１
２が半田付けされている。そのため、半導体素子３は、
回路基板２にフリップチップ接続されており、その素子
面４ａの四つの角部５ａ〜５ｄの半田ボール１２が半導
体素子３を支える一種の柱となっている。
【００２４】なお、本実施の形態においては、半導体素
子３の素子面４ａと回路基板２との間に、接着剤１５が
充填されており、この接着剤１５によって半田ボール１
１，１２とパッド１４との接続部分が補強されている。
子３の素子面４ａと回路基板２との間に、接着剤１５が
充填されており、この接着剤１５によって半田ボール１
１，１２とパッド１４との接続部分が補強されている。
【００２５】このような構成によれば、半導体素子３の
素子面４ａの四つの角部５ａ〜５ｄに補助電極１０ａ〜
１０ｄを配置し、これら補助電極１０ａ〜１０ｄに半田
バンプ１２を形成したので、半導体素子３を回路基板２
に実装した状態では、半田ボール１２が半導体素子３の
周辺部を支える柱として機能する。そのため、半導体素
子３は、その素子面４ａの中央部の電極７ばかりでな
く、素子面４ａの周辺部の四箇所において回路基板２に
支持されることになる。
素子面４ａの四つの角部５ａ〜５ｄに補助電極１０ａ〜
１０ｄを配置し、これら補助電極１０ａ〜１０ｄに半田
バンプ１２を形成したので、半導体素子３を回路基板２
に実装した状態では、半田ボール１２が半導体素子３の
周辺部を支える柱として機能する。そのため、半導体素
子３は、その素子面４ａの中央部の電極７ばかりでな
く、素子面４ａの周辺部の四箇所において回路基板２に
支持されることになる。
【００２６】したがって、回路基板２に対する半導体素
子３の実装姿勢が安定し、電極７を素子面４ａの中央部
に一列に並べたＬＯＣ構造を採用したにも拘らず、この
半導体素子３を回路基板２に容易にフリップチップ接続
することができる。
子３の実装姿勢が安定し、電極７を素子面４ａの中央部
に一列に並べたＬＯＣ構造を採用したにも拘らず、この
半導体素子３を回路基板２に容易にフリップチップ接続
することができる。
【００２７】この結果、従来のパッケージに比べて回路
基板２を占有する面積が少なくなり、より高密度な実装
が可能となる。また、上記半導体素子３を支える半田バ
ンプ１２は、素子面４ａの第１ないし第４の角部５ａ〜
５ｄに位置するので、ＬＳＩ回路の配線が施される第１
および第２の回路エリア８ａ，８ｂへの張り出しを極力
少なく抑えることができる。そのため、第１および第２
の回路エリア８ａ，８ｂを充分に確保できるといった、
本来のＬＯＣ構造のメリットが損なわれずに済む。
基板２を占有する面積が少なくなり、より高密度な実装
が可能となる。また、上記半導体素子３を支える半田バ
ンプ１２は、素子面４ａの第１ないし第４の角部５ａ〜
５ｄに位置するので、ＬＳＩ回路の配線が施される第１
および第２の回路エリア８ａ，８ｂへの張り出しを極力
少なく抑えることができる。そのため、第１および第２
の回路エリア８ａ，８ｂを充分に確保できるといった、
本来のＬＯＣ構造のメリットが損なわれずに済む。
【００２８】さらに、第１ないし第４の補助電極１０ａ
〜１０ｄは、電極７と同様にシリコン・ベース４の配線
に接続されているので、素子面４ａの第１ないし第４の
角部５ａ〜５ｄに電極部分を分散して配置できる。その
ため、素子面４ａの中央部に配置される電極７の数を減
らして、その配置間隔を広げることができ、半導体素子
３を回路基板２にフリップチップ接続する上での作業性
を改善できる。
〜１０ｄは、電極７と同様にシリコン・ベース４の配線
に接続されているので、素子面４ａの第１ないし第４の
角部５ａ〜５ｄに電極部分を分散して配置できる。その
ため、素子面４ａの中央部に配置される電極７の数を減
らして、その配置間隔を広げることができ、半導体素子
３を回路基板２にフリップチップ接続する上での作業性
を改善できる。
【００２９】なお、本発明は、上記第１の実施の形態に
特定されるものではなく、図３に本発明の第２の実施の
形態を示す。この第２の実施の形態では、第２および第
４の補助電極１０ｂ，１０ｄが素子面４ａの電極７を挾
んだ両側部において、その長手方向の中央部に配置され
ている。そのため、第１ないし第４の補助電極１０ａ〜
１０ｄは、図３に二点鎖線で示すように、平行四辺形の
頂点に位置するような関係を有して配置されている。
特定されるものではなく、図３に本発明の第２の実施の
形態を示す。この第２の実施の形態では、第２および第
４の補助電極１０ｂ，１０ｄが素子面４ａの電極７を挾
んだ両側部において、その長手方向の中央部に配置され
ている。そのため、第１ないし第４の補助電極１０ａ〜
１０ｄは、図３に二点鎖線で示すように、平行四辺形の
頂点に位置するような関係を有して配置されている。
【００３０】このような構成においても、素子面４ａの
周辺部の四箇所で半導体素子３を支えることができ、半
導体素子３の姿勢が安定する。また、図４は、本発明の
第３の実施の形態を開示している。
周辺部の四箇所で半導体素子３を支えることができ、半
導体素子３の姿勢が安定する。また、図４は、本発明の
第３の実施の形態を開示している。
【００３１】この第３の実施の形態は、素子面４ａに第
１ないし第３の三つの補助電極１０ａ〜１０ｃを配置し
たものである。第１の補助電極１０ａは、素子面４ａの
一側部において、その長手方向の中央部に配置されてい
る。第２および第３の補助電極１０ｂ，１０ｃは、第１
の補助電極１０ａとは電極７を挾んだ反対側に位置する
第２および第３の角部５ｂ，５ｃに配置されている。そ
して、第１ないし第３の補助電極１０ａは、図４に二点
鎖線で示すように、三角形の頂点に位置するような関係
を有して配置されている。
１ないし第３の三つの補助電極１０ａ〜１０ｃを配置し
たものである。第１の補助電極１０ａは、素子面４ａの
一側部において、その長手方向の中央部に配置されてい
る。第２および第３の補助電極１０ｂ，１０ｃは、第１
の補助電極１０ａとは電極７を挾んだ反対側に位置する
第２および第３の角部５ｂ，５ｃに配置されている。そ
して、第１ないし第３の補助電極１０ａは、図４に二点
鎖線で示すように、三角形の頂点に位置するような関係
を有して配置されている。
【００３２】このような構成によると、半導体素子３の
素子面４ａの周辺部を、三角形の頂点の位置で支えるこ
とができ、半導体素子３の姿勢が安定する。図５は、本
発明の第４の実施の形態を開示している。
素子面４ａの周辺部を、三角形の頂点の位置で支えるこ
とができ、半導体素子３の姿勢が安定する。図５は、本
発明の第４の実施の形態を開示している。
【００３３】この第４の実施の形態では、第１の補助電
極１０ａが素子面４ａの第１の角部５ａに配置されてお
り、それ以外の構成は上記第３の実施の形態と同様であ
る。この構成においても、半導体素子３の素子面４ａの
周辺部を、三角形の頂点の位置関係で支えることがで
き、半導体素子３の姿勢が安定する。
極１０ａが素子面４ａの第１の角部５ａに配置されてお
り、それ以外の構成は上記第３の実施の形態と同様であ
る。この構成においても、半導体素子３の素子面４ａの
周辺部を、三角形の頂点の位置関係で支えることがで
き、半導体素子３の姿勢が安定する。
【００３４】さらに、図６は、本発明の第５の実施の形
態を開示している。この第５の実施の形態は、素子面４
ａに第１および第２の二つの補助電極１０ａ，１０ｂを
配置したものである。第１の補助電極１０ａは、素子面
４ａの第１の角部５ａに配置され、第２の補助電極１０
ｂは、素子面４ａの第２の角部５ｂに配置されている。
これら第１および第２の補助電極１０ａ，１０ｂは、素
子面４ａの長手方向に沿う一端部において、電極７を挾
んで互いに向かい合っている。そのため、図６に二点鎖
線で示すように、第１および第２の補助電極１０ａ，１
０ｂと、これら補助電極１０ａ，１０ｂとは反対側の端
部に位置する電極７とは、三角形の頂点に位置するよう
な関係を有して配置されている。
態を開示している。この第５の実施の形態は、素子面４
ａに第１および第２の二つの補助電極１０ａ，１０ｂを
配置したものである。第１の補助電極１０ａは、素子面
４ａの第１の角部５ａに配置され、第２の補助電極１０
ｂは、素子面４ａの第２の角部５ｂに配置されている。
これら第１および第２の補助電極１０ａ，１０ｂは、素
子面４ａの長手方向に沿う一端部において、電極７を挾
んで互いに向かい合っている。そのため、図６に二点鎖
線で示すように、第１および第２の補助電極１０ａ，１
０ｂと、これら補助電極１０ａ，１０ｂとは反対側の端
部に位置する電極７とは、三角形の頂点に位置するよう
な関係を有して配置されている。
【００３５】このような構成によると、素子面４ａの周
辺部の三箇所で半導体素子３を支えることができる。そ
のため、第１および第２の二つの補助電極１０ａ，１０
ｂで半導体素子３を安定して支えることができるととも
に、素子面４ａの第３および第４の角部５ｃ，５ｄの隅
々まで第１および第２の拡張エリア８ａ，８ｂとして利
用することができる。
辺部の三箇所で半導体素子３を支えることができる。そ
のため、第１および第２の二つの補助電極１０ａ，１０
ｂで半導体素子３を安定して支えることができるととも
に、素子面４ａの第３および第４の角部５ｃ，５ｄの隅
々まで第１および第２の拡張エリア８ａ，８ｂとして利
用することができる。
【００３６】また、図７は、本発明の第６の実施の形態
を開示している。この第６の実施の形態では、第１およ
び第２の補助電極１０ａ，１０ｂが電極７を挾んで対向
し合う素子面４ａの両側部において、その長手方向の中
央部に配置されている。
を開示している。この第６の実施の形態では、第１およ
び第２の補助電極１０ａ，１０ｂが電極７を挾んで対向
し合う素子面４ａの両側部において、その長手方向の中
央部に配置されている。
【００３７】この構成によると、第１および第２の補助
電極１０ａ，１０ｂと、両端の電極７とが、図７に二点
鎖線で示すように四角形の頂点に位置するような関係と
なり、素子面４ａの周辺部の四箇所で半導体素子３を支
えることができる。そのため、上記第５の実施の形態と
同様に、第１および第２の二つの補助電極１０ａ，１０
ｂを付加するだけで、半導体素子３を安定して支えるこ
とができる。
電極１０ａ，１０ｂと、両端の電極７とが、図７に二点
鎖線で示すように四角形の頂点に位置するような関係と
なり、素子面４ａの周辺部の四箇所で半導体素子３を支
えることができる。そのため、上記第５の実施の形態と
同様に、第１および第２の二つの補助電極１０ａ，１０
ｂを付加するだけで、半導体素子３を安定して支えるこ
とができる。
【００３８】それとともに、素子面４ａの第１ないし第
４の角部５ａ〜５ｄの隅々まで第１および第２の拡張エ
リア８ａ，８ｂとして利用することができ、ＬＯＣ構造
の本来のメリットを充分に生かすことができる。
４の角部５ａ〜５ｄの隅々まで第１および第２の拡張エ
リア８ａ，８ｂとして利用することができ、ＬＯＣ構造
の本来のメリットを充分に生かすことができる。
【００３９】なお、上記各実施の形態では、電気的な導
通機能を有する補助電極に半田バンプを形成したが、上
記補助電極を電気的な導通機能を有しない、いわゆるダ
ミー電極とし、これらダミー電極に半田バンプを形成し
ても良い。
通機能を有する補助電極に半田バンプを形成したが、上
記補助電極を電気的な導通機能を有しない、いわゆるダ
ミー電極とし、これらダミー電極に半田バンプを形成し
ても良い。
【００４０】また、半田バンプの形状もボール状に特定
されず、例えばきのこ状あるいはピン状であっても良
い。さらに、上記実施例では、補助電極に半田バンプを
形成し、この半田バンプを支持突起として利用したが、
本発明はこれに限らず、半田バンプの代わりに補助電極
に金、銅、ニッケルあるいは半田のメッキを施すこと
で、この補助電極上にメッキ層を積層し、このメッキ層
を支持突起として利用するようにしても良い。同様に、
半導体素子の電極にしても、半田バンプを介して回路基
板上のパッドに接合されるものに特定されず、この半田
バンプに代えてメッキ層を形成し、このメッキ層を回路
基板上のパッドに半田付けするようにしても良い。
されず、例えばきのこ状あるいはピン状であっても良
い。さらに、上記実施例では、補助電極に半田バンプを
形成し、この半田バンプを支持突起として利用したが、
本発明はこれに限らず、半田バンプの代わりに補助電極
に金、銅、ニッケルあるいは半田のメッキを施すこと
で、この補助電極上にメッキ層を積層し、このメッキ層
を支持突起として利用するようにしても良い。同様に、
半導体素子の電極にしても、半田バンプを介して回路基
板上のパッドに接合されるものに特定されず、この半田
バンプに代えてメッキ層を形成し、このメッキ層を回路
基板上のパッドに半田付けするようにしても良い。
【００４１】また、半田バンプのに代わりに、電極およ
び補助電極にワイヤボンダを用いて金バンプを形成し、
この金バンプを回路基板上のパッドに半田付けするよう
にしても良い。
び補助電極にワイヤボンダを用いて金バンプを形成し、
この金バンプを回路基板上のパッドに半田付けするよう
にしても良い。
【００４２】
【発明の効果】以上詳述した本発明によれば、電極を挾
んだ両側の支持突起が半導体素子を支える一種の柱とし
て機能するので、この半導体素子の姿勢が安定し、ＬＯ
Ｃ構造の半導体素子を回路基板に容易にフリップチップ
接続することができる。したがって、従来のパッケージ
に比べて回路基板を占有する面積が少なくて済み、より
高密度な実装が可能となる。
んだ両側の支持突起が半導体素子を支える一種の柱とし
て機能するので、この半導体素子の姿勢が安定し、ＬＯ
Ｃ構造の半導体素子を回路基板に容易にフリップチップ
接続することができる。したがって、従来のパッケージ
に比べて回路基板を占有する面積が少なくて済み、より
高密度な実装が可能となる。
【図１】本発明の第１の実施の形態に係る半導体素子の
斜視図。
斜視図。
【図２】回路基板に半導体素子を実装した状態を示す回
路モジュールの断面図。
路モジュールの断面図。
【図３】本発明の第２の実施の形態に係る半導体素子の
斜視図。
斜視図。
【図４】本発明の第３の実施の形態に係る半導体素子の
斜視図。
斜視図。
【図５】本発明の第４の実施の形態に係る半導体素子の
斜視図。
斜視図。
【図６】本発明の第５の実施の形態に係る半導体素子の
斜視図。
斜視図。
【図７】本発明の第６の実施の形態に係る半導体素子の
斜視図。
斜視図。
１…回路モジュール ２…回路基板 ３…半導体素子 ４ａ…素子面 ７…電極 １２…支持突起（半田バンプ）
Claims (6)
- 【請求項１】 回路基板と向かい合う素子面を有し、こ
の素子面の中央部に上記回路基板に直接接合される複数
の電極を一列に並べて配置した半導体素子であって、 上記素子面に、上記電極を挾んだ両側に位置して、上記
回路基板に接する少なくとも一つの支持突起を配置した
ことを特徴とする半導体素子。 - 【請求項２】 請求項１の記載において、上記素子面
は、四つの角部を有し、これら角部に夫々支持突起が配
置されていることを特徴とする半導体素子。 - 【請求項３】 請求項１の記載において、上記支持突起
は、上記素子面を平面的に見た場合に、三角形の頂点に
位置するような関係を有して配置されていることを特徴
とする半導体素子。 - 【請求項４】 請求項１の記載において、上記支持突起
は、電極としての機能を兼ねていることを特徴とする半
導体素子。 - 【請求項５】 回路基板と向かい合う素子面を有し、こ
の素子面の中央部に上記回路基板に直接接合される複数
の電極を一列に並べて配置した半導体素子であって、 上記素子面に、上記電極を挾んだ両側に位置して、少な
くとも一つの補助電極を配置し、これら補助電極に上記
回路基板に接合されるバンプを形成したことを特徴とす
る半導体素子。 - 【請求項６】 回路基板と；この回路基板に実装され、
上記回路基板と向かい合う素子面を有するとともに、こ
の素子面の中央部に上記回路基板に直接接合される複数
の電極を一列に並べて配置した半導体素子と；を備えて
いる回路モジュールであって、 上記半導体素子の素子面に、上記電極を挾んだ両側に位
置して、上記回路基板に接する少なくとも一つの支持突
起を配置したことを特徴とする回路モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8347363A JPH10189653A (ja) | 1996-12-26 | 1996-12-26 | 半導体素子およびこの半導体素子を有する回路モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8347363A JPH10189653A (ja) | 1996-12-26 | 1996-12-26 | 半導体素子およびこの半導体素子を有する回路モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189653A true JPH10189653A (ja) | 1998-07-21 |
Family
ID=18389728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8347363A Pending JPH10189653A (ja) | 1996-12-26 | 1996-12-26 | 半導体素子およびこの半導体素子を有する回路モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189653A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019515A1 (en) * | 1998-09-30 | 2000-04-06 | Seiko Epson Corporation | Semiconductor device and manufacturing method thereof, circuit board and electronic equipment |
| JP2000269239A (ja) * | 1999-03-15 | 2000-09-29 | Seiko Epson Corp | Ｉｃチップ搬送システム、ｉｃチップ実装システム、ｉｃチップ搬送方法およびｉｃチップ実装方法 |
| KR20030058703A (ko) * | 2001-12-31 | 2003-07-07 | 엘지전자 주식회사 | 베어 칩의 인쇄 회로 기판 접속구조 |
| EP1126516A3 (en) * | 2000-02-10 | 2004-11-10 | Towa Corporation | Electronic component, method of sealing electronic component with resin, and apparatus therefor |
| US6946732B2 (en) | 2000-06-08 | 2005-09-20 | Micron Technology, Inc. | Stabilizers for flip-chip type semiconductor devices and semiconductor device components and assemblies including the same |
| WO2005119776A1 (ja) * | 2004-06-04 | 2005-12-15 | Zycube Co., Ltd. | 三次元積層構造を持つ半導体装置及びその製造方法 |
| JP2009266898A (ja) * | 2008-04-22 | 2009-11-12 | Panasonic Electric Works Co Ltd | 半導体素子の実装構造 |
| JP2010283245A (ja) * | 2009-06-08 | 2010-12-16 | Panasonic Corp | 半導体装置 |
| US7906363B2 (en) | 2004-08-20 | 2011-03-15 | Zycube Co., Ltd. | Method of fabricating semiconductor device having three-dimensional stacked structure |
| US8101459B2 (en) | 2001-08-24 | 2012-01-24 | Micron Technology, Inc. | Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween |
| JP2014160748A (ja) * | 2013-02-20 | 2014-09-04 | Stanley Electric Co Ltd | フリップチップ型半導体素子、半導体装置及びその製造方法 |
-
1996
- 1996-12-26 JP JP8347363A patent/JPH10189653A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510316B1 (ko) * | 1998-09-30 | 2005-08-25 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조방법, 회로기판 및 전자기기 |
| WO2000019515A1 (en) * | 1998-09-30 | 2000-04-06 | Seiko Epson Corporation | Semiconductor device and manufacturing method thereof, circuit board and electronic equipment |
| JP2000269239A (ja) * | 1999-03-15 | 2000-09-29 | Seiko Epson Corp | Ｉｃチップ搬送システム、ｉｃチップ実装システム、ｉｃチップ搬送方法およびｉｃチップ実装方法 |
| EP1126516A3 (en) * | 2000-02-10 | 2004-11-10 | Towa Corporation | Electronic component, method of sealing electronic component with resin, and apparatus therefor |
| US6946732B2 (en) | 2000-06-08 | 2005-09-20 | Micron Technology, Inc. | Stabilizers for flip-chip type semiconductor devices and semiconductor device components and assemblies including the same |
| US7041533B1 (en) * | 2000-06-08 | 2006-05-09 | Micron Technology, Inc. | Stereolithographic method for fabricating stabilizers for semiconductor devices |
| US8101459B2 (en) | 2001-08-24 | 2012-01-24 | Micron Technology, Inc. | Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween |
| KR20030058703A (ko) * | 2001-12-31 | 2003-07-07 | 엘지전자 주식회사 | 베어 칩의 인쇄 회로 기판 접속구조 |
| WO2005119776A1 (ja) * | 2004-06-04 | 2005-12-15 | Zycube Co., Ltd. | 三次元積層構造を持つ半導体装置及びその製造方法 |
| JPWO2005119776A1 (ja) * | 2004-06-04 | 2008-04-03 | 株式会社ザイキューブ | 三次元積層構造を持つ半導体装置及びその製造方法 |
| JP5052130B2 (ja) * | 2004-06-04 | 2012-10-17 | カミヤチョウ アイピー ホールディングス | 三次元積層構造を持つ半導体装置及びその製造方法 |
| US7906363B2 (en) | 2004-08-20 | 2011-03-15 | Zycube Co., Ltd. | Method of fabricating semiconductor device having three-dimensional stacked structure |
| JP2009266898A (ja) * | 2008-04-22 | 2009-11-12 | Panasonic Electric Works Co Ltd | 半導体素子の実装構造 |
| JP2010283245A (ja) * | 2009-06-08 | 2010-12-16 | Panasonic Corp | 半導体装置 |
| JP2014160748A (ja) * | 2013-02-20 | 2014-09-04 | Stanley Electric Co Ltd | フリップチップ型半導体素子、半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6476500B2 (en) | Semiconductor device | |
| US8564049B2 (en) | Flip chip contact (FCC) power package | |
| US5483024A (en) | High density semiconductor package | |
| JP2819285B2 (ja) | 積層型ボトムリード半導体パッケージ | |
| KR20020062820A (ko) | 적층된 다수개의 칩모듈 구조를 가진 반도체장치 | |
| JP2003133518A (ja) | 半導体モジュール | |
| JPH09260436A (ja) | 半導体装置 | |
| JP2568748B2 (ja) | 半導体装置 | |
| US6166435A (en) | Flip-chip ball grid array package with a heat slug | |
| JP2000243862A (ja) | インターポーザ基板 | |
| JP3942495B2 (ja) | 半導体装置 | |
| JP3183064B2 (ja) | 半導体装置 | |
| JP3625714B2 (ja) | 半導体装置 | |
| JP3150560B2 (ja) | 半導体装置 | |
| JPH0922959A (ja) | 半導体装置及び半導体装置ユニット | |
| US20030080418A1 (en) | Semiconductor device having power supply pads arranged between signal pads and substrate edge | |
| JP2000183275A (ja) | 半導体装置 | |
| JP2822990B2 (ja) | Ｃｓｐ型半導体装置 | |
| JP2734684B2 (ja) | 半導体素子パッケージ | |
| JP2587722Y2 (ja) | 半導体装置 | |
| JPH0936158A (ja) | パッケージ型半導体装置の構造 | |
| JP2507855B2 (ja) | 半導体装置 | |
| JP2001319988A (ja) | 半導体装置 | |
| JPH09321218A (ja) | 半導体装置およびその製造方法 | |
| JPH09162216A (ja) | 半導体装置 |