JPH10190688A - Ａｔｍ装置のスイッチ部 - Google Patents
Ａｔｍ装置のスイッチ部Info
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- JPH10190688A JPH10190688A JP35759296A JP35759296A JPH10190688A JP H10190688 A JPH10190688 A JP H10190688A JP 35759296 A JP35759296 A JP 35759296A JP 35759296 A JP35759296 A JP 35759296A JP H10190688 A JPH10190688 A JP H10190688A
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Abstract
(57)【要約】
【課題】 多様な容量のバッファメモリを用意し、セル
のトラヒックの性質にあった容量のバッファメモリを適
切に選択することにより、セルの廃棄損失をなくした上
でセルの遅延を最低限に抑えることによりトラヒック特
性を改善し、さらにハードウェア資源としてのバッファ
メモリの有効利用を達成することができるＡＴＭ装置の
スイッチ部を提供する。 【解決手段】 ＡＴＭ方式のセルの交換をスイッチ回路
によって行う際にバッファメモリ内にセルの蓄積を行う
ＡＴＭ装置のスイッチ部であって、いくつかの種類のト
ラヒックに適応した様々な容量からなるバッファメモリ
群と、回線設定のためのシグナリング時に行う伝送帯域
幅や優先／非優先の申告の際に、使用する伝送帯域幅や
優先／非優先の属性を識別する識別回路と、上記識別さ
れた伝送帯域幅と優先／非優先の属性から、そのセルの
トラヒックに最適な容量のバッファメモリを選択するバ
ッファメモリ選択回路と、その選択結果に基づいてスイ
ッチ回路の回線と各バッファメモリとを接続する回線切
り換え回路とを有する構成になっている。
のトラヒックの性質にあった容量のバッファメモリを適
切に選択することにより、セルの廃棄損失をなくした上
でセルの遅延を最低限に抑えることによりトラヒック特
性を改善し、さらにハードウェア資源としてのバッファ
メモリの有効利用を達成することができるＡＴＭ装置の
スイッチ部を提供する。 【解決手段】 ＡＴＭ方式のセルの交換をスイッチ回路
によって行う際にバッファメモリ内にセルの蓄積を行う
ＡＴＭ装置のスイッチ部であって、いくつかの種類のト
ラヒックに適応した様々な容量からなるバッファメモリ
群と、回線設定のためのシグナリング時に行う伝送帯域
幅や優先／非優先の申告の際に、使用する伝送帯域幅や
優先／非優先の属性を識別する識別回路と、上記識別さ
れた伝送帯域幅と優先／非優先の属性から、そのセルの
トラヒックに最適な容量のバッファメモリを選択するバ
ッファメモリ選択回路と、その選択結果に基づいてスイ
ッチ回路の回線と各バッファメモリとを接続する回線切
り換え回路とを有する構成になっている。
Description
【０００１】
【発明の属する技術分野】本発明は、パケットの一種で
あるセルを非同期で伝送する非同期転送モード（ＡＴ
Ｍ）において通信ネットワークの入力回線に入力された
セルに対する出力回線の選択制御（以下、スイッチと呼
ぶ）を行うＡＴＭ装置のスイッチ部に関し、特に、セル
の廃棄損失を少なくした上でセルの遅延を最低限に抑え
てトラヒック特性を改善することができるＡＴＭ装置の
スイッチ部に関する。
あるセルを非同期で伝送する非同期転送モード（ＡＴ
Ｍ）において通信ネットワークの入力回線に入力された
セルに対する出力回線の選択制御（以下、スイッチと呼
ぶ）を行うＡＴＭ装置のスイッチ部に関し、特に、セル
の廃棄損失を少なくした上でセルの遅延を最低限に抑え
てトラヒック特性を改善することができるＡＴＭ装置の
スイッチ部に関する。
【０００２】
【従来の技術】マルチメディアを実現するための基幹技
術であるＢ−ＩＳＤＮにおける重要な伝送技術に、パケ
ットの一種であるセルを非同期で伝送する非同期転送モ
ード（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ
Ｍｏｄｅ：ＡＴＭ）がある。ＡＴＭでは、スイッチを行
う際に、入力回線から同時に入力したセルが、同一の出
力回線を選択した際にセルの衝突が発生する問題や、こ
の結果セルの輻輳が生じる等の問題があった。これに対
しては、バッファメモリを用意し、上記同時に入力した
セルの一方のセルをバッファメモリ内に退避させること
により、この問題を解決する方法がある。すなわち、Ａ
ＴＭにおいて、セルを出力する回線をスイッチにより選
択制御する際に、複数の入力回線から入力したセルが同
時に特定の出力回線に集中することにより、スイッチ部
の入力部分、スイッチ部内部、またはスイッチ部の出力
部分においてセルが衝突するという問題を解決するため
に、スイッチ部の入力部分、スイッチ部内部、またはス
イッチ部の出力部分にセルを一時的に退避、保持するバ
ッファメモリを設置している。これには図２に示すよう
にスイッチ部１より出力回線側に複数のバッファメモリ
３を備えた出力バッファ方式や、図３に示すようにスイ
ッチ部１より入力回線側に複数のバッファメモリ３を備
えた入力バッファ方式がある。
術であるＢ−ＩＳＤＮにおける重要な伝送技術に、パケ
ットの一種であるセルを非同期で伝送する非同期転送モ
ード（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ
Ｍｏｄｅ：ＡＴＭ）がある。ＡＴＭでは、スイッチを行
う際に、入力回線から同時に入力したセルが、同一の出
力回線を選択した際にセルの衝突が発生する問題や、こ
の結果セルの輻輳が生じる等の問題があった。これに対
しては、バッファメモリを用意し、上記同時に入力した
セルの一方のセルをバッファメモリ内に退避させること
により、この問題を解決する方法がある。すなわち、Ａ
ＴＭにおいて、セルを出力する回線をスイッチにより選
択制御する際に、複数の入力回線から入力したセルが同
時に特定の出力回線に集中することにより、スイッチ部
の入力部分、スイッチ部内部、またはスイッチ部の出力
部分においてセルが衝突するという問題を解決するため
に、スイッチ部の入力部分、スイッチ部内部、またはス
イッチ部の出力部分にセルを一時的に退避、保持するバ
ッファメモリを設置している。これには図２に示すよう
にスイッチ部１より出力回線側に複数のバッファメモリ
３を備えた出力バッファ方式や、図３に示すようにスイ
ッチ部１より入力回線側に複数のバッファメモリ３を備
えた入力バッファ方式がある。
【０００３】
【発明が解決しようとする課題】しかしながら、ここ
で、上記従来のバッファ方式におけるバッファメモリの
容量は、すべて同一となっていると共に、セルがバース
ト的（連続的かつ多量）に到着した際にセルの廃棄損失
量を設定値以下にするために大きな容量を備えるとい
う、ある意味での最悪条件の下で規定された値となって
おり、音声や画像などリアルタイム性が要求されるトラ
ヒックやその他の特性を持つトラヒックが到着した場
合、大きな容量のバッファメモリにおいて、セルが長い
間、待機させられるという遅延の問題が発生する。逆に
バッファメモリの容量が小さい場合、セルがバースト的
に到着した場合は、バッファメモリの容量が不足し、セ
ルが廃棄損失する可能性があった。また複数の入力回線
から入力したセルが、単一の出力回線をめざす場合や入
力回線から入力した大量のセルが単一の出力回線をめざ
す場合には、大量のセルがバッファメモリの大部分をセ
ルの伝送速度に見合った分だけ使用するため、バッファ
メモリが有効に利用されていると考えることができる
が、単一の入力回線からの少ないセルが単一の出力回線
をめざしている場合などには、バッファメモリの一部の
少ない領域しか使用せず、大部分は使用されないままの
状態になっているため、バッファメモリが有効に利用さ
れているとは言い難い状況となり、非効率である問題も
あった。
で、上記従来のバッファ方式におけるバッファメモリの
容量は、すべて同一となっていると共に、セルがバース
ト的（連続的かつ多量）に到着した際にセルの廃棄損失
量を設定値以下にするために大きな容量を備えるとい
う、ある意味での最悪条件の下で規定された値となって
おり、音声や画像などリアルタイム性が要求されるトラ
ヒックやその他の特性を持つトラヒックが到着した場
合、大きな容量のバッファメモリにおいて、セルが長い
間、待機させられるという遅延の問題が発生する。逆に
バッファメモリの容量が小さい場合、セルがバースト的
に到着した場合は、バッファメモリの容量が不足し、セ
ルが廃棄損失する可能性があった。また複数の入力回線
から入力したセルが、単一の出力回線をめざす場合や入
力回線から入力した大量のセルが単一の出力回線をめざ
す場合には、大量のセルがバッファメモリの大部分をセ
ルの伝送速度に見合った分だけ使用するため、バッファ
メモリが有効に利用されていると考えることができる
が、単一の入力回線からの少ないセルが単一の出力回線
をめざしている場合などには、バッファメモリの一部の
少ない領域しか使用せず、大部分は使用されないままの
状態になっているため、バッファメモリが有効に利用さ
れているとは言い難い状況となり、非効率である問題も
あった。
【０００４】本発明は、上記課題を解決するためになさ
れたものであって、多様な容量のバッファメモリを用意
し、セルのトラヒックの性質にあった容量のバッファメ
モリを適切に選択することにより、セルの廃棄損失をな
くした上でセルの遅延を最低限に抑えることによりトラ
ヒック特性を改善し、さらにハードウェア資源としての
バッファメモリの有効利用を達成することができるＡＴ
Ｍ装置のスイッチ部を提供することを目的とする。
れたものであって、多様な容量のバッファメモリを用意
し、セルのトラヒックの性質にあった容量のバッファメ
モリを適切に選択することにより、セルの廃棄損失をな
くした上でセルの遅延を最低限に抑えることによりトラ
ヒック特性を改善し、さらにハードウェア資源としての
バッファメモリの有効利用を達成することができるＡＴ
Ｍ装置のスイッチ部を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、ＡＴＭ方式のセルの交換をスイッチ回路
によって行う際にバッファメモリ内にセルの蓄積を行う
ＡＴＭ装置のスイッチ部において、いくつかの種類のト
ラヒックに適応した様々な容量のバッファメモリからな
るバッファメモリ群と、回線設定のためのシグナリング
時に行う伝送帯域幅や優先／非優先の申告の際に、使用
する伝送帯域幅や優先／非優先の属性を識別する識別手
段と、上記識別された伝送帯域幅と優先／非優先の属性
から、そのセルのトラヒックに最適な容量のバッファメ
モリを選択するバッファメモリ選択手段と、その選択結
果に基づいてスイッチ回路の回線と各バッファメモリと
を接続する回線切り換え手段とを有することを特徴とす
る。本発明の他の特徴は、上記バッファメモリ選択手段
が、上記識別手段の識別結果からバースト的なセルに対
しては大きな容量のバッファメモリを選択し、リアルタ
イムで伝送しなくてはならない通信のセルに対しては小
さな容量のバッファメモリを選択する構成となっている
ことである。本発明のさらに他の特徴は、上記回線切り
換え手段が、上記スイッチ回路の出力側と上記出力バッ
ファ群の入力側との間に配設された第１の出力回線切り
換え部と、上記出力バッファ群の出力側と出力回線との
間に配設された第２の出力回線切り換え部とから成るこ
とである。
め、本発明は、ＡＴＭ方式のセルの交換をスイッチ回路
によって行う際にバッファメモリ内にセルの蓄積を行う
ＡＴＭ装置のスイッチ部において、いくつかの種類のト
ラヒックに適応した様々な容量のバッファメモリからな
るバッファメモリ群と、回線設定のためのシグナリング
時に行う伝送帯域幅や優先／非優先の申告の際に、使用
する伝送帯域幅や優先／非優先の属性を識別する識別手
段と、上記識別された伝送帯域幅と優先／非優先の属性
から、そのセルのトラヒックに最適な容量のバッファメ
モリを選択するバッファメモリ選択手段と、その選択結
果に基づいてスイッチ回路の回線と各バッファメモリと
を接続する回線切り換え手段とを有することを特徴とす
る。本発明の他の特徴は、上記バッファメモリ選択手段
が、上記識別手段の識別結果からバースト的なセルに対
しては大きな容量のバッファメモリを選択し、リアルタ
イムで伝送しなくてはならない通信のセルに対しては小
さな容量のバッファメモリを選択する構成となっている
ことである。本発明のさらに他の特徴は、上記回線切り
換え手段が、上記スイッチ回路の出力側と上記出力バッ
ファ群の入力側との間に配設された第１の出力回線切り
換え部と、上記出力バッファ群の出力側と出力回線との
間に配設された第２の出力回線切り換え部とから成るこ
とである。
【０００６】
【発明の実施の形態】以下、本発明を図面に示した実施
の形態に基づいて詳細に説明する。図１は本発明に係る
出力バッファ方式のＡＴＭ装置スイッチ部の一実施形態
例のブロック構成図である。図１に示す様に、このＡＴ
Ｍ装置のスイッチ部は、複数ｎの入力回線５に接続され
たスイッチ回路１と、シグナリング入力の入力される伝
送帯域幅・優先／非優先識別部７と、上記伝送帯域幅・
優先／非優先識別部７に接続されたバッファメモリ選択
部９と、上記バッファメモリ選択部９に接続された出力
回線切り換え制御部１１と、上記スイッチ回路１および
出力回線切り換え制御部１１に接続された第１の出力回
線切り換え部１３と、上記第１の出力回線切り換え部１
３に接続された出力バッファ群１５と、上記出力回線切
り換え制御部１１および出力バッファ群１５および複数
ｎの出力回線１８に接続された第２の出力回線切り換え
部１７とを有している。そして、上記出力バッファ群１
５は、それぞれ容量の異なる複数ｎのバッファ１９から
成っている。なお、上記図１では、ブロックの大きさに
メモリ容量を対応させて示している。
の形態に基づいて詳細に説明する。図１は本発明に係る
出力バッファ方式のＡＴＭ装置スイッチ部の一実施形態
例のブロック構成図である。図１に示す様に、このＡＴ
Ｍ装置のスイッチ部は、複数ｎの入力回線５に接続され
たスイッチ回路１と、シグナリング入力の入力される伝
送帯域幅・優先／非優先識別部７と、上記伝送帯域幅・
優先／非優先識別部７に接続されたバッファメモリ選択
部９と、上記バッファメモリ選択部９に接続された出力
回線切り換え制御部１１と、上記スイッチ回路１および
出力回線切り換え制御部１１に接続された第１の出力回
線切り換え部１３と、上記第１の出力回線切り換え部１
３に接続された出力バッファ群１５と、上記出力回線切
り換え制御部１１および出力バッファ群１５および複数
ｎの出力回線１８に接続された第２の出力回線切り換え
部１７とを有している。そして、上記出力バッファ群１
５は、それぞれ容量の異なる複数ｎのバッファ１９から
成っている。なお、上記図１では、ブロックの大きさに
メモリ容量を対応させて示している。
【０００７】次に、上記ＡＴＭ装置のスイッチ部の動作
について説明する。まず、上記ＡＴＭ装置のスイッチ部
全体の動作について説明すると、任意の入力回線５より
スイッチ回路１へ入力したセルは、スイッチ回路１にお
いて出力回線が選択され（スイッチされ）、スイッチ回
路１より出力される。次に、出力されたセルは第１の出
力回線切り換え部１３に入力され、その第１の出力回線
切り換え部１３により後述する如くにシグナリング時に
設定された回線（ＶＣＩまたはＶＰＩ）に対して適切な
容量のバッファメモリ１９が選択接続され、その選択接
続されたバッファメモリ１９に入力される。次にバッフ
ァメモリ１９を出力したセルは、第２の出力回線切り換
え部１７に入力され、本来、出力されるべき出力回線１
８へ切り換え接続され、出力される。次に、上記バッフ
ァメモリ選択部９、出力回線切り換え制御部１１、第１
および第２の出力回線切り換え部１３、１７による容量
の異なるバッファメモリ１９の選択接続動作について説
明する。
について説明する。まず、上記ＡＴＭ装置のスイッチ部
全体の動作について説明すると、任意の入力回線５より
スイッチ回路１へ入力したセルは、スイッチ回路１にお
いて出力回線が選択され（スイッチされ）、スイッチ回
路１より出力される。次に、出力されたセルは第１の出
力回線切り換え部１３に入力され、その第１の出力回線
切り換え部１３により後述する如くにシグナリング時に
設定された回線（ＶＣＩまたはＶＰＩ）に対して適切な
容量のバッファメモリ１９が選択接続され、その選択接
続されたバッファメモリ１９に入力される。次にバッフ
ァメモリ１９を出力したセルは、第２の出力回線切り換
え部１７に入力され、本来、出力されるべき出力回線１
８へ切り換え接続され、出力される。次に、上記バッフ
ァメモリ選択部９、出力回線切り換え制御部１１、第１
および第２の出力回線切り換え部１３、１７による容量
の異なるバッファメモリ１９の選択接続動作について説
明する。
【０００８】まず、上記ＡＴＭ装置において回線を設定
する前に行うシグナリング時において、シグナリング信
号が伝送帯域幅・優先／非優先識別部７に入力され、伝
送帯域幅とセルの優先／非優先が識別される。その識別
結果はバッファメモリ選択部９に入力され、上記識別結
果に基づいてバッファメモリ群１５より最適な容量のバ
ッファメモリ１９が選択されるわけである。上記バッフ
ァメモリの選択は、識別結果からバースト的なセルに対
しては大きな容量のバッファメモリを選択し、リアルタ
イムで伝送しなくてはならない通信のセルに対しては小
さな容量のバッファメモリを選択する様になっている。
より具体的な例を挙げると、 （１）トラヒックの帯域幅が広く、優先順位が高い場
合、画像などの広帯域でリアルタイム性の強いトラヒッ
クであると考え小ない容量のバッファメモリを選択す
る。 （２）トラヒックの帯域幅がそれほど広くなく、優先順
位が高い場合、音声などのリアルタイム性の強いトラヒ
ックであると考え中程の容量のバッファメモリを選択す
る。 （３）優先順位が低いトラヒックの場合、データ通信や
コンピュータ通信などリアルタイム性の小さいトラヒッ
クであると考え、大きい容量のバッファメモリを選択す
る。
する前に行うシグナリング時において、シグナリング信
号が伝送帯域幅・優先／非優先識別部７に入力され、伝
送帯域幅とセルの優先／非優先が識別される。その識別
結果はバッファメモリ選択部９に入力され、上記識別結
果に基づいてバッファメモリ群１５より最適な容量のバ
ッファメモリ１９が選択されるわけである。上記バッフ
ァメモリの選択は、識別結果からバースト的なセルに対
しては大きな容量のバッファメモリを選択し、リアルタ
イムで伝送しなくてはならない通信のセルに対しては小
さな容量のバッファメモリを選択する様になっている。
より具体的な例を挙げると、 （１）トラヒックの帯域幅が広く、優先順位が高い場
合、画像などの広帯域でリアルタイム性の強いトラヒッ
クであると考え小ない容量のバッファメモリを選択す
る。 （２）トラヒックの帯域幅がそれほど広くなく、優先順
位が高い場合、音声などのリアルタイム性の強いトラヒ
ックであると考え中程の容量のバッファメモリを選択す
る。 （３）優先順位が低いトラヒックの場合、データ通信や
コンピュータ通信などリアルタイム性の小さいトラヒッ
クであると考え、大きい容量のバッファメモリを選択す
る。
【０００９】上記バッファメモリ選択部９よりの選択結
果は出力回線切り換え制御部１１に入力され、それに基
づいて上記第１および第２の出力回線切り換え部１３、
１７において、選択されたバッファメモリ１９の切り換
え接続および出力回線の切り換え接続が行われる。上記
実施形態によれば、例えばバースト的なセルに対しては
大きな容量のバッファメモリを選択することにより、バ
ッファメモリからのセルのオーバーフローを無くし、セ
ルの損失を防止する。また音声や画像などリアルタイム
で伝送しなくてはならない通信のセルに対しては、小さ
い容量のバッファメモリを選択することによりセルの遅
延を少なくする。このようにトラヒックの種類、性質に
応じてセルを保持するバッファメモリを適切に選択する
ことにより、バッファメモリ内には常にセルが適切な量
で保持されていることとなり、結果的にＡＴＭシステム
全体でのトラヒックのスループットが改善される。な
お、上記実施形態の変形例として、スイッチ部１と第１
の出力回線切り換え部１３を統合し、第２の出力回線切
り換え部１７と合わせて、全体的に制御を行えば、スイ
ッチ部１でのセルのスイッチと第１の出力回線切り換え
部１３の制御を別々に行う必要がなくなり、各バッファ
メモリ１９への接続が１度で済むようになる。なお、上
記実施形態では、出力バッファ方式を用いたＡＴＭ装置
のスイッチ部について説明したが、本発明を入力バッフ
ァ方式を用いたＡＴＭ装置のスイッチ部に適用すること
ができることは言うまでもない。
果は出力回線切り換え制御部１１に入力され、それに基
づいて上記第１および第２の出力回線切り換え部１３、
１７において、選択されたバッファメモリ１９の切り換
え接続および出力回線の切り換え接続が行われる。上記
実施形態によれば、例えばバースト的なセルに対しては
大きな容量のバッファメモリを選択することにより、バ
ッファメモリからのセルのオーバーフローを無くし、セ
ルの損失を防止する。また音声や画像などリアルタイム
で伝送しなくてはならない通信のセルに対しては、小さ
い容量のバッファメモリを選択することによりセルの遅
延を少なくする。このようにトラヒックの種類、性質に
応じてセルを保持するバッファメモリを適切に選択する
ことにより、バッファメモリ内には常にセルが適切な量
で保持されていることとなり、結果的にＡＴＭシステム
全体でのトラヒックのスループットが改善される。な
お、上記実施形態の変形例として、スイッチ部１と第１
の出力回線切り換え部１３を統合し、第２の出力回線切
り換え部１７と合わせて、全体的に制御を行えば、スイ
ッチ部１でのセルのスイッチと第１の出力回線切り換え
部１３の制御を別々に行う必要がなくなり、各バッファ
メモリ１９への接続が１度で済むようになる。なお、上
記実施形態では、出力バッファ方式を用いたＡＴＭ装置
のスイッチ部について説明したが、本発明を入力バッフ
ァ方式を用いたＡＴＭ装置のスイッチ部に適用すること
ができることは言うまでもない。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
容量の異なるバッファメモリを複数用意し、トラヒック
の性質に従って適切な容量のバッファメモリの選択を行
って切り換えることにより、セルのトラヒックの性質に
従った適切な容量のバッファメモリが選択され、セルの
廃棄損失や遅延などを少なくすることができると共に、
資源としてのバッファメモリの有効な利用が可能とな
る。
容量の異なるバッファメモリを複数用意し、トラヒック
の性質に従って適切な容量のバッファメモリの選択を行
って切り換えることにより、セルのトラヒックの性質に
従った適切な容量のバッファメモリが選択され、セルの
廃棄損失や遅延などを少なくすることができると共に、
資源としてのバッファメモリの有効な利用が可能とな
る。
【図面の簡単な説明】
【図１】本発明に係る出力バッファ方式を用いたＡＴＭ
装置のスイッチ部の一実施形態を示すブロック構成図で
ある。
装置のスイッチ部の一実施形態を示すブロック構成図で
ある。
【図２】従来の出力バッファ方式を用いたＡＴＭ装置の
スイッチ部を示すブロック構成図である。
スイッチ部を示すブロック構成図である。
【図３】従来の入力バッファ方式を用いたＡＴＭ装置の
スイッチ部のブロック構成図である。
スイッチ部のブロック構成図である。
１…スイッチ部、 ３…バッフ
ァメモリ、５…入力回線、７…伝送帯域幅・優先／非優
先識別部、 ９…バッファメモリ選択部、１１…出力
回線切り換え制御部、１３、１７…第１および第２の出
力回線切り換え部、１５…バッファメモリ群、
１８…出力回線、１９…容量の異なるバッファ
メモリ、
ァメモリ、５…入力回線、７…伝送帯域幅・優先／非優
先識別部、 ９…バッファメモリ選択部、１１…出力
回線切り換え制御部、１３、１７…第１および第２の出
力回線切り換え部、１５…バッファメモリ群、
１８…出力回線、１９…容量の異なるバッファ
メモリ、
Claims (3)
- 【請求項１】 ＡＴＭ方式のセルの交換をスイッチ回路
によって行う際にバッファメモリ内にセルの蓄積を行う
ＡＴＭ装置のスイッチ部であって、いくつかの種類のト
ラヒックに適応した様々な容量のバッファメモリからな
るバッファメモリ群と、回線設定のためのシグナリング
時に行う伝送帯域幅や優先／非優先の選定の際に、使用
する伝送帯域幅や優先／非優先の属性を識別する識別手
段と、上記識別された伝送帯域幅と優先／非優先の属性
から、そのセルのトラヒックに最適な容量のバッファメ
モリを選択するバッファメモリ選択手段と、その選択結
果に基づいて上記スイッチ回路の回線と各バッファメモ
リとを接続する回線切り換え手段とを有することを特徴
とするＡＴＭ装置のスイッチ部。 - 【請求項２】 上記バッファメモリ選択手段が、上記識
別手段の識別結果からバースト的に発生するセルに対し
ては大容量のバッファメモリを選択し、リアルタイムに
伝送すべき通信のセルに対しては小容量のバッファメモ
リを選択するよう構成したことを特徴とする請求項１に
記載のＡＴＭ装置のスイッチ部。 - 【請求項３】 上記回線切り換え手段が、上記スイッチ
回路の出力側と上記出力バッファ群の入力側との間に配
設された第１の出力回線切り換え部と、上記出力バッフ
ァ群の出力側と出力回線との間に配設された第２の出力
回線切り換え部とから成ることを特徴とする請求項１に
記載のＡＴＭ装置のスイッチ部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35759296A JPH10190688A (ja) | 1996-12-27 | 1996-12-27 | Ａｔｍ装置のスイッチ部 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35759296A JPH10190688A (ja) | 1996-12-27 | 1996-12-27 | Ａｔｍ装置のスイッチ部 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10190688A true JPH10190688A (ja) | 1998-07-21 |
Family
ID=18454915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35759296A Pending JPH10190688A (ja) | 1996-12-27 | 1996-12-27 | Ａｔｍ装置のスイッチ部 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10190688A (ja) |
-
1996
- 1996-12-27 JP JP35759296A patent/JPH10190688A/ja active Pending
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