JPH10191174A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 イメージセンサ上に投影された画像パターン
を、外部からプログラム可能な二次元のカーネルによる
フィルタリング処理を行いながら取り出す。 【解決手段】 各水平シフトレジスタ65の各ビットは一
つの列にある画素の正カーネル設定用端子と、その３つ
前の列にある画素の負カーネル設定用端子に同時にアク
セスする。実際に出力を行う画素は垂直シフトレジスタ
２とマルチプレクサ66によって指定され、P11、P12・・・P
33の画素にK11+、K12+・・・K33+の正のカーネル値をかけ
たものと、K11-、K12-・・・K33-の負のカーネル値をかけ
たものが同時に出力される。正、負の出力はそれぞれが
全て足し合わされて差分回路51に入力される。以下、垂
直シフトレジスタ２のビットを順次下にシフトして、フ
ィルタリング処理された情報を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、イメージセンサ
上に投影された画像を、二次元のカーネルによるフィル
タリング処理を実行しながら取り出すことを可能とする
受光素子回路アレイと、そのアレイの駆動回路に関する
ものである。

【０００２】

【従来の技術】図１４は、出願人らがすでに出願した特
開平８−２７５０５９号公報に開示された、従来の受光
素子回路アレイの構造図で、101は単位画素回路であ
る。この構造は例えば、図１５に示すようなものであ
る。図において、光入射により光電変換素子108に電荷
が蓄積されるとバイアス電流用MOSトランジスタ109のコ
ンダクタンスが変化する。ここで、MOSトランジスタ110
がオンとなれば、MOSトランジスタ109による出力電流
は、MOSトランジスタ112、113から成るミラー回路によ
って反転された後、出力端子114から電流を引き込む向
きに出力（負出力）され、MOSトランジスタ111がオンと
なれば、MOSトランジスタ109による出力電流は出力端子
114から電流を掃き出す向きに出力（正出力）される。
これにより、図１５の受光素子回路（単位画素回路10
1）は正負両極性での読み出しを実現している。

【０００３】次に、図１４に基づいて、読み出し動作に
ついて説明する。102は単位画素回路101の制御端子に所
定の信号を送って受光素子回路アレイの動作を制御する
制御回路であり、画素のリセット用端子104が、例えば
図１５のリセットスイッチ115を制御し、負出力用端子1
05が、例えば図１５の負出力用MOSトランジスタ110を制
御し、正出力用端子106が、例えば図１５の正出力用MOS
トランジスタ111を制御する。また図１４中の横（行）
方向の一つのライン上に並ぶ単位画素回路101のスイッ
チ用の各端子は、これらの制御端子104、105、106を共
有しており、各行毎に一組、制御端子104、105、106が
割り当てられる。103は単位画素101からの出力電流を取
り出すための出力回路であり、出力ライン107を通じ
て、例えば図１５の出力端子114に接続されている。ま
た縦（列）方向の一つのライン上に並ぶ受光素子回路10
1の出力端子114は、この出力ライン107を共有してお
り、各列に一本出力ライン107が割り当てられる。

【０００４】従来の受光素子回路アレイは上記のように
構成されており、各行内の受光素子回路101は同じ感
度、同じ極性を持ち、出力された電流は制御回路からの
信号に応じて、縦方向に足し合わせながら取り出される
ため、投影された画像パターンを同時に、並列に、かつ
縦方向の一次元の画素間演算を行いながら取り出すこと
ができる。

【０００５】また、図１６に特開平６−７８２２６号公
報に記載された従来の別の画像入力装置を示す。垂直走
査回路、水平走査回路、非破壊読み出し可能なフォトト
ランジスタ等を備えた装置であり、水平走査回路は複数
の読み出し線とその線の切り換えを水平帰線期間に、ス
イッチングマトリックス回路を用いることによって、ノ
イズ信号の混入の防止と、信号補正を可能にしている。

【０００６】

【発明が解決しようとする課題】従来の受光素子回路ア
レイは上記のように構成されているので、画像パターン
は制御回路からの信号に応じて縦方向に画素間演算が行
われながら、出力されるので、一次元のフィルタリング
に限られていた。

【０００７】一方、情報量の多い、また、外部からプロ
グラム可能な二次元のカーネル処理が可能な受光素子回
路の実現が期待されていた。

【０００８】これに対し、図１６に示されたような垂直
走査回路に水平走査回路及び水平走査回路に接続された
スイッチングマトリックス回路を用いて、二次元ローカ
ルマスク（２次元カーネル処理に対応）を用いた処理を
可能としていた。しかし、この場合も、フィルタの設定
は水平帰線期間にスイッチングマトリックスを用いて行
わせるため、任意のカーネル処理を設定することが難し
く、また、回路的にはフィルタに含まれる画素数個分の
出力線を引き出しているのみで、チップ内で演算を行っ
ておらず、チップ外に演算用の回路を構成する必要があ
った。

【０００９】この発明は、かかる問題点を解決するため
になされたもので、受光素子回路アレイにおいて、画像
パターンを取り出しながら行う画素間演算を、外部から
プログラム可能な二次元のカーネルで行える、水平走査
回路及び垂直走査回路を備えた画像処理装置を提供する
ことを目的とする。

【００１０】

【課題を解決するための手段】この発明の請求項１に係
わる画像処理装置は、光電変換素子と該素子の出力を制
御する制御回路を備えた単位画素回路が複数個二次元ア
レイ状に配置され、前記二次元アレイ状にならんだ単位
画素回路の行方向に配列された単位画素回路の出力を選
択する垂直走査回路と、該垂直走査回路と同期して駆動
され、前記二次元アレイ状にならんだ単位画素回路の列
方向に配列された単位画素回路の出力を選択する水平走
査回路と、前記垂直走査回路及び水平走査回路と同期し
て駆動され、前記二次元アレイ中のｎ×ｍ（ｎ，ｍ：自
然数）の画素の情報を同時に出力させる出力回路とを備
えたものである。

【００１１】この発明の請求項２に係わる画像処理装置
は、請求項１において、アクセスするｎ個の行を選択す
る垂直走査回路と、直列に接続されたｎ個の水平走査回
路とを備え、前記各水平走査回路と二次元アレイ中の各
列毎の画素とがアクセス線で接続されることを規定する
ものである。

【００１２】この発明の請求項３に係わる画像処理装置
は、請求項１において、ｎ×ｍ（ｎ，ｍ：自然数）の画
素の情報を画素間で演算させながら、同時に出力させる
出力回路を備えたものである。

【００１３】この発明の請求項４に係わる画像処理装置
は、請求項３において、画素間での演算に重み付けをさ
せる出力回路を備えたものである。

【００１４】この発明の請求項５に係わる画像処理装置
は、請求項４において、出力回路に、電流値変換回路と
電流値選択用のスイッチを備えたものである。

【００１５】この発明の請求項６に係わる画像処理装置
は、請求項１において、各単位画素回路内の制御回路
は、正出力用と負出力用の二つの読み出し回路を備え、
ｎ×ｍ個の単位画素回路から同時に、正出力と負出力を
取り出す出力回路を備えたものである。

【００１６】この発明の請求項７に係わる画像処理装置
は、請求項１において、各画素からの出力が非破壊の電
流出力であって、列方向の画素の出力線を共有する構造
であることを規定するものである。

【００１７】この発明の請求項８に係わる画像処理装置
は、請求項６において、水平走査回路は、１画素当り正
負のカーネル値が与えられるようにしたものである。

【００１８】この発明の請求項９に係わる画像処理装置
は、請求項８において、アクセスするｎ個の行を選択す
る垂直走査回路と、２ｎ個の水平走査回路とを有し、該
水平走査回路のうち正のカーネル値を画素に与える回路
と負のカーネル値を画素に与える回路とがそれぞれが直
列に接続され、前記各水平走査回路と二次元アレイ中の
各列毎の画素とがアクセス線で接続されることを規定す
るものである。

【００１９】この発明の請求項１０に係わる画像処理装
置は、請求項８において、アクセスするｎ個の行を選択
する垂直走査回路と、ｎ個の水平走査回路を有し、該水
平走査回路の２ｍビットから二次元アレイの各列当り２
ｎ本のアクセス線を割り当て接続したことを規定するも
のである。

【００２０】この発明の請求項１１に係わる画像処理装
置は、請求項１０において、さらにアクセスするｍ個の
列を選択するマルチプレクサを備えたものである。

【００２１】この発明の請求項１２に係わる画像処理装
置は、請求項１１のいずれか１項において、ｎ×ｍのカ
ーネルの形を決める水平走査回路と垂直走査回路とを独
立に駆動するようにしたものである。

【００２２】

【発明の実施の形態】

実施の形態１．以下、この発明の一実施の形態を図につ
いて説明する。図１はこの発明の一実施の形態である画
像処理装置を示したもので、受光素子回路アレイ及びそ
の駆動回路を示す。ここでは同時にアクセスするｎ×ｍ
画素として３×３の場合を示し、また画素アレイとして
は５×５の画素を表示している（実際には例えば２５６
×２５６であり、その一部に相当するものと考えられ
る）。図において、１は単位画素、２はアクセスするｎ
個（ここでは３個）の行を選択する垂直走査回路（シフ
トレジスタ）、３、４、５はｍ個（ここでは３個）の列
を選択するためのｎ個（ここでは３個）の水平走査回路
（シフトレジスタ）で、それぞれ順に接続されている。
本実施の形態では、各水平シフトレジスタには各列に対
して２ビットずつが割り当てられ、最初のビットで正の
カーネル値（Ｋnm⁺）を持たせる画素に、後のビットで
負のカーネル値（Ｋnm^ー）を持たせる画素にアクセスす
るようになっている。各列にはｎ本（ここでは３本）の
アクセス用ラインが通っており、シフトレジスタ３は１
行目、４行目、７行目、‥‥の画素選択、シフトレジス
タ４は２行目、５行目、８行目、‥‥の画素選択、シフ
トレジスタ５は３行目、６行目、９行目、‥‥の画素選
択に用いられる。画素１の出力端子からの出力電流は全
てまとめられて差分回路６に入力される。差分回路６
は、カーネルの中で正の値の部分の出力を足し合わせた
ものと、負の値の部分の出力を足し合わせたものを時分
割で取り込み、両者の差を取る回路で、最終的に差分回
路からの出力端子７から出力される。また８は、画素を
リセットする行を選択するシフトレジスタである。

【００２３】図２に、単位画素１の構造の一例を示す。
図において、光電変換素子９の電位は増幅用MOSトラン
ジスタ10のゲート端子に入力される。MOSトランジスタ1
0からの出力電流は、列選択用端子11によって制御され
る列選択用MOSトランジスタ12、行選択用端子13によっ
て制御される行選択用MOSトランジスタ14を通して画素
からの出力端子15から出力される。17はリセット端子16
によって制御される、光電変換素子９のリセット用MOS
トランジスタ、18は電源ラインである。行選択用端子13
は図１の垂直シフトレジスタ２によって、列選択用端子
11は図１の水平シフトレジスタ３、４、５によって、リ
セット端子16は図１の画素リセット用シフトレジスタ８
によって制御される。

【００２４】次に、図２に示される単位画素の動作につ
いて説明する。まずMOSトランジスタ17を通じて光電変
換素子９が電源ライン18の電源電位までリセットされ
る。光入射により光電変換素子９に電荷が蓄積される
と、MOSトランジスタ10のコンダクタンスが変化する。
これにより光電変換素子９の出力は増幅され、Ｓ／Ｎ比
を向上することが可能となる。ここで列選択用端子11及
び行選択用端子13から同時に入力があると、MOSトラン
ジスタ10からの出力電流は、出力端子15から出力され
る。

【００２５】図２ではMOSトランジスタとして全てn-MOS
を用いているが、これらの一部または全部にp-MOSを用
いても同様の働きをする。

【００２６】図３に、差分回路６の構造の一例を示す。
入力端子19からの入力電流（画素１からの出力電流に相
当）は、まずそのゲートが一定電位にバイアスされたMO
Sトランジスタ21を流れる。この部分はソースフォロワ
と同様な回路構成になっており、MOSトランジスタ21の
電流値によって端子19の電位が決まる。ここでまず、正
のカーネル値に対する出力を取り出すタイミングでは、
MOSトランジスタ22をオープンして端子19の電位を容量2
3に取り込み、負のカーネル値に対する出力を取り出す
タイミングでは、MOSトランジスタ24をオープンして端
子19の電位を容量25に取り込む。すると差動アンプ26か
ら出力端子20に、正のカーネル値に対する出力と負のカ
ーネル値に対する出力の差の出力が取り出されることに
なる。

【００２７】ここでは入力端子19からの電流を電圧に変
換する手段として一定電位にゲートをバイアスされたMO
Sトランジスタ21を用いたが、これがダイオード接続の
トランジスタや、抵抗であっても同様の効果を奏する。
また図ではMOSトランジスタとして全てn-MOSを用いてい
るが、これらの一部または全部にp-MOSを用いても同様
の働きをする。

【００２８】次に、図１全体の動作を説明する。まず画
素リセット用シフトレジスタ８によって各行の画素がリ
セットされ、一定の蓄積時間の後読み出しが行われる。
ここに示されたタイミングでは、３×３画素から同時に
出力を取り出すために、まず垂直シフトレジスタ２によ
って１〜３行目の３行を選択している。また、水平シフ
トレジスタ３、４、５のＫ11⁺、Ｋ12⁺、Ｋ13⁺、Ｋ21⁺、
Ｋ22⁺、Ｋ23⁺、Ｋ31⁺、K32⁺、Ｋ33⁺のビットには、Ｐ1
1、Ｐ12、Ｐ13、Ｐ21、Ｐ22、Ｐ23、Ｐ31、Ｐ32、Ｐ33
の画素に対する正のカーネル値（０か１）が入ってお
り、その他の列にアクセスするビットは０になってい
る。これによってカーネルの位置が左上の９個の画素に
指定され、Ｐ11、Ｐ12、Ｐ13、Ｐ21、Ｐ22、Ｐ23、Ｐ3
1、Ｐ32、Ｐ33の画素の中で対応するＫ+の値が１の画素
から電流が出力されるとともに、全て足し合わされて差
分回路６に入力される。このタイミングで図３のMOSト
ランジスタ22をオープンすると、電流の合計値によって
決まる端子19の電位が容量23に取り込まれる。

【００２９】次のタイミングでは、垂直シフトレジスタ
２の状態は変わらずに、水平シフトレジスタ３、４、５
の中身が１ビット右にシフトする。これにより今度はＫ
11^-、Ｋ12^-、Ｋ13^-、Ｋ21^-、Ｋ22^-、Ｋ23^-、Ｋ31^-、Ｋ3
2^-、Ｋ33^-のビットがＰ11、Ｐ12、Ｐ13、Ｐ21、Ｐ22、
Ｐ23、Ｐ31、Ｐ32、Ｐ33の画素にアクセスすることにな
る。その他の列にアクセスするビットはやはり０になっ
ている。これにより、正のカーネルによる出力を取った
９個の画素と同じ位置で、負のカーネル値（０か１）Ｋ
^-が画素１から電流が出力されるとともに、全て足し合
わされて差分回路６に入力される。このタイミングで図
３のMOSトランジスタ24をオープンすると、電流の合計
値によって決まる端子19の電位が容量25に取り込まれ、
差動アンプ26から出力端子20に、正のカーネル値に対す
る出力と負のカーネル値に対する出力の差の出力が取り
出される。

【００３０】以上の駆動により左上の９個の画素から、
カーネル値として+1、-1を含む３×３のフィルタをかけ
ながら出力を取り出すことができる。

【００３１】更に次のタイミングでは、水平シフトレジ
スタ３、４、５の中身を更に１ビット右にシフトする。
これによりＫ11⁺、Ｋ12⁺、Ｋ13⁺、Ｋ21⁺、Ｋ22⁺、Ｋ2
3⁺、Ｋ31⁺、Ｋ32⁺、Ｋ33⁺のビットが、Ｐ12、Ｐ13、Ｐ1
4、Ｐ22、Ｐ23、Ｐ24、Ｐ32、Ｐ33、Ｐ34の画素に正の
カーネルのアクセスを行う。同様な駆動により、アクセ
スする９個の画素を順次シフトしながら一つの行から３
×３のフィルタをかけながら出力を取り出していく。

【００３２】一つの行のスキャンが終わると、垂直シフ
トレジスタ２のビットを一段下にシフトし、２〜４行目
を選択する。このとき、水平シフトレジスタ３の最終段
は水平シフトレジスタ４の最初に、水平シフトレジスタ
４の最終段は水平シフトレジスタ５の最初に、水平シフ
トレジスタ５の最終段は水平シフトレジスタ３の最初
に、それぞれ入力される構造になっているため、Ｋ1
1^-、K12^-、K13^-がシフトレジスタ４に移って２行目のア
クセスを、Ｋ21^-、Ｋ22^-、Ｋ23^-がシフトレジスタ５に
移って３行目のアクセスを、Ｋ31^-、Ｋ32^-、Ｋ33^-がシ
フトレジスタ３に移って４行目のアクセスを行うように
なる。これによって１〜３行目にアクセスしたのと同じ
フィルタをかけながら２〜４行目の画素から出力を取り
出すことが可能になる。

【００３３】同様にして、垂直シフトレジスタ２のビッ
トを順次下にシフトしながら、水平シフトレジスタ３、
４、５のスキャンを行えば、全画素に同じ３×３のフィ
ルタをかけながら出力を取り出すことができる。

【００３４】以上のように、本実施の形態では、アレイ
中のｎ×ｍ（ｎ，ｍ：自然数）個の単位画素回路から同
時に出力を取り出すことが出来るので、これらの出力の
加算、減算により、画像パターンを取り出しながらの二
次元のカーネルによるフィルタリングが実現できる。ま
た、出力を電流で扱うことによりデータの加算が出来る
ので、加算機構を簡単な回路により構成することができ
る。さらに、電流の反転によりデータの減算が実現でき
るので、減算機構を簡単な回路により構成することがで
きる。

【００３５】実施の形態２．上記実施の形態において、
差分回路中の差動アンプ26としては一般的な増幅器を用
いた例について示したが、差動回路からの出力に所望の
重み付けを行う場合は、差分回路６の差動アンプとし
て、例えば図４のような構成のものを用いればよい。

【００３６】図４は差動アンプ26の回路構成を示した図
である。ここでは画素間の減算に重みをつけるため、図
３の差動アンプの中に電流値の変換回路を設けている。
正の入力端子27には図３の容量23の電位が入力され、負
の入力端子28には図３の容量25の電位が入力される。端
子27の電位はMOSトランジスタ30により出力端子29から
出ていく方向の電流に変換され、端子28の電位はMOSト
ランジスタ31及びミラー回路41により出力端子29に入り
込む方向の電流に変換される。ミラー回路41の出力段は
３つのMOSトランジスタ42、44、46及びそれぞれをイネ
ーブルするためのスイッチ43、45、47から成る。ここで
MOSトランジスタ42とMOSトランジスタ44、及びスイッチ
43とスイッチ45は同じＷ／Ｌを持ち、またMOSトランジ
スタ46及びスイッチ47は、MOSトランジスタ42及びスイ
ッチ43の倍のＷ／ＬとなるようなMOSトランジスタで構
成される。またスイッチ43は常にオンである。これによ
りスイッチ45、47が共にオフならば「１」の重み、スイ
ッチ45のみオンならば「２」の重み、スイッチ47のみオ
ンならば「３」の重み、スイッチ45、47が共にオンなら
ば「４」の重みで出力させことができる。

【００３７】同様に、端子27の電位はMOSトランジスタ3
0、ミラー回路33、ミラー回路40により出力端子29から
出ていく方向の電流に変換されるが、ミラー回路33の出
力段のトランジスタ34、36、38及びイネーブルスイッチ
35、37、39によって「１」から「４」の重みをつけるこ
とが出来る。以上により出力端子29からは重みつきの減
算をした結果に相当する電流が出力されることになる。

【００３８】上記は２ビットの重みをつける場合の例を
示したが、ミラー回路33、41の出力段のトランジスタ及
びスイッチの数を増やし、４倍、８倍等のＷ／Ｌをもつ
トランジスタを用いれば、更にビット数の多い重みをつ
けることが可能となる。

【００３９】このように、上記実施の形態においては、
実施の形態１の作用効果に加えて、画素間の加算、減算
を、重み付けを行いながら実行することができるので、
カーネル値を多値にすることが可能となる。

【００４０】実施の形態３．上記実施の形態１におい
て、差分回路中の差動アンプ26としては一般的な増幅器
を用い、実施の形態２においては、差動回路からの出力
に所望の重み付けを行う場合の例について示したが、図
５に示すような簡便な回路構成を用いることもできる。

【００４１】図５は差動アンプ26に用いられる簡便な回
路構成を示す。正の入力端子27には図３の容量23の電位
が入力され、負の入力端子28には図３の容量25の電位が
入力される。端子27の電位はMOSトランジスタ30により
出力端子29から出ていく方向の電流に変換され、端子28
の電位はMOSトランジスタ31及びミラー回路32により出
力端子29に入り込む方向の電流に変換される。その結果
出力端子29からは、端子27と端子28の電位の差に相当す
る電流が出力されることになる。すなわち、図４の重み
付け機能を有する回路の重み付け機能を省略した回路に
相当する。

【００４２】以上の構成により、実施の形態１の作用効
果に加えて、さらに回路構成が簡便となる。

【００４３】実施の形態４．以下、この発明の別の実施
の形態を図について説明する。図６は、この発明の一実
施の形態を示す画像処理装置を示したもので、受光素子
回路アレイ及びその駆動回路の構成を示す。上記実施の
形態１と同様、同時にアクセスするｎ×ｍ画素として３
×３の場合を示し、また画素アレイの中の５×５の部分
のみを表示している。図において、48は単位画素、２は
アクセスするｎ個（ここでは３個）の行を選択する垂直
シフトレジスタ、49はｍ個（ここでは３個）の列に負の
カーネル値を設定するためのｎ個（ここでは３個）の水
平シフトレジスタ、50はｍ個（ここでは３個）の列に正
のカーネル値を設定するためのｎ個（ここでは３個）の
水平シフトレジスタである。各水平シフトレジスタには
各列に対して１ビットずつが割り当てられていて、各列
には２ｎ本（ここでは６本）のアクセス用ラインが通っ
ており、各水平シフトレジスタと、それがアクセスする
行の関係は実施の形態１と同様である。画素48の出力端
子からは、正のカーネルに対する出力と負のカーネルに
対する出力が同時に出力され、それぞれがまとめられて
差分回路51に入力され、最終的に差分回路からの出力端
子52から出力される。また８は、画素をリセットする行
を選択するシフトレジスタである。

【００４４】図７に、単位画素48の構造の一例を示す。
図中、９、10、13、16、17、18は図２と同じである。図
において増幅用MOSトランジスタ10からの出力電流は、
正カーネル設定用端子53と行選択用端子13から同時に入
力があると、MOSトランジスタ54、MOSトランジスタ57を
通して正出力端子59から出力され、負カーネル設定用端
子55と行選択用端子13から同時に入力があると、MOSト
ランジスタ56、MOSトランジスタ58を通して負出力端子6
0から出力される。行選択用端子13は図６の垂直シフト
レジスタ２によって、正カーネル設定用端子53は図６の
水平シフトレジスタ50によって、負カーネル設定用端子
55は図６の水平シフトレジスタ49によって、リセット端
子16は図６の画素リセット用シフトレジスタ８によって
制御される。

【００４５】図７ではMOSトランジスタとして全てn-MOS
を用いているが、これらの一部または全部にp-MOSを用
いても同様の働きをする。

【００４６】図８に、差分回路51の構造の一例を示す。
正の入力端子61及び負の入力端子62からの入力電流はま
ず、それぞれ一定電位にゲートがバイアスされたMOSト
ランジスタ63、64を流れる。このMOSトランジスタ63、6
4の電流値によって端子61、62の電位がそれぞれ決ま
る。すると差動アンプ26から出力端子20に、正のカーネ
ル値に対する出力と負のカーネル値に対する出力の差の
出力が取り出されることになる。

【００４７】ここでは入力端子61、62からの電流を電圧
に変換する手段として一定電位にゲートをバイアスされ
たn-MOSトランジスタ63、64を用いたが、これがp-MOSト
ランジスタ、ダイオード接続のトランジスタ、抵抗等で
あっても同様の効果を奏する。また差動アンプ26には通
常の増幅器か、上記実施の形態２、３で例示したような
図４、図５のような回路を用いてもよい。

【００４８】次に、図６に示される回路全体の動作につ
いて説明する。まず、画素リセット用シフトレジスタ８
によって各行の画素がリセットされ、一定の蓄積時間の
後、読み出しが行われる。ここに示されたタイミングで
は、３×３画素から同時に出力を取り出すために、まず
垂直シフトレジスタ２によって１〜３行目の３行を選択
している。また水平シフトレジスタ50のＫ11⁺、Ｋ12⁺、
Ｋ13⁺、Ｋ21⁺、Ｋ22⁺、Ｋ23⁺、Ｋ31⁺、Ｋ32⁺、Ｋ33⁺の
ビットには、Ｐ11、Ｐ12、Ｐ13、Ｐ21、Ｐ22、Ｐ23、Ｐ
31、Ｐ32、Ｐ33の画素に対する正のカーネル値（０か
１）が、水平シフトレジスタ49のＫ11^-、Ｋ12^-、Ｋ1
3^-、Ｋ21^-、Ｋ22^-、Ｋ23^-、Ｋ31^-、Ｋ32^-、Ｋ33^-のビッ
トには、同じ画素に対する負のカーネル値（０か１）が
入っており、その他の列にアクセスするビットは０にな
っている。これによってカーネルの位置が左上の９画素
に指定され、Ｐ11、Ｐ12、Ｐ13、Ｐ21、Ｐ22、Ｐ23、Ｐ
31、Ｐ32、Ｐ33の画素の中で対応するＫ⁺の値が１の画
素からは図７の正出力端子59から、対応するＫ^-の値が
１の画素からは図７の負出力端子60から電流が出力さ
れ、それが全て足し合わされて差分回路51に入力され
る。

【００４９】以上の駆動により左上の９画素から、カー
ネル値として＋１、−１を含む３×３のフィルタ処理さ
れた出力を取り出すことができる。

【００５０】以降のタイミングでは、実施の形態１と同
様に垂直シフトレジスタ２のビットを順次下にシフトし
ながら、水平シフトレジスタ49、50の水平走査（スキャ
ン）を行えば、全画素に同じ３×３のフィルタ処理を行
いながら出力を取り出すことができる。

【００５１】また、差分回路51の中に図４のような回路
を用いれば、実施の形態２と同様に、カーネル値の正負
の値を多値にすることができ、重み付けできる。

【００５２】さらに、差分回路51は、ここでは一つ設け
た例について示したが、差分回路は各列に設けられた
り、幾つかの列毎にあっても同じ働きを奏する。

【００５３】以上のように、本実施の形態においては、
アレイ中のｎ×ｍ（ｎ，ｍ：自然数）個の単位画素回路
から同時に出力を取り出すことが出来るので、これらの
出力の加算、減算により、画像パターンを取り出しなが
らの二次元のカーネルによるフィルタリングが実現でき
る。また、ｎ×ｍ個の単位画素回路から同時に、正出力
と負出力を取り出せるので、画素間の加算、減算を行う
機構を簡単な回路により構成することができる。

【００５４】実施の形態５．以下に、本発明の別の実施
の形態を図について説明する。図９はこの発明の一実施
の形態を示す画像処理装置を示す図であって、受光素子
回路アレイ及びその駆動回路を示す。実施の形態１、４
と同様、同時にアクセスするｎ×ｍ画素として３×３の
場合を示し、また画素アレイの中の６×６の部分のみを
表示している。図において、垂直シフトレジスタ２、リ
セット用シフトレジスタ８、単位画素48、差分回路51、
出力端子52は図６と同様である。65はｍ個（ここでは３
個）の列にカーネル値を設定するためのｎ個（ここでは
３個）の水平シフトレジスタ、66はアクセスする列を選
択するマルチプレクサで、水平シフトレジスタ65と同期
している。67、68は共にマルチプレクサ66によって制御
され、それぞれ正出力用及び負出力用のパストランジス
タである。

【００５５】65の各水平シフトレジスタと、それがアク
セスする行の関係は実施の形態１と同様である。また各
列にはｎ本（ここでは３本）のアクセス用ラインが縦方
向に走っているが、同時に各行にもｍ本（ここでは３
本）のアクセス用ラインが横方向に走っており、これに
より水平シフトレジスタの各ビットは、一つの列にある
画素の正カーネル設定用端子と、そのｍ個（３つ）前の
列にある画素の負カーネル設定用端子に同時にアクセス
するようになっている。例えば図９に示されたタイミン
グでは、水平シフトレジスタ65のＫ11^-、Ｋ12^-、Ｋ1
3^-、Ｋ21^-、Ｋ22^-、Ｋ23^-、Ｋ31^-、Ｋ32^-、Ｋ33^-のビッ
トは、垂直シフトレジスタ２によって選択された１〜３
行目の中で、Ｐ14、Ｐ15、Ｐ16、Ｐ24、Ｐ25、Ｐ26、Ｐ
34、Ｐ35、Ｐ36の画素に正のカーネル値（０か１）を設
定すると同時に、Ｐ11、Ｐ12、Ｐ13、Ｐ21、Ｐ22、Ｐ2
3、Ｐ31、Ｐ32、Ｐ33の画素に負のカーネル値（０か
１）を設定している。

【００５６】ここで、実際にどの列から出力を出すかは
列選択用のマルチプレクサ66によって指定される。図９
の例では１〜３列目の３列を選択しているので、カーネ
ルの位置が左上の９画素に指定され、Ｐ11、Ｐ12、Ｐ1
3、Ｐ21、Ｐ22、Ｐ23、Ｐ31、Ｐ32、Ｐ33の画素にＫ1
1⁺、Ｋ12⁺、Ｋ13⁺、Ｋ21⁺、Ｋ22⁺、Ｋ23⁺、Ｋ31⁺、Ｋ32
⁺、Ｋ33⁺の正のカーネル値をかけたものと、Ｋ11^-、Ｋ1
2^-、Ｋ13^-、Ｋ21^-、Ｋ22^-、Ｋ23^-、Ｋ31^-、Ｋ32^-、Ｋ33
^-の負のカーネル値をかけたものが同時に出力される。
正の出力と負の出力はそれぞれが全て足し合わされて差
分回路51に入力され、最終的に差分回路からの出力端子
52から出力される。

【００５７】以上の駆動により左上の９画素から、カー
ネル値として＋１、−１を含む３×３のフィルタ処理さ
れた出力を取り出すことができる。

【００５８】以降のタイミングでは、実施の形態１と同
様に垂直シフトレジスタ２のビットを順次下にシフトし
ながら、水平シフトレジスタ65とマルチプレクサ66を同
期させてスキャンを行えば、全画素に同じ３×３のフィ
ルタ処理された出力を取り出すことができる。

【００５９】また差分回路の中に図４のような回路を用
いれば、実施の形態２と同様に、カーネル値の正負の値
を多値にすることができる。

【００６０】また差分回路51は、ここでは一つしか設け
なかったが、差分回路は各列あるいは複数の列毎に設け
てあっても同様に動作する。

【００６１】以上のように、本実施の形態においては、
アレイ中のｎ×ｍ（ｎ，ｍ：自然数）個の単位画素回路
から同時に出力を取り出すことができるので、これらの
出力の加算、減算により、画像パターンを取り出しなが
らの二次元のカーネルによるフィルタリングが実現でき
る。また、ｎ×ｍ個の単位画素回路から同時に、正出力
と負出力を取り出せるので、画素間の加算、減算を行う
機構を簡単な回路により構成することができる。

【００６２】また、以上のように本実施の形態の構成に
おいては、より少ないシフトレジスタの本数で、ｎ×ｍ
個の単位画素回路から同時に、正出力と負出力を取り出
す機構を構成することができる。さらに、アクセスする
ｍ個の列を選択できるので、ｍ個の列以外のカーネル値
は０以外の価を取っても出力に影響をしないようにする
こと可能となる。

【００６３】実施の形態６．以下、この発明の別の実施
の形態図について説明する。図10は単位画素48の構成の
一例、図11は差分回路51の構成の一例を示した図であ
る。上記実施の形態４では、単位画素48として図７のよ
うな構造、差分回路51として図８のような構造を用いた
が、図６、９の単位画素48として図10のような構造、差
分回路51として図11のような構造を用いてもよい。実施
の形態４の回路構成では、画素アレイからの正の電流と
負の電流をそれぞれまず電位に変換してからその差を差
動アンプによりモニタしていたが、本実施の形態の場合
には画素アレイからの正の電流と負の電流の差を、電流
のまま計算する。

【００６４】図10において、同一符号は図７と同様であ
る。実施の形態４に示された図７の動作と異なる点は、
増幅用MOSトランジスタ10が電源ではなく接地端子に列
属されているため、出力電流の向きが、図７では画素か
ら出ていく方向であったのに対し、図10では画素に入り
込んでくる方向になっているという点である。

【００６５】図10ではMOSトランジスタとして全てn-MOS
を用いているが、これらの一部または全部にp-MOSを用
いても同様の働きをする。

【００６６】図10の単位画素からの出力電流は、図６、
９のような回路を通り、正のカーネル値に対する出力の
合計と負のカーネル値に対する出力の合計という形で図
11の差分回路に入力される。このときの入力電流は差分
回路から出て行く方向である。そして正の入力端子61へ
の入力電流はミラー回路69により、出力端子20から出て
いく方向の電流に変換され、負の入力端子62への入力電
流はミラー回路70、71により、出力端子20に入り込んで
くる方向の電流に変換される。その結果出力端子20から
は、正のカーネル値に対する出力と負のカーネル値に対
する出力の差の電流値が取り出されることになる。

【００６７】以上のように、本実施の形態においては、
上記実施の形態５と同様に、アレイ中のｎ×ｍ（ｎ，
ｍ：自然数）個の単位画素回路から同時に出力を取り出
すことができるので、これらの出力の加算、減算によ
り、画像パターンを取り出しながらの二次元のカーネル
によるフィルタリングが実現できる。また、ｎ×ｍ個の
単位画素回路から同時に、正出力と負出力を取り出せる
ので、画素間の加算、減算を行う機構を簡単な回路によ
り構成することができる。さらに、より少ないシフトレ
ジスタの本数で、ｎ×ｍ個の単位画素回路から同時に、
正出力と負出力を取り出す機構を構成することが可能と
なり、またアクセスするｍ個の列を選択できるので、ｍ
個の列以外のカーネル値は０以外の価を取っても出力に
影響をしないようにすること可能となる。

【００６８】実施の形態７．以下、この発明の別の実施
の形態図について説明する。上記実施の形態６の図10の
ような単位画素に対して、実施の形態２と同様に画素間
の減算に重みをつけるには、差分回路として例えば、図
11の代りに図12のような回路を用いればよい。図12にお
いて、20、26、61〜64は図８と同様である。図10の単位
画素からの出力電流は、図６あるいは図９のような受光
素子回路アレイの回路を通り、正のカーネル値に対する
出力の合計と負のカーネル値に対する出力の合計という
形で図12の差分回路51に入力される。このときの入力電
流は差分回路51から出て行く方向である。まず、正の入
力端子61への入力電流はミラー回路72の出力段の電流に
変換されて、一定電位にゲートをバイアスされたMOSト
ランジスタ63に流れる。この電流値によって差動アンプ
26の正の入力端子74の電位が定まる。また負の入力端子
62への入力電流も同様にミラー回路73の出力段の電流に
変換されて、一定電位にゲートをバイアスされたMOSト
ランジスタ64に流れる。この電流値によって差動アンプ
26の負の入力端子75の電位が定まる。

【００６９】ここで、ミラー回路72及び73の出力段は、
３つのMOSトランジスタ76、78、80及びそれぞれをイネ
ーブルするためのスイッチ77、79、81から成っている。
またMOSトランジスタ76と78、及びスイッチ77と79はト
ランジスタとして同じＷ／Ｌを持ち、MOSトランジスタ8
0及びスイッチ81は、MOSトランジスタ76及びスイッチ77
の２倍のトランジスタＷ／Ｌにしてあり、スイッチ77は
常にオンである。これによりスイッチ79、81が共にオフ
ならば「１」の重み、スイッチ79のみオンならば「２」
の重み、スイッチ81のみオンならば「３」の重み、スイ
ッチ79、81が共にオンならば「４」の重みの出力電流値
にすることができる。

【００７０】従って差動アンプ26の入力端子74、75の電
位は正のカーネル値に対する出力の合計と負のカーネル
値に対する出力の合計にそれぞれの重みをかけた値に相
当する電位となっている。以上により出力端子20からは
重みつきの減算をした結果が出力されることになる。

【００７１】上記は２ビットの重みをつける場合の例を
示したが、ミラー回路72、73の出力段のトランジスタ及
びスイッチの数を増やし、４倍、８倍等のＷ／Ｌをもつ
トランジスタを用いれば、更にビット数の多い重みをつ
けることもできる。

【００７２】またここではミラー回路72、73の出力段の
電流を電圧に変換する手段として一定電位にゲートをバ
イアスされたn-MOSトランジスタ63、64を用いたが、こ
れがp-MOSトランジスタ、ダイオード接続のトランジス
タ、抵抗等であっても同様の効果を奏する。

【００７３】以上のように、本実施の形態においては、
特に、画素間の加算、減算を、重み付けを行いながら実
行することが出来るので、カーネル値を多値にすること
ができる。さらに、加減算を行う電流値を多値にするこ
とも可能となる。

【００７４】実施の形態８．以下、この発明の別の実施
の形態を図について説明する。図13はこの発明の一実施
の形態を示す回路構成図であり、図９の構造を簡略化し
たものである。図中２、８、65、66は図９と同様であ
る。実施の形態５の図９のようにアクセスする列の選択
にマルチプレクサ66を用いると、図13のように、カーネ
ル値設定用のシフトレジスタ65の中で、マルチプレクサ
66がアクセスを行わないビットには他のカーネル値を入
れておくことができる。82は現在使用しているカーネル
85の値Ｋ1の入っているビットで、Ｋ1のうちの正のカー
ネル値がＫ1⁺のｎ×ｍビットに、負のカーネル値がＫ1^-
のｎ×ｍビットに入っている。同様に83、84のビットに
は現在使用していないカーネルＫ2、Ｋ3の値が入ってい
る。シフトレジスタ65とマルチプレクサ66は、画像の出
力時は同期して動作するが、カーネル値の変更時には独
立して動作する。

【００７５】図13に示されたタイミングでは、マルチプ
レクサ66の選択している列がカーネル値設定用シフトレ
ジスタ65のＫ1の位置にあるため、Ｋ1のカーネルによる
フィルタリングが行われている。マルチプレクサ66とシ
フトレジスタ65を同期して動作させてやれば、全画素を
同じカーネルでフィルタリングしながら出力を取り出す
ことができる。ここでカーネルをＫ1からＫ2に変更する
には、マルチプレクサ66を一旦止めて、シフトレジスタ
65を２ｍクロック進めてやればよい。逆にカーネルをＫ
2からＫ1に変更するには、シフトレジスタ65を一旦止め
て、マルチプレクサ66を２ｍクロック進めてやればよ
い。

【００７６】このようにクロックの制御のみで簡単にカ
ーネルの切り替えが行えるので、画素エリア上を任意に
分割し、エリア毎にカーネルを切り替えての画像処理が
可能となる。

【００７７】図１、図６等の回路でもマルチプレクサを
つければ同様な機能を持たせられることは言うまでもな
い。

【００７８】以上のように、本実施の形態においては、
アクセスするｍ個の列を選択できるので、ｍ個の列以外
のカーネル値は０以外の価を取っても出力に影響をしな
いようにすることができ、これにより、シフトレジスタ
の中でアクセスするｍ個の列以外のビットに負出力用の
カーネル値や、別のカーネル値を格納することができる
ようになる。また、シフトレジスタの中に格納してある
カーネルの中から任意のものを選んで使用することがで
きるようになる。

【００７９】

【発明の効果】以上のように本願発明の請求項１に係わ
る画像処理装置は、光電変換素子と該素子の出力を制御
する制御回路を備えた単位画素回路が複数個二次元アレ
イ状に配置され、前記二次元アレイ状にならんだ単位画
素回路の行方向に配列された単位画素回路の出力を選択
する垂直走査回路と、該垂直走査回路と同期して駆動さ
れ、前記二次元アレイ状にならんだ単位画素回路の列方
向に配列された単位画素回路の出力を選択する水平走査
回路と、前記垂直走査回路及び水平走査回路と同期して
駆動され、前記二次元アレイ中のｎ×ｍ（ｎ，ｍ：自然
数）の画素の情報を同時に出力させる出力回路とを備え
たので、これらの出力の加算、減算により、画像パター
ンを取り出しながらの二次元のカーネルによるフィルタ
リングが実現できる。

【００８０】本願発明の請求項２に係わる画像処理装置
は、請求項１において、アクセスするｎ個の行を選択す
る垂直走査回路と、直列に接続されたｎ個の水平走査回
路とを備え、前記各水平走査回路と二次元アレイ中の各
列毎の画素とがアクセス線で接続されることを規定する
ので、アレイ中のｎ×ｍ（ｎ，ｍ：自然数）個の単位画
素回路から同時に出力を取り出す機構を簡単な回路によ
り構成することができる。

【００８１】本願発明の請求項３に係わる画像処理装置
は、請求項１において、ｎ×ｍ（ｎ，ｍ：自然数）の画
素の情報を画素間で演算させながら、同時に出力させる
出力回路を備えたので、画像パターンを取り出しながら
の二次元のカーネルによるフィルタリングが実現でき
る。

【００８２】本願発明の請求項４に係わる画像処理装置
は、請求項３において、画素間での演算に重み付けをさ
せる出力回路を備えたので、画素間の加算、減算を、重
み付けを行いながら実行することが出来るので、カーネ
ル値を多値にすることができる。

【００８３】本願発明の請求項５に係わる画像処理装置
は、請求項４において、出力回路に、電流値変換回路と
電流値選択用のスイッチを備えたので、加減算を行う電
流値を多値にすることができる。

【００８４】本願発明の請求項６に係わる画像処理装置
は、請求項１において、各単位画素回路内の制御回路
は、正出力用と負出力用の二つの読み出し回路を備え、
ｎ×ｍ個の単位画素回路から同時に、正出力と負出力を
取り出す出力回路を備えたので、ｎ×ｍ個の単位画素回
路から同時に、正出力と負出力を取り出せるので、画素
間の加算、減算を行う機構を簡単な回路により構成する
ことができる。

【００８５】本願発明の請求項７に係わる画像処理装置
は、請求項１において、各画素からの出力が非破壊の電
流出力であって、列方向の画素の出力線を共有する構造
であるので、電流によりデータの加算が出来るので、加
算機構を簡単な回路により構成することができる。

【００８６】本願発明の請求項８に係わる画像処理装置
は、請求項６において、水平走査回路は、１画素当り正
負のカーネル値が与えられるようにしたことを規定する
ので、水平走査回路の制御によりｎ×ｍ個の単位画素回
路から同時に、正出力と負出力を取り出せるので、画素
間の加算、減算を行う機構を簡単な回路により構成する
ことができる。

【００８７】本願発明の請求項９に係わる画像処理装置
は、請求項８において、アクセスするｎ個の行を選択す
る垂直走査回路と、２ｎ個の水平走査回路とを有し、該
水平走査回路のうち正のカーネル値を画素に与える回路
と負のカーネル値を画素に与える回路とがそれぞれが直
列に接続され、前記各水平走査回路と二次元アレイ中の
各列毎の画素とがアクセス線で接続されることを規定す
るので、ｎ×ｍ個の単位画素回路から同時に、正出力と
負出力を取り出す機構を簡単な回路により構成すること
ができる。

【００８８】本願発明の請求項１０に係わる画像処理装
置は、請求項８において、アクセスするｎ個の行を選択
する垂直走査回路と、ｎ個の水平走査回路を有し、該水
平走査回路の２ｍビットから二次元アレイの各列当り２
ｎ本のアクセス線を割り当て接続したので、より少ない
シフトレジスタの数で、ｎ×ｍ個の単位画素回路から同
時に、正出力と負出力を取り出す機構を構成することが
できる。

【００８９】本願発明の請求項１１に係わる画像処理装
置は、請求項１０において、さらにアクセスするｍ個の
列を選択するマルチプレクサを備えたので、アクセスす
るｍ個の列を選択できるので、ｍ個の列以外のカーネル
値は０以外の価を取っても出力に影響をしないようにす
ることができる。さらに、これにより、シフトレジスタ
の中でアクセスするｍ個の列以外のビットに負出力用の
カーネル値や、別のカーネル値を格納することができる
ようになる。

【００９０】本願発明の請求項１２に係わる画像処理装
置は、請求項１１のいずれか１項において、ｎ×ｍのカ
ーネルの形を決める水平走査回路と垂直走査回路とを独
立に駆動するようにしたので、シフトレジスタの中に格
納してあるカーネルの中から任意のものを選んで使用す
ることができる。また画像を取り出している途中で他の
カーネルに切り替えることも容易にできる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１を示す画像処理装置
を構成する受光素子回路アレイ及びその周辺回路を示す
図である。

【図２】 この発明の実施の形態１の受光素子回路アレ
イに用いられる単位画素の構造を示す図である。

【図３】 この発明の実施の形態１の受光素子回路アレ
イの周辺回路に用いられる差分回路の構成を示す図であ
る。

【図４】 この発明の実施の形態２に用いられる差分ア
ンプの構成を示す図である。

【図５】 この発明の実施の形態３に用いられる差分ア
ンプの別の構成を示す図である。

【図６】 この発明の実施の形態４を示す画像処理装置
を構成する受光素子回路アレイ及びその周辺回路を示す
構成図である。

【図７】 この発明の実施の形態４の受光素子回路アレ
イに用いられる単位画素の構造を示す図である。

【図８】 この発明の実施の形態４の受光素子回路アレ
イの周辺回路に用いられる差分回路の構成を示す図であ
る。

【図９】 この発明の実施の形態５を示す画像処理装置
を構成する受光素子回路アレイ及びその周辺回路を示す
構成図である。

【図１０】 この発明の実施の形態６を説明する図で、
受光素子回路アレイに用いられる単位画素の構造を示す
図である。

【図１１】 この発明の実施の形態６の受光素子回路ア
レイの周辺回路に用いられる差分回路の構成を示す図で
ある。

【図１２】 この発明の実施の形態７を示す差分回路の
別の構成を示す図である。

【図１３】 この発明の実施の形態８を示す受光素子回
路アレイ及びその周辺回路を示す概略構成図である。

【図１４】 従来の受光素子回路アレイを示す回路構成
図である。

【図１５】 従来の受光素子回路アレイを構成する単位
画素回路を示す素子構造図である。

【図１６】 従来の画像入力装置を示す構成図である。

【符号の説明】

１ 単位画素、 ２ 行選択用垂
直シフトレジスタ、３ 列選択用水平シフトレジスタ、
４ 列選択用水平シフトレジスタ、５ 列選択用水
平シフトレジスタ、 ６ 差分回路、７ 差分回路か
らの出力端子、 ８ リセット用シフトレジス
タ、９ 光電変換素子、 10 増幅用MOS
トランジスタ、11 列選択用端子、 12
列選択用MOSトランジスタ、13 行選択用端子、
14 行選択用MOSトランジスタ、15 画素から
の出力端子、 16 リセット端子、17 光電変換
素子のリセット用MOSトランジスタ、 18 電源ライ
ン、19 入力端子、 20 出力端子、
21 一定電位にゲートをバイアスされたMOSトランジス
タ、22 正出力蓄積用MOSトランジスタ、 23 正出
力蓄積用容量、24 負出力蓄積用MOSトランジスタ、
25 負出力蓄積用容量、26 差動アンプ、 27 差
動アンプの正の入力端子、28 差動アンプの負の入力端
子、 29 出力端子、30 MOSトランジスタ、 31 M
OSトランジスタ、32 ミラー回路、 33 ミラー回路 34 ミラー回路の出力段のトランジスタ（大きさ１）、
35 イネーブルスイッチ（大きさ１）、36 ミラー回路
の出力段のトランジスタ（大きさ１）、37 イネーブル
スイッチ（大きさ１）、38 ミラー回路の出力段のトラ
ンジスタ（大きさ２）、39 イネーブルスイッチ（大き
さ２）、40 ミラー回路、 41 ミラー回路、42 ミ
ラー回路の出力段のトランジスタ（大きさ１）、43 イ
ネーブルスイッチ（大きさ１）、44 ミラー回路の出力
段のトランジスタ（大きさ１）、45 イネーブルスイッ
チ（大きさ１）、46 ミラー回路の出力段のトランジス
タ（大きさ２）、47 イネーブルスイッチ（大きさ
２）、48 単位画素、49 負のカーネル値を設定するた
めのｎ個（ここでは３個）の水平シフトレジスタ、50
正のカーネル値を設定するためのｎ個（ここでは３個）
の水平シフトレジスタ、51 差分回路、 52 差分回
路からの出力端子、53 正カーネル設定用端子、 54
MOSトランジスタ、55 負カーネル設定用端子、 5
6 MOSトランジスタ、57 MOSトランジスタ、 58 M
OSトランジスタ、59 正出力端子、 60 負出力端
子、 61 正の入力端子、62 負の入力端子、 63
MOSトランジスタ、 64 MOSトランジスタ、65 カー
ネル値を設定するためのｎ個(ここでは３個)の水平シフ
トレジスタ、66 アクセスする列を選択するマルチプレ
クサ、67 正出力用パストランジスタ、 68 負出力
用パストランジスタ、69 ミラー回路、 70 ミラー
回路、 71 ミラー回路、72 正の入力端子のミラー
回路、 73 負の入力端子のミラー回路、74 差動ア
ンプの正の入力端子、 75 差動アンプの負の入力端
子、76 ミラー回路の出力段のトランジスタ（大きさ
１）、77 イネーブルスイッチ（大きさ１）、78 ミラ
ー回路の出力段のトランジスタ（大きさ１）、79 イネ
ーブルスイッチ（大きさ１）、80 ミラー回路の出力段
のトランジスタ（大きさ２）、81 イネーブルスイッチ
（大きさ２）、82 カーネルK1の入っているビット、
83 カーネルK2の入っているビット、84 カーネルK3の
入っているビット、85 画素アレイにアクセスされたカ
ーネルＫ１

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三宅 康也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 新田 泰彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 太田 淳 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 久間 和生 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (12)

【特許請求の範囲】
1. 【請求項１】 光電変換素子と該素子の出力を制御する
   制御回路を備えた単位画素回路が複数個二次元アレイ状
   に配置され、前記二次元アレイ状にならんだ単位画素回
   路の行方向に配列された単位画素回路の出力を選択する
   垂直走査回路と、該垂直走査回路と同期して駆動され、
   前記二次元アレイ状にならんだ単位画素回路の列方向に
   配列された単位画素回路の出力を選択する水平走査回路
   と、前記垂直走査回路及び水平走査回路と同期して駆動
   され、前記二次元アレイ中のｎ×ｍ（ｎ，ｍ：自然数）
   の画素の情報を同時に出力させる出力回路とを備えたこ
   とを特徴とする画像処理装置。
2. 【請求項２】 アクセスするｎ個の行を選択する垂直走
   査回路と、直列に接続されたｎ個の水平走査回路とを備
   え、前記各水平走査回路と二次元アレイ中の各列毎の画
   素とがアクセス線で接続されることを特徴とする請求項
   １に記載の画像処理装置。
3. 【請求項３】 ｎ×ｍ（ｎ，ｍ：自然数）の画素の情報
   を画素間で演算させながら、同時に出力させる出力回路
   を備えたことを特徴とする請求項１に記載の画像処理装
   置。
4. 【請求項４】 さらに、画素間での演算に重み付けをさ
   せる出力回路を備えたことを特徴とする請求項３に記載
   の画像処理装置。
5. 【請求項５】 出力回路に、電流値変換回路と電流値選
   択用のスイッチを備えたことを特徴とする請求項４に記
   載の画像処理装置。
6. 【請求項６】 各単位画素回路内の制御回路は、正出力
   用と負出力用の二つの読み出し回路を備え、ｎ×ｍ個の
   単位画素回路から同時に、正出力と負出力を取り出す出
   力回路を備えたことを特徴とする請求項１に記載の画像
   処理装置。
7. 【請求項７】 各画素からの出力が非破壊の電流出力で
   あって、列方向の画素の出力線を共有する構造であるこ
   とを特徴とする請求項１に記載の画像処理装置。
8. 【請求項８】 水平走査回路は、１画素当り正負のカー
   ネル値が与えられるようにしたことを特徴とする請求項
   ６に記載の画像処理装置。
9. 【請求項９】 アクセスするｎ個の行を選択する垂直走
   査回路と、２ｎ個の水平走査回路とを有し、該水平走査
   回路のうち正のカーネル値を画素に与える回路と負のカ
   ーネル値を画素に与える回路とがそれぞれが直列に接続
   され、前記各水平走査回路と二次元アレイ中の各列毎の
   画素とがアクセス線で接続されることを特徴とする請求
   項８に記載の画像処理装置。
10. 【請求項１０】 アクセスするｎ個の行を選択する垂直
    走査回路と、ｎ個の水平走査回路を有し、該水平走査回
    路の２ｍビットから二次元アレイの各列当り２ｎ本のア
    クセス線を割り当て接続したことを特徴とする請求項８
    に記載の画像処理装置。
11. 【請求項１１】 さらに、アクセスするｍ個の列を選択
    するマルチプレクサを備えたことを特徴とする請求項１
    ０に記載の画像処理装置。
12. 【請求項１２】 ｎ×ｍのカーネルの形を決める水平走
    査回路と垂直走査回路とを独立に駆動するようにしたこ
    とを特徴とする請求項１１のいずれか１項に記載の画像
    処理装置。