JPH10195643A - スパッタターゲット、スパッタ装置、半導体装置およびその製造方法 - Google Patents
スパッタターゲット、スパッタ装置、半導体装置およびその製造方法Info
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- JPH10195643A JPH10195643A JP8348959A JP34895996A JPH10195643A JP H10195643 A JPH10195643 A JP H10195643A JP 8348959 A JP8348959 A JP 8348959A JP 34895996 A JP34895996 A JP 34895996A JP H10195643 A JPH10195643 A JP H10195643A
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
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Abstract
(57)【要約】
【課題】ソース・ドレイン拡散層およびゲート側壁絶縁
膜等の絶縁膜上にＴｉを含むＣｏ膜を形成し、熱処理に
よりソース・ドレイン拡散層の表面にＣｏＳｉ膜を形成
した後に、上記絶縁膜上のＴｉを含むＣｏ膜を選択的に
除去すること。 【解決手段】Ｔｉ添加濃度が３３原子％未満のＣｏＴｉ
合金ターゲットを用いたスパッタ装置により、ｎ型ソー
ス・ドレイン拡散層１８およびゲート側壁絶縁膜１７等
の絶縁膜上にＳｉを含むＣｏ膜１９を形成し、次に熱処
理によりソース・ドレイン拡散層１８の表面にＣｏＳｉ
膜２０を形成し、次に上記絶縁膜上のＳｉを含むＣｏ膜
をＣｏの選択エッチング液により選択的に除去する。
膜等の絶縁膜上にＴｉを含むＣｏ膜を形成し、熱処理に
よりソース・ドレイン拡散層の表面にＣｏＳｉ膜を形成
した後に、上記絶縁膜上のＴｉを含むＣｏ膜を選択的に
除去すること。 【解決手段】Ｔｉ添加濃度が３３原子％未満のＣｏＴｉ
合金ターゲットを用いたスパッタ装置により、ｎ型ソー
ス・ドレイン拡散層１８およびゲート側壁絶縁膜１７等
の絶縁膜上にＳｉを含むＣｏ膜１９を形成し、次に熱処
理によりソース・ドレイン拡散層１８の表面にＣｏＳｉ
膜２０を形成し、次に上記絶縁膜上のＳｉを含むＣｏ膜
をＣｏの選択エッチング液により選択的に除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、スパッタターゲッ
ト、スパッタ装置、半導体装置およびその製造方法に係
り、特に磁性を有する金属または合金を主成分とする導
電性薄膜を形成するためのスパッタターゲットおよびス
パッタ装置、ならびに磁性を有する金属または合金を主
成分とする導電性薄膜を備えた半導体装置およびその製
造方法に関する。
ト、スパッタ装置、半導体装置およびその製造方法に係
り、特に磁性を有する金属または合金を主成分とする導
電性薄膜を形成するためのスパッタターゲットおよびス
パッタ装置、ならびに磁性を有する金属または合金を主
成分とする導電性薄膜を備えた半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、集積度を高め
ること、つまり、素子の微細化により実現できる。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、集積度を高め
ること、つまり、素子の微細化により実現できる。
【０００３】素子の微細化は、例えば、ＭＯＳ電界効果
トランジスタ（ＭＯＳトランジスタ）の場合であれば、
ゲート長の短縮化およびソース・ドレイン拡散層の薄層
化により実現できる。
トランジスタ（ＭＯＳトランジスタ）の場合であれば、
ゲート長の短縮化およびソース・ドレイン拡散層の薄層
化により実現できる。
【０００４】浅いソース・ドレイン拡散層を形成する方
法としては、低加速イオン注入法が広く用いられてい
る。この方法により０．１μｍ以下の浅いソース・ドレ
イン拡散層を形成できる。
法としては、低加速イオン注入法が広く用いられてい
る。この方法により０．１μｍ以下の浅いソース・ドレ
イン拡散層を形成できる。
【０００５】しかし、この種の低加速イオン注入法で形
成されたソース・ドレイン拡散層のシート抵抗は、１０
０Ω／□以上という高い値になるため、このままでは微
細化による高速化は期待できない。そこで、高速化を図
るために、ソース・ドレイン拡散層の表面にシリサイド
膜を自己整合的に形成するというサリサイド法が考えら
れた。
成されたソース・ドレイン拡散層のシート抵抗は、１０
０Ω／□以上という高い値になるため、このままでは微
細化による高速化は期待できない。そこで、高速化を図
るために、ソース・ドレイン拡散層の表面にシリサイド
膜を自己整合的に形成するというサリサイド法が考えら
れた。
【０００６】図１５に、サリサイド法を用いたＬＤＤ構
造のＭＯＳトランジスタの工程断面図を示す。まず、図
１５（ａ）に示すように、シリコン基板８１の表面に素
子分離絶縁膜８２を形成して素子形成領域を規定する。
造のＭＯＳトランジスタの工程断面図を示す。まず、図
１５（ａ）に示すように、シリコン基板８１の表面に素
子分離絶縁膜８２を形成して素子形成領域を規定する。
【０００７】次に同図（ａ）に示すように、ゲート絶縁
膜８３、多結晶シリコンからなるゲート電極８４を形成
し、このゲート電極８４をマスクにして不純物イオンを
基板表面に注入する。この後、アニールにより上記不純
物イオンを活性化して低濃度の浅いソース・ドレイン拡
散層（ＬＤＤ）８６ａを形成する。
膜８３、多結晶シリコンからなるゲート電極８４を形成
し、このゲート電極８４をマスクにして不純物イオンを
基板表面に注入する。この後、アニールにより上記不純
物イオンを活性化して低濃度の浅いソース・ドレイン拡
散層（ＬＤＤ）８６ａを形成する。
【０００８】次に同図（ａ）に示すように、幅が約５０
ｎｍのゲート側壁絶縁膜８５を形成し、このゲート側壁
絶縁膜８５およびゲート電極８４をマスクにして不純物
イオンを基板表面に注入する。このとき、ゲート電極８
４の多結晶シリコンにも不純物イオンが注入される。こ
の後、アニールにより上記不純物イオンを活性化して高
濃度のソース・ドレイン拡散層８６ｂを形成する。ここ
までは、通常のＬＤＤ構造のＭＯＳトランジスタのプロ
セスと同じである。
ｎｍのゲート側壁絶縁膜８５を形成し、このゲート側壁
絶縁膜８５およびゲート電極８４をマスクにして不純物
イオンを基板表面に注入する。このとき、ゲート電極８
４の多結晶シリコンにも不純物イオンが注入される。こ
の後、アニールにより上記不純物イオンを活性化して高
濃度のソース・ドレイン拡散層８６ｂを形成する。ここ
までは、通常のＬＤＤ構造のＭＯＳトランジスタのプロ
セスと同じである。
【０００９】次に同図（ａ）に示すように、全面に厚さ
２０〜３０ｎｍ程度のコバルト（Ｃｏ）膜８７をスパッ
タ法を用いて堆積した後、図１５（ｂ）に示すように、
ランプアニールを用いた窒素雰囲気中での５００〜６０
０℃、３０〜６０秒の熱処理により、Ｃｏ膜８７とシリ
コン基板８１、Ｃｏ膜８７とゲート電極（多結晶シリコ
ン）８４とを反応させて、珪化コバルト（ＣｏＳｉ）膜
８８を形成する。
２０〜３０ｎｍ程度のコバルト（Ｃｏ）膜８７をスパッ
タ法を用いて堆積した後、図１５（ｂ）に示すように、
ランプアニールを用いた窒素雰囲気中での５００〜６０
０℃、３０〜６０秒の熱処理により、Ｃｏ膜８７とシリ
コン基板８１、Ｃｏ膜８７とゲート電極（多結晶シリコ
ン）８４とを反応させて、珪化コバルト（ＣｏＳｉ）膜
８８を形成する。
【００１０】次に図１５（ｃ）に示すように、未反応の
Ｃｏ膜８７をエッチング除去した後、７５０〜９００
℃、３０〜６０秒の熱処理により、ソース・ドレイン拡
散層８６ｂ、ゲート電極８４上のＣｏＳｉ膜８８をＣｏ
Ｓｉ2 膜８８′に変える。
Ｃｏ膜８７をエッチング除去した後、７５０〜９００
℃、３０〜６０秒の熱処理により、ソース・ドレイン拡
散層８６ｂ、ゲート電極８４上のＣｏＳｉ膜８８をＣｏ
Ｓｉ2 膜８８′に変える。
【００１１】次に同図（ｃ）に示すように、全面に層間
絶縁膜８９を形成した後、この層間絶縁膜８９にコンタ
クトホールを開口して、ソース・ドレイン拡散層８６ｂ
およびゲート電極８４上のＣｏＳｉ2 膜８８′を露出さ
せる。
絶縁膜８９を形成した後、この層間絶縁膜８９にコンタ
クトホールを開口して、ソース・ドレイン拡散層８６ｂ
およびゲート電極８４上のＣｏＳｉ2 膜８８′を露出さ
せる。
【００１２】最後に、同図（ｃ）に示すように、ソース
・ドレイン拡散層８６ｂ上のＣｏＳｉ2 膜８８′にコン
タクトするソース・ドレイン電極配線９０SD、ゲート電
極８４上のＣｏＳｉ2 膜８８′にコンタクトするゲート
電極配線９０G を形成して完成する。
・ドレイン拡散層８６ｂ上のＣｏＳｉ2 膜８８′にコン
タクトするソース・ドレイン電極配線９０SD、ゲート電
極８４上のＣｏＳｉ2 膜８８′にコンタクトするゲート
電極配線９０G を形成して完成する。
【００１３】この方法で実際にＭＯＳトランジスタを形
成すると、ソース・ドレイン拡散層８６ａの表面に厚さ
７０〜１００ｎｍ程度のＣｏＳｉ2 膜８８´が形成さ
れ、そのシート抵抗は２〜３Ω／□という低い値とな
る。
成すると、ソース・ドレイン拡散層８６ａの表面に厚さ
７０〜１００ｎｍ程度のＣｏＳｉ2 膜８８´が形成さ
れ、そのシート抵抗は２〜３Ω／□という低い値とな
る。
【００１４】
【発明が解決しようとする課題】しかしながら、この種
のサリサイド法を用いたＭＯＳトランジスタの形成方法
には以下のような問題がある。第１の問題は、コバルト
（Ｃｏ）膜８７をスパッタ法を用いて堆積する工程にあ
る。Ｃｏは磁性体であるため、成膜方法として通常用い
られるマグネトロンスパッタ法でＣｏターゲットをスパ
ッタしようとすると、カソードに設けた磁石による磁場
がＣｏターゲットの中に閉じ込められる。
のサリサイド法を用いたＭＯＳトランジスタの形成方法
には以下のような問題がある。第１の問題は、コバルト
（Ｃｏ）膜８７をスパッタ法を用いて堆積する工程にあ
る。Ｃｏは磁性体であるため、成膜方法として通常用い
られるマグネトロンスパッタ法でＣｏターゲットをスパ
ッタしようとすると、カソードに設けた磁石による磁場
がＣｏターゲットの中に閉じ込められる。
【００１５】このため、Ｃｏターゲット表面にプラズマ
を高密度化する磁場を形成できない。これにより、例え
ば、Ａｒプラズマの場合であれば、１．５Ｐａ以上にＡ
ｒ圧力を高めても、放電が起こらないという問題が生じ
る。
を高密度化する磁場を形成できない。これにより、例え
ば、Ａｒプラズマの場合であれば、１．５Ｐａ以上にＡ
ｒ圧力を高めても、放電が起こらないという問題が生じ
る。
【００１６】この問題を解決する方法としては、Ｃｏタ
ーゲットの厚さを３ｍｍ以下に薄くして、磁場がＣｏタ
ーゲット表面より外部に形成されるようにすることが考
えられる。
ーゲットの厚さを３ｍｍ以下に薄くして、磁場がＣｏタ
ーゲット表面より外部に形成されるようにすることが考
えられる。
【００１７】しかし、この方法では、放電電流の値が１
Ａ未満の小さい値となるため、安定したスパッタ成膜が
困難である。また、厚さ３ｍｍ以下と薄いことから、Ｃ
ｏターゲットがエッチングによりすぐに消耗するため、
量産する際には、新しいＣｏターゲットに交換する頻度
が増し、装置稼働率が低下するという問題が生じる。
Ａ未満の小さい値となるため、安定したスパッタ成膜が
困難である。また、厚さ３ｍｍ以下と薄いことから、Ｃ
ｏターゲットがエッチングによりすぐに消耗するため、
量産する際には、新しいＣｏターゲットに交換する頻度
が増し、装置稼働率が低下するという問題が生じる。
【００１８】また、たとえＣｏターゲットを薄くして
も、ターゲットおよびカソード周囲に設けたアースシー
ル部等の周辺治具にはＣｏが堆積する。この堆積したＣ
ｏによりカソードの磁界制御が影響を受ける。すなわ
ち、Ｃｏターゲット表面の磁場がＣｏの堆積により変化
する。
も、ターゲットおよびカソード周囲に設けたアースシー
ル部等の周辺治具にはＣｏが堆積する。この堆積したＣ
ｏによりカソードの磁界制御が影響を受ける。すなわ
ち、Ｃｏターゲット表面の磁場がＣｏの堆積により変化
する。
【００１９】この結果、シリコン基板８１の面内におけ
るＣｏ膜８７の膜厚や結晶性にばらつきが生じる。ま
た、複数のシリコン基板８１の各々にＣｏ膜８７を形成
する場合には、シリコン基板８１同士の間でもばらつき
が生じる。
るＣｏ膜８７の膜厚や結晶性にばらつきが生じる。ま
た、複数のシリコン基板８１の各々にＣｏ膜８７を形成
する場合には、シリコン基板８１同士の間でもばらつき
が生じる。
【００２０】第２の問題は、上述の方法で形成したＣｏ
Ｓｉ2 膜８８´とソース・ドレイン拡散層８６ｂとの界
面には、ＣｏＳｉ2 膜８８´の膜厚と同程度かその半分
程度の凹凸が形成され、ｐｎ接合リーク電流が増大する
ことである。
Ｓｉ2 膜８８´とソース・ドレイン拡散層８６ｂとの界
面には、ＣｏＳｉ2 膜８８´の膜厚と同程度かその半分
程度の凹凸が形成され、ｐｎ接合リーク電流が増大する
ことである。
【００２１】すなわち、浅いソース・ドレイン拡散層８
６ｂに対して、界面形状が良好となるＣｏＳｉ2 膜８８
´を形成することは困難であった。その原因としては、
ＣｏＳｉ2 膜８８´の厚さと同程度の深さまでソース・
ドレイン拡散層８６ｂ中にＣｏＳｉ2 膜８８´が浸食す
ることや、ソース・ドレイン拡散層８６ｂの表面のわず
かな汚染物質（自然酸化膜など）により、不均一なＣｏ
／Ｓｉ反応が起こることが考えられる。
６ｂに対して、界面形状が良好となるＣｏＳｉ2 膜８８
´を形成することは困難であった。その原因としては、
ＣｏＳｉ2 膜８８´の厚さと同程度の深さまでソース・
ドレイン拡散層８６ｂ中にＣｏＳｉ2 膜８８´が浸食す
ることや、ソース・ドレイン拡散層８６ｂの表面のわず
かな汚染物質（自然酸化膜など）により、不均一なＣｏ
／Ｓｉ反応が起こることが考えられる。
【００２２】前者の原因を除去する方法としては、Ｃｏ
Ｓｉ2 膜８８´の厚さを薄くする方法がある。しかし、
ＣｏＳｉ2 膜８８´の厚さが薄くなると、ＣｏＳｉ2 膜
８８´の体積当たりのＣｏＳｉ2 膜８８´の表面積が大
きくなるため、ＣｏＳｉ2 膜８８´はその表面エネルギ
ーを減らそうとして凝集する。したがって、単に薄膜化
にするだけではこの問題は解決することができない。
Ｓｉ2 膜８８´の厚さを薄くする方法がある。しかし、
ＣｏＳｉ2 膜８８´の厚さが薄くなると、ＣｏＳｉ2 膜
８８´の体積当たりのＣｏＳｉ2 膜８８´の表面積が大
きくなるため、ＣｏＳｉ2 膜８８´はその表面エネルギ
ーを減らそうとして凝集する。したがって、単に薄膜化
にするだけではこの問題は解決することができない。
【００２３】後者の原因を除去する方法としては、Ｃｏ
膜８７の下に薄いチタン（Ｔｉ）膜を敷き、Ｃｏ膜８７
とソース・ドレイン拡散層８６ｂとの反応の初期段階
で、ＴｉとＳｉとＣｏからなる中間膜を形成し、この中
間膜を通してＣｏをソース・ドレイン拡散層８６ｂに供
給し、比較的均一な厚さのＣｏＳｉ2 膜８８を形成する
方法がある。
膜８７の下に薄いチタン（Ｔｉ）膜を敷き、Ｃｏ膜８７
とソース・ドレイン拡散層８６ｂとの反応の初期段階
で、ＴｉとＳｉとＣｏからなる中間膜を形成し、この中
間膜を通してＣｏをソース・ドレイン拡散層８６ｂに供
給し、比較的均一な厚さのＣｏＳｉ2 膜８８を形成する
方法がある。
【００２４】しかし、Ｔｉ膜が薄すぎるとその効果がな
くなり、逆にＴｉ膜が厚すぎると、ＴｉＳｉ2 とＣｏＳ
ｉ2 の混合物がソース・ドレイン拡散層８６ｂの表面に
形成され、シート抵抗が増加する。また、適当なＴｉ膜
の厚さは５〜１０ｎｍ程度と報告されているが、このよ
うな厚さのＴｉ膜をソース・ドレイン拡散層８６ｂ上に
被着させるためには高い制御性が要求される。したがっ
て、Ｔｉ膜を用いた方法は現実的な方法ではない。
くなり、逆にＴｉ膜が厚すぎると、ＴｉＳｉ2 とＣｏＳ
ｉ2 の混合物がソース・ドレイン拡散層８６ｂの表面に
形成され、シート抵抗が増加する。また、適当なＴｉ膜
の厚さは５〜１０ｎｍ程度と報告されているが、このよ
うな厚さのＴｉ膜をソース・ドレイン拡散層８６ｂ上に
被着させるためには高い制御性が要求される。したがっ
て、Ｔｉ膜を用いた方法は現実的な方法ではない。
【００２５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、磁性を有する金属また
は合金を主成分とする導電性薄膜の形成に有効なスパッ
タターゲットおよびスパッタ装置、ならびに磁性を有す
る金属または合金を主成分とし、形成が容易な導電性薄
膜を備えた半導体装置およびその製造方法を提供するこ
とにある。
ので、その目的とするところは、磁性を有する金属また
は合金を主成分とする導電性薄膜の形成に有効なスパッ
タターゲットおよびスパッタ装置、ならびに磁性を有す
る金属または合金を主成分とし、形成が容易な導電性薄
膜を備えた半導体装置およびその製造方法を提供するこ
とにある。
【００２６】
［構成］上記目的を達成するために、本発明に係るスパ
ッタターゲット（請求項１）は、磁性を有する金属また
は合金からなる主成分と、非磁性金属および半導体の少
なくとも一方からなる副成分とから構成され、前記副成
分の濃度が３３原子％未満であることを特徴とする。
ッタターゲット（請求項１）は、磁性を有する金属また
は合金からなる主成分と、非磁性金属および半導体の少
なくとも一方からなる副成分とから構成され、前記副成
分の濃度が３３原子％未満であることを特徴とする。
【００２７】また、本発明に係る他のスパッタターゲッ
ト（請求項２）は、上記スパッタターゲット（請求項
１）において、前記主成分が、Ｃｏ、ＮｉおよびＦｅか
ら選ばれる１つの金属または２つ以上の金属の合金であ
ることを特徴とする。
ト（請求項２）は、上記スパッタターゲット（請求項
１）において、前記主成分が、Ｃｏ、ＮｉおよびＦｅか
ら選ばれる１つの金属または２つ以上の金属の合金であ
ることを特徴とする。
【００２８】また、本発明に係る他のスパッタターゲッ
ト（請求項３）は、上記スパッタターゲット（請求項
１）において、前記副成分が、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、
Ｎｂ、Ｔａ、Ｃｒ、ＳｎおよびＰｂの少なくとも１つの
非磁性金属、ＳｉおよびＧｅの少なくとも一方の半導
体、または前記少なくとも１つの非磁性金属および前記
少なくとも一方の半導体からなることを特徴とする。
ト（請求項３）は、上記スパッタターゲット（請求項
１）において、前記副成分が、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、
Ｎｂ、Ｔａ、Ｃｒ、ＳｎおよびＰｂの少なくとも１つの
非磁性金属、ＳｉおよびＧｅの少なくとも一方の半導
体、または前記少なくとも１つの非磁性金属および前記
少なくとも一方の半導体からなることを特徴とする。
【００２９】本発明に係る他のスパッタ装置（請求項
４）は、スパッタターゲットにイオンを衝突させ、前記
スパッタターゲットからはじき飛ばされる物質を半導体
基板上に堆積させて、前記半導体基板上に薄膜を形成す
るスパッタ装置において、前記スパッタターゲットとし
て、磁性を有する金属または合金からなる主成分と、非
磁性金属および半導体の少なくとも一方からなる副成分
とから構成され、前記副成分の濃度が３３原子％未満の
スパッタターゲットを用いることを特徴とする。
４）は、スパッタターゲットにイオンを衝突させ、前記
スパッタターゲットからはじき飛ばされる物質を半導体
基板上に堆積させて、前記半導体基板上に薄膜を形成す
るスパッタ装置において、前記スパッタターゲットとし
て、磁性を有する金属または合金からなる主成分と、非
磁性金属および半導体の少なくとも一方からなる副成分
とから構成され、前記副成分の濃度が３３原子％未満の
スパッタターゲットを用いることを特徴とする。
【００３０】また、本発明に係る他のスパッタ装置（請
求項５）は、上記スパッタ装置（請求項４）において、
前記主成分が、Ｃｏ、ＮｉおよびＦｅから選ばれる１つ
の金属または２つ以上の金属の合金であることを特徴と
する。
求項５）は、上記スパッタ装置（請求項４）において、
前記主成分が、Ｃｏ、ＮｉおよびＦｅから選ばれる１つ
の金属または２つ以上の金属の合金であることを特徴と
する。
【００３１】また、本発明に係る他のスパッタ装置（請
求項６）は、上記スパッタ装置（請求項４）において、
前記副成分が、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃ
ｒ、ＳｎおよびＰｂの少なくとも１つの非磁性金属、Ｓ
ｉおよびＧｅの少なくとも一方の半導体、または前記少
なくとも１つの非磁性金属および前記少なくとも一方の
半導体からなることを特徴とする。
求項６）は、上記スパッタ装置（請求項４）において、
前記副成分が、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃ
ｒ、ＳｎおよびＰｂの少なくとも１つの非磁性金属、Ｓ
ｉおよびＧｅの少なくとも一方の半導体、または前記少
なくとも１つの非磁性金属および前記少なくとも一方の
半導体からなることを特徴とする。
【００３２】本発明に係る他の半導体装置（請求項７）
は、半導体基板と、この半導体基板の表面に選択的に形
成され、磁性を有する金属または合金からなる主成分
と、非磁性金属および半導体の少なくとも一方からなる
副成分とから構成され、前記副成分の濃度が３３原子％
未満の導電性薄膜とを備えたことを特徴とする。
は、半導体基板と、この半導体基板の表面に選択的に形
成され、磁性を有する金属または合金からなる主成分
と、非磁性金属および半導体の少なくとも一方からなる
副成分とから構成され、前記副成分の濃度が３３原子％
未満の導電性薄膜とを備えたことを特徴とする。
【００３３】また、本発明に係る他の半導体装置（請求
項８）は、上記半導体装置（請求項７）において、前記
半導体基板がシリコン基板、前記導電性薄膜がＭＯＳト
ランジスタのソース・ドレイン拡散層上のシリサイド膜
であることを特徴とする。
項８）は、上記半導体装置（請求項７）において、前記
半導体基板がシリコン基板、前記導電性薄膜がＭＯＳト
ランジスタのソース・ドレイン拡散層上のシリサイド膜
であることを特徴とする。
【００３４】また、本発明に係る他の半導体装置（請求
項９）は、上記半導体装置（請求項７）において、前記
主成分が、Ｃｏ、ＮｉおよびＦｅから選ばれる１つの金
属または２つ以上の金属の合金であることを特徴とす
る。
項９）は、上記半導体装置（請求項７）において、前記
主成分が、Ｃｏ、ＮｉおよびＦｅから選ばれる１つの金
属または２つ以上の金属の合金であることを特徴とす
る。
【００３５】また、本発明に係る他の半導体装置（請求
項１０）は、上記半導体装置（請求項７）において、前
記副成分が、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃ
ｒ、ＳｎおよびＰｂの少なくとも１つの非磁性金属、Ｓ
ｉおよびＧｅの少なくとも一方の半導体、または前記少
なくとも１つの非磁性金属および前記少なくとも一方の
半導体からなることを特徴とする。
項１０）は、上記半導体装置（請求項７）において、前
記副成分が、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃ
ｒ、ＳｎおよびＰｂの少なくとも１つの非磁性金属、Ｓ
ｉおよびＧｅの少なくとも一方の半導体、または前記少
なくとも１つの非磁性金属および前記少なくとも一方の
半導体からなることを特徴とする。
【００３６】また、本発明に係る他の半導体装置（請求
項１１）は、上記半導体装置（請求項７）において、前
記副成分の半導体が、前記半導体基板を構成する半導体
と同じであることを特徴とする。
項１１）は、上記半導体装置（請求項７）において、前
記副成分の半導体が、前記半導体基板を構成する半導体
と同じであることを特徴とする。
【００３７】本発明に係る半導体装置の製造方法（請求
項１２）は、基板表面が選択的に露出した半導体基板上
に、非磁性金属および半導体の少なくとも一方からなる
副成分の濃度が３３原子％未満の、金属または合金を主
成分とする金属薄膜または合金薄膜を形成する工程と、
熱処理により、前記半導体基板と前記金属薄膜または前
記合金薄膜とを反応性させて、前記半導体基板を構成す
る半導体と前記金属または前記合金との化合物膜を、前
記選択的に露出した基板表面に形成する工程とを有する
ことを特徴とする。
項１２）は、基板表面が選択的に露出した半導体基板上
に、非磁性金属および半導体の少なくとも一方からなる
副成分の濃度が３３原子％未満の、金属または合金を主
成分とする金属薄膜または合金薄膜を形成する工程と、
熱処理により、前記半導体基板と前記金属薄膜または前
記合金薄膜とを反応性させて、前記半導体基板を構成す
る半導体と前記金属または前記合金との化合物膜を、前
記選択的に露出した基板表面に形成する工程とを有する
ことを特徴とする。
【００３８】本発明に係る他の半導体装置の製造方法
（請求項１３）は、上記半導体装置の製造方法（請求項
１２）において、前記金属薄膜または合金薄膜を上記ス
パッタ装置（請求項４〜請求項６）を用いて形成するこ
とを特徴とする。
（請求項１３）は、上記半導体装置の製造方法（請求項
１２）において、前記金属薄膜または合金薄膜を上記ス
パッタ装置（請求項４〜請求項６）を用いて形成するこ
とを特徴とする。
【００３９】本発明に係る他の半導体装置の製造方法
（請求項１４）は、上記半導体装置の製造方法（請求項
１２）において、前記半導体基板がシリコン基板、前記
選択的に露出した基板表面がＭＯＳトランジスタのソー
ス・ドレイン拡散層、前記化合物膜がシリサイド膜であ
ることを特徴とする。
（請求項１４）は、上記半導体装置の製造方法（請求項
１２）において、前記半導体基板がシリコン基板、前記
選択的に露出した基板表面がＭＯＳトランジスタのソー
ス・ドレイン拡散層、前記化合物膜がシリサイド膜であ
ることを特徴とする。
【００４０】本発明に係る他の半導体装置の製造方法
（請求項１５）は、上記半導体装置の製造方法（請求項
１２）において、前記シリサイド膜中の前記金属または
前記合金の濃度が、３３原子％未満であることを特徴と
する。
（請求項１５）は、上記半導体装置の製造方法（請求項
１２）において、前記シリサイド膜中の前記金属または
前記合金の濃度が、３３原子％未満であることを特徴と
する。
【００４１】本発明に係る他の半導体装置の製造方法
（請求項１６）は、上記半導体装置の製造方法（請求項
１２）において、前記主成分が、Ｃｏ、ＮｉおよびＦｅ
から選ばれる１つの金属または２つ以上の金属の合金で
あることを特徴とする。
（請求項１６）は、上記半導体装置の製造方法（請求項
１２）において、前記主成分が、Ｃｏ、ＮｉおよびＦｅ
から選ばれる１つの金属または２つ以上の金属の合金で
あることを特徴とする。
【００４２】本発明に係る他の半導体装置の製造方法
（請求項１７）は、上記半導体装置の製造方法（請求項
１２）において、前記副成分が、Ｔｉ、Ｚｒ、Ｈｆ、
Ｖ、Ｎｂ、Ｔａ、Ｃｒ、ＳｎおよびＰｂの少なくとも１
つの非磁性金属、ＳｉおよびＧｅの少なくとも一方の半
導体、または前記少なくとも１つの非磁性金属および前
記少なくとも一方の半導体からなることを特徴とする。
（請求項１７）は、上記半導体装置の製造方法（請求項
１２）において、前記副成分が、Ｔｉ、Ｚｒ、Ｈｆ、
Ｖ、Ｎｂ、Ｔａ、Ｃｒ、ＳｎおよびＰｂの少なくとも１
つの非磁性金属、ＳｉおよびＧｅの少なくとも一方の半
導体、または前記少なくとも１つの非磁性金属および前
記少なくとも一方の半導体からなることを特徴とする。
【００４３】本発明に係る他の半導体装置の製造方法
（請求項１８）は、上記半導体装置の製造方法（請求項
１７）において、前記副成分の半導体が、前記半導体基
板を構成する半導体と同じであることを特徴とする。
（請求項１８）は、上記半導体装置の製造方法（請求項
１７）において、前記副成分の半導体が、前記半導体基
板を構成する半導体と同じであることを特徴とする。
【００４４】［作用］本発明（請求項１〜請求項７）で
は、スパッタターゲットとして、磁性を有する金属また
は合金からなる主成分と、非磁性金属および半導体の少
なくとも一方からなる副成分（磁性を有しない成分）と
から構成されたものを用いている。
は、スパッタターゲットとして、磁性を有する金属また
は合金からなる主成分と、非磁性金属および半導体の少
なくとも一方からなる副成分（磁性を有しない成分）と
から構成されたものを用いている。
【００４５】このため、本発明の場合、磁性を有する金
属または合金のみからなる従来のスパッタターゲットに
比べて、副成分が存在する分だけ透磁率が低くなり、ス
パッタターゲット内に閉じ込められる磁場が減少するた
め、スパッタターゲット表面より外部に形成される磁場
強度が大きくなる。
属または合金のみからなる従来のスパッタターゲットに
比べて、副成分が存在する分だけ透磁率が低くなり、ス
パッタターゲット内に閉じ込められる磁場が減少するた
め、スパッタターゲット表面より外部に形成される磁場
強度が大きくなる。
【００４６】したがって、本発明によれば、磁性を有す
る金属または合金を主成分とするスパッタターゲットを
容易にスパッタでき、磁性を有する金属または合金を主
成分とする導電性薄膜を容易に形成できるようになる。
る金属または合金を主成分とするスパッタターゲットを
容易にスパッタでき、磁性を有する金属または合金を主
成分とする導電性薄膜を容易に形成できるようになる。
【００４７】また、スパッタターゲット表面より外部に
磁場を形成するために、スパッタターゲットの厚さを薄
くする必要がなくなるので、量産に際して、新しいスパ
ッタターゲットに交換する頻度が高くなり、装置稼働率
が低下するという問題は生じない。
磁場を形成するために、スパッタターゲットの厚さを薄
くする必要がなくなるので、量産に際して、新しいスパ
ッタターゲットに交換する頻度が高くなり、装置稼働率
が低下するという問題は生じない。
【００４８】また、副成分が存在する分だけ、スパッタ
ターゲット周辺のアースシールド部等の周辺治具に堆積
する磁性を有する主成分は減少するので、スパッタター
ゲット表面の磁界変化は小さくなる。したがって、半導
体基板面内および半導体基板同士の膜厚や結晶性などの
ばらつきを小さくできるようになる。
ターゲット周辺のアースシールド部等の周辺治具に堆積
する磁性を有する主成分は減少するので、スパッタター
ゲット表面の磁界変化は小さくなる。したがって、半導
体基板面内および半導体基板同士の膜厚や結晶性などの
ばらつきを小さくできるようになる。
【００４９】また、本発明者の研究によれば、半導体基
板上に、非磁性金属および半導体の少なくとも一方から
なる副成分の濃度が３３原子％未満の、金属または合金
を主成分とする金属薄膜または合金薄膜を形成した後
に、熱処理により、前記半導体基板と前記金属薄膜また
は前記合金薄膜とを反応性させて、前記半導体基板を構
成する半導体と前記金属または前記合金との化合物膜を
形成すると、前記化合物膜と前記半導体基板との界面の
形状を平坦化できることが分かった。
板上に、非磁性金属および半導体の少なくとも一方から
なる副成分の濃度が３３原子％未満の、金属または合金
を主成分とする金属薄膜または合金薄膜を形成した後
に、熱処理により、前記半導体基板と前記金属薄膜また
は前記合金薄膜とを反応性させて、前記半導体基板を構
成する半導体と前記金属または前記合金との化合物膜を
形成すると、前記化合物膜と前記半導体基板との界面の
形状を平坦化できることが分かった。
【００５０】したがって、本発明（請求項１２〜請求項
１８）によれば、半導体基板の表面に、該基板との界面
の形状が平坦な、半導体と金属または合金との化合物膜
を形成できるようになる。
１８）によれば、半導体基板の表面に、該基板との界面
の形状が平坦な、半導体と金属または合金との化合物膜
を形成できるようになる。
【００５１】特に、副成分としてＴｉ、Ｚｒ、Ｈｆ、
Ｖ、Ｎｂ、ＴａまたはＣｒを用いた場合には、半導体基
板の表面に形成された自然酸化膜が上記副成分により還
元され、半導体基板と金属または合金との反応が基板面
内において均一に進むことにより、平坦な界面が得られ
る。
Ｖ、Ｎｂ、ＴａまたはＣｒを用いた場合には、半導体基
板の表面に形成された自然酸化膜が上記副成分により還
元され、半導体基板と金属または合金との反応が基板面
内において均一に進むことにより、平坦な界面が得られ
る。
【００５２】また、副成分としてＳｎ、Ｐｂ、Ｓｉまた
はＧｅを用いた場合には、半導体基板の浸食が抑制され
ることにより、平坦な界面が得られる。また、本発明
（請求項１４）によれば、ソース・ドレイン拡散層とシ
リサイド膜との界面の形状を平坦化できる。したがっ
て、ｐｎ接合リークの増加を招くことなく、浅いソース
・ドレイン拡散層の表面にシリサイド膜を形成できるよ
うになる。
はＧｅを用いた場合には、半導体基板の浸食が抑制され
ることにより、平坦な界面が得られる。また、本発明
（請求項１４）によれば、ソース・ドレイン拡散層とシ
リサイド膜との界面の形状を平坦化できる。したがっ
て、ｐｎ接合リークの増加を招くことなく、浅いソース
・ドレイン拡散層の表面にシリサイド膜を形成できるよ
うになる。
【００５３】また、本発明（請求項７〜１１）の如きの
構成の半導体装置は、上記本発明（請求項１２〜請求項
１８）に係る半導体装置の製造方法により容易に製造で
きるようになる。
構成の半導体装置は、上記本発明（請求項１２〜請求項
１８）に係る半導体装置の製造方法により容易に製造で
きるようになる。
【００５４】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）本実施形態は、スパッタターゲット
として、ＣｏにＳｉを添加したＣｏＳｉ合金ターゲット
を用いた例である。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）本実施形態は、スパッタターゲット
として、ＣｏにＳｉを添加したＣｏＳｉ合金ターゲット
を用いた例である。
【００５５】図１に、ＣｏＳｉ合金ターゲット中のＳｉ
添加濃度と成膜速度との関係を調べた結果を示す。図か
ら、Ｓｉ添加濃度が高くなるほど、成膜速度が速くなる
ことが分かる。例えば、Ｓｉ添加濃度が５原子％程度の
場合の成膜速度は、純Ｃｏターゲット（Ｓｉ添加濃度＝
０原子％）の場合のそれの約１０倍であった。
添加濃度と成膜速度との関係を調べた結果を示す。図か
ら、Ｓｉ添加濃度が高くなるほど、成膜速度が速くなる
ことが分かる。例えば、Ｓｉ添加濃度が５原子％程度の
場合の成膜速度は、純Ｃｏターゲット（Ｓｉ添加濃度＝
０原子％）の場合のそれの約１０倍であった。
【００５６】Ｓｉ添加濃度が高いほど成膜速度が速くな
る理由は以下の通りである。Ｓｉ添加濃度が高くなるほ
ど、ＣｏＳｉ合金ターゲットの透磁率が低くなるので、
ターゲット表面より外部に形成される磁場強度はより大
きくなる。磁場強度が大きいほど、ターゲット表面には
高密度のプラズマが形成され、スパッタ作用がより大き
くなる。したがって、Ｓｉ添加濃度が高くなるほど、ス
パッタ作用がより大きくなるので、成膜速度が速くな
る。
る理由は以下の通りである。Ｓｉ添加濃度が高くなるほ
ど、ＣｏＳｉ合金ターゲットの透磁率が低くなるので、
ターゲット表面より外部に形成される磁場強度はより大
きくなる。磁場強度が大きいほど、ターゲット表面には
高密度のプラズマが形成され、スパッタ作用がより大き
くなる。したがって、Ｓｉ添加濃度が高くなるほど、ス
パッタ作用がより大きくなるので、成膜速度が速くな
る。
【００５７】また、本実施形態によれば、Ｃｏを主成分
とするターゲットの表面外部に磁場を形成するために、
ターゲットの厚さを薄くする必要がなくなるので、量産
に際して、新しいターゲットに交換する頻度が高くな
り、装置稼働率が低下するという問題は生じない。
とするターゲットの表面外部に磁場を形成するために、
ターゲットの厚さを薄くする必要がなくなるので、量産
に際して、新しいターゲットに交換する頻度が高くな
り、装置稼働率が低下するという問題は生じない。
【００５８】また、本実施形態によれば、スパッタ作用
を高めるために、装置内の圧力を高くする必要がなくな
るので、Ａｒ等のスパッタガスや、ＣＯ2 、Ｈ2 Ｏ、Ｏ
2 等の残留ガスが膜中に取り込まれるという問題は生じ
ない。
を高めるために、装置内の圧力を高くする必要がなくな
るので、Ａｒ等のスパッタガスや、ＣＯ2 、Ｈ2 Ｏ、Ｏ
2 等の残留ガスが膜中に取り込まれるという問題は生じ
ない。
【００５９】また、本実施形態によれば、Ｓｉ（副成
分）が存在する分だけ、ターゲット周辺のアースシール
部等の周辺治具に堆積するＣｏは減少するので、ターゲ
ット表面の磁界変化は小さくなる。したがって、半導体
基板面内および半導体基板同士の膜厚や結晶性などの膜
質のばらつきを小さくできるようになる。
分）が存在する分だけ、ターゲット周辺のアースシール
部等の周辺治具に堆積するＣｏは減少するので、ターゲ
ット表面の磁界変化は小さくなる。したがって、半導体
基板面内および半導体基板同士の膜厚や結晶性などの膜
質のばらつきを小さくできるようになる。
【００６０】図２に、ＣｏＳｉ合金ターゲット中のＳｉ
添加濃度とＣｏシリサイドの残渣量との関係を調べた結
果を示す。Ｓｉ添加量の増加に伴い、スパッタ膜中のＳ
ｉ含有量は増加し、Ｃｏ含有量は減少する。しかし、図
２に示すように、Ｓｉ添加濃度が３３原子％を境にし
て、Ｃｏシリサイドのエッチング残渣量が急増すること
が判明した。
添加濃度とＣｏシリサイドの残渣量との関係を調べた結
果を示す。Ｓｉ添加量の増加に伴い、スパッタ膜中のＳ
ｉ含有量は増加し、Ｃｏ含有量は減少する。しかし、図
２に示すように、Ｓｉ添加濃度が３３原子％を境にし
て、Ｃｏシリサイドのエッチング残渣量が急増すること
が判明した。
【００６１】このことは、ＳｉＯ2 膜などの絶縁膜上
に、Ｓｉ添加濃度が高いＣｏＳｉ合金膜を堆積した場合
には、Ｃｏの選択エッチング液（硫酸／過酸化水素また
は塩酸／過酸化水素水／水）で、ＣｏＳｉ合金膜をエッ
チング除去できなくなることを意味する。
に、Ｓｉ添加濃度が高いＣｏＳｉ合金膜を堆積した場合
には、Ｃｏの選択エッチング液（硫酸／過酸化水素また
は塩酸／過酸化水素水／水）で、ＣｏＳｉ合金膜をエッ
チング除去できなくなることを意味する。
【００６２】Ｓｉ添加濃度が３３原子％未満のＣｏＳｉ
合金ターゲットを用いたスパッタ法により、絶縁膜およ
びＳｉ露出部上にＣｏＳｉ合金膜を形成すると、該Ｃｏ
Ｓｉ合金膜中のＣｏ含有量は、Ｃｏ2 Ｓｉ（最もＣｏ過
剰な化合物相）のそれよりも大きくなる。
合金ターゲットを用いたスパッタ法により、絶縁膜およ
びＳｉ露出部上にＣｏＳｉ合金膜を形成すると、該Ｃｏ
Ｓｉ合金膜中のＣｏ含有量は、Ｃｏ2 Ｓｉ（最もＣｏ過
剰な化合物相）のそれよりも大きくなる。
【００６３】このため、Ｓｉ露出部のみにＣｏＳｉ膜を
形成するための熱処理（５００〜６００℃、３０〜６０
秒）を行なうと、絶縁膜上のＣｏＳｉ合金膜中のＣｏの
多くはシリサイド相にはならない。
形成するための熱処理（５００〜６００℃、３０〜６０
秒）を行なうと、絶縁膜上のＣｏＳｉ合金膜中のＣｏの
多くはシリサイド相にはならない。
【００６４】したがって、Ｃｏの選択エッチング液を用
いて、絶縁膜上のＣｏＳｉ合金膜を溶解することがで
き、Ｓｉ露出部分にＣｏＳｉ膜を選択的に形成すること
ができなくなる。
いて、絶縁膜上のＣｏＳｉ合金膜を溶解することがで
き、Ｓｉ露出部分にＣｏＳｉ膜を選択的に形成すること
ができなくなる。
【００６５】一方、Ｓｉ添加濃度が３３原子％以上にな
るとＣｏＳｉ合金ターゲットを用いたスパッタ法によ
り、絶縁膜およびＳｉ露出部上にＣｏＳｉ合金膜を形成
すると、該ＣｏＳｉ合金膜中のＳｉ添加濃度は、Ｃｏ2
Ｓｉのそれよりも高くなる。
るとＣｏＳｉ合金ターゲットを用いたスパッタ法によ
り、絶縁膜およびＳｉ露出部上にＣｏＳｉ合金膜を形成
すると、該ＣｏＳｉ合金膜中のＳｉ添加濃度は、Ｃｏ2
Ｓｉのそれよりも高くなる。
【００６６】このため、上述したＳｉ露出部のみにＣｏ
Ｓｉ膜を形成するための熱処理を行なうと、絶縁膜上の
ＣｏＳｉ合金膜中の全てのＣｏがシリサイド相になる。
したがって、Ｃｏの選択エッチング液を用いても、絶縁
膜上のＣｏＳｉ合金膜を溶解することができず、Ｓｉ露
出部分にＣｏＳｉ膜を選択的に形成することができなく
なる。
Ｓｉ膜を形成するための熱処理を行なうと、絶縁膜上の
ＣｏＳｉ合金膜中の全てのＣｏがシリサイド相になる。
したがって、Ｃｏの選択エッチング液を用いても、絶縁
膜上のＣｏＳｉ合金膜を溶解することができず、Ｓｉ露
出部分にＣｏＳｉ膜を選択的に形成することができなく
なる。
【００６７】以上のことから、ＣｏＳｉ合金ターゲット
を用いたスパッタ法により、Ｓｉ露出部のみにＣｏシリ
サイド膜を形成する場合には、ＣｏＳｉ合金ターゲット
中のＳｉ添加濃度を３３原子％未満にすることが必要で
ある。
を用いたスパッタ法により、Ｓｉ露出部のみにＣｏシリ
サイド膜を形成する場合には、ＣｏＳｉ合金ターゲット
中のＳｉ添加濃度を３３原子％未満にすることが必要で
ある。
【００６８】ＣｏＳｉ合金ターゲットにはさらに次のよ
うな効果がある。すなわち、ターゲット中にすでにシリ
コンが存在するために、シリコン基板にシリサイドを形
成する際に、反応により消費される基板表面のシリコン
の量を減らすことができる。
うな効果がある。すなわち、ターゲット中にすでにシリ
コンが存在するために、シリコン基板にシリサイドを形
成する際に、反応により消費される基板表面のシリコン
の量を減らすことができる。
【００６９】図３に、ＣｏＳｉ合金ターゲット中のＳｉ
添加濃度とＣｏＳｉ形成時に浸食される下地Ｓｉ層の厚
さを調べた結果を示す。これは、シリコン層上に厚さ４
０ｎｍのＣｏＳｉ膜、厚さ６０ｎｍのＣｏＳｉ膜を形成
する際に、どれだけシリコン層の表面が浸食されるのか
を示したものである。
添加濃度とＣｏＳｉ形成時に浸食される下地Ｓｉ層の厚
さを調べた結果を示す。これは、シリコン層上に厚さ４
０ｎｍのＣｏＳｉ膜、厚さ６０ｎｍのＣｏＳｉ膜を形成
する際に、どれだけシリコン層の表面が浸食されるのか
を示したものである。
【００７０】図から、Ｓｉが添加されていない純粋なＣ
ｏターゲットを用いて、厚さ６０ｎｍのＣｏＳｉ膜を形
成した場合には、シリコン層表面の浸食される部分の厚
さ（浸食Ｓｉ厚さ）は５４ｎｍであることが分かる。
ｏターゲットを用いて、厚さ６０ｎｍのＣｏＳｉ膜を形
成した場合には、シリコン層表面の浸食される部分の厚
さ（浸食Ｓｉ厚さ）は５４ｎｍであることが分かる。
【００７１】これに対して、Ｓｉ添加濃度が原子１０
％、原子２０％、原子３０％のＣｏＳｉ合金ターゲット
を用いて、厚さ６０ｎｍのＣｏＳｉ膜を形成した場合に
は、浸食Ｓｉ厚さは、それぞれ、４３ｎｍ、３３ｎｍ、
２２ｎｍとなり、Ｓｉ添加濃度が高いほど、浸食Ｓｉ厚
さは薄くなることが分かる。
％、原子２０％、原子３０％のＣｏＳｉ合金ターゲット
を用いて、厚さ６０ｎｍのＣｏＳｉ膜を形成した場合に
は、浸食Ｓｉ厚さは、それぞれ、４３ｎｍ、３３ｎｍ、
２２ｎｍとなり、Ｓｉ添加濃度が高いほど、浸食Ｓｉ厚
さは薄くなることが分かる。
【００７２】同様に、厚さ４０ｎｍのＣｏＳｉ膜を形成
した場合にも、Ｓｉ添加濃度が高いほど、浸食Ｓｉ厚さ
は薄くなることが分かる。このように本実施形態によれ
ば、Ｃｏを主成分とするターゲットとして、ＣｏＳｉ合
金ターゲットを用いることにより、浸食Ｓｉ厚さを薄く
できるので、ｐｎ接合リーク電流の増加を招くことな
く、浅いｐｎ接合上にＣｏシリサイド膜を形成できるよ
うになる。
した場合にも、Ｓｉ添加濃度が高いほど、浸食Ｓｉ厚さ
は薄くなることが分かる。このように本実施形態によれ
ば、Ｃｏを主成分とするターゲットとして、ＣｏＳｉ合
金ターゲットを用いることにより、浸食Ｓｉ厚さを薄く
できるので、ｐｎ接合リーク電流の増加を招くことな
く、浅いｐｎ接合上にＣｏシリサイド膜を形成できるよ
うになる。
【００７３】かくして本実施形態によれば、Ｓｉ添加濃
度は３３原子％未満のＣｏＳｉ合金ターゲットを用いる
ことにより、膜厚や膜質が制御された良好なスパッタ成
膜、選択性の良好なＣｏシリサイド形成、およびｐｎ接
合リーク電流の少ないｐｎ接合上へのＣｏシリサイド形
成を実現できるようになる。なお、マージンを考慮する
とＳｉ添加濃度は３０原子％以下であることが好まし
い。 （第２の実施形態）本実施形態では、スパッタターゲッ
トとして、ＣｏにＴｉを添加したＣｏＴｉ合金ターゲッ
トを用いた例である。
度は３３原子％未満のＣｏＳｉ合金ターゲットを用いる
ことにより、膜厚や膜質が制御された良好なスパッタ成
膜、選択性の良好なＣｏシリサイド形成、およびｐｎ接
合リーク電流の少ないｐｎ接合上へのＣｏシリサイド形
成を実現できるようになる。なお、マージンを考慮する
とＳｉ添加濃度は３０原子％以下であることが好まし
い。 （第２の実施形態）本実施形態では、スパッタターゲッ
トとして、ＣｏにＴｉを添加したＣｏＴｉ合金ターゲッ
トを用いた例である。
【００７４】図４に、ＣｏＴｉ合金ターゲット中のＳｉ
添加濃度と成膜速度との関係を調べた結果を示す。図か
ら、ＣｏＴｉ合金ターゲットも、ＣｏＳｉ合金ターゲッ
トの場合と同様に、成膜速度が急激に改善されることが
分かる。
添加濃度と成膜速度との関係を調べた結果を示す。図か
ら、ＣｏＴｉ合金ターゲットも、ＣｏＳｉ合金ターゲッ
トの場合と同様に、成膜速度が急激に改善されることが
分かる。
【００７５】例えば、Ｔｉ添加濃度が２．５原子％とき
の成膜速度は、Ｃｏが添加されていないＣｏターゲット
（純Ｃｏターゲット）のそれの約８倍になる。また、Ｔ
ｉ添加濃度が５原子％のときの成膜速度は、純Ｃｏター
ゲットのそれの約１０倍になる。このことから、Ｃｏへ
のＴｉ添加もＳｉ添加と同様にスパッタ速度改善に有効
であることが分かる。
の成膜速度は、Ｃｏが添加されていないＣｏターゲット
（純Ｃｏターゲット）のそれの約８倍になる。また、Ｔ
ｉ添加濃度が５原子％のときの成膜速度は、純Ｃｏター
ゲットのそれの約１０倍になる。このことから、Ｃｏへ
のＴｉ添加もＳｉ添加と同様にスパッタ速度改善に有効
であることが分かる。
【００７６】図５に、Ｔｉ添加濃度とシリサイド／Ｓｉ
界面の凹凸との関係を調べた結果を示す。これは、シリ
コン基板上にその表面（シリコン）が露出する開口部を
有する酸化膜を形成し、次にシリコン基板上に厚さ３０
ｎｍのＣｏＴｉ合金膜を形成し、次に真空中または窒素
雰囲気中で６００〜７００℃、３０秒の熱処理をシリコ
ン基板に施し、次に未反応のＣｏＴｉ合金膜を除去し、
次にシリコン基板に８００〜８５０℃、３０秒の高温の
熱処理を施してＣｏＳｉ2 またはＴｉＳｉ2 を形成した
場合の、シリサイド（ＣｏＳｉ2 またはＴｉＳｉ2 ）と
Ｓｉ（シリコン基板）との界面の凹凸を断面ＴＥＭを用
いて評価した結果である。
界面の凹凸との関係を調べた結果を示す。これは、シリ
コン基板上にその表面（シリコン）が露出する開口部を
有する酸化膜を形成し、次にシリコン基板上に厚さ３０
ｎｍのＣｏＴｉ合金膜を形成し、次に真空中または窒素
雰囲気中で６００〜７００℃、３０秒の熱処理をシリコ
ン基板に施し、次に未反応のＣｏＴｉ合金膜を除去し、
次にシリコン基板に８００〜８５０℃、３０秒の高温の
熱処理を施してＣｏＳｉ2 またはＴｉＳｉ2 を形成した
場合の、シリサイド（ＣｏＳｉ2 またはＴｉＳｉ2 ）と
Ｓｉ（シリコン基板）との界面の凹凸を断面ＴＥＭを用
いて評価した結果である。
【００７７】なお、図において、Ｔｉ添加濃度が０原子
％、１００原子％のデータは、それぞれＣｏＴｉ合金膜
の代わりにＣｏ膜、Ｔｉ膜を形成して得たものである。
図から、２．５原子％から３３原子％の間でＴｉを添加
した場合には、界面の凹凸の大きさは１０ｎｍ以下にな
ることが分かる。
％、１００原子％のデータは、それぞれＣｏＴｉ合金膜
の代わりにＣｏ膜、Ｔｉ膜を形成して得たものである。
図から、２．５原子％から３３原子％の間でＴｉを添加
した場合には、界面の凹凸の大きさは１０ｎｍ以下にな
ることが分かる。
【００７８】純Ｃｏターゲットの場合、ＣｏＳｉ2 が不
均一に核形成する。この結果、最初に核形成した場所と
最後にダイシリサイドに変わった場所とでの厚さの違い
などに起因する５０ｎｍ程度の凹凸が生じる。
均一に核形成する。この結果、最初に核形成した場所と
最後にダイシリサイドに変わった場所とでの厚さの違い
などに起因する５０ｎｍ程度の凹凸が生じる。
【００７９】Ｔｉ添加濃度を高めていくと、今度はＣｏ
が局所的に高濃度になったところが形成されるため、界
面の凹凸が大きくなる。Ｔｉ添加濃度が１００原子％の
場合、Ｔｉ添加濃度が０原子％の場合と同様に、界面の
凹凸が大きくなる。
が局所的に高濃度になったところが形成されるため、界
面の凹凸が大きくなる。Ｔｉ添加濃度が１００原子％の
場合、Ｔｉ添加濃度が０原子％の場合と同様に、界面の
凹凸が大きくなる。
【００８０】この理由はＴｉＳｉ2 ／Ｓｉ界面ではＳｉ
の拡散が速く、表面エネルギーを低減するための凝集現
象が起こりやすくなるためである。以上のことから、Ｃ
ｏＴｉ合金ターゲットのＴｉ添加濃度は高過ぎないこと
（３３原子％未満）が、均一なシリサイド形成において
重要である。なお、マージンを考慮するとＳｉ添加濃度
は３０原子％以下であることが好ましい。
の拡散が速く、表面エネルギーを低減するための凝集現
象が起こりやすくなるためである。以上のことから、Ｃ
ｏＴｉ合金ターゲットのＴｉ添加濃度は高過ぎないこと
（３３原子％未満）が、均一なシリサイド形成において
重要である。なお、マージンを考慮するとＳｉ添加濃度
は３０原子％以下であることが好ましい。
【００８１】以上述べたように、本実施形態によれば、
Ｃｏを主成分とするスパッタターゲットとして、Ｔｉの
添加濃度が３３原子％未満のＣｏＴｉ合金ターゲットを
用いることにより、Ｃｏのスパッタ速度を速くでき、か
つシリサイドとＳｉとの界面の平坦性を改善できるよう
になる。また、第１の実施形態と同様に、装置稼働率の
低下や、膜厚や膜質のばらつきの問題もない。
Ｃｏを主成分とするスパッタターゲットとして、Ｔｉの
添加濃度が３３原子％未満のＣｏＴｉ合金ターゲットを
用いることにより、Ｃｏのスパッタ速度を速くでき、か
つシリサイドとＳｉとの界面の平坦性を改善できるよう
になる。また、第１の実施形態と同様に、装置稼働率の
低下や、膜厚や膜質のばらつきの問題もない。
【００８２】図６に、シリサイドの形成温度（℃）と添
加物（Ｓｉ、Ｔｉ）の許容濃度（原子％）との関係を示
す。図から、形成温度が一定以上になると、許容濃度は
急激に低下することが分かる。
加物（Ｓｉ、Ｔｉ）の許容濃度（原子％）との関係を示
す。図から、形成温度が一定以上になると、許容濃度は
急激に低下することが分かる。
【００８３】Ｓｉにおける許容濃度の低下は、Ｓｉの場
合、形成温度が高いほど残渣量が多くなるのが原因であ
る。一方、Ｔｉにおける許容濃度の低下は、Ｔｉの場
合、形成温度が高いほど表面の凹凸が大きくなるのが原
因である。 （第３の実施形態）図７、図８は、本発明の第３の実施
形態に係るＭＯＳトランジスタの形成方法を示す工程断
面図である。
合、形成温度が高いほど残渣量が多くなるのが原因であ
る。一方、Ｔｉにおける許容濃度の低下は、Ｔｉの場
合、形成温度が高いほど表面の凹凸が大きくなるのが原
因である。 （第３の実施形態）図７、図８は、本発明の第３の実施
形態に係るＭＯＳトランジスタの形成方法を示す工程断
面図である。
【００８４】本実施形態の特徴は、第２の実施形態のＣ
ｏＴｉ合金ターゲットを採用したスパッタ装置を用い
て、Ｔｉを含むＣｏ膜を全面に形成した後に、熱処理に
より、ソース・ドレイン拡散層およびゲート電極上にＴ
ｉシリサイド膜を自己整合的に形成する例である。
ｏＴｉ合金ターゲットを採用したスパッタ装置を用い
て、Ｔｉを含むＣｏ膜を全面に形成した後に、熱処理に
より、ソース・ドレイン拡散層およびゲート電極上にＴ
ｉシリサイド膜を自己整合的に形成する例である。
【００８５】まず、図７（ａ）に示すように、ｐ型シリ
コン基板１１の表面に溝を形成し、この溝内に素子分離
絶縁膜１２を形成して、素子形成領域を限定する。素子
分離絶縁膜１２としては、例えば、シリコン酸化膜を用
いる。この後、同図（ａ）に示すように、基板表面にゲ
ート絶縁膜１３を形成する。
コン基板１１の表面に溝を形成し、この溝内に素子分離
絶縁膜１２を形成して、素子形成領域を限定する。素子
分離絶縁膜１２としては、例えば、シリコン酸化膜を用
いる。この後、同図（ａ）に示すように、基板表面にゲ
ート絶縁膜１３を形成する。
【００８６】ここでは、素子分離絶縁膜１２の上面を基
板表面より高くしたが、そろえても良い。次に図７
（ｂ）に示すように、ゲート絶縁膜１３上に多結晶シリ
コン膜からなるゲート電極１４を形成した後、このゲー
ト電極１４をマスクにしてリンイオン等のｎ型不純物イ
オン１５を基板表面にイオン注入して、低濃度の浅いｎ
型拡散層（ＬＤＤ）１６を形成する。
板表面より高くしたが、そろえても良い。次に図７
（ｂ）に示すように、ゲート絶縁膜１３上に多結晶シリ
コン膜からなるゲート電極１４を形成した後、このゲー
ト電極１４をマスクにしてリンイオン等のｎ型不純物イ
オン１５を基板表面にイオン注入して、低濃度の浅いｎ
型拡散層（ＬＤＤ）１６を形成する。
【００８７】次に図７（ｃ）に示すように、ゲート側壁
絶縁膜１７となる絶縁膜をゲート電極１４を覆う厚さに
形成した後、上記絶縁膜を反応性イオンエッチング法等
の異方性エッチング法を用いて全面エッチングすること
により、ゲート電極１４の側壁に幅約５０ｎｍのゲート
側壁絶縁膜１７を形成する。
絶縁膜１７となる絶縁膜をゲート電極１４を覆う厚さに
形成した後、上記絶縁膜を反応性イオンエッチング法等
の異方性エッチング法を用いて全面エッチングすること
により、ゲート電極１４の側壁に幅約５０ｎｍのゲート
側壁絶縁膜１７を形成する。
【００８８】このとき、露出していたゲート絶縁膜１
３、つまりゲート電極１４下以外のゲート絶縁膜１３は
除去される。次に図８（ａ）に示すように、ゲート電極
１４およびゲート側壁絶縁膜１７をマスクにしてリンイ
オン等のｎ型不純物イオンを基板表面にイオン注入し
て、高濃度のｎ型ソース・ドレイン拡散層１８を形成す
る。
３、つまりゲート電極１４下以外のゲート絶縁膜１３は
除去される。次に図８（ａ）に示すように、ゲート電極
１４およびゲート側壁絶縁膜１７をマスクにしてリンイ
オン等のｎ型不純物イオンを基板表面にイオン注入し
て、高濃度のｎ型ソース・ドレイン拡散層１８を形成す
る。
【００８９】この後、同図（ａ）に示すように、全面に
厚さ３０ｎｍ程度でＴｉを含むコバルト（Ｃｏ）膜１９
を形成する。ここで、Ｃｏ膜１９は以下のようにして形
成する。すなわち、スパッタターゲットとして、Ｔｉ添
加濃度が１０原子％のＣｏＴｉ合金ターゲットを採用し
たスパッタ装置を用いて形成する。
厚さ３０ｎｍ程度でＴｉを含むコバルト（Ｃｏ）膜１９
を形成する。ここで、Ｃｏ膜１９は以下のようにして形
成する。すなわち、スパッタターゲットとして、Ｔｉ添
加濃度が１０原子％のＣｏＴｉ合金ターゲットを採用し
たスパッタ装置を用いて形成する。
【００９０】次に図８（ｂ）に示すように、ランプアニ
ールを用いた窒素雰囲気中での５００〜６００℃、３０
〜６０秒の第１の熱処理（ＲＴＡ：Rapid Thermal Anne
al）により、厚さ５５ｎｍの珪化コバルト（ＣｏＳｉ）
膜２０をゲート電極１４およびｎ型ソース・ドレイン拡
散層１８の表面に自己整合的に形成する。
ールを用いた窒素雰囲気中での５００〜６００℃、３０
〜６０秒の第１の熱処理（ＲＴＡ：Rapid Thermal Anne
al）により、厚さ５５ｎｍの珪化コバルト（ＣｏＳｉ）
膜２０をゲート電極１４およびｎ型ソース・ドレイン拡
散層１８の表面に自己整合的に形成する。
【００９１】このシリサイドの形成工程の第１段階のと
き、Ｃｏ膜１９中に含まれていたＴｉの一部が、シリコ
ン層であるｎ型ソース・ドレイン拡散層１８およびゲー
ト電極１４上の自然酸化膜を還元するため、均一な反応
がシリコン層とＣｏ膜１９との間に起こる。したがっ
て、シリコン層とＣｏ膜１９との界面の形状は平坦性の
高いものとなる。
き、Ｃｏ膜１９中に含まれていたＴｉの一部が、シリコ
ン層であるｎ型ソース・ドレイン拡散層１８およびゲー
ト電極１４上の自然酸化膜を還元するため、均一な反応
がシリコン層とＣｏ膜１９との間に起こる。したがっ
て、シリコン層とＣｏ膜１９との界面の形状は平坦性の
高いものとなる。
【００９２】また、多くのＴｉがＣｏＳｉ膜２０の表面
に拡散するため、ＣｏＳｉ膜２０の表面に厚さ約２〜３
ｎｍのＴｉＮ膜（不図示）が形成される。このＴｉＮ膜
はＣｏＳｉ膜２０の表面の凹凸形成を抑制する働きがあ
る。これによっても平坦性は改善される。
に拡散するため、ＣｏＳｉ膜２０の表面に厚さ約２〜３
ｎｍのＴｉＮ膜（不図示）が形成される。このＴｉＮ膜
はＣｏＳｉ膜２０の表面の凹凸形成を抑制する働きがあ
る。これによっても平坦性は改善される。
【００９３】図９は、第１の熱処理（５５０℃、６０
秒）により、ＴｉがＣｏＳｉ膜２０の表面に拡散するこ
とを示す図である。図から、スパッタ直後には、Ｃｏ膜
１９中にほぼ均一に分布してＴｉが、第１の熱処理によ
り、ＣｏＳｉ膜２０が形成されるとともに、ＴｉがＣｏ
Ｓｉ膜２０の表面に集中することが分かる。ＴｉＮ膜の
形成反応が進行する理由は、Ｔｉが窒化物になることに
より、Ｇｉｂｂｓの標準自由エネルギーが約５０ｋｃａ
ｌ／ｍｏｌ程度減少するためである。
秒）により、ＴｉがＣｏＳｉ膜２０の表面に拡散するこ
とを示す図である。図から、スパッタ直後には、Ｃｏ膜
１９中にほぼ均一に分布してＴｉが、第１の熱処理によ
り、ＣｏＳｉ膜２０が形成されるとともに、ＴｉがＣｏ
Ｓｉ膜２０の表面に集中することが分かる。ＴｉＮ膜の
形成反応が進行する理由は、Ｔｉが窒化物になることに
より、Ｇｉｂｂｓの標準自由エネルギーが約５０ｋｃａ
ｌ／ｍｏｌ程度減少するためである。
【００９４】このような現象は、Ｔｉに限定されるもの
ではなく、例えば、ＺｒやＨｆでも起こる。図１０にＺ
ｒを添加した場合の図９に相当する図、図１１にＨｆを
添加した場合の図９に相当する図を示す。添加濃度はと
もに１０原子％、熱処理の温度、時間はそれぞれともに
５５０℃、６０秒である。
ではなく、例えば、ＺｒやＨｆでも起こる。図１０にＺ
ｒを添加した場合の図９に相当する図、図１１にＨｆを
添加した場合の図９に相当する図を示す。添加濃度はと
もに１０原子％、熱処理の温度、時間はそれぞれともに
５５０℃、６０秒である。
【００９５】次に図８（ｃ）に示すように、ＴｉＮ膜お
よび絶縁膜１２，１７上の未反応のＣｏ膜１９を、Ｃｏ
の選択エッチング液（硫酸／過酸化水素または塩酸／過
酸化水素水／水）でエッチング除去する。この後、シリ
サイドの形成工程の第２段階に移る。
よび絶縁膜１２，１７上の未反応のＣｏ膜１９を、Ｃｏ
の選択エッチング液（硫酸／過酸化水素または塩酸／過
酸化水素水／水）でエッチング除去する。この後、シリ
サイドの形成工程の第２段階に移る。
【００９６】すなわち、同図（ｃ）に示すように、８０
０〜９００℃、３０〜６０秒の第２の熱処理（ＲＴＡ）
により、ゲート電極１４およびｎ型ソース・ドレイン拡
散層１８上の厚さ５５ｎｍのＣｏＳｉ膜２０を厚さ８８
ｎｍのＣｏＳｉ2 膜２０′に変える。
０〜９００℃、３０〜６０秒の第２の熱処理（ＲＴＡ）
により、ゲート電極１４およびｎ型ソース・ドレイン拡
散層１８上の厚さ５５ｎｍのＣｏＳｉ膜２０を厚さ８８
ｎｍのＣｏＳｉ2 膜２０′に変える。
【００９７】このＣｏＳｉ2 膜２０´のシート抵抗を調
べた結果、その値は１．７Ω／□という低い値であっ
た。また、ｎ型ソース・ドレイン拡散層１８とＣｏＳｉ
2 膜２０′との界面における凹凸は小さく、大きくても
５ｎｍ程度であった。
べた結果、その値は１．７Ω／□という低い値であっ
た。また、ｎ型ソース・ドレイン拡散層１８とＣｏＳｉ
2 膜２０′との界面における凹凸は小さく、大きくても
５ｎｍ程度であった。
【００９８】次に同図（ｃ）に示すように、全面に層間
絶縁膜２１を形成した後、この層間絶縁膜２１をエッチ
ングして、ＣｏＳｉ2 膜２０′上にコンタクトホールを
開口する。
絶縁膜２１を形成した後、この層間絶縁膜２１をエッチ
ングして、ＣｏＳｉ2 膜２０′上にコンタクトホールを
開口する。
【００９９】最後に、同図（ｃ）に示すように、上記コ
ンタクトホールを介してＣｏＳｉ2膜２０′にコンタク
トするソース・ドレイン配線２２SD、ゲート配線２２G
を形成して完成する。
ンタクトホールを介してＣｏＳｉ2膜２０′にコンタク
トするソース・ドレイン配線２２SD、ゲート配線２２G
を形成して完成する。
【０１００】本実施形態では、Ｃｏを主成分とするスパ
ッタターゲットとして、Ｔｉの添加濃度が１０原子％の
ＣｏＴｉ合金ターゲットを採用したスパッタ装置を用い
て、Ｔｉを含むＣｏ膜１９を形成した後、熱処理によ
り、ｎ型ソース・ドレイン拡散層１８の表面にＣｏＳｉ
2 膜２０′を形成している。
ッタターゲットとして、Ｔｉの添加濃度が１０原子％の
ＣｏＴｉ合金ターゲットを採用したスパッタ装置を用い
て、Ｔｉを含むＣｏ膜１９を形成した後、熱処理によ
り、ｎ型ソース・ドレイン拡散層１８の表面にＣｏＳｉ
2 膜２０′を形成している。
【０１０１】このため、ターゲット中のＴｉの還元作用
により、ｎ型ソース・ドレイン拡散層１８とＣｏＳｉ2
膜２０′との界面の形状は、平坦性が高いものとなる。
したがって、本実施形態によれば、ｎ型ソース・ドレイ
ン拡散層１８の深さを浅くしても、ｐｎ接合リーク電流
が増大するという問題は生じない。 （第４の実施形態）図１２、図１３は、本発明の第４の
実施形態に係るＭＯＳトランジスタの形成方法を示す工
程断面図である。
により、ｎ型ソース・ドレイン拡散層１８とＣｏＳｉ2
膜２０′との界面の形状は、平坦性が高いものとなる。
したがって、本実施形態によれば、ｎ型ソース・ドレイ
ン拡散層１８の深さを浅くしても、ｐｎ接合リーク電流
が増大するという問題は生じない。 （第４の実施形態）図１２、図１３は、本発明の第４の
実施形態に係るＭＯＳトランジスタの形成方法を示す工
程断面図である。
【０１０２】本実施形態の特徴は、第１の実施形態のＣ
ｏＳｉ合金ターゲットを採用したスパッタ装置を用い
て、Ｓｉを含むＣｏ膜を全面に形成した後に、熱処理に
より、ソース・ドレイン拡散層上にＣｏシリサイド膜を
自己整合的に形成することにある。
ｏＳｉ合金ターゲットを採用したスパッタ装置を用い
て、Ｓｉを含むＣｏ膜を全面に形成した後に、熱処理に
より、ソース・ドレイン拡散層上にＣｏシリサイド膜を
自己整合的に形成することにある。
【０１０３】第３の実施形態では、ゲート電極上にもＣ
ｏシリサイド膜を形成したが、本実施形態ではソース・
ドレイン拡散層上のみにＣｏシリサイド膜を自己整合的
に形成する。
ｏシリサイド膜を形成したが、本実施形態ではソース・
ドレイン拡散層上のみにＣｏシリサイド膜を自己整合的
に形成する。
【０１０４】まず、図１２（ａ）に示すように、ｐ型シ
リコン基板３１の表面に溝を形成し、この溝内に素子分
離絶縁膜３２を形成して、素子形成領域を限定する。素
子分離絶縁膜３２としては、例えば、シリコン酸化膜を
用いる。この後、同図（ａ）に示すように、基板表面に
ゲート絶縁膜３３を形成する。
リコン基板３１の表面に溝を形成し、この溝内に素子分
離絶縁膜３２を形成して、素子形成領域を限定する。素
子分離絶縁膜３２としては、例えば、シリコン酸化膜を
用いる。この後、同図（ａ）に示すように、基板表面に
ゲート絶縁膜３３を形成する。
【０１０５】ここでは、素子分離絶縁膜３２の上面を基
板表面より高くしたが、そろえても良い。次に図１２
（ｂ）に示すように、ゲート絶縁膜３３上に、厚さ５０
ｎｍの多結晶シリコン膜３４、厚さ１ｎｍのタングステ
ンシリコン窒化膜（ＷＳｉＮ膜）３５、厚さ１００ｎｍ
のタングステン膜３６からなる積層構造のゲート電極
（ポリメタルゲート電極）を形成した後、タングステン
膜３６上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）３７を形成
する。
板表面より高くしたが、そろえても良い。次に図１２
（ｂ）に示すように、ゲート絶縁膜３３上に、厚さ５０
ｎｍの多結晶シリコン膜３４、厚さ１ｎｍのタングステ
ンシリコン窒化膜（ＷＳｉＮ膜）３５、厚さ１００ｎｍ
のタングステン膜３６からなる積層構造のゲート電極
（ポリメタルゲート電極）を形成した後、タングステン
膜３６上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）３７を形成
する。
【０１０６】次に同図（ｂ）に示すように、シリコン窒
化膜３７、ゲート電極をマスクにしてリンイオン等のｎ
型不純物イオン３８を基板表面にイオン注入して、低濃
度の浅いｎ型拡散層（ＬＤＤ）３９を形成する。
化膜３７、ゲート電極をマスクにしてリンイオン等のｎ
型不純物イオン３８を基板表面にイオン注入して、低濃
度の浅いｎ型拡散層（ＬＤＤ）３９を形成する。
【０１０７】次に図１２（ｃ）に示すように、ゲート側
壁絶縁膜４０となる絶縁膜をゲート電極部（多結晶シリ
コン膜３４、タングステンシリコン窒化膜３５、タング
ステン膜３６、シリコン窒化膜３７）を覆う厚さに形成
した後、上記絶縁膜を反応性イオンエッチング法等の異
方性エッチング法を用いて全面エッチングすることによ
り、ゲート電極部の側壁に幅約５０ｎｍのゲート側壁絶
縁膜４０を形成する。
壁絶縁膜４０となる絶縁膜をゲート電極部（多結晶シリ
コン膜３４、タングステンシリコン窒化膜３５、タング
ステン膜３６、シリコン窒化膜３７）を覆う厚さに形成
した後、上記絶縁膜を反応性イオンエッチング法等の異
方性エッチング法を用いて全面エッチングすることによ
り、ゲート電極部の側壁に幅約５０ｎｍのゲート側壁絶
縁膜４０を形成する。
【０１０８】このとき、露出していたゲート絶縁膜３
３、つまりゲート電極下以外のゲート絶縁膜３３は除去
される。次に図１３（ａ）に示すように、ゲート電極部
およびゲート側壁絶縁膜４０をマスクにしてリンイオン
等のｎ型不純物イオンを基板表面にイオン注入して、高
濃度のｎ型ソース・ドレイン拡散層４１を形成する。
３、つまりゲート電極下以外のゲート絶縁膜３３は除去
される。次に図１３（ａ）に示すように、ゲート電極部
およびゲート側壁絶縁膜４０をマスクにしてリンイオン
等のｎ型不純物イオンを基板表面にイオン注入して、高
濃度のｎ型ソース・ドレイン拡散層４１を形成する。
【０１０９】この後、同図（ａ）に示すように、全面に
厚さＳｉを含むコバルト（Ｃｏ）膜４２を形成する。こ
こで、Ｃｏ膜４２は以下のようにして形成する。すなわ
ち、スパッタターゲットとして、Ｓｉ添加濃度が１０原
子％のＣｏＳｉ合金ターゲットを採用したスパッタ装置
を用いて形成する。
厚さＳｉを含むコバルト（Ｃｏ）膜４２を形成する。こ
こで、Ｃｏ膜４２は以下のようにして形成する。すなわ
ち、スパッタターゲットとして、Ｓｉ添加濃度が１０原
子％のＣｏＳｉ合金ターゲットを採用したスパッタ装置
を用いて形成する。
【０１１０】次に図１３（ｂ）に示すように、ランプア
ニールを用いて、例えば、窒素雰囲気中で５００〜６０
０℃、３０〜６０秒の第１の熱処理（ＲＴＡ）により、
珪化コバルト（ＣｏＳｉ）膜４３をｎ型ソース・ドレイ
ン拡散層４１の表面に自己整合的に形成する。
ニールを用いて、例えば、窒素雰囲気中で５００〜６０
０℃、３０〜６０秒の第１の熱処理（ＲＴＡ）により、
珪化コバルト（ＣｏＳｉ）膜４３をｎ型ソース・ドレイ
ン拡散層４１の表面に自己整合的に形成する。
【０１１１】図１４に、ＣｏＳｉ膜４３の全体の膜厚を
ａ、ｎ型ソース・ドレイン拡散層４１中のＣｏＳｉ膜４
３の膜厚をｂとした場合のｂ／ａ（浸食量）とＳｉ添加
濃度との関係を示す。Ｓｉ添加濃度はＳｉ／（Ｃｏ＋Ｓ
ｉ）（％）である。図から、Ｓｉ添加濃度が高くなるほ
ど、ｎ型ソース・ドレイン拡散層４１の浸食量が多くな
ることが分かる。
ａ、ｎ型ソース・ドレイン拡散層４１中のＣｏＳｉ膜４
３の膜厚をｂとした場合のｂ／ａ（浸食量）とＳｉ添加
濃度との関係を示す。Ｓｉ添加濃度はＳｉ／（Ｃｏ＋Ｓ
ｉ）（％）である。図から、Ｓｉ添加濃度が高くなるほ
ど、ｎ型ソース・ドレイン拡散層４１の浸食量が多くな
ることが分かる。
【０１１２】次に図１３（ｃ）に示すように、絶縁膜３
２，３７，４０上の未反応のＳｉを含むＣｏ膜４２を、
Ｃｏの選択エッチング液（硫酸／過酸化水素または塩酸
／過酸化水素水／水）でエッチング除去する。
２，３７，４０上の未反応のＳｉを含むＣｏ膜４２を、
Ｃｏの選択エッチング液（硫酸／過酸化水素または塩酸
／過酸化水素水／水）でエッチング除去する。
【０１１３】ここで、本実施形態では、ＣｏＳｉ合金タ
ーゲットとして、Ｓｉ添加濃度が１０原子％のものを用
いているので、絶縁膜３２，４０上のＣｏ膜４２は確実
に除去される。したがって、Ｃｏ膜４２はｎ型ソース・
ドレイン拡散層４１上だけに残る。
ーゲットとして、Ｓｉ添加濃度が１０原子％のものを用
いているので、絶縁膜３２，４０上のＣｏ膜４２は確実
に除去される。したがって、Ｃｏ膜４２はｎ型ソース・
ドレイン拡散層４１上だけに残る。
【０１１４】この後、同図（ｃ）に示すように、例え
ば、８００〜９００℃、３０〜６０秒の第２の熱処理
（ＲＴＡ）により、ｎ型ソース・ドレイン拡散層４１上
のＣｏＳｉ膜４３をＣｏＳｉ2 膜４３′に変える。
ば、８００〜９００℃、３０〜６０秒の第２の熱処理
（ＲＴＡ）により、ｎ型ソース・ドレイン拡散層４１上
のＣｏＳｉ膜４３をＣｏＳｉ2 膜４３′に変える。
【０１１５】ここで、本実施形態では、Ｓｉを含むＣｏ
膜４２を用いているので、図１３（ｂ）、図１３（ｃ）
のシリサイド化の工程時におけるｎ型ソース・ドレイン
拡散層４１のシリコンの浸食量を少なくできる。
膜４２を用いているので、図１３（ｂ）、図１３（ｃ）
のシリサイド化の工程時におけるｎ型ソース・ドレイン
拡散層４１のシリコンの浸食量を少なくできる。
【０１１６】次に同図（ｃ）に示すように、全面に層間
絶縁膜４４を形成した後、この層間絶縁膜４４をエッチ
ングして、ＣｏＳｉ2 膜４３′上にコンタクトホールを
開口する。最後に、同図（ｃ）に示すように、上記コン
タクトホールを介してＣｏＳｉ2 膜４３′にコンタクト
するソース・ドレイン配線４５SD、ゲート配線４５Gを
形成して完成する。
絶縁膜４４を形成した後、この層間絶縁膜４４をエッチ
ングして、ＣｏＳｉ2 膜４３′上にコンタクトホールを
開口する。最後に、同図（ｃ）に示すように、上記コン
タクトホールを介してＣｏＳｉ2 膜４３′にコンタクト
するソース・ドレイン配線４５SD、ゲート配線４５Gを
形成して完成する。
【０１１７】本実施形態では、Ｃｏを主成分とするスパ
ッタターゲットとして、Ｓｉ添加濃度が１０原子％のＣ
ｏＴｉ合金ターゲットを採用したスパッタ装置を用い
て、Ｓｉを含むＣｏ膜４２を形成した後、熱処理によ
り、ｎ型ソース・ドレイン拡散層１８の表面にＣｏＳｉ
2 膜４３′を形成している。
ッタターゲットとして、Ｓｉ添加濃度が１０原子％のＣ
ｏＴｉ合金ターゲットを採用したスパッタ装置を用い
て、Ｓｉを含むＣｏ膜４２を形成した後、熱処理によ
り、ｎ型ソース・ドレイン拡散層１８の表面にＣｏＳｉ
2 膜４３′を形成している。
【０１１８】このため、ターゲット中のＳｉの浸食抑制
作用により、ｎ型ソース・ドレイン拡散層１８とＣｏＳ
ｉ2 膜２０′との界面の形状は、平坦性が高いものとな
る。したがって、本実施形態によれば、ｎ型ソース・ド
レイン拡散層４１の深さを浅くしても、ｐｎ接合リーク
電流が増大するという問題は生じない。すなわち、浅い
ｎ型ソース・ドレイン拡散層１８上に、ｐｎ接合リーク
電流の増大を招くこと無く、ＣｏＳｉ2 膜２０′を形成
できるようになる。
作用により、ｎ型ソース・ドレイン拡散層１８とＣｏＳ
ｉ2 膜２０′との界面の形状は、平坦性が高いものとな
る。したがって、本実施形態によれば、ｎ型ソース・ド
レイン拡散層４１の深さを浅くしても、ｐｎ接合リーク
電流が増大するという問題は生じない。すなわち、浅い
ｎ型ソース・ドレイン拡散層１８上に、ｐｎ接合リーク
電流の増大を招くこと無く、ＣｏＳｉ2 膜２０′を形成
できるようになる。
【０１１９】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、スパッタタ
ーゲットとして、ＣｏＳｉ合金ターゲットやＣｏＴｉ合
金ターゲットを用いた場合について説明したが、これら
と同様の他の合金ターゲットを用いても良い。
ものではない。例えば、上記実施形態では、スパッタタ
ーゲットとして、ＣｏＳｉ合金ターゲットやＣｏＴｉ合
金ターゲットを用いた場合について説明したが、これら
と同様の他の合金ターゲットを用いても良い。
【０１２０】すなわち、スパッタターゲットとしては、
シリサイドを形成する金属の中で磁性体であるＮｉ、Ｃ
ｏ、Ｆｅなどの金属またはＣｏ−Ｎｉ、Ｃｏ−Ｆｅ、Ｎ
ｉ−Ｆｅなどの合金（主成分）と、非磁性金属元素およ
び半導体元素の少なくとも一方（副成分）とからなり、
副成分の濃度が３３原子％未満であるものを使用するこ
とが可能である。
シリサイドを形成する金属の中で磁性体であるＮｉ、Ｃ
ｏ、Ｆｅなどの金属またはＣｏ−Ｎｉ、Ｃｏ−Ｆｅ、Ｎ
ｉ−Ｆｅなどの合金（主成分）と、非磁性金属元素およ
び半導体元素の少なくとも一方（副成分）とからなり、
副成分の濃度が３３原子％未満であるものを使用するこ
とが可能である。
【０１２１】副成分としては、例えば、ＳｉやＴｉの他
に、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｇｅ、Ｓｎ、
Ｐｂおよびこれらを組み合わせたものがあげられる。な
お、副成分として、シリサイドの金属材料としては一般
的な高融点金属であるＭｏやＷを用いない理由は以下の
通りである。
に、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｇｅ、Ｓｎ、
Ｐｂおよびこれらを組み合わせたものがあげられる。な
お、副成分として、シリサイドの金属材料としては一般
的な高融点金属であるＭｏやＷを用いない理由は以下の
通りである。
【０１２２】ＭｏＳｉ2 やＷＳｉ2 は、比抵抗が６０〜
８０μΩ・ｃｍである。このため、３Ω／□以下のシー
ト抵抗を実現するのに必要なＭｏＳｉ2 膜やＷＳｉ2 膜
の膜厚は、約２００〜２６７ｎｍとなる。シリサイド膜
の全体の膜厚をａ、シリサイド膜のうち、シリコン基板
を浸食した部分の膜厚をｂとすると、ｂ／ａ比は約１と
なるため、膜厚ｂの値も約２００〜２６７ｎｍとなる。
８０μΩ・ｃｍである。このため、３Ω／□以下のシー
ト抵抗を実現するのに必要なＭｏＳｉ2 膜やＷＳｉ2 膜
の膜厚は、約２００〜２６７ｎｍとなる。シリサイド膜
の全体の膜厚をａ、シリサイド膜のうち、シリコン基板
を浸食した部分の膜厚をｂとすると、ｂ／ａ比は約１と
なるため、膜厚ｂの値も約２００〜２６７ｎｍとなる。
【０１２３】このような深いシリサイド化が、接合深さ
が１００ｎｍ程度以下の浅いｐｎ接合に対して起こる
と、大きなリーク電流が生じてしまう。したがって、本
発明では、ＭｏやＷを用いないようにしている。
が１００ｎｍ程度以下の浅いｐｎ接合に対して起こる
と、大きなリーク電流が生じてしまう。したがって、本
発明では、ＭｏやＷを用いないようにしている。
【０１２４】また、第３、第４の実施形態ではｎチャネ
ルのＭＯＳトランジスタの場合について説明したが、本
発明はｐチャネルのＭＯＳトランジスタにも適用でき
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
ルのＭＯＳトランジスタの場合について説明したが、本
発明はｐチャネルのＭＯＳトランジスタにも適用でき
る。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施できる。
【０１２５】
【発明の効果】以上詳述したように本発明（請求項１〜
請求項７）によれば、スパッタターゲットとして、磁性
を有する金属または合金からなる主成分と、非磁性金属
および半導体の少なくとも一方からなる副成分とから構
成され、副成分の濃度が３３原子％未満のものを用いる
ことにより、磁性を有する金属または合金を主成分とす
る導電性薄膜を容易に形成できるようになる。
請求項７）によれば、スパッタターゲットとして、磁性
を有する金属または合金からなる主成分と、非磁性金属
および半導体の少なくとも一方からなる副成分とから構
成され、副成分の濃度が３３原子％未満のものを用いる
ことにより、磁性を有する金属または合金を主成分とす
る導電性薄膜を容易に形成できるようになる。
【０１２６】また、本発明（請求項１２〜請求項１８）
によれば、非磁性金属および半導体の少なくとも一方か
らなる副成分の濃度が３３原子％未満の、金属または合
金を主成分とする金属薄膜または合金薄膜を形成した後
に、熱処理により、前記半導体基板と前記金属薄膜また
は前記合金薄膜とを反応性させて、前記半導体基板を構
成する半導体と前記金属または前記合金との化合物膜を
形成することにより、前記化合物膜と前記半導体基板と
の界面の形状を平坦化できるようになる。
によれば、非磁性金属および半導体の少なくとも一方か
らなる副成分の濃度が３３原子％未満の、金属または合
金を主成分とする金属薄膜または合金薄膜を形成した後
に、熱処理により、前記半導体基板と前記金属薄膜また
は前記合金薄膜とを反応性させて、前記半導体基板を構
成する半導体と前記金属または前記合金との化合物膜を
形成することにより、前記化合物膜と前記半導体基板と
の界面の形状を平坦化できるようになる。
【０１２７】また、本発明（請求項７〜１１）の如きの
構成の半導体装置は、上記本発明（請求項１２〜請求項
１８）に係る半導体装置の製造方法により容易に製造で
きるようになる。
構成の半導体装置は、上記本発明（請求項１２〜請求項
１８）に係る半導体装置の製造方法により容易に製造で
きるようになる。
【図１】ＣｏＳｉ合金ターゲット中のＳｉ添加濃度と成
膜速度との関係を示す特性図
膜速度との関係を示す特性図
【図２】ＣｏＳｉ合金ターゲット中のＳｉ添加濃度とＣ
ｏシリサイドの残渣量との関係を示す特性図
ｏシリサイドの残渣量との関係を示す特性図
【図３】ＣｏＳｉ合金ターゲット中のＳｉ添加濃度とＣ
ｏＳｉ形成時に浸食される下地Ｓｉ層の厚さとの関係を
示す特性図
ｏＳｉ形成時に浸食される下地Ｓｉ層の厚さとの関係を
示す特性図
【図４】ＣｏＴｉ合金ターゲット中のＳｉ添加濃度と成
膜速度との関係を示す特性図
膜速度との関係を示す特性図
【図５】Ｔｉ添加濃度とシリサイド／Ｓｉ界面の凹凸と
の関係を示す特性図
の関係を示す特性図
【図６】シリサイドの形成温度と添加物（Ｓｉ、Ｔｉ）
の許容濃度との関係を示す図
の許容濃度との関係を示す図
【図７】本発明の第３の実施形態に係るＭＯＳトランジ
スタの前半の形成方法を示す工程断面図
スタの前半の形成方法を示す工程断面図
【図８】本発明の第３の実施形態に係るＭＯＳトランジ
スタの後半の形成方法を示す工程断面図
スタの後半の形成方法を示す工程断面図
【図９】熱処理によりＴｉがＣｏＳｉ膜の表面に拡散す
ることを示す図
ることを示す図
【図１０】熱処理によりＺｒがＣｏＳｉ膜の表面に拡散
することを示す図
することを示す図
【図１１】熱処理によりＨｆがＣｏＳｉ膜の表面に拡散
することを示す図
することを示す図
【図１２】本発明の第４の実施形態に係るＭＯＳトラン
ジスタの前半の形成方法を示す工程断面図
ジスタの前半の形成方法を示す工程断面図
【図１３】本発明の第４の実施形態に係るＭＯＳトラン
ジスタの後半の形成方法を示す工程断面図
ジスタの後半の形成方法を示す工程断面図
【図１４】ソース・ドレイン拡散層の浸食量とＳｉ添加
濃度との関係を示す図
濃度との関係を示す図
【図１５】従来のサリサイド法を用いたＬＤＤ構造のＭ
ＯＳトランジスタの形成方法を示す工程断面図
ＯＳトランジスタの形成方法を示す工程断面図
１１…ｐ型シリコン基板 １２…素子分離絶縁膜 １３…ゲート絶縁膜 １４…ゲート電極 １５…ｎ型不純物イオン １６…ｎ型拡散層（ＬＤＤ） １７…ゲート側壁絶縁膜 １８…ｎ型ソース・ドレイン拡散層 １９…Ｃｏ膜 ２０…ＣｏＳｉ膜 ２０´…ＣｏＳｉ2 膜 ２１…層間絶縁膜 ２２SD…ソース・ドレイン配線 ２２G …ゲート配線 ３１…ｐ型シリコン基板 ３２…素子分離絶縁膜 ３３…ゲート絶縁膜 ３４…多結晶シリコン膜 ３５…タングステンシリコン窒化膜 ３６…タングステン膜 ３７…シリコン窒化膜 ３８…ｎ型不純物イオン ３９…ｎ型拡散層（ＬＤＤ） ４０…ゲート側壁絶縁膜 ４１…ｎ型ソース・ドレイン拡散層 ４２…Ｃｏ膜 ４３…ＣｏＳｉ膜 ４３´…ＣｏＳｉ2 膜 ４４…層間絶縁膜 ４５SD…ソース・ドレイン配線 ４５G …ゲート配線
Claims (18)
- 【請求項１】磁性を有する金属または合金からなる主成
分と、非磁性金属および半導体の少なくとも一方からな
る副成分とから構成され、前記副成分の濃度が３３原子
％未満であることを特徴とするスパッタターゲット。 - 【請求項２】前記主成分は、Ｃｏ、ＮｉおよびＦｅから
選ばれる１つの金属または２つ以上の金属の合金である
ことを特徴とする請求項１に記載のスパッタターゲッ
ト。 - 【請求項３】前記副成分は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎ
ｂ、Ｔａ、Ｃｒ、ＳｎおよびＰｂの少なくとも１つの非
磁性金属、ＳｉおよびＧｅの少なくとも一方の半導体、
または前記少なくとも１つの非磁性金属および前記少な
くとも一方の半導体からなることを特徴とする請求項１
に記載のスパッタターゲット。 - 【請求項４】スパッタターゲットにイオンを衝突させ、
前記スパッタターゲットからはじき飛ばされる物質を半
導体基板上に堆積させて、前記半導体基板上に薄膜を形
成するスパッタ装置において、 前記スパッタターゲットとして、磁性を有する金属また
は合金からなる主成分と、非磁性金属および半導体の少
なくとも一方からなる副成分とから構成され、前記副成
分の濃度が３３原子％未満のスパッタターゲットを用い
ることを特徴とするスパッタ装置。 - 【請求項５】前記主成分は、Ｃｏ、ＮｉおよびＦｅから
選ばれる１つの金属または２つ以上の金属の合金である
ことを特徴とする請求項４に記載のスパッタ装置。 - 【請求項６】前記副成分は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎ
ｂ、Ｔａ、Ｃｒ、ＳｎおよびＰｂの少なくとも１つの非
磁性金属、ＳｉおよびＧｅの少なくとも一方の半導体、
または前記少なくとも１つの非磁性金属および前記少な
くとも一方の半導体からなることを特徴とする請求項４
に記載のスパッタ装置。 - 【請求項７】半導体基板と、この半導体基板の表面に選
択的に形成され、磁性を有する金属または合金からなる
主成分と、非磁性金属および半導体の少なくとも一方か
らなる副成分とから構成され、前記副成分の濃度が３３
原子％未満の導電性薄膜とを具備してなることを特徴と
する半導体装置。 - 【請求項８】前記半導体基板はシリコン基板、前記導電
性薄膜はＭＯＳトランジスタのソース・ドレイン拡散層
上のシリサイド膜であることを特徴とする請求項７に記
載の半導体装置。 - 【請求項９】前記主成分は、Ｃｏ、ＮｉおよびＦｅから
選ばれる１つの金属または２つ以上の金属の合金である
ことを特徴とする請求項７に記載の半導体装置。 - 【請求項１０】前記副成分は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、
Ｎｂ、Ｔａ、Ｃｒ、ＳｎおよびＰｂの少なくとも１つの
非磁性金属、ＳｉおよびＧｅの少なくとも一方の半導
体、または前記少なくとも１つの非磁性金属および前記
少なくとも一方の半導体からなることを特徴とする請求
項７に記載の半導体装置。 - 【請求項１１】前記副成分の半導体は、前記半導体基板
を構成する半導体と同じであることを特徴とする請求項
７に記載の半導体装置。 - 【請求項１２】基板表面が選択的に露出した半導体基板
上に、非磁性金属および半導体の少なくとも一方からな
る副成分の濃度が３３原子％未満の、金属または合金を
主成分とする金属薄膜または合金薄膜を形成する工程
と、 熱処理により、前記半導体基板と前記金属薄膜または前
記合金薄膜とを反応性させて、前記半導体基板を構成す
る半導体と前記金属または前記合金との化合物膜を、前
記選択的に露出した基板表面に形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 【請求項１３】前記金属薄膜または合金薄膜を請求項４
ないし請求項６のいずれかに記載のスパッタ装置を用い
て形成することを特徴とする請求項１２に記載の半導体
装置の製造方法。 - 【請求項１４】前記半導体基板はシリコン基板、前記選
択的に露出した基板表面はＭＯＳトランジスタのソース
・ドレイン拡散層、前記化合物膜はシリサイド膜である
ことを特徴とする請求項１２に記載の半導体装置の製造
方法。 - 【請求項１５】前記シリサイド膜中の前記金属または前
記合金の濃度は、３３原子％未満であることを特徴とす
る請求項１２に記載の半導体装置の製造方法。 - 【請求項１６】前記主成分は、Ｃｏ、ＮｉおよびＦｅか
ら選ばれる１つの金属または２つ以上の金属の合金であ
ることを特徴とする請求項１２に記載の半導体装置の製
造方法。 - 【請求項１７】前記副成分は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、
Ｎｂ、Ｔａ、Ｃｒ、ＳｎおよびＰｂの少なくとも１つの
非磁性金属、ＳｉおよびＧｅの少なくとも一方の半導
体、または前記少なくとも１つの非磁性金属および前記
少なくとも一方の半導体からなることを特徴とする請求
項１２に記載の半導体装置の製造方法。 - 【請求項１８】前記副成分の半導体は、前記半導体基板
を構成する半導体と同じであることを特徴とする請求項
１７に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34895996A JP4142753B2 (ja) | 1996-12-26 | 1996-12-26 | スパッタターゲット、スパッタ装置、半導体装置およびその製造方法 |
| US08/996,399 US6033537A (en) | 1996-12-26 | 1997-12-22 | Sputtering target and method of manufacturing a semiconductor device |
| US09/493,244 US6586837B1 (en) | 1996-12-26 | 2000-01-28 | Sputtering target and method of manufacturing a semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34895996A JP4142753B2 (ja) | 1996-12-26 | 1996-12-26 | スパッタターゲット、スパッタ装置、半導体装置およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10195643A true JPH10195643A (ja) | 1998-07-28 |
| JPH10195643A5 JPH10195643A5 (ja) | 2004-09-09 |
| JP4142753B2 JP4142753B2 (ja) | 2008-09-03 |
Family
ID=18400551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34895996A Expired - Lifetime JP4142753B2 (ja) | 1996-12-26 | 1996-12-26 | スパッタターゲット、スパッタ装置、半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6033537A (ja) |
| JP (1) | JP4142753B2 (ja) |
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