JPH10198466A

JPH10198466A - 電源電圧監視用ｉｃ

Info

Publication number: JPH10198466A
Application number: JP9002947A
Authority: JP
Inventors: Takayuki Suzuki; 孝行鈴木
Original assignee: NEC Home Electronics Ltd; Nippon Electric Co Ltd
Current assignee: NEC Home Electronics Ltd; NEC Corp
Priority date: 1997-01-10
Filing date: 1997-01-10
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】主電源オフ時に、不揮発化されたメモリに、
データを待避・記憶させるシステムにおいて、データの
待避指令の後に、システムに与えられるリセット信号の
発生時間が、主電源の電圧降下波形の乱れ等によって一
定とならず、待避データの書き込中にリセットがかか
り、待避に失敗するのを防ぐ。【解決手段】主電源ＶCCがバックアップ電圧を超えて
低下したとき、ＩＮＴ端子７から、システムにデータ待
避信号を出力する電源電圧監視用ＩＣ３３において、シ
ステムがデータ待避処理を行った後に発生するリセット
許可信号の入力端子３４と、上記データ待避信号を発生
したときからカウントを開始し、データ待避に必要な時
間が経過したときカウントアップするカウンタ４２を設
け、リセット許可信号とカウントアップ信号のいずれか
が発生したときゲート回路４１からリセット信号を出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロコンピ
ュータシステムに組み込まれ、主電源オフ時にバッテリ
ーバックアップ等により不揮発化されたメモリに、一連
の複数バイトのデータを待避・記憶させるために用いる
電源電圧監視用ＩＣに関する。

【０００２】

【従来の技術】電源断時に、バッテリーバックアップに
より不揮発化されたメモリにデータを待避させ、電源の
再投入時にこのデータを読み出して、動作を再開するマ
イクロコンピュータシステムは、データ待避のタイミン
グを検出するために電源電圧監視用ＩＣを組み込むのが
一般的である。

【０００３】図６に従来の電源電圧監視用ＩＣの内部等
価回路を示す。図６において、１はＶCC端子で、システ
ムの主電源＋５Ｖに接続される。２は外部コンデンサを
接続するＴC 端子で、このコンデンサによって主電源立
ち上げ時にマイクロコンピュータをリセットする時間が
決定される。３はシステムのグランド端子である。４は
ＶOUT 端子で、データを待避させるメモリの電源端子に
電源を供給する。５はＶBAT 端子で電池等のバックアッ
プ用電源から電源の供給を受ける。６はＣＳバー端子
で、不揮発化されたメモリにバックアップ制御信号を出
力する。７はＩＮＴ端子で、主電源電圧ＶCCがバックア
ップ基準電圧まで低下したとき、マイクロコンピュータ
にデータ待避を行なわせる割り込み信号を出力する。８
は RESETバー端子で、マイクロコンピュータにリセット
信号を出力する。

【０００４】図６の構成において、切換え電圧検出回路
９2 はＶCC端子１からの入力電圧をヒステリシス付きコ
ンパレータにより監視し、電圧が３．３Ｖより高い場合
にハイレベル信号を出力し、３．３Ｖより低い場合はロ
ーレベル信号を出力する。

【０００５】このハイレベル信号が出力されると、トラ
ンジスタ１０，１１は双方共にオンし、ＶOUT 端子４に
ＶCC端子１の電圧を供給する。ローレベル信号が出力さ
れたときは、トランジスタ１０，１１は双方共にオフ
し、逆流防止用のシェットキーバリアダイオード１２を
通して、ＶBAT 端子５の電圧をＶOUT 端子４に供給す
る。

【０００６】バックアップ電圧検出回路９1 は、ＶCC端
子１からの入力電圧をヒステリシス付きコンパレータに
より監視し、電圧が４．７５Ｖより低い場合にローレベ
ル信号を出力し、電圧が４．７５Ｖより高い場合にハイ
レベル信号を出力する。このローレベル信号はシュミッ
ト・トリガ入力のインバータ１３で反転され、ＩＮＴ端
子７より外部のマイクロコンピュータにデータ待避をさ
せる割り込み信号として出力される。

【０００７】リセット電圧検出回路９3 は、ＶCC端子１
からの入力電圧をヒステリシス付きコンパレータにより
監視し、電圧が４．２Ｖより低い場合にローレベル信号
を出力し、４．２Ｖより高い場合はハイレベル信号を出
力する。この出力は、オープンコレクタまたはオープン
ドレインのバッファ１４で受けられる。このバッファ１
４の出力は、定電流源１５から電流供給を受けるＴC 端
子２に接続されている。

【０００８】リセット電圧検出回路９3 がハイレベル信
号を出力したときは、ＴC 端子２に接続された外付けコ
ンデンサが、定電流源１５からの電流によって＋５Ｖに
まで充電される。電圧検出回路９3 がローレベル信号を
出力したときは、ＴC 端子２はバッファ１４の接地出力
によって＋０Ｖになる。

【０００９】ＴC 端子２の電圧は、シュミット・トリガ
入力のインバータ１６によって、ハイ・ローを判別さ
れ、この反転出力が抵抗１７，１８で分圧されてトラン
ジスタ１９をドライブする。すなわち、このトランジス
タ１９は、電源電圧が４．２Ｖより低くて電圧検出回路
９3 がローレベル信号を出力した時にオンし、 RESETバ
ー端子８をローレベル（システムへのリセット信号）に
する。

【００１０】また、インバータ１６の出力をインバータ
２０によって反転した信号は、抵抗２１，２２を通して
トランジスタ２３をドライブする。このトランジスタ２
３は、リセット電圧検出回路９3 がローレベル信号を出
力するリセット時にオフとなり抵抗２４を通してＣＳバ
ー端子６をＶOUT 端子と同電圧にし、電圧検出回路９3
がハイレベル信号を出力するときオンして、ＣＳバー端
子６をローレベルにする。

【００１１】図７は、上記従来の電源電圧監視用ＩＣを
用いたマイクロコンピュータシステムの接続例である。
図７において、２５は電源電圧監視用ＩＣ、２６はマイ
クロコンピュータ、２７はバッテリーバックアップによ
り不揮発化されたメモリ、２８はバックアップ用電源、
２９は電源投入後のリセット時間を決定する外付けコン
デンサである。

【００１２】上記図６及び図７の構成で、主電源オフ時
に、その電圧が４．７５Ｖまで低下すると、データ待避
のためＩＮＴ端子７よりマイクロコンピュータ２６に割
り込み信号を出力する。マイクロコンピュータ２６は、
この割り込み信号に基づき、不揮発化されたメモリ２７
に対して、データの待避を行なう。この待避データの内
容は、一連の複数バイトのデータである。

【００１３】さらに４．２Ｖまで低下すると、ＣＳバー
端子６をローレベルにして、待避データを記憶したメモ
リ２７のＣＥ1 バー端子をハイレベルにし、 RESETバー
端子８からローレベルのリセット信号を出力する。

【００１４】さらに３．３Ｖまで低下すると、メモリ２
７への電源供給を主電源ＶCCからバックアップ用電源２
８に切換える。この状態は、電源電圧監視用ＩＣ２５に
主電源ＶCCが供給されなくなっても継続する。

【００１５】また、主電源ＶCCが再投入されるときは、
主電源ＶCCの電圧が３．３Ｖまで立ち上がった時点で、
メモリ２７への電源供給を、バックアップ用電源２８か
ら主電源ＶCCに切換え、４．２Ｖまで上昇したとき、リ
セット状態の解除を行なうと共に、待避データを記憶し
たメモリ２７のＣＥ1 バー端子をローレベルにする。こ
れによって、メモリ２７に待避されたデータによる動作
の再開が行われる。

【００１６】

【発明が解決しようとする課題】上記従来の電源電圧監
視用ＩＣ２５において、主電源オフ時にデータの待避を
行なうため、ＩＮＴ端子７からマイクロコンピュータ２
６に出力される割り込み信号と、 RESETバー端子８から
出力されるリセット信号は、ヒステリシス付きコンパレ
ータ１３，１６によるロー・ハイの判定結果である。

【００１７】しかし、このコンパレータ１３，１６に特
性のばらつきと精度誤差があり、さらに主電源ＶCCの電
圧波形がノイズ等によって乱れる場合があるため、主電
源オフ後に、これらのコンパレータが出力する割り込み
信号とリセット信号の発生時間は一定にならない。

【００１８】例えば、図８に示すように、主電源ＶCCの
降下中にノイズ３０が混入して電圧波形が乱れると、デ
ータ待避に失敗する場合がある。

【００１９】図８において、主電源ＶCCの電圧が、４．
７５Ｖまで低下すると割り込み信号Ｔ11が出力され、デ
ータの待避動作を開始される。ここで、待避される一連
のデータはＤ０，Ｄ１，Ｄ２の３バイトである。本来な
らば、本来ならば３２のタイミングでリセットがかか
り、データＤ０，Ｄ１，Ｄ２は全て正しく書き込まれて
バックアップされる。しかし、図８の場合、ノイズ３０
の混入により、３１のタイミングでリセットがかかる。
このタイミングであるとデータＤ０は書き込まれるがデ
ータＤ１，Ｄ２は書き込まれずデータ待避に失敗する。

【００２０】その後の主電源ＶCCの立ち上げ後、それら
の待避データを使用して処理を行うと誤った結果が生
じ、場合によってはシステムの暴走にもつながる。ま
た、対策するために複雑な処理を行う必要がある。

【００２１】

【課題を解決するための手段】前述した問題点を解決す
るため、本発明が提供する電源電圧監視用ＩＣは、主電
源電圧を監視して、主電源オフ時に一連の複数バイトか
らなるデータを不揮発化されたメモリに記憶・待避させ
るタイミングと、システムのリセットを行なうタイミン
グを決定するものであって、主電源電圧が、バックアッ
プ基準電圧を超えて低下したことを検出するバックアッ
プ電圧検出回路と、この検出信号を外部装置に出力する
出力端子と、この検出信号を受け取った外部装置が所定
のデータ記憶処理を完了した後に発生するリセット許可
信号を受ける入力端子と、上記検出信号をスタート信号
としてクロックパルスをカウントし、データ記憶処理が
完了する所定時間の経過後にカウントアップ信号を発生
するカウンタと、上記リセット許可信号とカウントアッ
プ信号の少なくとも一方が発生したとき、外部装置にリ
セット信号を出力するゲート回路とを備えたことを特徴
とする。

【００２２】上記電源電圧監視用ＩＣが組み込まれるマ
イクロコンピュータシステムは、主電源電圧がバックア
ップ基準電圧を超えて低下したとき、このＩＣから出力
される検出信号を受けて、一連の複数バイトからなるバ
ックアップデータを不揮発性メモリに記憶させる手段
と、この記憶処理の後、このＩＣにリセット許可信号を
出力する手段と、このＩＣから出力されるリセット信号
によってシステムのリセット動作を行なうリセット手段
を備えたものとして構成される。

【００２３】

【発明の実施の形態】図１は本発明の電源電圧監視用Ｉ
Ｃ３３の内部等価回路を示す図である。図１において、
１はＶCC端子で、システムの主電源＋５Ｖに接続され
る。２は外部コンデンサを接続するＴC 端子で、このコ
ンデンサによって主電源立ち上げ時にマイクロコンピュ
ータ等の外部装置をリセットする時間が決定される。

【００２４】３４は外部装置からのリセット許可信号を
入力するRESIN 端子で、抵抗３５によってプルダウンさ
れている。このRESIN 端子３４への入力は、ローレベル
入力でリセット不許可、ハイレベル入力でリセット許可
を表す。

【００２５】３６は、例えばマイクロコンピュータ等の
クロックを入力するＣＬＫ端子、３はシステムのグラン
ド端子３である。

【００２６】４はデータ待避を行なうメモリの電源端子
に電源供給するＶOUT 端子で、主電源オン時にはＶCC端
子１から電源供給され、主電源オフ時にはＶBAT 端子５
に接続された電池等のバックアップ用電源から電源供給
される。

【００２７】６はＣＳバー端子で、データ待避用メモリ
にバックアップ制御信号を出力する。７はＩＮＴ端子
で、主電源電圧ＶCCがバックアップ基準電圧まで低下し
たとき、マイクロコンピュータにデータ待避を行なわせ
る割り込み信号を出力する。８は RESETバー端子で、外
部装置にリセット信号を出力する。

【００２８】図１の構成において、切換え電圧検出回路
９2 はＶCC端子１からの入力電圧をヒステリシス付きコ
ンパレータにより監視し、電圧が３．３Ｖより高い場合
にハイレベル信号を出力し、３．３Ｖより低い場合はロ
ーレベル信号を出力する。

【００２９】このハイレベル信号が出力されると、トラ
ンジスタ１０，１１は双方共にオンし、ＶOUT 端子４に
ＶCC端子１の電圧を供給する。ローレベル信号が出力さ
れたときは、トランジスタ１０，１１は双方共にオフ
し、逆流防止用のシェットキーバリアダイオード１２を
通して、ＶBAT 端子５の電圧をＶOUT 端子４に供給す
る。

【００３０】バックアップ電圧検出回路９1 は、ＶCC端
子１からの入力電圧をヒステリシス付きコンパレータに
より監視し、電圧が４．７５Ｖより低い場合にローレベ
ル信号を出力し、電圧が４．７５Ｖより高い場合にハイ
レベル信号を出力する。このローレベル信号はシュミッ
ト・トリガ入力のインバータ１３で反転され、ＩＮＴ端
子７より外部装置にデータ待避を指令する割り込み信号
として出力される。

【００３１】１５は定電流源で、ＴC 端子２に外付けさ
れて電源立ち上げ時に外部装置をリセットする時間を決
定するコンデンサに一定電流を供給する。

【００３２】３６，３７はオープンコレクタまたはオー
プンドレインのバッファである。３８はリセット状態を
保持するFast Attack Slow Releaseピークホールド回路
で、ＣＬＲバー端子へのローレベル入力でクリアされた
後、又は主電源ＶCCを立ち上げた後に、バッファ３６，
３７が双方共に遮断出力となり、ＴC 端子２に接続され
た外付けコンデンサが所定レベルにまで充電されるまで
の期間に、その出力端子ＯＵＴをローレベル（リセット
状態保持信号）に保つ。

【００３３】３９はシュミットトリガ入力のインバータ
で、ピークホールド回路３８の出力を反転する。４０は
ＮＯＲ回路で、RESIN 端子３４に入力されたリセット許
可信号と、ピークホールド回路３８のリセット状態保持
信号の論理和を取る。

【００３４】４１は、ピークホールド回路３８のローレ
ベル信号と、リセット許可信号と、カウントアップ信号
のいずれかが発生したとき、後述する回路を介して、外
部装置にリセット信号を出力するゲート回路で、ＮＯＲ
回路４０の出力とカウンタ４２のカウントアップ出力の
論理和を取る論理和回路によって構成される。

【００３５】４３はRESIN 端子３４に入力されたリセッ
ト許可信号を反転するインバータ、４４はRESIN 端子３
４に入力されたリセット許可信号と、カウンタ４２のカ
ウントアップ出力の論理和を取る論理和回路である。

【００３６】カウンタ４２は、バックアップ電圧検出回
路９1 のローレベル出力があったときＣＬＫ端子に入力
されたクロックのカウントを開始し、カウント値が所定
値に達するとCOUNT UPバー端子からローレベルのカウン
トアップ出力を発生する。この所定値はデータ待避動作
の完了に必要な時間が確保されるように定められる。こ
のカウント値は、論理和回路４１のローレベル出力が R
ESETバー端子に入力されることによってクリアされる。

【００３７】上記カウンタ４２の内部等価回路を図２に
示す。４５はシュミット・トリガ入力のインバータ、４
６，４７，４８，４９，５０，５１は否定論理積、５２
はカウント回路である。

【００３８】図１に戻って、論理和回路４１の出力をイ
ンバータ５３で反転した電圧は抵抗１７，１８で分圧さ
れてトランジスタ１９をドライブする。すなわち、この
トランジスタ１９は、論理和回路４１がローレベル信号
を出力した時にオンし、 RESETバー端子８をローレベル
（システムへのリセット信号）にする。

【００３９】また、論理和回路４１の出力は、抵抗２
１，２２を通してトランジスタ２３をドライブする。す
なわち、トランジスタ２３は、論理和回路４１がローレ
ベル信号を出力するリセット時にオフとなり抵抗２４を
通してＣＳバー端子６をＶOUT端子４と同電圧にし、論
理和回路４１がハイレベル信号を出力するときオンして
ＣＳバー端子６をローレベルにする。

【００４０】上記論理和回路４１の出力のハイ・ローに
よって、ＣＳバー端子６がローレベルで RESETバー端子
８がハイレベルの状態（非リセット状態）と、ＣＳバー
端子６がハイレベルで RESETバー端子８がローレベルの
状態（リセット状態）が切り換えられる。

【００４１】この論理和回路４１のハイ・ローは、次の
ような条件で決定される。論理和回路４１の出力がロー
レベルとなってリセット状態となるのは、ピークホー
ルド回路３８がローレベル出力をしている場合と、 R
ESIN端子３４にハイレベルのリセット許可信号が入力さ
れている場合と、カウンタ４２がローレベルのカウン
トアップ信号を出力している場合のいずれかであり、こ
れらの条件のいずれかの成立でリセット状態となる。

【００４２】論理和回路４１の出力がハイレベルとなっ
て非リセット状態となるのは、上記条件のいずれをも満
たさない場合である。上記リセット状態を決定する各条
件の成立する場合について説明する。

【００４３】のピークホールド回路３８がローレベル
出力をする場合は、主電源ＶCCを投入した直後で、ＴC
端子２に接続された外付けコンデンサが所定電圧まで充
電されていない場合と、リセット許可信号とカウントア
ップ信号の論理和を取る論理和回路４４がローレベル出
力をしてピークホールド回路３８をクリアした場合であ
る。このクリア時に論理和回路４４のローレベル出力は
バッファ３７を介してＴC 端子２に接続された外付けコ
ンデンサを放電させるので、このピークホールド回路３
８の出力がローレベルからハイレベルに変わるのは、主
電源ＶCCが４．７５Ｖより大きくなり、バックアップ電
圧検出回路９1 がハイレベルになった状態が、ＴC 端子
２に接続された外付けコンデンサを所定電圧にまで充電
させる時間だけ継続したときである。

【００４４】のRESIN 端子３４に入力されるハイレベ
ルのリセット許可信号は、ＩＮＴ端子７からデータ待避
のための割り込み信号を受けたマイクロコンピュータ等
の外部装置が、データ待避処理を完了した後に出力する
ものである。

【００４５】のカウンタ４２がローレベルのカウント
アップ信号を出力するのは、バックアップ電圧検出回路
９1 が主電源ＶCCの電圧が４．７５Ｖより低下したとき
に出力するローレベル信号をスタート信号として、ＣＬ
Ｋ端子３６より入力されるクロックをカウントし、この
カウント値がデータ待避動作が完了するように定められ
た所定値に達したときである。なお、一旦カウント動作
が開始すれば、ＶCC端子１の電圧が４．７５Ｖより高く
なりバックアップ電圧検出回路９1 がハイレベル信号を
出力しても、カウント動作は停止せず、論理和回路４１
のローレベル出力を受けるまで継続される。

【００４６】図３は、本発明の上記電源電圧監視用ＩＣ
を組み込んだマイクロコンピュータシステムの接続例で
ある。図３において、３３は電源電圧監視用ＩＣ、２６
はマイクロコンピュータ、２７はバッテリーバックアッ
プにより不揮発化されたメモリであるスタティックＲＡ
Ｍである。２８はバックアップ用電源である電池で、Ｖ
BAT 端子５に接続されている。２９は主電源立ち上げ時
のリセット時間を決定する外付けコンデンサで、ＴC 端
子２に接続されている。

【００４７】上記マイクロコンピュータ２６は、主電源
ＶCCがバックアップ基準電圧を超えて低下したとき、電
源電圧監視用ＩＣ３３から出力される電圧低下検出信号
を受けて、一連の複数バイトからなるバックアップデー
タを不揮発化されたメモリ２７に記憶させる手段と、こ
の記憶処理の後、この電源電圧監視用ＩＣにリセット許
可信号を出力する手段と、この電源電圧監視用ＩＣから
出力されるリセット信号によってシステムのリセット動
作を行なうリセット手段を備えたものである。

【００４８】本発明の電源電圧監視用ＩＣ３３のＩＮＴ
端子７はマイクロコンピュータ２６の割り込み入力ＩＮ
ＴＰｎ端子に接続されている。リセット許可信号を受け
るRESIN 端子３４は出力ポートＰｍ端子に接続されてい
る。リセット信号を出力するRESETバー端子８はプルア
ップされ、マイクロコンピュータ２６の RESETバー端子
に接続されている。ＣＬＫ端子３６はマイクロコンピュ
ータ２６のＣＬＫOUT端子に接続されている。ＣＳバー
端子６はメモリ２７のバックアップコントロール用のＣ
Ｅ1 バー端子に接続されている。ＶOUT 端子４はメモリ
２７のＶCC端子に接続されている。

【００４９】マイクロコンピュータ２６のアドレス・バ
スＡ１５・・０端子、データ・バスＤ７・・０端子は、
それぞれメモリ２７のアドレス・バスＡ１５・・０端
子、データ・バスＤ７・・０端子に接続されている。

【００５０】データリードの制御をするマイクロコンピ
ュータ２６のＲＤバー端子は、メモリ２７のデータ出力
制御用のＯＥバー端子に接続され、データライトの制御
をするＷＲバー端子は、メモリ２７のデータ書き込み制
御用のＷＥバー端子に接続されている。

【００５１】マイクロコンピュータ２６の外部デバイス
選択用のＣＳ端子は、メモリ２７のチップセレクト用の
ＣＥ2 端子に接続されている。

【００５２】次に、図１，図３の回路の動作を説明す
る。主電源ＶCCの立ち上げ時、電源電圧監視用ＩＣ３３
は主電源ＶCCの電圧が３．３Ｖまで立ち上がった時点
で、切換え電圧検出回路９2 のハイレベル出力によっ
て、不揮発化されたメモリ２７への電源供給を、バック
アップ用電源２８から主電源ＶCCに切換える。さらに主
電源が４．７５Ｖまで上昇すると、バックアップ電圧検
出回路９1 の出力がハイレベルになる。このハイレベル
信号によって、バッファ３６の出力はハイインピ−ダン
スとなり、バッファ３７の出力もハイインピ−ダンスで
あるので、ＴC 端子２に接続されたコンデンサ２９は定
電流源１５から充電される。

【００５３】コンデンサ２９が所定電圧まで充電される
までは、ピークホールド回路３８の出力OUT の電圧は低
いので、インバータ３９の出力はハイレベルとなり、 R
ESETバー端子８からリセット信号が出力され、マイクロ
コンピュータ２６をリセット状態に保持する。所定時間
が経過して、コンデンサ２９の電圧が上昇すると、ピー
クホールド回路３８の出力OUT の電圧は上昇してインバ
ータ３９の出力をローレベルにする。これによって、 R
ESETバー端子８はハイインピ−ダンスとなり、プルアッ
プされたマイクロコンピュータ２６のリセット端子はハ
イレベルとなり、リセットが解除されて動作が開始す
る。

【００５４】リセット解除後、マイクロコンピュータ２
６はメモリ２７より一連の複数バイトのデータを読み出
し、読み出したデータを用い計算処理を行う。

【００５５】計算処理終了後、計算結果をスタティック
ＲＡＭ２７へ書き込む。マイクロコンピュータ２６は、
この処理を繰り返し行う。

【００５６】その後、主電源オフ時に主電源ＶCCの電圧
低下を、バックアップ電圧検出回路９1 が検出すると、
図４の制御フロー図に示す手順でデータの待避とリセッ
トを行なう。

【００５７】バックアップ電圧検出回路９1 の電圧低下
検出信号は、シュミットトリガ入力のインバータ１３を
通して、ＩＮＴ端子７からマイクロコンピュータ２６の
ＩＮＴＰｎ端子にハイレベルの割り込み信号を出力され
る。

【００５８】このデータ待避の割り込み信号を受けたマ
イクロコンピュータ２６は、割り込み処理を開始し、デ
ータ待避の処理を行なう。例えば、この割り込み要求が
図５に示すように、マイクロコンピュータ２６がメモリ
２７に一連の１０バイトデータの５バイト目を書き込み
中に発生したとすると、割り込み要求を認識した後に割
り込み処理として、残りの５バイトデータをメモリ２７
に直ちに書き込む。

【００５９】全データ書き込み終了後、ＮＯＰ処理等の
リセットをかけて良い状態にし、出力ポートＰｍ端子か
ら電源電圧監視用ＩＣ３３のRESIN 端子にハイレベルの
リセット許可信号を出力する。電源電圧監視用ＩＣ３３
に入力されたリセット許可信号は、ＮＯＲ回路４０、論
理和回路４１、インバータ５３を経由してトランジスタ
１９を導通させ、 RESETバー端子８を接地出力の状態に
する。マイクロコンピュータ２６は、この信号を RESET
バー端子に受けてリセットをかける。

【００６０】このとき、トランジスタ２３は非導通とな
り、ＣＳバー端子６はハイレベル信号をメモリ２７のＣ
Ｅ1 バー端子に出力する。また、このリセット許可信号
は、インバータ４３、論理和回路４４を通って、バッフ
ァ３７を接地出力にすると同時にピークホールド回路３
８のＣＬＲバー端子に入力される。これによって、ＴC
端子２に接続された外部コンデンサを放電させると同時
に、ピークホールド回路３８をクリアして、ピークホー
ルド回路３８の出力電圧を０Ｖにする。

【００６１】上記バックアップ電圧検出回路９1 が出力
する電圧低下信号は、ＩＮＴ端子７に出力されると同時
に、カウンタ４２にカウントスタート信号として入力さ
れ、ＣＬＫ端子に入力されたクロックを、カウンタ４２
にカウントさせている。したがって、このカウンタ４２
がカウントアップするまでに、リセット許可信号が入力
されないときは、このカウントアップ出力が、論理和回
路４１、インバータ５３、トランジスタ１９を通り、リ
セット信号としてマイクロコンピュータに出力されると
同時に、論理和回路４４を通って、ピークホールド回路
３８をクリアする。

【００６２】このように、カウンタ４２を備えているの
で、本発明の電源監視用ＩＣ３３をリセット許可信号の
制御を行わないシステムに組み込んでも、主電源オフ時
にリセットをかける前に、一連の複数バイトのデータを
不揮発化されたメモリ２７に確実に記憶させることがで
き、システムの暴走を防ぐことが可能となる。

【００６３】なお、カウンタ４２は、論理和回路４１が
出力するローレベル信号（リセット信号）によってリセ
ットされるので、ピークホールド回路３８の出力が低電
圧のとき、リセット許可信号が入力されたとき、及びカ
ウントアップ出力がされたときのいずれの場合も、カウ
ント値はクリアされて初期状態となる。

【００６４】さらに３．３Ｖまで低下すると、メモリ２
７への電源供給を主電源ＶCCからバックアップ用電源２
８に切換え、この状態は、電源電圧監視用ＩＣ３３に主
電源ＶCCが供給されなくなっても継続する。

【００６５】また、主電源ＶCCが再投入されるときは、
主電源ＶCCの電圧が３．３Ｖまで立ち上がった時点で、
不揮発性メモリ２７への電源供給を、バックアップ用電
源２８から主電源ＶCCに切換え、４．７５Ｖまで上昇し
たとき、待避データを記憶したメモリ２７のＣＥ1 バー
端子ＣＳをローレベルにして、リセットの解除を行う。
このリセット解除によって、待避させていたデータによ
る動作の再開が行われる。

【００６６】なお、切換え電圧検出回路９2 とバックア
ップ電圧検出回路９1 のハイ・ローの区別をする基準電
圧は、システムの電圧レベルによって、適当な値に設定
されるものである。

【００６７】上記本発明は、主電源ＶCCオフ時のリセッ
ト信号の発生に、一種の遅延をかけるものであるため、
全てのバックアップデータの書き込み終了するまで外部
装置が動作可能なように電源電圧を保つ電源容量の設計
が必要である。

【００６８】

【発明の効果】以上説明したように、本発明の電源電圧
監視用ＩＣは、主電源ＶCCオフ時にマイクロコンピュー
タ等の外部装置にリセット信号を出力する条件として、
外部装置が一連の複数バイトのデータを不揮発化された
メモリに記憶させた後に発生するリセット許可信号が出
力された場合、又は上記データ待避の指令を発した後に
データの待避・記憶が完了する所定時間の経過をカウン
トした場合のいずれかとしたから、主電源の遮断がいか
なる条件で行われても、一連のデータを誤り無く全て書
き込め、システムの暴走を防ぐことが可能となる。

【図面の簡単な説明】

【図１】本発明の電源電圧監視用ＩＣの一実施例の内部
等価回路を示す図である。

【図２】図１のカウンタ（４２）の内部ブロック図であ
る。

【図３】図１の電源電圧監視用ＩＣをマイクロコンピュ
ータシステムに組み込んだ例を示す図である。

【図４】図３のシステムにおける主電源オフ時からリセ
ットまでの動作を示すフローチャートである。

【図５】図３のシステムにおける主電源オフ時の各端子
の出力波形例を示す図である。

【図６】従来の電源電圧監視用ＩＣの内部等価回路を示
す図である。

【図７】従来の電源電圧監視用ＩＣを用いたマイクロコ
ンピュータシステムの接続例を示す図である。

【図８】図７のシステムで主電源ＶCCのオフ時にノイズ
が混入した場合の各端子の出力波形図である。

【符号の説明】

１主電源端子２リセット時間を設定する外部コンデンサの接続端子３グランド端子４不揮発化されるメモリへの電源供給端子５バックアップ電源の接続端子６不揮発化されたメモリにバックアップ制御信号を供
給する端子７データの待避・記憶を指令する割り込み信号の出力
端子８リセット信号の出力端子９1 バックアップ電圧検出回路９2 切換え電圧検出回路１０，１１主電源ＶCCとバックアップ用電源から、不
揮発化されるメモリに電源を切換え供給するトランジス
タ１２ショットキーバリアダイオード１３，３９，４５シュミットトリガ付きインバータ１５定電流源１７，１８，２１，２２，２４，３５抵抗１９，２３トランジスタ２６外部装置（マイクロコンピュータ）２７不揮発化されるメモリ（スタティクＲＡＭ）２８バックアップ用電源（電池）２９リセット時間を決めるコンデンサ３０主電源波形にのったノイズ３１ノイズによって出力されたリセット信号出力３２ノイズが無い場合のリセット信号出力３３電源電圧監視用ＩＣ３４リセット許可信号の入力端子３６，３７オープンコレクタバッファ３８ Fast Attack Slow Releaseピークホールド回路４０ＮＯＲ回路４１ゲート回路（論理和回路）４４論理和回路４２カウンタ４３，５３インバータ４６，４７，４８，４９，５０，５１否定論理積回路５２カウンタ回路

Claims

【特許請求の範囲】

【請求項１】主電源電圧を監視して、主電源オフ時に
一連の複数バイトからなるデータを不揮発化されたメモ
リに記憶・待避させるタイミングと、システムのリセッ
トを行なうタイミングを決定する電源電圧監視用ＩＣで
あって、主電源電圧が、バックアップ基準電圧を超えて低下した
ことを検出するバックアップ電圧検出回路と、この検出
信号を外部装置に出力する出力端子と、この検出信号を
受け取った外部装置が所定のデータ記憶処理を完了した
後に発生するリセット許可信号を受ける入力端子と、上
記検出信号をスタート信号としてクロックパルスをカウ
ントし、データ記憶処理が完了する所定時間の経過後に
カウントアップ信号を発生するカウンタと、上記リセッ
ト許可信号とカウントアップ信号の少なくとも一方が発
生したとき、外部装置にリセット信号を出力するゲート
回路とを備えた電源電圧監視用ＩＣ。
【請求項２】請求項１に記載した電源電圧監視用ＩＣが
組み込まれ、主電源電圧がバックアップ基準電圧を超え
て低下したとき、このＩＣから出力される検出信号を受
けて、一連の複数バイトからなるバックアップデータを
不揮発化されたメモリに記憶させる手段と、この記憶処
理の後、このＩＣにリセット許可信号を出力する手段
と、このＩＣから出力されるリセット信号によってシス
テムのリセット動作を行なうリセット手段を具備したこ
とを特徴とするマイクロコンピュータシステム。