JPH10198598A - Ｄｓｐのメモリアドレス制御装置 - Google Patents
Ｄｓｐのメモリアドレス制御装置Info
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- JPH10198598A JPH10198598A JP9011858A JP1185897A JPH10198598A JP H10198598 A JPH10198598 A JP H10198598A JP 9011858 A JP9011858 A JP 9011858A JP 1185897 A JP1185897 A JP 1185897A JP H10198598 A JPH10198598 A JP H10198598A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
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Abstract
(57)【要約】
【課題】 複数のジョブの並列処理中に個々のジョブ毎
に独立してメモリアドレスを管理できるようにすると共
に、同一内容のプログラムについては重複して記憶させ
ることがないようにできるＤＳＰのメモリアドレス制御
装置を提供せんとするものである。 【解決手段】 内部メモリ及び外部メモリに対してＤＳ
ＰでアクセスできるＡ０〜Ａ１９までの２０ビットのメ
モリアドレスのうち、上位Ａ１９及びＡ１８の２ビット
をマスクし、ＤＳＰの各ジョブを実行するプログラム上
でなされるアドレス設定及びアドレス演算は、Ａ０〜Ａ
１７までの１８ビットのアドレス空間のみ、アドレスポ
インタによりアクセス可能とすると共に、マスクされた
上記Ａ１９及びＡ１８の２ビットについては、アドレス
エリアレジスタによりアクセスできるようにしている。
に独立してメモリアドレスを管理できるようにすると共
に、同一内容のプログラムについては重複して記憶させ
ることがないようにできるＤＳＰのメモリアドレス制御
装置を提供せんとするものである。 【解決手段】 内部メモリ及び外部メモリに対してＤＳ
ＰでアクセスできるＡ０〜Ａ１９までの２０ビットのメ
モリアドレスのうち、上位Ａ１９及びＡ１８の２ビット
をマスクし、ＤＳＰの各ジョブを実行するプログラム上
でなされるアドレス設定及びアドレス演算は、Ａ０〜Ａ
１７までの１８ビットのアドレス空間のみ、アドレスポ
インタによりアクセス可能とすると共に、マスクされた
上記Ａ１９及びＡ１８の２ビットについては、アドレス
エリアレジスタによりアクセスできるようにしている。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＳＰ（Digital Sign
al Prosessor）の外部メモリ及び／又は内部メモリのメ
モリアドレス制御装置に関する。
al Prosessor）の外部メモリ及び／又は内部メモリのメ
モリアドレス制御装置に関する。
【０００２】
【従来の技術】近年アナログ信号処理に比べて高精度な
処理が可能であり、係数などのパラメータの設定により
任意の特性が安定して均一に得られ、また無調整化が可
能となる等の特徴を有するため、アナログ信号をデジタ
ル的な手法により処理できる上記ＤＳＰが、音声信号処
理、通信信号処理、計測信号処理、画像信号処理、地震
波信号処理、水中音響信号処理など、広い分野で用いら
れるようになった。
処理が可能であり、係数などのパラメータの設定により
任意の特性が安定して均一に得られ、また無調整化が可
能となる等の特徴を有するため、アナログ信号をデジタ
ル的な手法により処理できる上記ＤＳＰが、音声信号処
理、通信信号処理、計測信号処理、画像信号処理、地震
波信号処理、水中音響信号処理など、広い分野で用いら
れるようになった。
【０００３】
【発明が解決しようとする課題】通常のＤＳＰは、１サ
ンプリングタイム内に複数の独立したプログラムを時分
割で処理することを前提として設計されておらず、その
ため夫々のプログラムや係数にて、内部のデータメモリ
（Ｄ−ＲＡＭ）や外部メモリ（Ｘ−ＲＡＭ）の使用領域
を分割し、使用していた。しかし複数のジョブを並列的
に実行させる場合に、個々のジョブ毎に独立してメモリ
アドレスが管理されておらず、１のジョブの実行中に他
のジョブのメモリエリアにアクセスするなどの不具合が
起きていた。また並列的に処理されるジョブが同一のも
のであっても、各ジョブ毎に同じ内容のプログラムを別
々に記憶しておかねばならず、ホストＣＰＵのジョブプ
ログラム量が多くなってしまい、そのため記憶されるジ
ョブの種類が限定されてしまうことになる。本発明は従
来技術の以上のような問題に鑑み創案されたもので、複
数のジョブの並列処理中に個々のジョブ毎に独立してメ
モリアドレスを管理できるようにすると共に、同一内容
のプログラムについては重複して記憶させることがない
ようにできるＤＳＰのメモリアドレス制御装置を提供せ
んとするものである。
ンプリングタイム内に複数の独立したプログラムを時分
割で処理することを前提として設計されておらず、その
ため夫々のプログラムや係数にて、内部のデータメモリ
（Ｄ−ＲＡＭ）や外部メモリ（Ｘ−ＲＡＭ）の使用領域
を分割し、使用していた。しかし複数のジョブを並列的
に実行させる場合に、個々のジョブ毎に独立してメモリ
アドレスが管理されておらず、１のジョブの実行中に他
のジョブのメモリエリアにアクセスするなどの不具合が
起きていた。また並列的に処理されるジョブが同一のも
のであっても、各ジョブ毎に同じ内容のプログラムを別
々に記憶しておかねばならず、ホストＣＰＵのジョブプ
ログラム量が多くなってしまい、そのため記憶されるジ
ョブの種類が限定されてしまうことになる。本発明は従
来技術の以上のような問題に鑑み創案されたもので、複
数のジョブの並列処理中に個々のジョブ毎に独立してメ
モリアドレスを管理できるようにすると共に、同一内容
のプログラムについては重複して記憶させることがない
ようにできるＤＳＰのメモリアドレス制御装置を提供せ
んとするものである。
【０００４】
【課題を解決するための手段】本発明者等は、上記の問
題点の発生原因を追求し、該問題の解決を図ることがで
きる新たな構成の検討を行った。その検討の結果考案さ
れた構成が本発明であり、以下その開発経緯につき説明
する。
題点の発生原因を追求し、該問題の解決を図ることがで
きる新たな構成の検討を行った。その検討の結果考案さ
れた構成が本発明であり、以下その開発経緯につき説明
する。
【０００５】上述のように、従来のＤＳＰは、１サンプ
リングタイム内に複数の独立したプログラムを時分割で
処理することを前提として設計されておらず、そのため
夫々のプログラムや係数にて、内部のデータメモリ（Ｄ
−ＲＡＭ）や外部メモリ（Ｘ−ＲＡＭ）の使用領域を分
割し、使用していた。例えば電子楽器から発せられる楽
音にエフェクトをかける構成として、図８及び９に示す
ように、１つのＤＳＰで、ジョブＥＦＦ１でコーラス効
果が、またジョブＥＦＦ２でディレイ効果が、夫々時分
割で処理されるシステムがあった場合に、ジョブＥＦＦ
１では外部メモリの０〜７ＦＦＦしかアクセスしないよ
うなプログラム並びに係数を使用し、ジョブＥＦＦ２で
は外部メモリの８０００〜ＦＦＦＦしかアクセスしない
ようなプログラム並びに係数を使用することで済ませて
きた。
リングタイム内に複数の独立したプログラムを時分割で
処理することを前提として設計されておらず、そのため
夫々のプログラムや係数にて、内部のデータメモリ（Ｄ
−ＲＡＭ）や外部メモリ（Ｘ−ＲＡＭ）の使用領域を分
割し、使用していた。例えば電子楽器から発せられる楽
音にエフェクトをかける構成として、図８及び９に示す
ように、１つのＤＳＰで、ジョブＥＦＦ１でコーラス効
果が、またジョブＥＦＦ２でディレイ効果が、夫々時分
割で処理されるシステムがあった場合に、ジョブＥＦＦ
１では外部メモリの０〜７ＦＦＦしかアクセスしないよ
うなプログラム並びに係数を使用し、ジョブＥＦＦ２で
は外部メモリの８０００〜ＦＦＦＦしかアクセスしない
ようなプログラム並びに係数を使用することで済ませて
きた。
【０００６】この方法は、定常的な通常の演算処理を行
う上では何も問題なく１００％独立の時分割処理が可能
であるが、ＥＦＦ１又はＥＦＦ２の何れかのプログラム
をその使用中に変換するときに不具合が生じることがあ
る。例えば汎用ＤＳＰの中には、プログラムの動作中に
のみ対応する係数変更が可能なものがあり、このような
ＤＳＰの場合、命令メモリ（Ｉ−ＲＡＭ）にあるＥＦＦ
１のプログラムを新規なものに置き換えた時点では、置
き換え前のプログラム用の古い係数が係数メモリ（Ｃ−
ＲＡＭ）に書き込まれたままであり、この状態でＥＦＦ
１の新規プログラムを動作させると、ＥＦＦ１プログラ
ムは古い係数を用いて動作するため、関係のないメモリ
番地からデータを参照して演算を行い、更にプログラム
で設定した以外のメモリ番地に該演算結果を格納してし
まうことになる。従ってＥＦＦ１用に与えられた外部メ
モリや内部メモリの領域を無視して、ＥＦＦ２用の領域
をアクセスするなどの可能性がある。そうするとＥＦＦ
１に関しては安定動作するまで、図８のＣ１ａを０００
０としてゲートする（入力ＩＮ１をそのまま出力する）
ことで問題はないが、ＥＦＦ２はその間も安定動作を続
けているのであるから、例えばＥＦＦ１のプログラム並
びに係数切り替え時にＥＦＦ２用の外部メモリや内部メ
モリ領域に誤ってデータが書き込まれた場合、ＥＦＦ２
のその後の外部メモリ参照時に不具合が生じ、結果とし
てＥＦＦ２の出力からノイズが発生することになる。
う上では何も問題なく１００％独立の時分割処理が可能
であるが、ＥＦＦ１又はＥＦＦ２の何れかのプログラム
をその使用中に変換するときに不具合が生じることがあ
る。例えば汎用ＤＳＰの中には、プログラムの動作中に
のみ対応する係数変更が可能なものがあり、このような
ＤＳＰの場合、命令メモリ（Ｉ−ＲＡＭ）にあるＥＦＦ
１のプログラムを新規なものに置き換えた時点では、置
き換え前のプログラム用の古い係数が係数メモリ（Ｃ−
ＲＡＭ）に書き込まれたままであり、この状態でＥＦＦ
１の新規プログラムを動作させると、ＥＦＦ１プログラ
ムは古い係数を用いて動作するため、関係のないメモリ
番地からデータを参照して演算を行い、更にプログラム
で設定した以外のメモリ番地に該演算結果を格納してし
まうことになる。従ってＥＦＦ１用に与えられた外部メ
モリや内部メモリの領域を無視して、ＥＦＦ２用の領域
をアクセスするなどの可能性がある。そうするとＥＦＦ
１に関しては安定動作するまで、図８のＣ１ａを０００
０としてゲートする（入力ＩＮ１をそのまま出力する）
ことで問題はないが、ＥＦＦ２はその間も安定動作を続
けているのであるから、例えばＥＦＦ１のプログラム並
びに係数切り替え時にＥＦＦ２用の外部メモリや内部メ
モリ領域に誤ってデータが書き込まれた場合、ＥＦＦ２
のその後の外部メモリ参照時に不具合が生じ、結果とし
てＥＦＦ２の出力からノイズが発生することになる。
【０００７】また他の原因として、従来のＤＳＰは基本
的に外部メモリにパーティションをかけてブロック化し
て利用する発想がなかったので、図１０に示すように、
アドレスポインタの動きが外部メモリの全空間に及んで
いる。即ちアドレスポインタを１サンプルタイム毎に＋
１するように利用する（ＥＦＦ１及び２毎に独立にポイ
ンタを動かすのではなく双方の共通ポインタとして＋１
する）と、図１１に示すように、見かけ上外部メモリは
ＦＦＦＦから００００の方向に向かって流れているよう
に見え、結局ＥＦＦ２で書き込まれたデータはＥＦＦ１
に流れ込み、同様にＥＦＦ１で書き込まれたデータは、
回り回ってＥＦＦ２に流れ込むようになる。この現象自
体は夫々のＥＦＦプログラムが定常動作をしている時に
は何ら問題はない（例えばディレイはＦＦＦＦに書いて
９０００を読み出し、コーラスは７ＦＦＦに書いて７０
００を読み出すので）が、前述のように、片方のプログ
ラムを書き換える時などはその書き換え中（新プログラ
ムのロード中、２００ｍｓ程度）は、自己のメモリエリ
アをアクセスできないので、図１０に示すように、他方
のエフェクトプログラムにて書き込んだ内容が自己のメ
モリエリアに入ってくることになる。この時シンプルな
エフェクトプログラムが用いられ、わざわざ外部メモリ
をクリアすることなく、単純に図８におけるＣ１ａとＣ
１ｂ（又はＣ２ａとＣ２ｂ）をクロスフェードさせるこ
とで効果が付加された信号が出力されるような場合に
は、予想外に大きなノイズが出力されることになる。特
に他方のエフェクトプログラムの外部メモリに大きな信
号が書き込まれている場合は、それが切り替えたエフェ
クトのメモリエリアに入ってきて目立つことになる。ま
た他方のエフェクトがそれほど大きな信号でない場合で
も、プログラムを切り替えたエフェクトの入力信号（Ｉ
Ｎ１ｏｒＩＮ２）が０の場合には、出ないはずの音が出
るため、明らかに気がつく。
的に外部メモリにパーティションをかけてブロック化し
て利用する発想がなかったので、図１０に示すように、
アドレスポインタの動きが外部メモリの全空間に及んで
いる。即ちアドレスポインタを１サンプルタイム毎に＋
１するように利用する（ＥＦＦ１及び２毎に独立にポイ
ンタを動かすのではなく双方の共通ポインタとして＋１
する）と、図１１に示すように、見かけ上外部メモリは
ＦＦＦＦから００００の方向に向かって流れているよう
に見え、結局ＥＦＦ２で書き込まれたデータはＥＦＦ１
に流れ込み、同様にＥＦＦ１で書き込まれたデータは、
回り回ってＥＦＦ２に流れ込むようになる。この現象自
体は夫々のＥＦＦプログラムが定常動作をしている時に
は何ら問題はない（例えばディレイはＦＦＦＦに書いて
９０００を読み出し、コーラスは７ＦＦＦに書いて７０
００を読み出すので）が、前述のように、片方のプログ
ラムを書き換える時などはその書き換え中（新プログラ
ムのロード中、２００ｍｓ程度）は、自己のメモリエリ
アをアクセスできないので、図１０に示すように、他方
のエフェクトプログラムにて書き込んだ内容が自己のメ
モリエリアに入ってくることになる。この時シンプルな
エフェクトプログラムが用いられ、わざわざ外部メモリ
をクリアすることなく、単純に図８におけるＣ１ａとＣ
１ｂ（又はＣ２ａとＣ２ｂ）をクロスフェードさせるこ
とで効果が付加された信号が出力されるような場合に
は、予想外に大きなノイズが出力されることになる。特
に他方のエフェクトプログラムの外部メモリに大きな信
号が書き込まれている場合は、それが切り替えたエフェ
クトのメモリエリアに入ってきて目立つことになる。ま
た他方のエフェクトがそれほど大きな信号でない場合で
も、プログラムを切り替えたエフェクトの入力信号（Ｉ
Ｎ１ｏｒＩＮ２）が０の場合には、出ないはずの音が出
るため、明らかに気がつく。
【０００８】更にもう１つの問題は、図１２に示すよう
なＤＳＰプログラムフローチャートにおいて、ＥＦＦ１
のジョブとＥＦＦ２のジョブは、複数のエフェクトの中
から任意の組み合わせが可能であり、それらの部分のプ
ログラムはエフェクトが新たに選択される度にホストＣ
ＰＵから転送し直すのが一般的であるが、同じ内容のエ
フェクトがＥＦＦ１及びＥＦＦ２で選択された場合で
も、別々のジョブプログラムを転送しなければならなか
ったことにある。即ちホストＣＰＵはＥＦＦ１用のエフ
ェクトプログラム及び係数とＥＦＦ２用のエフェクトプ
ログラム及び係数とを別々に記憶しておく必要があっ
た。それは、外部メモリのアクセスエリアがＥＦＦ１と
ＥＦＦ２とで異なるが、それを解消してプログラム及び
係数を共通化できるようなレジスタなどが存在しなかっ
たことがその理由である。
なＤＳＰプログラムフローチャートにおいて、ＥＦＦ１
のジョブとＥＦＦ２のジョブは、複数のエフェクトの中
から任意の組み合わせが可能であり、それらの部分のプ
ログラムはエフェクトが新たに選択される度にホストＣ
ＰＵから転送し直すのが一般的であるが、同じ内容のエ
フェクトがＥＦＦ１及びＥＦＦ２で選択された場合で
も、別々のジョブプログラムを転送しなければならなか
ったことにある。即ちホストＣＰＵはＥＦＦ１用のエフ
ェクトプログラム及び係数とＥＦＦ２用のエフェクトプ
ログラム及び係数とを別々に記憶しておく必要があっ
た。それは、外部メモリのアクセスエリアがＥＦＦ１と
ＥＦＦ２とで異なるが、それを解消してプログラム及び
係数を共通化できるようなレジスタなどが存在しなかっ
たことがその理由である。
【０００９】以上のような原因の解明がなされたため、
次にこれらの問題を解決できる構成の検討を行った。そ
の結果本発明者等により次のような本発明の構成が創案
された。即ち、本発明の構成は、Ｍビットのアドレス空
間を有する外部及び／又は内部メモリが備えられたＤＳ
Ｐのメモリアドレス制御装置において、２N個以下のジ
ョブを時分割で実行する際に、各ジョブを実行するプロ
グラム上でなされるアドレス設定及びアドレス演算は、
（Ｍ−Ｎ）ビットのアドレス空間のみアクセス可能と
し、上記Ｍビットアドレス中の残るＮビットは、夫々の
ジョブにおいて異なる値に設定されることを基本的特徴
としている。
次にこれらの問題を解決できる構成の検討を行った。そ
の結果本発明者等により次のような本発明の構成が創案
された。即ち、本発明の構成は、Ｍビットのアドレス空
間を有する外部及び／又は内部メモリが備えられたＤＳ
Ｐのメモリアドレス制御装置において、２N個以下のジ
ョブを時分割で実行する際に、各ジョブを実行するプロ
グラム上でなされるアドレス設定及びアドレス演算は、
（Ｍ−Ｎ）ビットのアドレス空間のみアクセス可能と
し、上記Ｍビットアドレス中の残るＮビットは、夫々の
ジョブにおいて異なる値に設定されることを基本的特徴
としている。
【００１０】またもう一つの構成は、Ｍビットのアドレ
ス空間を有する外部及び／又は内部メモリが備えられた
ＤＳＰのメモリアドレス制御装置において、２N個以下
のジョブを時分割で実行する際に、各ジョブを実行する
プログラム上でなされるアドレス設定及びアドレス演算
は、（Ｍ−Ｎ）ビットのアドレス空間のみアクセス可能
とし、上記Ｍビットアドレス中の残るＮビットは、夫々
のジョブに共通のアドレスポインタを歩進させることを
特徴としている。
ス空間を有する外部及び／又は内部メモリが備えられた
ＤＳＰのメモリアドレス制御装置において、２N個以下
のジョブを時分割で実行する際に、各ジョブを実行する
プログラム上でなされるアドレス設定及びアドレス演算
は、（Ｍ−Ｎ）ビットのアドレス空間のみアクセス可能
とし、上記Ｍビットアドレス中の残るＮビットは、夫々
のジョブに共通のアドレスポインタを歩進させることを
特徴としている。
【００１１】上記両構成とも、上記Ｎに対応した値をＤ
ＳＰの外部から設定可能にできるようにすると、並列処
理するジョブの数が増減しても、そのメモリ管理が自由
に行えることになる。また上記Ｎビットは、最初の構成
にあっては、Ｍビットの最上位側、またもう一つの構成
にあっては、Ｍビットの最下位側であると、効率的なメ
モリ割り当てができるようになる。
ＳＰの外部から設定可能にできるようにすると、並列処
理するジョブの数が増減しても、そのメモリ管理が自由
に行えることになる。また上記Ｎビットは、最初の構成
にあっては、Ｍビットの最上位側、またもう一つの構成
にあっては、Ｍビットの最下位側であると、効率的なメ
モリ割り当てができるようになる。
【００１２】
【作用】請求項１の構成及び４の構成とも、メモリアド
レスの一部をマスクしたようになるが、前者の構成につ
いては、マスクされた分だけＮ個の独立したエリアレジ
スタとして設定することが可能となって、ジョブ毎に異
なるメモリエリアを割り当てることができるようにな
り、また後者の構成については、マスクされた部分を、
夫々のジョブに共通のアドレスポインタを歩進させるこ
とで、その歩進毎に各ジョブのメモリエリアを割り当て
ることができるようになる。
レスの一部をマスクしたようになるが、前者の構成につ
いては、マスクされた分だけＮ個の独立したエリアレジ
スタとして設定することが可能となって、ジョブ毎に異
なるメモリエリアを割り当てることができるようにな
り、また後者の構成については、マスクされた部分を、
夫々のジョブに共通のアドレスポインタを歩進させるこ
とで、その歩進毎に各ジョブのメモリエリアを割り当て
ることができるようになる。
【００１３】
【発明の実施の形態】以下本発明の具体的な実施の形態
につき、説明する。図１乃至図３は、本願請求項１記載
のＤＳＰのメモリアドレス制御装置の一実施形態構成を
示している。本構成では、ＤＳＰの内部メモリ及び外部
メモリに対するアドレス制御を行う部分の構成におい
て、Ａ０〜Ａ１９までの２０ビットのメモリアクセスア
ドレスのうち、上位Ａ１９及びＡ１８の２ビットをマス
クし、ＤＳＰの各ジョブを実行するプログラム上でなさ
れるアドレス設定及びアドレス演算は、Ａ０〜Ａ１７ま
での１８ビットのアドレス空間のみ、アドレスポインタ
によりアクセス可能としている。そしてマスクされた上
記Ａ１９及びＡ１８の２ビットについては、アドレスエ
リアレジスタによりアクセスできるようにしている。
につき、説明する。図１乃至図３は、本願請求項１記載
のＤＳＰのメモリアドレス制御装置の一実施形態構成を
示している。本構成では、ＤＳＰの内部メモリ及び外部
メモリに対するアドレス制御を行う部分の構成におい
て、Ａ０〜Ａ１９までの２０ビットのメモリアクセスア
ドレスのうち、上位Ａ１９及びＡ１８の２ビットをマス
クし、ＤＳＰの各ジョブを実行するプログラム上でなさ
れるアドレス設定及びアドレス演算は、Ａ０〜Ａ１７ま
での１８ビットのアドレス空間のみ、アドレスポインタ
によりアクセス可能としている。そしてマスクされた上
記Ａ１９及びＡ１８の２ビットについては、アドレスエ
リアレジスタによりアクセスできるようにしている。
【００１４】上記構成では、最高４個のジョブのメモリ
エリアを確保できることになる。即ち、アドレスエリア
レジスタで２ビットの信号が出力できるため、２2個＝
４個のメモリエリアが確保できる。これにより図２に示
すように、全メモリアクセスアドレスを、エリア０〜エ
リア３の４つのエリアに分けることができ、各エリアで
は、アドレスポインタに指定されたメモリアドレスに、
オペランド値又は係数データを書き込むことができるよ
うになる。
エリアを確保できることになる。即ち、アドレスエリア
レジスタで２ビットの信号が出力できるため、２2個＝
４個のメモリエリアが確保できる。これにより図２に示
すように、全メモリアクセスアドレスを、エリア０〜エ
リア３の４つのエリアに分けることができ、各エリアで
は、アドレスポインタに指定されたメモリアドレスに、
オペランド値又は係数データを書き込むことができるよ
うになる。
【００１５】以上の構成を、電子楽器から発せられる楽
音に対してコーラス効果とディレイ効果などのエフェク
トをかけるＤＳＰの構成として採用してみた。１つのＤ
ＳＰで、これらの効果がジョブＥＦＦ１〜ジョブＥＦＦ
４として、夫々時分割で処理されるシステムの構成で
は、図３に示すようなフローで処理がなされることにな
る。
音に対してコーラス効果とディレイ効果などのエフェク
トをかけるＤＳＰの構成として採用してみた。１つのＤ
ＳＰで、これらの効果がジョブＥＦＦ１〜ジョブＥＦＦ
４として、夫々時分割で処理されるシステムの構成で
は、図３に示すようなフローで処理がなされることにな
る。
【００１６】パワーＯＮになると、サンプリングクロッ
ク待ち状態（Ｓ１）になる。Ｌｃｈ入力は、図４におけ
るＩＮ１〜ＩＮ４からの信号を、レジスタＩ１乃至Ｉ４
へ、Ｉｎ１、Ｉｎ２、Ｉｎ３及びＩｎ４として取り込
み、Ｌｃｈ出力は、同図におけるＯＵＴ１〜ＯＵＴ４
へ、出力側のテンポラリレジスタＯ１乃至Ｏ４から、Ｏ
ｕｔ１、Ｏｕｔ２、Ｏｕｔ３及びＯｕｔ４の信号データ
を出力する（Ｓ２）。
ク待ち状態（Ｓ１）になる。Ｌｃｈ入力は、図４におけ
るＩＮ１〜ＩＮ４からの信号を、レジスタＩ１乃至Ｉ４
へ、Ｉｎ１、Ｉｎ２、Ｉｎ３及びＩｎ４として取り込
み、Ｌｃｈ出力は、同図におけるＯＵＴ１〜ＯＵＴ４
へ、出力側のテンポラリレジスタＯ１乃至Ｏ４から、Ｏ
ｕｔ１、Ｏｕｔ２、Ｏｕｔ３及びＯｕｔ４の信号データ
を出力する（Ｓ２）。
【００１７】次にアドレスエリアレジスタにより、前記
エリア０が指定される（Ｓ３）。そしてＥＦＦ１が有効
か否かが判定され、ジョブＥＦＦ１用の効果プログラム
のフローを通常通り通過させる（効果付加の処理を行わ
せる）か、又は音響効果の変更による事前処理のため、
該音響効果プログラムをスルーさせるか否かをチェック
する（Ｓ４）。音響効果の変更があった場合、命令メモ
リの一部書き替え又は係数ＲＡＭやデータＲＡＭのクリ
ア等の事前処理がなされるため、定常的な通常の効果プ
ログラムの処理を行うと、該処理が暴走するかまたは大
きな雑音を発生する危険性があるからである。このジョ
ブが有効か否かを知らせる情報は、マスタＣＰＵが係数
ＲＡＭのあるアドレスの値を変更して行っても良いし、
マスタＣＰＵからダイレクトにＤＳＰの汎用入力ポート
（図示せず）へ信号を送っても良い。
エリア０が指定される（Ｓ３）。そしてＥＦＦ１が有効
か否かが判定され、ジョブＥＦＦ１用の効果プログラム
のフローを通常通り通過させる（効果付加の処理を行わ
せる）か、又は音響効果の変更による事前処理のため、
該音響効果プログラムをスルーさせるか否かをチェック
する（Ｓ４）。音響効果の変更があった場合、命令メモ
リの一部書き替え又は係数ＲＡＭやデータＲＡＭのクリ
ア等の事前処理がなされるため、定常的な通常の効果プ
ログラムの処理を行うと、該処理が暴走するかまたは大
きな雑音を発生する危険性があるからである。このジョ
ブが有効か否かを知らせる情報は、マスタＣＰＵが係数
ＲＡＭのあるアドレスの値を変更して行っても良いし、
マスタＣＰＵからダイレクトにＤＳＰの汎用入力ポート
（図示せず）へ信号を送っても良い。
【００１８】ジョブＥＦＦ１が有効な通常の時は、効果
プログラム（例えばコーラス効果）をコールする（Ｓ
５）。この効果プログラムのコールは、命令メモリ（Ｉ
−ＲＡＭ）の格納エリアに複数記憶された音響効果付加
ルーチンの中から、プログラムカウンタにより選択され
る。選択可能な音響効果プログラムは、全合計で前記命
令メモリの所定格納エリア内に納まるものでなければな
らない。そして音響効果付加ルーチン処理後その信号デ
ータには、係数Ｃ１ａが乗算され、また前記レジスタＩ
１に記憶された入力Ｉｎ１には、係数Ｃ１ｂが乗算さ
れ、両値が加算され、それをテンポラリレジスタＯ１に
記憶させる。この時、上記係数Ｃ１ａ及びＣ１ｂの値を
適宜制御することで、音響効果の付加された信号と付加
されていない信号とをクロスフェードさせることができ
る（Ｓ７）。
プログラム（例えばコーラス効果）をコールする（Ｓ
５）。この効果プログラムのコールは、命令メモリ（Ｉ
−ＲＡＭ）の格納エリアに複数記憶された音響効果付加
ルーチンの中から、プログラムカウンタにより選択され
る。選択可能な音響効果プログラムは、全合計で前記命
令メモリの所定格納エリア内に納まるものでなければな
らない。そして音響効果付加ルーチン処理後その信号デ
ータには、係数Ｃ１ａが乗算され、また前記レジスタＩ
１に記憶された入力Ｉｎ１には、係数Ｃ１ｂが乗算さ
れ、両値が加算され、それをテンポラリレジスタＯ１に
記憶させる。この時、上記係数Ｃ１ａ及びＣ１ｂの値を
適宜制御することで、音響効果の付加された信号と付加
されていない信号とをクロスフェードさせることができ
る（Ｓ７）。
【００１９】またＥＦＦ１が無効の場合は、音響効果プ
ログラムをスルーする前に、ＥＦＦ１と同程度のステッ
プ数だけウェイトをかける（Ｓ６）。ここでは、例えば
ＤＳＰに内蔵されたループ命令を用いて必要なステップ
数だけループさせる（係数ＲＡＭに書かれているＥＦＦ
１のステップ数をロードし、その数だけディレイさせ
る）。このループは、ここで使用したＤＳＰでは冗長な
機能が省略されていて、Ｒ信号とＬ信号の入出力は同じ
ポートにて、ＷＳ信号の立ち上がり（又は立ち下がり）
から所定時間（シリアルデータＲ０、Ｌ０処理時間相
当）内に行わなければならないことに起因する。そして
前述のように、音響効果付加処理の行われていない楽音
信号との間で、クロスフェード処理を行い、更に該楽音
信号と新たな音響効果が付加された楽音信号との間でク
ロスフェード処理を行って、音響効果の変更処理を終了
する。
ログラムをスルーする前に、ＥＦＦ１と同程度のステッ
プ数だけウェイトをかける（Ｓ６）。ここでは、例えば
ＤＳＰに内蔵されたループ命令を用いて必要なステップ
数だけループさせる（係数ＲＡＭに書かれているＥＦＦ
１のステップ数をロードし、その数だけディレイさせ
る）。このループは、ここで使用したＤＳＰでは冗長な
機能が省略されていて、Ｒ信号とＬ信号の入出力は同じ
ポートにて、ＷＳ信号の立ち上がり（又は立ち下がり）
から所定時間（シリアルデータＲ０、Ｌ０処理時間相
当）内に行わなければならないことに起因する。そして
前述のように、音響効果付加処理の行われていない楽音
信号との間で、クロスフェード処理を行い、更に該楽音
信号と新たな音響効果が付加された楽音信号との間でク
ロスフェード処理を行って、音響効果の変更処理を終了
する。
【００２０】次にアドレスエリアレジスタにより、前記
エリア１が指定される（Ｓ８）。以後ジョブＥＦＦ２に
ついても上記と同様な処理が繰り返され、更にエリア
２、エリア３の指定に伴ってジョブＥＦＦ３及びＥＦＦ
４についても同様な処理が行われる。
エリア１が指定される（Ｓ８）。以後ジョブＥＦＦ２に
ついても上記と同様な処理が繰り返され、更にエリア
２、エリア３の指定に伴ってジョブＥＦＦ３及びＥＦＦ
４についても同様な処理が行われる。
【００２１】そしてＲｃｈ入力を行い、図４におけるＩ
Ｎ１〜ＩＮ４からの信号を、レジスタＩ１乃至Ｉ４へ、
Ｉｎ１、Ｉｎ２、Ｉｎ３及びＩｎ４として取り込み、Ｒ
ｃｈ出力は、同図におけるＯＵＴ１〜ＯＵＴ４へ、出力
側のテンポラリレジスタＯ１乃至Ｏ４から、Ｏｕｔ１、
Ｏｕｔ２、Ｏｕｔ３及びＯｕｔ４の信号データを出力す
る（Ｓ９）。
Ｎ１〜ＩＮ４からの信号を、レジスタＩ１乃至Ｉ４へ、
Ｉｎ１、Ｉｎ２、Ｉｎ３及びＩｎ４として取り込み、Ｒ
ｃｈ出力は、同図におけるＯＵＴ１〜ＯＵＴ４へ、出力
側のテンポラリレジスタＯ１乃至Ｏ４から、Ｏｕｔ１、
Ｏｕｔ２、Ｏｕｔ３及びＯｕｔ４の信号データを出力す
る（Ｓ９）。
【００２２】最後に内部メモリ（Ｄ−ＲＡＭ）のポイン
タ（ＤＰＴＲ）の値及び外部ＲＡＭ（Ｘ−ＤＲＡＭ）の
ポインタ（ＸＰＴＲ）の値を歩進（＋１）してスタート
に戻る（Ｓ１０）。これは、次回のサンプリングに基づ
くプログラムで、同じデータＲＡＭアドレスを指定して
も、実際には自動的に＋１のアドレスをアクセスするた
めである。
タ（ＤＰＴＲ）の値及び外部ＲＡＭ（Ｘ−ＤＲＡＭ）の
ポインタ（ＸＰＴＲ）の値を歩進（＋１）してスタート
に戻る（Ｓ１０）。これは、次回のサンプリングに基づ
くプログラムで、同じデータＲＡＭアドレスを指定して
も、実際には自動的に＋１のアドレスをアクセスするた
めである。
【００２３】以上の構成では、マスクされた２ビット分
だけ４個の独立したエリアレジスタ（２2＝４）として
設定することが可能となって、ジョブＥＦＦ１〜ジョブ
ＥＦＦ４の夫々にメモリエリア０〜３を割り当てること
ができるようになり、１のジョブの実行中に他のジョブ
のメモリエリアにアクセスするなどの不具合を起こすこ
とがなくなった。またたとえ並列処理されるこれらのジ
ョブが同一内容のプログラムであっても、互いに他方の
メモリエリアをアクセスすることはできない。
だけ４個の独立したエリアレジスタ（２2＝４）として
設定することが可能となって、ジョブＥＦＦ１〜ジョブ
ＥＦＦ４の夫々にメモリエリア０〜３を割り当てること
ができるようになり、１のジョブの実行中に他のジョブ
のメモリエリアにアクセスするなどの不具合を起こすこ
とがなくなった。またたとえ並列処理されるこれらのジ
ョブが同一内容のプログラムであっても、互いに他方の
メモリエリアをアクセスすることはできない。
【００２４】図５乃至図７は、本願請求項４記載のＤＳ
Ｐのメモリアドレス制御装置の一実施形態構成を示して
いる。本構成では、ＤＳＰの内部メモリ及び外部メモリ
に対するアドレス制御を行う部分の構成において、アド
レスポインタでアクセスできるＡ０〜Ａ１９までの２０
ビットのメモリアクセスアドレスのうち、下位Ａ０及び
Ａ１の２ビットをマスクし、ＤＳＰの各ジョブを実行す
るプログラム上でなされるアドレス設定及びアドレス演
算は、Ａ２〜Ａ１９までの１８ビットのアドレス空間の
み、アクセス可能としている。そしてマスクされた上記
Ａ０及びＡ１の２ビットについては、夫々のジョブに共
通のアドレスポインタを歩進（＋１）させることで、そ
の歩進毎に各ジョブのメモリエリアを割り当てることが
できるようになっている。
Ｐのメモリアドレス制御装置の一実施形態構成を示して
いる。本構成では、ＤＳＰの内部メモリ及び外部メモリ
に対するアドレス制御を行う部分の構成において、アド
レスポインタでアクセスできるＡ０〜Ａ１９までの２０
ビットのメモリアクセスアドレスのうち、下位Ａ０及び
Ａ１の２ビットをマスクし、ＤＳＰの各ジョブを実行す
るプログラム上でなされるアドレス設定及びアドレス演
算は、Ａ２〜Ａ１９までの１８ビットのアドレス空間の
み、アクセス可能としている。そしてマスクされた上記
Ａ０及びＡ１の２ビットについては、夫々のジョブに共
通のアドレスポインタを歩進（＋１）させることで、そ
の歩進毎に各ジョブのメモリエリアを割り当てることが
できるようになっている。
【００２５】上記構成では、下位２ビットの信号出力
で、２2個＝４個のジョブのメモリエリアが確保でき
る。これにより図６に示すように、全メモリアクセスア
ドレスを、歩進毎に各ジョブのエリアに分けることがで
き、各エリアでは、アドレスポインタで指定されたメモ
リアドレスに、オペランド値又は係数データを書き込む
ことができるようになる。
で、２2個＝４個のジョブのメモリエリアが確保でき
る。これにより図６に示すように、全メモリアクセスア
ドレスを、歩進毎に各ジョブのエリアに分けることがで
き、各エリアでは、アドレスポインタで指定されたメモ
リアドレスに、オペランド値又は係数データを書き込む
ことができるようになる。
【００２６】以上の構成を、前記実施形態構成と同じ
く、電子楽器から発せられる楽音に対してコーラス効果
とディレイ効果などのエフェクトをかけるＤＳＰの構成
として採用してみた。１つのＤＳＰで、これらの効果が
ジョブＥＦＦ１〜ジョブＥＦＦ４として、夫々時分割で
処理されるシステムの構成では、図７に示すようなフロ
ーで処理がなされることになる。
く、電子楽器から発せられる楽音に対してコーラス効果
とディレイ効果などのエフェクトをかけるＤＳＰの構成
として採用してみた。１つのＤＳＰで、これらの効果が
ジョブＥＦＦ１〜ジョブＥＦＦ４として、夫々時分割で
処理されるシステムの構成では、図７に示すようなフロ
ーで処理がなされることになる。
【００２７】パワーＯＮになると、サンプリングクロッ
ク待ち状態（Ｓ１１）になる。Ｌｃｈ入力は、前記図４
におけるＩＮ１〜ＩＮ４からの信号を、レジスタＩ１乃
至Ｉ４へ、Ｉｎ１、Ｉｎ２、Ｉｎ３及びＩｎ４として取
り込み、Ｌｃｈ出力は、同図におけるＯＵＴ１〜ＯＵＴ
４へ、出力側のテンポラリレジスタＯ１乃至Ｏ４から、
Ｏｕｔ１、Ｏｕｔ２、Ｏｕｔ３及びＯｕｔ４の信号デー
タを出力する（Ｓ１２）。
ク待ち状態（Ｓ１１）になる。Ｌｃｈ入力は、前記図４
におけるＩＮ１〜ＩＮ４からの信号を、レジスタＩ１乃
至Ｉ４へ、Ｉｎ１、Ｉｎ２、Ｉｎ３及びＩｎ４として取
り込み、Ｌｃｈ出力は、同図におけるＯＵＴ１〜ＯＵＴ
４へ、出力側のテンポラリレジスタＯ１乃至Ｏ４から、
Ｏｕｔ１、Ｏｕｔ２、Ｏｕｔ３及びＯｕｔ４の信号デー
タを出力する（Ｓ１２）。
【００２８】次にＥＦＦ１が有効か否かが判定され、ジ
ョブＥＦＦ１用の効果プログラムのフローを通常通り通
過させる（効果付加の処理を行わせる）か、又は音響効
果の変更による事前処理のため、該音響効果プログラム
をスルーさせるか否かをチェックする（Ｓ１３）。
ョブＥＦＦ１用の効果プログラムのフローを通常通り通
過させる（効果付加の処理を行わせる）か、又は音響効
果の変更による事前処理のため、該音響効果プログラム
をスルーさせるか否かをチェックする（Ｓ１３）。
【００２９】ジョブＥＦＦ１が有効な通常の時は、効果
プログラム（例えばコーラス効果）をコールする（Ｓ１
４）。この効果プログラムのコールは、命令メモリ（Ｉ
−ＲＡＭ）の格納エリアに複数記憶された音響効果付加
ルーチンの中から、プログラムカウンタにより選択され
る。選択可能な音響効果プログラムは、全合計で前記命
令メモリの所定格納エリア内に納まるものでなければな
らない。またＥＦＦ１が無効の場合は、音響効果プログ
ラムをスルーする前に、ＥＦＦ１と同程度のステップ数
だけウェイトをかける（Ｓ１５）。ここでは、例えばＤ
ＳＰに内蔵されたループ命令を用いて必要なステップ数
だけループさせる（係数ＲＡＭに書かれているＥＦＦ１
のステップ数をロードし、その数だけディレイさせ
る）。
プログラム（例えばコーラス効果）をコールする（Ｓ１
４）。この効果プログラムのコールは、命令メモリ（Ｉ
−ＲＡＭ）の格納エリアに複数記憶された音響効果付加
ルーチンの中から、プログラムカウンタにより選択され
る。選択可能な音響効果プログラムは、全合計で前記命
令メモリの所定格納エリア内に納まるものでなければな
らない。またＥＦＦ１が無効の場合は、音響効果プログ
ラムをスルーする前に、ＥＦＦ１と同程度のステップ数
だけウェイトをかける（Ｓ１５）。ここでは、例えばＤ
ＳＰに内蔵されたループ命令を用いて必要なステップ数
だけループさせる（係数ＲＡＭに書かれているＥＦＦ１
のステップ数をロードし、その数だけディレイさせ
る）。
【００３０】次に内部メモリ（Ｄ−ＲＡＭ）のポインタ
（ＤＰＴＲ）の値及び外部ＲＡＭ（Ｘ−ＤＲＡＭ）のポ
インタ（ＸＰＴＲ）の値を歩進（＋１）させる（Ｓ１
６）。
（ＤＰＴＲ）の値及び外部ＲＡＭ（Ｘ−ＤＲＡＭ）のポ
インタ（ＸＰＴＲ）の値を歩進（＋１）させる（Ｓ１
６）。
【００３１】上記音響効果付加ルーチン処理後その信号
データには、係数Ｃ１ａが乗算され、また前記レジスタ
Ｉ１に記憶された入力Ｉｎ１には、係数Ｃ１ｂが乗算さ
れ、両値が加算され、それをテンポラリレジスタＯ１に
記憶させる。この時、上記係数Ｃ１ａ及びＣ１ｂの値を
適宜制御することで、音響効果の付加された信号と付加
されていない信号とをクロスフェードさせることができ
る（Ｓ１７）。そして音響効果の変更処理を終了する。
データには、係数Ｃ１ａが乗算され、また前記レジスタ
Ｉ１に記憶された入力Ｉｎ１には、係数Ｃ１ｂが乗算さ
れ、両値が加算され、それをテンポラリレジスタＯ１に
記憶させる。この時、上記係数Ｃ１ａ及びＣ１ｂの値を
適宜制御することで、音響効果の付加された信号と付加
されていない信号とをクロスフェードさせることができ
る（Ｓ１７）。そして音響効果の変更処理を終了する。
【００３２】次に前記歩進により設定されたメモリエリ
アは、ジョブＥＦＦ２のアクセスエリアとして指定され
る。以後ジョブＥＦＦ２についても上記と同様な処理が
繰り返され、更にジョブＥＦＦ３及びＥＦＦ４について
も同様に夫々のアクセスエリアが指定されて、同様な処
理が行われる。
アは、ジョブＥＦＦ２のアクセスエリアとして指定され
る。以後ジョブＥＦＦ２についても上記と同様な処理が
繰り返され、更にジョブＥＦＦ３及びＥＦＦ４について
も同様に夫々のアクセスエリアが指定されて、同様な処
理が行われる。
【００３３】そしてＲｃｈ入力を行い、前記図４におけ
るＩＮ１〜ＩＮ４からの信号を、レジスタＩ１乃至Ｉ４
へ、Ｉｎ１、Ｉｎ２、Ｉｎ３及びＩｎ４として取り込
み、Ｒｃｈ出力は、同図におけるＯＵＴ１〜ＯＵＴ４
へ、出力側のテンポラリレジスタＯ１乃至Ｏ４から、Ｏ
ｕｔ１、Ｏｕｔ２、Ｏｕｔ３及びＯｕｔ４の信号データ
を出力する（Ｓ１８）。この処理が終了した後、最初の
サンプリングクロック待ちに復帰する。
るＩＮ１〜ＩＮ４からの信号を、レジスタＩ１乃至Ｉ４
へ、Ｉｎ１、Ｉｎ２、Ｉｎ３及びＩｎ４として取り込
み、Ｒｃｈ出力は、同図におけるＯＵＴ１〜ＯＵＴ４
へ、出力側のテンポラリレジスタＯ１乃至Ｏ４から、Ｏ
ｕｔ１、Ｏｕｔ２、Ｏｕｔ３及びＯｕｔ４の信号データ
を出力する（Ｓ１８）。この処理が終了した後、最初の
サンプリングクロック待ちに復帰する。
【００３３】以上の構成では、マスクされた下位２ビッ
ト部分を、夫々のジョブに共通のアドレスポインタを歩
進させることで、その歩進毎にＥＦＦ１〜ＥＦＦ４の各
ジョブのメモリエリアを割り当てることができるように
なり、１のジョブの実行中に他のジョブのメモリエリア
にアクセスするなどの不具合を起こすことがなくなっ
た。またたとえ並列処理されるこれらのジョブが同一内
容のプログラムであっても、互いに他方のメモリエリア
をアクセスすることはできない。
ト部分を、夫々のジョブに共通のアドレスポインタを歩
進させることで、その歩進毎にＥＦＦ１〜ＥＦＦ４の各
ジョブのメモリエリアを割り当てることができるように
なり、１のジョブの実行中に他のジョブのメモリエリア
にアクセスするなどの不具合を起こすことがなくなっ
た。またたとえ並列処理されるこれらのジョブが同一内
容のプログラムであっても、互いに他方のメモリエリア
をアクセスすることはできない。
【００３４】なお、上記２つの実施形態に用いられたＤ
ＳＰは、１サンプリングタイム内に時分割にて複数の独
立したプログラムの演算を行わせることができるという
特性を有しているため、電子楽器、Desk Top Music、カ
ラオケ等の複数の音響効果を処理できる電子楽音発生シ
ステムや、カーオーディオ、振動解析、アクティブノイ
ズフィルタなどの時分割処理システムなどにも利用でき
る。
ＳＰは、１サンプリングタイム内に時分割にて複数の独
立したプログラムの演算を行わせることができるという
特性を有しているため、電子楽器、Desk Top Music、カ
ラオケ等の複数の音響効果を処理できる電子楽音発生シ
ステムや、カーオーディオ、振動解析、アクティブノイ
ズフィルタなどの時分割処理システムなどにも利用でき
る。
【００３５】
【発明の効果】以上詳述した本発明の構成によれば、メ
モリアドレスの一部をマスクしたようになり、更に請求
項１の構成については、マスクされた分だけＮ個の独立
したエリアレジスタとして設定することが可能となっ
て、ジョブ毎に異なるメモリエリアを割り当てることが
できるようになり、また請求項４の構成については、マ
スクされた部分を、夫々のジョブに共通のアドレスポイ
ンタを歩進させることで、その歩進毎に各ジョブのメモ
リエリアを割り当てることができるようになる。そのた
め両構成とも、複数のジョブの並列処理中に個々のジョ
ブ毎に独立してメモリアドレスを管理できるようにな
る。またたとえ並列処理される複数のジョブが同一内容
のプログラムであっても、互いに他方のメモリエリアを
アクセスできないことになる。
モリアドレスの一部をマスクしたようになり、更に請求
項１の構成については、マスクされた分だけＮ個の独立
したエリアレジスタとして設定することが可能となっ
て、ジョブ毎に異なるメモリエリアを割り当てることが
できるようになり、また請求項４の構成については、マ
スクされた部分を、夫々のジョブに共通のアドレスポイ
ンタを歩進させることで、その歩進毎に各ジョブのメモ
リエリアを割り当てることができるようになる。そのた
め両構成とも、複数のジョブの並列処理中に個々のジョ
ブ毎に独立してメモリアドレスを管理できるようにな
る。またたとえ並列処理される複数のジョブが同一内容
のプログラムであっても、互いに他方のメモリエリアを
アクセスできないことになる。
【図面の簡単な説明】
【図１】本願請求項１記載のＤＳＰのメモリアドレス制
御装置の一実施形態の回路構成を示す概略図である。
御装置の一実施形態の回路構成を示す概略図である。
【図２】上記構成におけるＤＳＰのメモリエリアの割り
当て構成を示す説明図である。
当て構成を示す説明図である。
【図３】上記構成を電子楽器から発せられる楽音に対し
てエフェクトをかけるＤＳＰの構成として採用した場合
のプログラムの処理フローを示すフローチャートであ
る。
てエフェクトをかけるＤＳＰの構成として採用した場合
のプログラムの処理フローを示すフローチャートであ
る。
【図４】上記構成のＤＳＰにおけるメインルーチンのシ
グナルフローを示す説明図である。
グナルフローを示す説明図である。
【図５】本願請求項４記載のＤＳＰのメモリアドレス制
御装置の一実施形態の回路構成を示す概略図である。
御装置の一実施形態の回路構成を示す概略図である。
【図６】上記構成におけるＤＳＰのメモリエリアの割り
当て構成を示す説明図である。
当て構成を示す説明図である。
【図７】上記構成を電子楽器から発せられる楽音に対し
てエフェクトをかけるＤＳＰの構成として採用した場合
のプログラムの処理フローを示すフローチャートであ
る。
てエフェクトをかけるＤＳＰの構成として採用した場合
のプログラムの処理フローを示すフローチャートであ
る。
【図８】従来のＤＳＰにおけるメインルーチンのシグナ
ルフローを示す説明図である。
ルフローを示す説明図である。
【図９】ＤＳＰのＩ−ＲＡＭ及びＣ−ＲＡＭのメモリマ
ップを示す説明図である。
ップを示す説明図である。
【図１０】従来のＤＳＰ内部のアドレス制御回路構成と
メモリエリアの割り当て構成を示す説明図である。
メモリエリアの割り当て構成を示す説明図である。
【図１１】上記従来のＤＳＰ構成による外部メモリ上の
視覚的なデータの流れを示す説明図である。
視覚的なデータの流れを示す説明図である。
【図１２】従来のＤＳＰにおけるプログラムフローチャ
ートである。
ートである。
Claims (6)
- 【請求項１】 Ｍビットのアドレス空間を有する外部及
び／又は内部メモリが備えられたＤＳＰのメモリアドレ
ス制御装置において、２N個以下のジョブを時分割で実
行する際に、各ジョブを実行するプログラム上でなされ
るアドレス設定及びアドレス演算は、（Ｍ−Ｎ）ビット
のアドレス空間のみアクセス可能とし、上記Ｍビットア
ドレス中の残るＮビットは、夫々のジョブにおいて異な
る値に設定されることを特徴とするＤＳＰのメモリアド
レス制御装置。 - 【請求項２】 請求項１記載のＤＳＰのメモリアドレス
制御装置において、上記Ｎに対応した値をＤＳＰの外部
から設定可能にしたことを特徴とする請求項１記載のＤ
ＳＰのメモリアドレス制御装置。 - 【請求項３】 請求項１乃至２記載のＤＳＰのメモリア
ドレス制御装置において、上記ＮビットはＭビットの最
上位側であることを特徴とする請求項１乃至２記載のＤ
ＳＰのメモリアドレス制御装置。 - 【請求項４】 Ｍビットのアドレス空間を有する外部及
び／又は内部メモリが備えられたＤＳＰのメモリアドレ
ス制御装置において、２N個以下のジョブを時分割で実
行する際に、各ジョブを実行するプログラム上でなされ
るアドレス設定及びアドレス演算は、（Ｍ−Ｎ）ビット
のアドレス空間のみアクセス可能とし、上記Ｍビットア
ドレス中の残るＮビットは、夫々のジョブに共通のアド
レスポインタを歩進させることを特徴とするＤＳＰのメ
モリアドレス制御装置。 - 【請求項５】 請求項４記載のＤＳＰのメモリアドレス
制御装置において、上記Ｎに対応した値をＤＳＰの外部
から設定可能にしたことを特徴とする請求項４記載のＤ
ＳＰのメモリアドレス制御装置。 - 【請求項６】 請求項４乃至５記載のＤＳＰのメモリア
ドレス制御装置において、上記ＮビットはＭビットの最
下位側であることを特徴とする請求項４乃至５記載のＤ
ＳＰのメモリアドレス制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9011858A JPH10198598A (ja) | 1997-01-08 | 1997-01-08 | Ｄｓｐのメモリアドレス制御装置 |
| US09/002,309 US5963498A (en) | 1997-01-08 | 1997-12-31 | Method for controlling memory address of digital signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9011858A JPH10198598A (ja) | 1997-01-08 | 1997-01-08 | Ｄｓｐのメモリアドレス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10198598A true JPH10198598A (ja) | 1998-07-31 |
Family
ID=11789432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9011858A Pending JPH10198598A (ja) | 1997-01-08 | 1997-01-08 | Ｄｓｐのメモリアドレス制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5963498A (ja) |
| JP (1) | JPH10198598A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206940A (en) * | 1987-06-05 | 1993-04-27 | Mitsubishi Denki Kabushiki Kaisha | Address control and generating system for digital signal-processor |
| EP0600623B1 (en) * | 1992-12-03 | 1998-01-21 | Advanced Micro Devices, Inc. | Servo loop control |
-
1997
- 1997-01-08 JP JP9011858A patent/JPH10198598A/ja active Pending
- 1997-12-31 US US09/002,309 patent/US5963498A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5963498A (en) | 1999-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030722 |