JPH10199230A

JPH10199230A - 強誘電体記憶装置、記憶内容の読出方法、スタンバイ方法

Info

Publication number: JPH10199230A
Application number: JP8350037A
Authority: JP
Inventors: Kiyoshi Nishimura; 清西村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-07-31
Anticipated expiration: 2016-12-27
Also published as: US5946224A; JP4255520B2

Abstract

(57)【要約】【課題】集積度が高く、かつ、不揮発性を担保し得る
強誘電体記憶装置等を提供する。【解決手段】しきい値Ｖ_thを、電圧−Ｖ₁よりやや大
きく設定する。読み出しの際には、ゲート電圧Ｖ_G＝０
Ｖとする。記憶内容が”Ｈ”のときにはＭＯＳ容量Ｃ
_MOSに電圧Ｖ₁が現れ、記憶内容が”Ｌ”のときには電圧
−Ｖ₁が現れる。このときのドレイン電流を検出するこ
とにより記憶内容を読み出す。スタンバイ時にも、ゲー
ト電圧Ｖ_G＝０Ｖとする。このようにすることで、電源
のＯＮ，ＯＦＦにともなうゲート電圧Ｖ_Gの変動を防止
することができる。したがって、強誘電体容量Ｃ_ferro
の自発分極の変動を防止することができ、強誘電体記憶
装置の不揮発性を担保することができる。また、読み出
し用電圧発生回路等を、別途設ける必要がなくなる。し
たがって、集積度を上げることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は強誘電体記憶装置
に関し、特に、ＭＦＭＩＳ−ＦＥＴを強誘電体記憶素子
として用いた記憶装置に関する。

【０００２】

【従来の技術】ＭＦＭＩＳ−ＦＥＴ（Metal-Ferroelect
ric-Metal-Isolater-Silicon-FET）を強誘電体メモリ素
子として用いた強誘電体メモリが知られている（特開平
8-36891、特開平7-249288、特開平8-8408等）。図９Ａ
に、このような強誘電体メモリに用いる強誘電体メモリ
素子をシンボル表示した図を示す。

【０００３】この強誘電体メモリ素子に情報を記録する
場合には、コントロールゲート電極ＣＧとメモリゲート
電極ＭＧとの間に、電圧を印加する。これにより、強誘
電体ＦＥが分極し、電圧を取り去った後も印加した電圧
に応じた分極状態を維持する。印加する電圧の極性を変
えることにより、極性の異なる２つの分極状態を得るこ
とができる。たとえば、コントロールゲート電極ＣＧ側
に対してメモリゲート電極ＭＧに低い電圧を与えると、
強誘電体ＦＥはコントロールゲート電極ＣＧ側を負極性
として分極する（第１の状態）。反対に、メモリゲート
電極ＭＧ側に高い電圧を与えると、強誘電体ＦＥはコン
トロールゲート電極ＣＧ側を正極性として分極する（第
２の状態）。このようにして、２つの状態を不揮発的に
記録することができる。

【０００４】読み出しは、メモリゲート電極ＭＧをオー
プンにするとともにソース電極Ｓを接地し、コントロー
ルゲート電極ＣＧに基準電圧Ｖ_ref（強誘電体ＦＥが自
発分極していない状態における強誘電体メモリ素子のし
きい値電圧）を印加したときのドレイン電流Ｉ_Dを測定
することにより行なう。コントロールゲート電極ＣＧに
印加する電圧Ｖ_CGとドレイン電流Ｉ_Dとの関係を図９Ｂ
に示す。図９Ｂにおいて、第１の状態における電圧Ｖ_CG
とドレイン電流Ｉ_Dとの関係を（ａ）に示す。また、未
分極状態における上記関係を（ｂ）に、第２の状態にお
ける上記関係を（ｃ）に、それぞれ示す。

【０００５】コントロールゲート電極ＣＧに基準電圧Ｖ
_refを印加したとき、強誘電体ＦＥが未分極状態であれ
ば、ドレイン電流Ｉ_D＝Ｉ_Sとなる。第１の状態であれ
ば、ドレイン電流Ｉ_D＝Ｉ₁となる。第２の状態であれ
ば、ドレイン電流Ｉ_D＝Ｉ₂となる。したがって、コント
ロールゲート電極ＣＧに基準電圧Ｖ_refを印加したとき
に、ドレイン電流Ｉ_DがＩ_Sより大きいか否かを判断する
ことにより、記憶内容を知ることができる。

【０００６】このように、ＭＦＭＩＳ−ＦＥＴを強誘電
体メモリ素子として用いれば、１個のトランジスタで不
揮発性メモリ素子を実現することができる。また、読出
の際、記憶内容が変化しない（分極反転を伴わない）の
で、再書込を行なう必要がない。このため、再書込のた
めの回路を必要とせず、かつ、読出回数の制限も受けな
い。すなわち、集積度が高く、読出回数の制限を受けな
い不揮発性メモリを実現することが可能となる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
強誘電体メモリには、次のような問題点があった。図９
Ｂに示すように、読出時に、コントロールゲート電極Ｃ
Ｇに基準電圧Ｖ_refを印加するよう構成している。した
がって、強誘電体ＦＥにかかる電圧を常に一定に保つた
めに、正確な基準電圧Ｖ_refを供給し得る回路を設けな
ければならない。このため回路が複雑になり、集積度向
上を阻害する。

【０００８】また、このような回路を設けたとしても、
電源をＯＮ，ＯＦＦする際などに、コントロールゲート
電極ＣＧにかかる電圧が不安定になる。このため、強誘
電体ＦＥにかかる電圧が不安定となり、強誘電体ＦＥの
分極の状態が変化する。すなわち、このような動作を繰
返すうち、記憶内容が失われてしまう可能性がある。

【０００９】この発明はこのような問題を解決し、集積
度が高く、かつ、不揮発性を担保し得る強誘電体記憶装
置等を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１の強誘電体記憶
装置は、第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電
型のチャネル領域、チャネル領域の上に、チャネル領域
と絶縁して形成された導電体層である下部導電体層、下
部導電体層の上に形成され、第１の記憶内容に対応する
第１の分極状態または第２の記憶内容に対応する第２の
分極状態を保持し得る強誘電体層、強誘電体層の上に形
成された導電体層である上部導電体層、を備えた強誘電
体記憶素子、を有する強誘電体記憶装置であって、ソー
ス領域に対する上部導電体層の電圧をほぼ０ボルトとし
た場合に第１の分極状態において下部導電体層の示す電
圧を第１の下部導電体層電圧とし、第２の分極状態にお
いて下部導電体層の示す電圧を第２の下部導電体層電圧
としたとき、チャネル領域に所定のチャネルが形成され
得る下部導電体層の限界電圧を第１の下部導電体層電圧
と第２の下部導電体層電圧との間の電圧することで、下
部導電体層の電圧が第１の下部導電体層電圧のときにチ
ャネル領域に所定のチャネルが形成され、第２の下部導
電体層電圧のときにチャネル領域に所定のチャネルが形
成されないよう構成したことを特徴とする。

【００１１】請求項２の強誘電体記憶装置は、請求項１
の強誘電体記憶装置において、前記下部導電体層の限界
電圧を、第１の下部導電体層電圧と第２の下部導電体層
電圧との間の電圧であって第２の下部導電体層電圧近傍
の電圧としたことを特徴とする。

【００１２】請求項３の強誘電体記憶装置は、請求項１
ないし請求項２のいずれかの強誘電体記憶装置におい
て、前記第１の下部導電体層電圧と第２の下部導電体層
電圧との差分がほぼ最大になるよう、チャネル領域と下
部導電体層との間の静電容量を設定したことを特徴とす
る。

【００１３】請求項４の強誘電体記憶装置は、請求項１
ないし請求項３のいずれかの強誘電体記憶装置におい
て、下部導電体層がフローティング状態となるよう構成
するとともに、記憶内容を書込む場合、ソース領域に対
する上部導電体層の電圧を第１の書込電圧とすることに
より強誘電体層を第１の分極状態に分極させ、上部導電
体層の電圧を第１の書込電圧と逆極性で絶対値のほぼ等
しい第２の書込電圧とすることにより強誘電体層を第２
の分極状態に分極させるよう構成したことを特徴とす
る。

【００１４】請求項５の記憶内容の読出方法は、請求項
１の強誘電体記憶装置に書込まれた記憶内容を読み出す
方法であって、ソース領域に対する上部導電体層の電圧
をほぼ０ボルトとし、チャネル領域に所定のチャネルが
形成されるか否かを判定することにより記憶内容を検出
するよう構成したことを特徴とする。

【００１５】請求項６の記憶内容の読出方法は、請求項
５の記憶内容の読出方法において、ソース領域に対する
ドレイン領域の電圧を所定のドレイン電圧とした場合の
ドレイン電流が所定の値以上であるか否かに基づいて前
記判定を行なうとともに、前記ドレイン電圧を、前記判
定が可能な最小電圧近傍の電圧としたことを特徴とす
る。

【００１６】請求項７の強誘電体記憶装置のスタンバイ
方法は、請求項１の強誘電体記憶装置のスタンバイ方法
であって、ソース領域に対する上部導電体層の電圧をほ
ぼ０ボルトとするよう構成したことを特徴とする。

【００１７】

【発明の効果】請求項１の強誘電体記憶装置は、ソース
領域に対する上部導電体層の電圧をほぼ０ボルトとした
場合に第１の分極状態において下部導電体層の示す電圧
を第１の下部導電体層電圧とし、第２の分極状態におい
て下部導電体層の示す電圧を第２の下部導電体層電圧と
したとき、チャネル領域に所定のチャネルが形成され得
る下部導電体層の限界電圧を第１の下部導電体層電圧と
第２の下部導電体層電圧との間の電圧するよう構成した
ことを特徴とする。

【００１８】したがって、上部導電体層の電圧を０ボル
トとした場合、記憶内容が第１の記憶内容であればチャ
ネル領域に所定のチャネルが形成され、第２の記憶内容
であればチャネルが形成されない。このため、読出時に
おいては、ソース領域および上部導電体層をともに接地
すればよい。つまり、正確な基準電圧を上部導電体層に
供給するための回路を特に設けなくとも、強誘電体層に
かかる電圧を一定に保つことができる。また、電源をＯ
Ｎ，ＯＦＦする際などに、上部導電体層にかかる電圧が
不安定になることもない。このため、強誘電体層にかか
る電圧が安定となり、強誘電体層の分極の状態が不用意
に変化することはない。

【００１９】すなわち、集積度が高く、かつ、不揮発性
を半永久的に維持し得る強誘電体記憶装置を実現するこ
とができる。

【００２０】請求項２の強誘電体記憶装置は、下部導電
体層の限界電圧を、第１の下部導電体層電圧と第２の下
部導電体層電圧との間の電圧であって第２の下部導電体
層電圧近傍の電圧としたことを特徴とする。

【００２１】したがって、記憶内容が第２の記憶内容で
あればドレイン電流がほとんど流れず、かつ、記憶内容
が第１の記憶内容であれば大きなドレイン電流を流すこ
とができる。このため、読出動作を高速に行なうことが
できる。

【００２２】請求項３の強誘電体記憶装置は、第１の下
部導電体層電圧と第２の下部導電体層電圧との差分がほ
ぼ最大になるよう、チャネル領域と下部導電体層との間
の静電容量を設定したことを特徴とする。

【００２３】したがって、記憶内容を読み出す際の検出
マージンを大きくとることができる。このため、読出動
作の信頼性を向上させることができる。

【００２４】請求項４の強誘電体記憶装置は、下部導電
体層がフローティング状態となるよう構成するととも
に、記憶内容を書込む場合、ソース領域に対する上部導
電体層の電圧を第１の書込電圧とすることにより強誘電
体層を第１の分極状態に分極させ、上部導電体層の電圧
を第１の書込電圧と逆極性で絶対値のほぼ等しい第２の
書込電圧とすることにより強誘電体層を第２の分極状態
に分極させるよう構成したことを特徴とする。

【００２５】したがって、下部導電体層をフローティン
グ状態とすることで、漏れ電流を最小限に抑えることが
できる。このため、記憶内容の不揮発性をさらに向上さ
せることができる。

【００２６】また、記憶内容を書込む場合、書込電圧
を、逆極性で絶対値のほぼ等しい２つの電圧としてい
る。したがって、これら書込電圧を、正負の電源電圧か
ら容易に得ることができる。さらに、書込電圧を正負の
電源電圧自体とすれば、書込電圧の発生回路自体を不要
にすることができる。この場合には、強誘電体記憶装置
の集積度を、より向上させることができる。

【００２７】請求項５の記憶内容の読出方法は、ソース
領域に対する上部導電体層の電圧をほぼ０ボルトとし、
チャネル領域に所定のチャネルが形成されるか否かを判
定することにより記憶内容を検出するよう構成したこと
を特徴とする。

【００２８】したがって、記憶内容を読み出す場合、常
に安定な電圧が、強誘電体層に印加される。このため、
記憶内容が不用意に変化してしまうことはない。

【００２９】請求項６の記憶内容の読出方法は、ソース
領域に対するドレイン領域の電圧を所定のドレイン電圧
とした場合のドレイン電流が所定の値以上であるか否か
に基づいて判定を行なうとともに、ドレイン電圧を、判
定が可能な最小電圧近傍の電圧としたことを特徴とす
る。

【００３０】したがって、読出時におけるチャネル領域
中央の電圧値はソース領域とあまり異なることはない。
このため、ドレイン電流が流れる場合であっても流れな
い場合であっても、チャネル領域中央に対する上部導電
体層の電圧はほとんど０ボルトとなる。すなわち、読出
動作を行なうか否かにかかわらず、強誘電体層に印加さ
れる電圧はほぼ一定となるため、読出動作により記憶内
容が不用意に変化してしまうことはない。

【００３１】請求項７の強誘電体記憶装置のスタンバイ
方法は、ソース領域に対する上部導電体層の電圧をほぼ
０ボルトとするよう構成したことを特徴とする。したが
って、スタンバイ時においても、読出時同様、常に安定
な電圧が、強誘電体層に印加される。このため、記憶内
容が不用意に変化してしまうことはない。

【００３２】

【発明の実施の形態】図１Ａに、この発明の一実施形態
による強誘電体記憶装置である強誘電体メモリに用いる
強誘電体メモリ素子（強誘電体記憶素子）Ｍの構造を示
す。シリコン基板２０に、ｎ型半導体で構成されたソー
ス領域２２とドレイン領域２４が形成されている。ｐ型
半導体で構成されたチャネル領域２６の上には、酸化シ
リコン（SiO₂)による絶縁層２８が設けられている。絶
縁層２８の上にはPoly-Si,IrO₂,Irをこの順に積層した
下部導電体層３０が設けられている。

【００３３】その上にはＰＺＴ等の強誘電体層３２が設
けられている。強誘電体層３２は、第１の記憶内容に対
応する第１の分極状態または第２の記憶内容に対応する
第２の分極状態を保持し得る。

【００３４】さらにその上にはIrO₂,Irをこの順に積層
した上部導電体層３４が設けられている。

【００３５】なお、絶縁層２８としては上記の他に、窒
化シリコン(SiN)等を用いることもできる。また、下部
導電体層３０、上部導電体層３４としては上記の他に、
RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の
金属を用いることができる。

【００３６】図１Ａの強誘電体メモリ素子Ｍを記号で表
すと、図１Ｂのようになる。上部導電体層３４にはコン
トロールゲート電極ＣＧが接続されている。下部導電体
層３０には電極が接続されておらずフローティング状態
ととなっている。ソース領域２２にはソース電極Ｓが接
続され、ドレイン領域２４にはドレイン電極Ｄが接続さ
れている。

【００３７】図１に示すように、強誘電体メモリ素子Ｍ
は、上部導電体層３４と下部導電体層３０との間に形成
されたコンデンサである強誘電体容量Ｃ_ferroと、下部
導電体層３０とチャネル領域２６との間に形成されたコ
ンデンサであるＭＯＳ容量ＣM_OSとを、直列に接続した
ものと考えることができる。強誘電体容量Ｃ_ferroとＭ
ＯＳ容量Ｃ_MOSとを合成したコンデンサをＧＡＴＥ容量
Ｃ_GATEと呼ぶ。強誘電体容量Ｃ_ferroの電圧・電荷特性
およびＭＯＳ容量Ｃ_MOSの静電容量は、次のようにして
定める。

【００３８】強誘電体メモリ素子Ｍのチャネル領域２６
を接地し、コントロールゲート電極ＣＧにゲート電圧Ｖ
_Gを与えると、後述するように、強誘電体層３２の分極
状態に応じて、ＭＯＳ容量Ｃ_MOSに分圧Ｖ_MOSが生ずると
ともに電荷Ｑ_MOSが現れる。したがって、なんらかの方
法で分圧Ｖ_MOSの大小を検出することにより、記憶内容
を読み出すことができる。

【００３９】図２に、ゲート電圧Ｖ_Gと、分圧Ｖ_MOSおよ
び電荷Ｑ_MOSとの関係を示す。これらは、いずれもヒス
テリシスを描く。図２において、ｄＶ_MOSは、同一ゲー
ト電圧Ｖ_Gにおける分圧Ｖ_MOSのヒステリシス差分電圧を
表わし、ｄＱ_MOSは、同一ゲート電圧Ｖ_Gにおける電荷Ｑ
_MOSのヒステリシス差分電荷を表わす。

【００４０】図２に示すように、ヒステリシス差分電圧
ｄＶ_MOS（すなわち分極状態による分圧Ｖ_MOSの差）は、
ゲート電圧Ｖ_G＝０において最大値をとることがわか
る。そこで、この実施形態においては、読出時に、Ｖ_G
＝０となるよう構成している。このように構成すること
により、読出時における分圧Ｖ_MOSの検出マージンを大
きくとることができる。

【００４１】図２に示すヒステリシス差分電圧ｄＶ_MOS
およびヒステリシス差分電荷ｄＱ_MOSは、ゲート電圧Ｖ_G
の他、強誘電体容量Ｃ_ferroの電圧・電荷特性（履歴特
性）とＭＯＳ容量Ｃ_MOSの電圧・電荷特性（静電容量）
との関係によって定まる。

【００４２】図３に、強誘電体容量Ｃ_ferroの電圧・電
荷特性を一定とした場合の、ゲート電圧Ｖ_G＝０におけ
る、ＭＯＳ容量Ｃ_MOSの静電容量と、ヒステリシス差分
電圧ｄＶ_MOSおよびヒステリシス差分電荷ｄＱ_MOSとの関
係を表わす。図３の例では、ヒステリシス差分電圧ｄＶ
_MOSは、ＭＯＳ容量Ｃ_MOSの静電容量が約４ｐＦで最大と
なっている。

【００４３】したがって、分圧Ｖ_MOSの検出マージンを
大きくとるためにはＭＯＳ容量Ｃ_MOSの静電容量を４ｐ
Ｆとするのが、本来的には好ましい。しかし、この実施
形態においては、ＭＯＳ容量Ｃ_MOSの静電容量を、４ｐ
Ｆよりやや大きい値（この例では５．７ｐＦ）に設定し
ている。これは、ヒステリシス差分電圧ｄＶ_MOSを表わ
す曲線の勾配が、４ｐＦより小容量側でかなり大きくな
っているため、ＭＯＳ容量Ｃ_MOSの静電容量を４ｐＦに
設定すると、製造誤差により、ヒステリシス差分電圧ｄ
Ｖ_MOSが大きくばらつくおそれがあるからである。ま
た、ＭＯＳ容量Ｃ_MOSの静電容量があまり小さいと、図
３に示すように、ヒステリシス差分電荷ｄＱ_MOSが小さ
くなり、ノイズの影響を受けやすくなるからである。

【００４４】このようにして、強誘電体容量Ｃ_ferroの
電圧・電荷特性とＭＯＳ容量Ｃ_MOSの静電容量とを設定
する。図４に、このようにして定めたＧＡＴＥ容量Ｃ
_GATEの電圧・電荷特性の一例を示す。図５に、この場合
の強誘電体容量Ｃ_ferroおよびＭＯＳ容量Ｃ_MOSの電圧・
電荷特性を示す。

【００４５】つぎに、強誘電体メモリ素子Ｍのしきい値
Ｖ_thを設定する。上述のようにして決定され、図４、図
５に示す特性を有する強誘電体メモリ素子Ｍのチャネル
領域２６を接地し、コントロールゲート電極ＣＧにゲー
ト電圧Ｖ_Gを与えると、上述のように、強誘電体層３２
の分極状態に応じて、ＭＯＳ容量Ｃ_MOSに分圧Ｖ_MOSが生
ずるとともに、電荷Ｑ_MOSが現れる（図２参照）。

【００４６】図５に示す図式解法によれば、ゲート電圧
Ｖ_G＝０Ｖを与えると、強誘電体層３２の分極状態に応
じて、下部導電体層３０に、電圧Ｖ₁（第１の分極状態
の場合の分圧Ｖ_MOS）または−Ｖ₁（第２の分極状態の場
合の分圧Ｖ_MOS）が生ずる。

【００４７】そこで、しきい値Ｖ_thを、電圧−Ｖ₁より
やや大きく設定する。たとえば、電圧−Ｖ₁＝−０．５
Ｖであれば、しきい値Ｖ_th＝−０．４Ｖ程度に設定する
のが好ましい。

【００４８】このように設定すると、下部導電体層３０
が電圧−Ｖ₁を示すときドレイン電流が流れず、下部導
電体層３０が電圧Ｖ₁を示すときドレイン電流が大きく
なる。したがって、強誘電体メモリ素子Ｍの記憶内容が
第２の記憶内容であればドレイン電流がほとんど流れ
ず、かつ、記憶内容が第１の記憶内容であれば大きなド
レイン電流を流すことができる。このため、読出動作を
高速に行なうことができる。

【００４９】しきい値Ｖ_thの調整は、イオン注入等によ
りチャネル領域２６の不純物濃度を調整する事により行
なう。なお、しきい値Ｖ_thの調整は、チャネル領域２６
の不純物濃度の調整に限定されるものではない。たとえ
ば、上部導電体層３４と下部導電体層３０の仕事関数差
を調整したり、絶縁層２８に電荷を保持させたりするこ
とにより、しきい値Ｖ_thを調整することもできる。

【００５０】上述のしきい値Ｖ_thが、下部導電体層の限
界電圧に該当する。電圧Ｖ₁が、第１の下部導電体層電
圧に該当する。電圧−Ｖ₁が、第２の下部導電体層電圧
に該当する。

【００５１】図６に、このようにしきい値Ｖ_thを定めた
強誘電体メモリ素子Ｍのドレイン電圧Ｖ_Dと、ドレイン
電流Ｉ_Dとの関係を、コントロールゲート電極ＣＧの電
圧Ｖ_CGをパラメータとして表わした図を示す。図６Ａ
は、記憶内容が”Ｈ”（第１の記憶内容）の場合を示
す。図６Ｂは、強誘電体層３２が自発分極を起こしてい
ない場合を示す。また、図６Ｃは、記憶内容が”Ｌ”
（第２の記憶内容）の場合を示す。

【００５２】次に、図１の強誘電体メモリ素子Ｍをマト
リクス状に接続して構成した強誘電体メモリを、図７に
示す。

【００５３】各列の同一行にあるメモリ素子（たとえ
ば、Ｍ₁₁、Ｍ₁₂、Ｍ₁₃・・・）のドレイン電極Ｄは、ド
レインラインＤＬ₁、ＤＬ₂、ＤＬ₃・・・に接続されて
いる。各ドレインラインＤＬ₁、ＤＬ₂、ＤＬ₃・・・
は、それぞれ、トランジスタＱ_O1、Ｑ_O2、Ｑ_O3・・・を
介して、統合ドレインラインＤＬに接続されている。統
合ドレインラインＤＬには、抵抗Ｒを介して電源電圧Ｖ
_DDが接続されている。

【００５４】この実施形態においては、抵抗Ｒを調整す
ることにより、統合ドレインラインＤＬの電圧が約０．
１Ｖになるよう設定している。この電圧は、後述する読
出時において、ドレイン電流により記憶内容を判定する
ために必要な最低限度の電圧に近い。このように設定す
ることで、読出時におけるチャネル領域２６中央の電位
の変動そのものを小さくすることができる。したがっ
て、読出動作時における強誘電体層３２への誤書込を防
止することができる。

【００５５】各列の同一行にあるメモリ素子（たとえ
ば、Ｍ₁₁、Ｍ₁₂、Ｍ₁₃・・・）の、コントロールゲート
電極ＣＧは、コントロールゲートラインＣＧＬ₁、ＣＧ
Ｌ₂、ＣＧＬ₃・・・に接続されている。また、各行の同
一列にあるメモリ素子（たとえば、Ｍ₁₂、Ｍ₂₂、Ｍ₃₂・
・・）の、ソース電極Ｓおよび基板（チャネル）Ｂは、
ソースラインＳＬ₁、ＳＬ₂、ＳＬ₃・・・に接続されて
いる。なお、各メモリ素子の下部導電体層は、どこにも
接続されず、フローティング状態にされている。

【００５６】図８に、メモリ素子Ｍ₂₂を対象とした場合
の、書込時、読出時、スタンバイ時に、各ラインに与え
る電圧を表にして示す。

【００５７】書込時には、ソースラインＳＬ₂だけを接
地電圧とし、他のソースラインＳＬ₁、ＳＬ₃・・・はフ
ローティング状態としている。さらに、コントロールゲ
ートラインＣＧＬ₂だけに、記録する情報の電圧（＋Ｖ
_DD（５Ｖ）または−Ｖ_DD（−５Ｖ）を与え、他のコント
ロールゲートラインＣＧＬ₁、ＣＧＬ₃・・・には接地電
圧を与えている。また、すべてのドレインラインＤ
Ｌ₁、ＤＬ₂、ＤＬ₃・・・のトランジスタＱ_O1、Ｑ_O2、
Ｑ_O3・・・はオフである。

【００５８】ソースラインＳＬ₁、ＳＬ₃・・・は、フロ
ーティング状態であるから、これに接続されたメモリ素
子Ｍ₁₁、Ｍ₂₁、Ｍ₃₁・・・、Ｍ₁₃、Ｍ₂₃、Ｍ₃₃・・・
は、コントロールゲート電極ＣＧに電圧が印加されて
も、されなくても、強誘電体層３２の電圧は変化せず、
分極状態は変化しない。したがって、これらの素子に
は、書き込みによる影響が与えられない。

【００５９】ソースラインＳＬ₂は接地電圧であるか
ら、これに接続されたメモリ素子Ｍ₁₂、Ｍ₂₂、Ｍ₃₂・・
・は、コントロールゲート電極ＣＧに印加される電圧に
よって、強誘電体層３２の分極状態が変化する可能性が
ある。しかし、メモリ素子Ｍ₁₂とＭ₃₂のコントロールゲ
ート電極ＣＧには、接地電圧が与えられているので、強
誘電体層３２の電圧は変化せず、分極状態は変化しな
い。一方、メモリ素子Ｍ₂₂のコントロールゲート電極Ｃ
Ｇには、＋Ｖ_DDまたは−Ｖ_DDが印加されている。したが
って、メモリ素子Ｍ₂₂の強誘電体層３２の電圧は、コン
トロールゲート電極ＣＧに印加される電圧によって変化
するため、強誘電体層３２の分極状態が変化する。

【００６０】メモリ素子Ｍ₂₂の強誘電体層３２の分極状
態の変化の過程を、図４および図５を用いて説明する。
強誘電体層３２が第１の分極状態であるとき、強誘電体
容量Ｃ_ferroとＭＯＳ容量Ｃ_MOSとを合成したコンデンサ
であるＧＡＴＥ容量Ｃ_GATEに現れる電圧・電荷は、スタ
ンバイ時（ゲート電圧Ｖ_G＝０Ｖ、後述）には、図４の
Ｑ１点で示される。このとき、強誘電体容量Ｃ_ferroお
よびＭＯＳ容量Ｃ_MOSに現れる電圧・電荷は、それぞ
れ、図５のＰ１点およびＳ１点で示される。

【００６１】強誘電体容量Ｃ_ferroとＭＯＳ容量Ｃ_MOSと
は直列に接続されているから、図５のＰ１点およびＳ１
点の電荷はともに、図４のＱ１点の電荷に等しい。図５
のＰ１点およびＳ１点の電圧の和は、スタンバイ時のゲ
ート電圧Ｖ_G＝０Ｖに等しい。したがって、Ｓ１点の電
圧をＶ₁とするとＰ１点の電圧は、図５に示すように、
絶対値が等しく極性が逆の−Ｖ₁となる。

【００６２】図５のＰ１点が、強誘電体層３２の第１の
分極状態（記憶内容”Ｈ”に対応）に該当する。この状
態から、強誘電体層３２の分極反転を伴わない記録書き
込み（ＳＳ記録書き込み）を行なう場合、すなわち、再
び、記憶内容”Ｈ”を書込む場合について説明する。

【００６３】記憶内容”Ｈ”を書込むためにゲート電圧
Ｖ_G＝＋Ｖ_DDを与えると、図４に示すように、ＧＡＴＥ
容量Ｃ_GATEに現れる電圧・電荷の状態は、Ｑ１からＱ３
を経てＱ４に至る。このとき、図５に示すように、強誘
電体容量Ｃ_ferroの状態は、Ｐ１からＰ３を経てＰ４に
至る。同様に、ＭＯＳ容量Ｃ_MOSの状態は、Ｓ１からＳ
４に至る。すなわち、ＭＯＳ容量Ｃ_MOSに発生する電圧
は、Ｖ₁からＶ₂に変化する。

【００６４】ここで、スタンバイ状態に戻す（ゲート電
圧Ｖ_G＝０Ｖ）と、図４に示すように、ＧＡＴＥ容量Ｃ
_GATEの状態は、Ｑ４からＱ１に戻る。このとき、図５に
示すように、強誘電体容量Ｃ_ferroの状態は、Ｐ４から
Ｐ１に戻る。同様に、ＭＯＳ容量Ｃ_MOSの状態は、Ｓ４
からＳ１に戻る。すなわち、ＭＯＳ容量Ｃ_MOSに発生す
る電圧は、もとのＶ₁に戻る。この電圧Ｖ₁が”Ｈ”記録
の場合の下部導電層３０の電圧である。

【００６５】つぎに、図５のＰ１点に示す状態（記憶内
容”Ｈ”に対応）から、強誘電体層３２の分極反転を伴
う記録書き込み（ＯＳ記録書き込み）を行なう場合、す
なわち、記憶内容”Ｌ”を書込む場合について説明す
る。

【００６６】記憶内容”Ｌ”を書込むためにゲート電圧
Ｖ_G＝−Ｖ_DDを与えると、図４に示すように、ＧＡＴＥ
容量Ｃ_GATEに現れる電圧・電荷の状態は、Ｑ１からＱ５
に至る。このとき、図５に示すように、強誘電体容量Ｃ
_ferroの状態は、Ｐ１からＰ５に至る。同様に、ＭＯＳ
容量Ｃ_MOSの状態は、Ｓ１からＳ５に至る。すなわち、
ＭＯＳ容量Ｃ_MOSに発生する電圧は、Ｖ₁から−Ｖ₂に変
化する。

【００６７】ここで、スタンバイ状態に戻す（ゲート電
圧Ｖ_G＝０Ｖ）と、図４に示すように、ＧＡＴＥ容量Ｃ
_GATEの状態は、Ｑ５からＱ２に至る。このとき、図５に
示すように、強誘電体容量Ｃ_ferroの状態は、Ｐ５から
Ｐ２に至る。同様に、ＭＯＳ容量Ｃ_MOSの状態は、Ｓ５
からＳ２に至る。すなわち、ＭＯＳ容量Ｃ_MOSに発生す
る電圧は、−Ｖ₁になる。この電圧−Ｖ₁が”Ｌ”記録の
場合の下部導電層３０の電圧である。図５のＰ２点が、
強誘電体層３２の第２の分極状態（記憶内容”Ｌ”に対
応）に該当する。

【００６８】このようにして、メモリ素子Ｍ₂₂の強誘電
体層３２に、記録する情報に応じた電圧が印加されて分
極が行われる。つまり、記録する情報に応じて、メモり
素子Ｍ₂₂の強誘電体層３２が、第ｌの分極状態または第
２の分極状態に分極する。

【００６９】読出時には、ソースラインＳＬ₂だけを接
地電圧とし、他のソースラインＳＬ₁、ＳＬ₃・・・はフ
ローティング状態としている。さらに、全てのコントロ
ールゲートラインＣＧＬ₁、ＣＣＬ₂、ＣＧＬ₃・・・に
接地電圧を与えている。また、対象となるメモリ素子Ｍ
₂₂が接続されたドレインラインＤＬ₂のトランジス夕Ｑ_O
2のみをオンにして、統合ドレインラインＤＬに接続す
る。

【００７０】ソースラインＳＬ₁、ＳＬ₃・・・は、フロ
ーティング状態である。したがって、これに接続された
メモリ素子Ｍ₁₁、Ｍ₁₂、Ｍ₁₃・・・、Ｍ₁₃、Ｍ₂₃、Ｍ₃₃
・・・は、オンであるかオフであるかにかかわらず、ド
レイン電流を流さない。また、ドレインラインＤＬ₁、
ＤＬ₃・・・のトランジスタＱ_O1、Ｑ_O3・・・はオフで
ある。したがって、ドレインラインＤＬ₁、ＤＬ₃・・・
に接続されたメモリ素子Ｍ1₁、Ｍ₁₂、Ｍ₁₃・・・Ｍ₃₁、
Ｍ₃₂、Ｍ₃₃・・・は、オンであるかオフであるかにかか
わらず、ドレイン電流を流さない。したがって、統合ド
レインラインＤＬに流れる電流は、メモリ素子Ｍ₂₂の書
き込み内容に応じて（強誘電体層の分極状態に応じ
て）、設定最大ドレイン電流Ｉ_OMAX（図６Ａの点Ｘ）
か、０（図６Ｃの点Ｙ）かになる。

【００７１】すなわち、図５に示すように、ゲート電圧
Ｖ_G＝０Ｖとすることにより、記憶内容が”Ｈ”のとき
には電圧Ｖ₁が下部導電体層３０に現れ、記憶内容が”
Ｌ”のときには電圧−Ｖ₁が下部導電体層３０に現れる
ことになる。つまり、一般的なＭＯＳＦＥＴ素子のゲー
ト部分に電圧Ｖ₁、または電圧−Ｖ₁が印加されたと同様
の動作状態になるのである。

【００７２】このときのメモリ素子Ｍ₂₂のドレイン電流
を検出するとともに、ドレイン電流が基準電流Ｉ_S（図
６Ｂの点Ｚ）よりも大きいか小さいかを判断することに
より、情報を読み出すことができる。つまり、非破壊的
に記録情報を読み出すことができる。

【００７３】つぎに、図８に、スタンバイ時の動作状況
を示す。この実施例では、アドレス選択を行わなけれ
ば、自動的にスタンバイ状態となるようにしている。全
てのメモリ素子Ｍ₁₁、Ｍ₁₂・・・、Ｍ₂₁、Ｍ₂₂・・・に
おいて、全てのコントロールゲートライン、ソースライ
ンに接地電位が与えられて、書き込み内容の変動が防止
される。つまり、各メモリ素子の強誘電体層３２は、第
１の分極状態または第２の分極状態を維持する。また、
すべてのドレインラインＤＬ₁、ＤＬ₂、ＤＬ₃・・・の
トランジスタＱ_O1、Ｑ_O2、Ｑ_O3・・・はオフである。こ
れらの状態は、電源を切った場合においても維持される
ことになる。

【００７４】なお、上述の実施形態においては、統合ド
レインラインＤＬの電圧を、読出時において、ドレイン
電流により記憶内容を判定するために必要なほぼ最低限
度の電圧に設定したが、読出時において記憶内容に顕著
な変動を生じない範囲で、統合ドレインラインＤＬの電
圧を、もっと大きくすることもできる。

【００７５】また、上述の実施形態においては、書込電
圧として、電源電圧＋Ｖ_DDまたは−Ｖ_DDを与えるよう構
成したが、書込電圧として、電源電圧＋Ｖ_DDおよび−Ｖ
_DDよりも小さい電圧や大きい電圧を与えるよう構成する
こともできる。ただし、書込電圧として、電源電圧＋Ｖ
_DDまたは−Ｖ_DDを与えるようにすれば、別途、書込電圧
発生回路を設ける必要がないため、好都合である。

【００７６】また、上述の実施形態においては、しきい
値Ｖ_thを、電圧−Ｖ₁よりやや大きくなるよう設定した
が、しきい値Ｖ_thは、電圧−Ｖ₁と電圧＋Ｖ₁との間の任
意の値とすることができる。

【００７７】また、上述の実施形態においては、ドレイ
ン電流を検出することにより、チャネルが形成されたか
否かを判定し、これにより記憶内容を読み出すよう構成
したが、他の方法でチャネルが形成されたか否かを判定
するよう構成してもよい。

【００７８】また、上述の実施形態においては、いわゆ
るｎチャネル型の強誘電体メモリ素子Ｍについて説明し
たが、この発明は、ｐチャネル型の強誘電体メモリ素子
にも適用することができる。

【００７９】また、上述の実施形態においては、下部導
電体層がフローティング状態となるよう構成された強誘
電体メモリ素子を例に説明したが、この発明は、これに
限定されるものではなく、たとえば、下部導電体層にメ
モリゲート電極を設け、下部導電体層と上部導電体層と
の間に直接電圧を印加することより情報の書込を行なう
タイプの強誘電体メモリ素子にも適用することができ
る。

【図面の簡単な説明】

【図ｌ】図１Ａは、この発明の一実施形態による強誘電
体記憶装置である強誘電体メモリに用いる強誘電体メモ
リ素子Ｍの構造を示す図である。図１Ｂは、強誘電体メ
モリ素子Ｍを記号で表した図である。

【図２】ゲート電圧Ｖ_Gと、分圧Ｖ_MOSおよび電荷Ｑ_MOS
との関係を示す図である。

【図３】強誘電体容量Ｃ_ferroの電圧・電荷特性を一定
とした場合の、ゲート電圧Ｖ_G＝０における、ＭＯＳ容
量Ｃ_MOSの静電容量と、ヒステリシス差分電圧ｄＶ_MOSお
よびヒステリシス差分電荷ｄＱ_MOSとの関係を表わす図
である。

【図４】ＧＡＴＥ容量Ｃ_GATEの電圧・電荷特性の一例を
示す図である。

【図５】図４の場合における強誘電体容量Ｃ_ferroおよ
びＭＯＳ容量Ｃ_MOSの電圧・電荷特性を示す図である。

【図６】強誘電体メモリ素子Ｍのドレイン電圧Ｖ_Dと、
ドレイン電流Ｉ_Dとの関係を、コントロールゲート電極
ＣＧの電圧Ｖ_CGをパラメータとして表わした図である。

【図７】図１の強誘電体メモリ素子Ｍをマトリクス状に
接続して構成した強誘電体メモリを示す図である。

【図８】メモリ素子Ｍ₂₂を対象とした場合において、書
込時、読出時、スタンバイ時に、各ラインに与える電圧
を示す表である。

【図９】図９Ａは、従来の強誘電体メモリに用いる強誘
電体メモリ素子をシンボル表示した図である。図９Ｂ
は、図９Ａに示す強誘電体メモリ素子のコントロールゲ
ート電極ＣＧに印加する電圧Ｖ_CGとドレイン電流Ｉ_Dと
の関係を示す図である。

【符号の説明】

Ｖ_th ・・・・・・・・しきい値Ｖ_G・・・・・・・・・ゲート電圧Ｃ_MOS・・・・・・・・ＭＯＳ容量Ｃ_ferro・・・・・・・強誘電体容量

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】第１導電型のソース領域およびドレイン領
域、ソース領域とドレイン領域との間に形成された第２導電
型のチャネル領域、チャネル領域の上に、チャネル領域と絶縁して形成され
た導電体層である下部導電体層、下部導電体層の上に形成され、第１の記憶内容に対応す
る第１の分極状態または第２の記憶内容に対応する第２
の分極状態を保持し得る強誘電体層、強誘電体層の上に形成された導電体層である上部導電体
層、を備えた強誘電体記憶素子、を有する強誘電体記憶装置
であって、ソース領域に対する上部導電体層の電圧をほぼ０ボルト
とした場合に第１の分極状態において下部導電体層の示
す電圧を第１の下部導電体層電圧とし、第２の分極状態
において下部導電体層の示す電圧を第２の下部導電体層
電圧としたとき、チャネル領域に所定のチャネルが形成
され得る下部導電体層の限界電圧を第１の下部導電体層
電圧と第２の下部導電体層電圧との間の電圧すること
で、下部導電体層の電圧が第１の下部導電体層電圧のと
きにチャネル領域に所定のチャネルが形成され、第２の
下部導電体層電圧のときにチャネル領域に所定のチャネ
ルが形成されないよう構成したことを特徴とする強誘電
体記憶装置。
【請求項２】請求項１の強誘電体記憶装置において、前記下部導電体層の限界電圧を、第１の下部導電体層電
圧と第２の下部導電体層電圧との間の電圧であって第２
の下部導電体層電圧近傍の電圧としたことを特徴とする
もの。
【請求項３】請求項１ないし請求項２のいずれかの強誘
電体記憶装置において、前記第１の下部導電体層電圧と第２の下部導電体層電圧
との差分がほぼ最大になるよう、チャネル領域と下部導
電体層との間の静電容量を設定したことを特徴とするも
の。
【請求項４】請求項１ないし請求項３のいずれかの強誘
電体記憶装置において、下部導電体層がフローティング状態となるよう構成する
とともに、記憶内容を書込む場合、ソース領域に対する上部導電体
層の電圧を第１の書込電圧とすることにより強誘電体層
を第１の分極状態に分極させ、上部導電体層の電圧を第
１の書込電圧と逆極性で絶対値のほぼ等しい第２の書込
電圧とすることにより強誘電体層を第２の分極状態に分
極させるよう構成したことを特徴とするもの。
【請求項５】請求項１の強誘電体記憶装置に書込まれた
記憶内容を読み出す方法であって、ソース領域に対する上部導電体層の電圧をほぼ０ボルト
とし、チャネル領域に所定のチャネルが形成されるか否
かを判定することにより記憶内容を検出するよう構成し
たことを特徴とする記憶内容の読出方法。
【請求項６】請求項５の記憶内容の読出方法において、ソース領域に対するドレイン領域の電圧を所定のドレイ
ン電圧とした場合のドレイン電流が所定の値以上である
か否かに基づいて前記判定を行なうとともに、前記ドレ
イン電圧を、前記判定が可能な最小電圧近傍の電圧とし
たことを特徴とするもの。
【請求項７】請求項１の強誘電体記憶装置のスタンバイ
方法であって、ソース領域に対する上部導電体層の電圧をほぼ０ボルト
とするよう構成したことを特徴とするスタンバイ方法。