JPH10199236A - Ｄｒａｍコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭのリフレッシュが外部バスへ与える
影響を少なくし、外部バス上のデータ転送効率を向上さ
せることである。 【解決手段】 リフレッシュ制御部１０２は、一定間隔
ごとにＤＲＡＭ１のリフレッシュを行う。リフレッシュ
制御部１０２は、リフレッシュのタイミングとなった場
合、バースト検出部１０１からＰＣＩバス６上の転送が
バースト転送であるかどうかの情報を取り込む。リフレ
ッシュ制御部１０２は、バースト転送中でない場合はＤ
ＲＡＭ１へのリフレッシュを行うが、バースト転送中の
場合はリフレッシュの動作を先送りし、リフレッシュ先
送りカウンタ１０３を更新する。そして、リフレッシュ
制御部１０２は、バースト転送終了後にＤＲＡＭ１のリ
フレッシュを行う。これにより、ＰＣＩバス６のデータ
転送中の中断を少なくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭコントロ
ーラに関し、より特定的には、ＤＲＡＭのリフレッシュ
動作を制御するためのＤＲＡＭコントローラに関する。

【０００２】

【従来の技術】周知のごとく、ＤＲＡＭ（Ｄｙｎａｍｉ
ｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、
大容量，低価格という優れた特徴を有しており、様々な
分野で使用されている。しかしながら、ＤＲＡＭには、
定期的にリフレッシュを行う必要があるという使用上の
制約がある。リフレッシュを行う間隔は、ＤＲＡＭの種
類によって異なり、「５１２リフレッシュ／８ミリ
秒」，「１０２４リフレッシュ／１２８ミリ秒」等のよ
うに定められている。例えば、「５１２リフレッシュ／
８ミリ秒」では、８ミリ秒の１リフレッシュサイクル内
に、全アドレスをリフレッシュしなければならない。す
なわち、８ミリ秒間に、アドレスを変化させていき、５
１２回のリフレッシュ動作をしなければならない。例え
ば、タイマを用いて一定間隔に１回ずつリフレッシュを
行う方式の場合、「５１２リフレッシュ／８ミリ秒」で
は、約１５マイクロ秒ごとにリフレッシュを行うことに
なる。

【０００３】ＤＲＡＭのリフレッシュ動作を制御する方
式として、例えば特開平６−４４５４号公報に記載され
た「ＤＲＡＭの制御方式」が知られている。図９は、上
記公開公報に記載されたＤＲＡＭの制御システムを示す
ブロック図である。図９において、このシステムは、Ｄ
ＲＡＭ１と、リフレッシュ制御部２と、ＤＭＡ制御部３
とを備えている。ＤＲＡＭ１およびＤＭＡ制御部３は、
内部バス４に接続され、ＤＭＡ制御部３は、ＤＭＡ動作
中であることをリフレッシュ制御部２へ示す。リフレッ
シュ制御部２は、リフレッシュ用カウンタを内蔵してお
り、一定間隔毎にＤＲＡＭ１に対してリフレッシュ動作
を行う。

【０００４】今、ＤＭＡ制御部３がＤＭＡ動作中である
とすると、ＤＭＡ制御部３は、ＤＭＡ動作中を示す信号
線を介してリフレッシュ制御部２へＤＭＡ動作中である
ことを通知する。リフレッシュ制御部２は、リフレッシ
ュを行うタイミングとなった場合においても、ＤＭＡ動
作中が通知されていれば、リフレッシュ動作を行わず、
ＤＭＡ動作中が通知されなくなった時点でリフレッシュ
動作を行う。このように、ＤＭＡのブロック転送中のリ
フレッシュ動作をなくすことによって、ＤＭＡのブロッ
ク転送の中断がなくなり、高速な転送ができる。

【０００５】

【発明が解決しようとする課題】上述した従来のリフレ
ッシュ制御方式は、内部バス上の閉じた機能の動作に対
しては、リフレッシュ動作の影響をなくすことができ
る。しかしながら、外部バスに接続している機能の動作
に対しては、リフレッシュ動作による外部バス上の転送
の切断をなくすことができず、外部バス上の動作にリフ
レッシュ動作が影響し、外部バスの転送の効率を低下さ
せてしまう。

【０００６】それ故に、本発明の目的は、外部バスへの
ＤＲＡＭのリフレッシュの影響を少なくし、外部バス上
のデータ転送効率を向上させることが可能なＤＲＡＭコ
ントローラを提供することである。

【０００７】

【課題を解決するための手段および発明の効果】第１の
発明は、内部バスを介して接続されたＤＲＡＭ（ダイナ
ミック・ランダム・アクセスメモリ）を制御するための
ＤＲＡＭコントローラであって、内部バスには、外部バ
スに対してアクセスの対象となるターゲットとして動作
し、かつ外部バスとのインタフェイスとしての機能を有
する外部バス制御部がさらに接続されており、バースト
検出部と、ＤＲＡＭを定期的にリフレッシュするリフレ
ッシュ制御部と、リフレッシュ先送りカウンタとを備
え、バースト検出部は、外部バス制御部を介してＤＲＡ
Ｍと外部バス上の他のデバイスとの間でバースト転送
（複数のデータをまとめて転送すること）が行われてい
るか否かおよび当該バースト転送が終了したかを検出し
てリフレッシュ制御部に通知し、リフレッシュ制御部
は、バースト転送が行われていないときに定期的なリフ
レッシュタイミングが到来したときは、ＤＲＡＭに対し
て定期的なリフレッシュを行い、バースト転送の継続中
に定期的なリフレッシュタイミングが到来したときは、
ＤＲＡＭの定期的なリフレッシュを先送りしてリフレッ
シュ先送りカウンタの計数値を順方向に更新し、バース
ト転送が終了したときにリフレッシュ先送りカウンタの
計数値がリフレッシュの先送りが行われていることを示
していれば、当該計数値に対応する回数分だけＤＲＡＭ
のリフレッシュを行うと共に、リフレッシュ先送りカウ
ンタの計数値を逆方向に更新することを特徴とする。

【０００８】第１の発明によれば、外部バス上でバース
ト転送が継続している状態で定期的なリフレッシュタイ
ミングが到来したときは、ＤＲＡＭの定期的なリフレッ
シュを先送りし、バースト転送の終了後、先送りされた
ＤＲＡＭのリフレッシュを行うようにしているので、外
部バス上でバースト転送が切断される回数を少なくしつ
つ、規定の回数のリフレッシュをＤＲＡＭに対して行う
ことが可能となる。その結果、リフレッシュのために外
部バス上のデータ転送速度が低下するのを防止すること
ができる。

【０００９】第２の発明は、第１の発明において、リフ
レッシュ制御部は、バースト転送の継続中にリフレッシ
ュサイクルの終了時間が所定時間後に迫ったとき、外部
バス制御部に対してデータ転送を中止するように指示す
ると共に、ＤＲＡＭのリフレッシュを先送りしないこと
を特徴とする。

【００１０】第２の発明によれば、バースト転送継続中
にリフレッシュサイクルの終了時間が所定時間後に迫っ
たときは、外部バス制御部に対してデータ転送を中止す
るように指示すると共に、ＤＲＡＭのリフレッシュを先
送りしないようにしているので、リフレッシュの先送り
によってＤＲＡＭの記憶データが破壊されるのを防止す
ることができる。

【００１１】第３の発明は、内部バスを介して接続され
たＤＲＡＭを制御するためのＤＲＡＭコントローラであ
って、内部バスには、外部バスに対してアクセスの対象
となるターゲットとして動作し、かつ外部バスとのイン
タフェイスとしての機能を有する外部バス制御部がさら
に接続されており、バスビジー検出部と、ＤＲＡＭを定
期的にリフレッシュするリフレッシュ制御部とを備え、
バスビジー検出部は、外部バス制御部の動作に基づき、
外部バスがバスビジーの状態（外部バス制御部を除く外
部バス上のデバイス間でデータの転送が行われている状
態）であるか否かを検出してリフレッシュ制御部に通知
し、リフレッシュ制御部は、外部バスがバスビジーの状
態になったとき、定期的なリフレッシュタイミングが到
来する前に、ＤＲＡＭの先行リフレッシュを行うことを
特徴とする。

【００１２】第３の発明によれば、外部バスがバスビジ
ーの状態、すなわちＤＲＡＭに対するアクセスが行われ
ない期間を利用して、ＤＲＡＭを先行してリフレッシュ
するようにしているので、外部バスからのアクセス中に
リフレッシュのために外部バス上のデータ転送を中断す
る回数が減る。従って、リフレッシュのために外部バス
上のデータ転送速度が低下するのを防止することができ
る。

【００１３】第４の発明は、第３の発明において、先行
リフレッシュカウンタをさらに備え、リフレッシュ制御
部は、外部バスがバスビジーの状態になったことに応答
して、ＤＲＡＭの先行リフレッシュを行ったとき、先行
リフレッシュカウンタの計数値を順方向に更新し、定期
的なリフレッシュタイミングが到来したときに、先行リ
フレッシュカウンタの計数値が先行リフレッシュの行わ
れていることを示している場合には、ＤＲＡＭの定期的
なリフレッシュを行わずに先行リフレッシュカウンタの
計数値を逆方向に更新し、定期的なリフレッシュタイミ
ングが到来したときに、先行リフレッシュカウンタの計
数値が先行リフレッシュの行われていないことを示して
いる場合には、ＤＲＡＭに対して定期的なリフレッシュ
を行うことを特徴とする。

【００１４】第４の発明によれば、ＤＲＡＭの先行リフ
レッシュを行ったときに、先行リフレッシュカウンタの
計数値を順方向に更新し、定期的なリフレッシュタイミ
ングが到来したときに、先行リフレッシュカウンタの計
数値が先行リフレッシュの行われていることを示してい
る場合には、ＤＲＡＭの定期的なリフレッシュを行わず
に先行リフレッシュカウンタの計数値を逆方向に更新す
るようにしているので、先行リフレッシュを行った回数
分だけ定期的なリフレッシュの回数を確実に減らすこと
ができ、結果として、リフレッシュによって外部バス上
のデータ転送が中断される回数をより一層低減すること
ができる。

【００１５】第５の発明は、内部バスを介して接続され
たＤＲＡＭを制御するためのＤＲＡＭコントローラであ
って、内部バスには、外部バスに対してアクセスの対象
となるターゲットとして動作し、かつ外部バスとのイン
タフェイスとしての機能を有する外部バス制御部がさら
に接続されており、アクセス検出部と、ＤＲＡＭを定期
的にリフレッシュするリフレッシュ制御部とを備え、ア
クセス検出部は、外部バスを介して外部バス制御部の内
部要素がアクセスされているか否かを検出してリフレッ
シュ制御部に通知し、リフレッシュ制御部は、アクセス
制御部から外部バス制御部の内部要素がアクセスされた
旨の通知を受け取ったとき、定期的なリフレッシュタイ
ミングが到来する前に、ＤＲＡＭの先行リフレッシュを
行うことを特徴とする。

【００１６】第５の発明によれば、外部バスを介して外
部バス制御部の内部要素がアクセスされている状態、す
なわちＤＲＡＭに対するアクセスが行われない期間を利
用して、ＤＲＡＭを先行してリフレッシュするようにし
ているので、外部バスからのアクセス中にリフレッシュ
のために外部バス上のデータ転送を中断する回数が減
る。従って、リフレッシュのために外部バス上のデータ
転送速度が低下するのを防止することができる。

【００１７】第６の発明は、第５の発明において、先行
リフレッシュカウンタをさらに備え、リフレッシュ制御
部は、外部バス制御部の内部要素がアクセスされたこと
に応答して、ＤＲＡＭのリフレッシュを行ったとき、先
行リフレッシュカウンタの計数値を順方向に更新し、定
期的なリフレッシュタイミングが到来したときに、先行
リフレッシュカウンタの計数値が先行リフレッシュの行
われていることを示している場合には、ＤＲＡＭの定期
的なリフレッシュを行わずに先行リフレッシュカウンタ
の計数値を逆方向に更新し、定期的なリフレッシュタイ
ミングが到来したときに、先行リフレッシュカウンタの
計数値が先行リフレッシュの行われていないことを示し
ている場合には、ＤＲＡＭに対して定期的なリフレッシ
ュを行うことを特徴とする。

【００１８】第６の発明によれば、ＤＲＡＭの先行リフ
レッシュを行ったときに、先行リフレッシュカウンタの
計数値を順方向に更新し、定期的なリフレッシュタイミ
ングが到来したときに、先行リフレッシュカウンタの計
数値が先行リフレッシュの行われていることを示してい
る場合には、ＤＲＡＭの定期的なリフレッシュを行わず
に先行リフレッシュカウンタの計数値を逆方向に更新す
るようにしているので、先行リフレッシュを行った回数
分だけ定期的なリフレッシュの回数を確実に減らすこと
ができ、結果として、リフレッシュによって外部バス上
のデータ転送が中断される回数をより一層低減すること
ができる。

【００１９】第７の発明は、内部バスを介して接続され
たＤＲＡＭを制御するためのＤＲＡＭコントローラであ
って、内部バスには、外部バスに対してバスの使用権を
獲得しデータ転送を行うバスマスタとして動作し、かつ
外部バスとのインタフェイスとしての機能を有する外部
バス制御部がさらに接続されており、転送サイズ検出部
と、ＤＲＡＭを定期的にリフレッシュするリフレッシュ
制御部と、先行リフレッシュカウンタとを備え、転送サ
イズ検出部は、外部バス制御部がバスマスタとしてこれ
からデータを転送しようとするとき、転送されるデータ
のサイズからデータの転送に必要な時間期間を求め、当
該時間期間内に発生するリフレッシュタイミングの回数
を算出してリフレッシュ制御部に通知し、リフレッシュ
制御部は、転送サイズ検出部からリフレッシュタイミン
グの回数を指示する通知を受け取ったとき、定期的なリ
フレッシュタイミング到来する前に、ＤＲＡＭの先行リ
フレッシュを通知された回数分だけ行うと共に、先行リ
フレッシュカウンタの計数値を対応する回数分だけ順方
向に更新し、定期的なリフレッシュタイミングが到来し
たときに、先行リフレッシュカウンタの計数値が先行リ
フレッシュの行われていることを示している場合には、
ＤＲＡＭの定期的なリフレッシュを行わずに先行リフレ
ッシュカウンタの計数値を逆方向に更新し、定期的なリ
フレッシュタイミングが到来したときに、先行リフレッ
シュカウンタの計数値が先行リフレッシュの行われてい
ないことを示している場合には、ＤＲＡＭに対して定期
的なリフレッシュを行うことを特徴とする。

【００２０】第７の発明によれば、外部バス制御部がバ
スマスタとしてこれからデータを転送しようとするとき
に、転送されるデータのサイズからデータの転送に必要
な時間期間内に発生するリフレッシュタイミングの回数
を求め、対応する回数分だけＤＲＡＭを先行してリフレ
ッシュするようにしているので、外部バスからのアクセ
ス中にリフレッシュのために外部バス上のデータ転送を
中断する回数が減る。従って、リフレッシュのために外
部バス上のデータ転送速度が低下するのを防止すること
ができる。

【００２１】第８の発明は、内部バスを介して接続され
たＤＲＡＭを制御するためのＤＲＡＭコントローラであ
って、内部バスには、外部バスに対してバスの使用権を
獲得しデータ転送を行うバスマスタとして動作し、かつ
外部バスとのインタフェイスとしての機能を有する外部
バス制御部がさらに接続されており、占有期間検出部
と、ＤＲＡＭを定期的にリフレッシュするリフレッシュ
制御部と、先行リフレッシュカウンタとを備え、占有期
間検出部は、外部バス制御部がバスマスタとしてこれか
らデータを転送しようとするとき、外部バス制御部が１
回のデータ転送において外部バスを占有することが可能
な時間期間を検出し、その時間期間内に発生するリフレ
ッシュタイミングの回数を算出してリフレッシュ制御部
に通知し、リフレッシュ制御部は、占有期間検出部から
リフレッシュタイミングの回数を指示する通知を受け取
ったとき、定期的なリフレッシュタイミングが到来する
前に、ＤＲＡＭの先行リフレッシュを通知された回数分
だけ行うと共に、先行リフレッシュカウンタの計数値を
対応する回数分だけ順方向に更新し、定期的なリフレッ
シュタイミングが到来したときに、先行リフレッシュカ
ウンタの計数値が先行リフレッシュの行われていること
を示している場合には、ＤＲＡＭの定期的なリフレッシ
ュを行わずに先行リフレッシュカウンタの計数値を逆方
向に更新し、定期的なリフレッシュタイミングが到来し
たときに、先行リフレッシュカウンタの計数値が先行リ
フレッシュの行われていないことを示している場合に
は、ＤＲＡＭに対して定期的なリフレッシュを行うこと
を特徴とする。

【００２２】第８の発明によれば、外部バス制御部がバ
スマスタとしてこれからデータを転送しようとするとき
に、外部バス制御部が１回のデータ転送において外部バ
スを占有することが可能な時間期間内に発生するリフレ
ッシュタイミングの回数を求め、対応する回数分だけＤ
ＲＡＭを先行してリフレッシュするようにしているの
で、外部バスからのアクセス中にリフレッシュのために
外部バス上のデータ転送を中断する回数が減る。従っ
て、リフレッシュのために外部バス上のデータ転送速度
が低下するのを防止することができる。

【００２３】第９の発明は、第８の発明において、外部
バス制御部内には、マスタレイテンシタイマが設けられ
ており、占有期間検出部は、マスタレイテンシタイマに
設定されたタイマ値に基づいて、外部バス制御部が１回
のデータ転送において外部バスを占有することが可能な
時間期間を検出することを特徴とする。

【００２４】第１０の発明は、内部バスを介して接続さ
れたＤＲＡＭを制御するためのＤＲＡＭコントローラで
あって、内部バスには、外部バスに対してバスの使用権
を獲得しデータ転送を行うバスマスタとして動作し、か
つ外部バスとのインタフェイスとしての機能を有する外
部バス制御部がさらに接続されており、バーストサイズ
演算部と、ＤＲＡＭを定期的にリフレッシュするリフレ
ッシュ制御部と、先行リフレッシュカウンタとを備え、
バーストサイズ演算部は、外部バス制御部がバスマスタ
としてこれからデータを転送しようとするとき、データ
の転送に必要な時間期間および外部バス制御部が１回の
データ転送において外部バスを占有することが可能な時
間期間を検出し、これら時間期間の内のいずれか短い方
を選択し、選択した時間期間内に発生するリフレッシュ
タイミングの回数を算出してリフレッシュ制御部に通知
し、リフレッシュ制御部は、バーストサイズ演算部から
リフレッシュタイミングの回数を指示する通知を受け取
ったとき、定期的なリフレッシュタイミングが到来する
前に、ＤＲＡＭの先行リフレッシュを通知された回数分
だけ行うと共に、先行リフレッシュカウンタの計数値を
対応する回数分だけ順方向に更新し、定期的なリフレッ
シュタイミングが到来したときに、先行リフレッシュカ
ウンタの計数値が先行リフレッシュの行われていること
を示している場合には、ＤＲＡＭの定期的なリフレッシ
ュを行わずに先行リフレッシュカウンタの計数値を逆方
向に更新し、定期的なリフレッシュタイミングが到来し
たときに、先行リフレッシュカウンタの計数値が先行リ
フレッシュの行われていないことを示している場合に
は、ＤＲＡＭに対して定期的なリフレッシュを行うこと
を特徴とする。

【００２５】第１０の発明によれば、外部バス制御部が
バスマスタとしてこれからデータを転送しようとすると
きに、データの転送に必要な時間期間および外部バス制
御部が１回のデータ転送において外部バスを占有するこ
とが可能な時間期間の内のいずれか短い方を選択し、選
択した時間期間内に発生するリフレッシュタイミングの
回数を求め、対応する回数分だけＤＲＡＭを先行してリ
フレッシュするようにしているので、外部バスからのア
クセス中にリフレッシュのために外部バス上のデータ転
送を中断する回数が減る。従って、リフレッシュのため
に外部バス上のデータ転送速度が低下するのを防止する
ことができる。

【００２６】第１１の発明は、内部バスを介して接続さ
れたＤＲＡＭを制御するためのＤＲＡＭコントローラで
あって、内部バスには、外部バスに対してバスの使用権
を獲得しデータ転送を行うバスマスタとして動作し、か
つ外部バスとのインタフェイスとしての機能を有する外
部バス制御部がさらに接続されており、バーストサイズ
演算部と、ＤＲＡＭを定期的にリフレッシュするリフレ
ッシュ制御部と、リフレッシュ先送りカウンタと、先行
リフレッシュカウンタとを備え、バーストサイズ演算部
は、外部バス制御部がバスマスタとしてこれからデータ
を転送しようとするとき、データの転送に必要な時間期
間および外部バス制御部が１回のデータ転送において外
部バスを占有することが可能な時間期間を検出し、これ
ら時間期間の内のいずれか短い方を選択し、選択した時
間期間内に発生するリフレッシュタイミングの回数を算
出してリフレッシュ制御部に通知し、外部バス制御部に
よるデータの転送が終了したとき、データ転送の終了を
リフレッシュ制御部に通知し、リフレッシュ制御部は、
バーストサイズ演算部からリフレッシュタイミングの回
数を指示する通知を受け取ったとき、定期的なリフレッ
シュタイミングが到来する前に、ＤＲＡＭの先行リフレ
ッシュを通知された回数分だけ行い、この場合におい
て、リフレッシュ先送りカウンタの計数値がリフレッシ
ュの先送りが行われていないことを示していれば、先行
リフレッシュカウンタの計数値を対応する回数分だけ順
方向に更新し、リフレッシュ先送りカウンタの計数値が
リフレッシュの先送りが行われていることを示していれ
ば、リフレッシュ先送りカウンタの計数値を対応する回
数分だけ逆方向に更新し、バーストサイズ演算部から外
部バス制御部によるデータの転送が終了した旨の通知を
受け取ったとき、リフレッシュ先送りカウンタの計数値
に対応する回数分だけＤＲＡＭのリフレッシュを行うと
共に、リフレッシュ先送りカウンタの計数値を逆方向に
更新し、外部バス制御部がデータの転送を継続中に定期
的なリフレッシュタイミングが到来したとき、ＤＲＡＭ
の定期的なリフレッシュを先送りし、この場合におい
て、先行リフレッシュカウンタの計数値が先行リフレッ
シュの行われていないことを示していれば、リフレッシ
ュ先送りカウンタの計数値を順方向に更新し、先行リフ
レッシュカウンタの計数値が先行リフレッシュの行われ
ていることを示していれば、先行リフレッシュカウンタ
の計数値を逆方向に更新し、外部バス制御部によるデー
タ転送が行われていない状態で定期的なリフレッシュタ
イミングが到来したとき、先行リフレッシュカウンタの
計数値が先行リフレッシュの行われていることを示して
いる場合には、ＤＲＡＭの定期的なリフレッシュを行わ
ずに先行リフレッシュカウンタの計数値を逆方向に更新
し、外部バス制御部によるデータ転送が行われていない
状態で定期的なリフレッシュタイミングが到来したと
き、先行リフレッシュカウンタの計数値が先行リフレッ
シュの行われていないことを示している場合には、ＤＲ
ＡＭに対して定期的なリフレッシュを行うことを特徴と
する。

【００２７】第１１の発明によれば、外部バス制御部が
バスマスタとしてこれからデータを転送しようとすると
きに、データの転送に必要な時間期間および外部バス制
御部が１回のデータ転送において外部バスを占有するこ
とが可能な時間期間の内のいずれか短い方を選択し、選
択した時間期間内に発生するリフレッシュタイミングの
回数を求め、対応する回数分だけＤＲＡＭを先行してリ
フレッシュするようにしているので、外部バスからのア
クセス中にリフレッシュのために外部バス上のデータ転
送を中断する回数が減る。また、外部バス上でバースト
転送が継続している状態で定期的なリフレッシュタイミ
ングが到来したときは、ＤＲＡＭの定期的なリフレッシ
ュを先送りし、バースト転送の終了後、先送りされたＤ
ＲＡＭのリフレッシュを行うようにしているので、外部
バス上でバースト転送が切断される回数を少なくしつ
つ、規定の回数のリフレッシュをＤＲＡＭに対して行う
ことが可能となる。その結果、リフレッシュのために外
部バス上のデータ転送速度が低下するのを防止すること
ができる。

【００２８】第１２の発明は、第１１の発明において、
リフレッシュ制御部は、外部バス制御部がデータの転送
を継続中にリフレッシュサイクルの終了時間が所定時間
後に迫ったとき、外部バス制御部に対してデータ転送を
中止するように指示すると共に、ＤＲＡＭのリフレッシ
ュを先送りしないことを特徴とする。

【００２９】第１２の発明によれば、外部バス制御部が
データ転送を継続中にリフレッシュサイクルの終了時間
が所定時間後に迫ったときは、外部バス制御部に対して
データ転送を中止するように指示すると共に、ＤＲＡＭ
のリフレッシュを先送りしないようにしているので、リ
フレッシュの先送りによってＤＲＡＭの記憶データが破
壊されるのを防止することができる。

【００３０】第１３の発明は、第１１の発明において、
先行リフレッシュカウンタおよびリフレッシュ先送りカ
ウンタは、１つの先行／先送りリフレッシュカウンタで
構成され、リフレッシュ制御部は、リフレッシュを先送
りした場合には先行／先送りリフレッシュカウンタを逆
方向に更新し、先行リフレッシュを行った場合には先行
／先送りリフレッシュカウンタを順方向に更新し、先行
／先送りリフレッシュカウンタの計数値の正負によっ
て、リフレッシュの先送りが行われているか、先行リフ
レッシュが行われているかを判断することを特徴とす
る。

【００３１】第１３の発明によれば、先行リフレッシュ
カウンタおよびリフレッシュ先送りカウンタを、１つの
先行／先送りリフレッシュカウンタで構成するようにし
ているので、構成が簡単でかつ安価なＤＲＡＭコントロ
ーラが得られる。

【００３２】第１４の発明は、内部バスを介して接続さ
れたＤＲＡＭを制御するためのＤＲＡＭコントローラで
あって、内部バスには、外部バスに対してアクセスの対
象となるターゲットとして動作し、かつ外部バスとのイ
ンタフェイスとしての機能を有する外部バス制御部がさ
らに接続されており、シングル転送指示部と、ＤＲＡＭ
を定期的にリフレッシュするリフレッシュ制御部とを備
え、リフレッシュ制御部は、定期的なリフレッシュのタ
イミングが所定時間後に迫ったとき、その旨をシングル
転送指示部に通知し、シングル転送指示部は、リフレッ
シュ制御部からの通知に応答して、外部バス制御部にデ
ータ長の短いデータを転送することを指示することを特
徴とする。

【００３３】第１４の発明によれば、定期的なリフレッ
シュタイミングが近づいたときに、外部バス制御部にシ
ングルデータの転送（短いサイズのデータの転送）を行
わせるようにしているので、ＤＲＡＭのリフレッシュを
外部バスへの中断処理を必要とせずに割り込ますことが
できる確率が高くなる。その結果、データの転送の切断
回数を減らすことが可能となり、外部バスを効率的に使
用することが可能となる。

【００３４】第１５の発明は、第２〜第１４のいずれか
の発明において、リフレッシュ制御部は、先行リフレッ
シュカウンタの計数値が現在のリフレッシュサイクルの
残りのリフレッシュの回数と等しい場合には、現在のリ
フレッシュサイクルが終わるまでリフレッシュを行わな
いことを特徴とする。

【００３５】第１５の発明によれば、先行リフレッシュ
カウンタの計数値が現在のリフレッシュサイクルの残り
のリフレッシュの回数と等しい場合には、現在のリフレ
ッシュサイクルが終わるまでリフレッシュを行わないよ
うにしているので、余分なリフレッシュの回数が減り、
外部バスをより一層効率的に使用することが可能とな
る。

【００３６】第１６の発明は、第２〜第１４のいずれか
の発明において、リフレッシュ制御部は、先行リフレッ
シュカウンタの計数値が現在のリフレッシュサイクルの
残りのリフレッシュの回数と等しい場合には、現在のリ
フレッシュサイクルが終了したとして次のリフレッシュ
サイクルを開始することを特徴する。

【００３７】第１６の発明によれば、先行リフレッシュ
カウンタの計数値が現在のリフレッシュサイクルの残り
のリフレッシュの回数と等しい場合には、現在のリフレ
ッシュサイクルが終了したとして次のリフレッシュサイ
クルを開始するようにしているので、ＤＲＡＭのリフレ
ッシュを早いタイミングで行うことができ、リフレッシ
ュ不足によってＤＲＡＭの記憶データが破壊する可能性
がより一層少なくなる。

【００３８】第１７の発明は、第１〜第１６のいずれか
の発明において、外部バスとして、ＰＣＩローカルバス
を用いることを特徴とする。

【００３９】

【発明の実施の形態】以下、本発明の各種実施形態につ
いて、図１から図８を用いて説明する。なお、ここで
は、一例として、ＤＲＡＭコントローラが、外部バスの
一例としてＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏ
ｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）ローカルバスに
接続された場合について説明する。

【００４０】（第１の実施形態）図１は、本発明の第１
の実施形態に係るＤＲＡＭコントローラを用いたＤＲＡ
Ｍ制御システムの構成を示すブロック図である。図１に
おいて、本制御システムは、ＰＣＩ制御部５と、ＤＲＡ
Ｍコントローラ１００と、ＤＲＡＭ１とを備え、それぞ
れは内部バス４に接続されている。さらに、ＰＣＩ制御
部５は、ＰＣＩバス６に接続される。また、ＤＲＡＭコ
ントローラ１００は、バースト検出部１０１と、リフレ
ッシュ制御部１０２と、リフレッシュ先送りカウンタ１
０３とを含む。

【００４１】ＰＣＩ制御部５は、ＰＣＩバス６および内
部バス４のインタフェイスとして動作し、ＤＲＡＭ１へ
のデータの読み出しと書き込みを行う。本実施形態にお
いては、ＰＣＩ制御部５は、ＰＣＩバス６に対してター
ゲットとして動作する。ＤＲＡＭ１は、一定時間ごとに
記憶情報の更新を必要とする書き換え可能な記憶素子で
構成されたメモリである。バースト検出部１０１は、Ｐ
ＣＩ制御部５の動作を常時監視しており、ＰＣＩ制御部
１０２を介してＰＣＩバス６に接続された他のデバイス
（図示しないが、ＣＰＵやハードディスク装置等）とＤ
ＲＡＭ１との間でバースト転送（連続した読み出しある
いは書き込みによるデータ転送、すなわち複数のデータ
をまとめて送るようなデータ転送）が行われているか否
かを検出する。リフレッシュ制御部１０２は、ＤＲＡＭ
１のリフレッシュを行う。リフレッシュ制御部１０２
は、ＤＲＡＭ１の全空間を一定時間内にリフレッシュし
終えなければならない。例えば、一定間隔の時間ごとに
リフレッシュを行うという方法をとる。リフレッシュ先
送りカウンタ１０３は、リフレッシュ制御部１０２が本
来行うべきタイミングでリフレッシュを行わなかった回
数を計数する。

【００４２】以上のように構成された第１の実施形態の
ＤＲＡＭコントローラ１００について、以下にその動作
を述べる。まず、リフレッシュ制御部１０２は、一定間
隔毎にＤＲＡＭ１のリフレッシュを行う。例えば、８ミ
リ秒で５１２回のリフレッシュを行わなければならない
リフレッシュサイクルを持つＤＲＡＭの場合は、約１５
マイクロ秒毎にリフレッシュ動作を行わなければならな
い。リフレッシュ制御部１０２は、リフレッシュ動作を
行うべきタイミングが到来した場合、バースト検出部１
０１からＰＣＩ状態信号を入力し、ＰＣＩ制御部５を介
してＰＣＩバス６に接続されたデバイスとＤＲＡＭ１と
の間でバースト転送が行われているか否かを判断する。
なお、ＰＣＩ制御部５は、例えば、ＰＣＩバス６上のＦ
ＲＡＭＥ＃、ＩＲＤＹ＃信号を監視することにより、Ｐ
ＣＩバス６がバースト転送を行っているか否かを検出す
る。

【００４３】リフレッシュ制御部１０２は、ＰＣＩ制御
部５を介してＤＲＡＭ１と他のデバイス（ＰＣＩバス６
に接続された図示しないデバイス）との間でデータ転送
が行われていない場合には、即座にＤＲＡＭ１のリフレ
ッシュを行う。また、ＰＣＩ制御部５を介してＤＲＡＭ
１と他のデバイスとの間でバースト転送以外のデータ転
送（すなわち、単発的なデータの転送）が行われている
場合、あるいはバースト転送における最後のデータの転
送が行われている場合は、１００ナノ秒程度で転送が終
了することが期待できるため、リフレッシュ制御部１０
２は、数クロック（ＰＣＩバス６上の動作クロック）周
期経過後にＤＲＡＭ１のリフレッシュを行う。これに対
し、ＰＣＩ制御部５を介してＤＲＡＭ１と他のデバイス
との間でバースト転送が行われている場合、リフレッシ
ュ制御部１０２は、リフレッシュ動作を先送りし、リフ
レッシュ先送りカウンタ１０３を１だけインクリメント
する。その後、リフレッシュ制御部１０２は、バースト
転送が終了したことをバースト検出部１０３からのバー
スト通知信号によって通知され次第、リフレッシュ先送
りカウンタ１０３の計数値に相当する回数分のリフレッ
シュをＤＲＡＭ１に対して行う。このとき、リフレッシ
ュ制御部１０２は、実行したリフレッシュの回数分だ
け、リフレッシュ先送りカウンタ１０３をデクリメント
する。

【００４４】ただし、リフレッシュ制御部１０２は、全
体のリフレッシュサイクルの終了時間が迫っている場合
（これは、例えば所定のしきい値を設け、リフレッシュ
を先送りしている時間が当該しきい値の時間よりも長く
なったことによって検出できる）には、リフレッシュ先
送りカウンタ１０３をインクリメントせずに他の制御を
行う。つまり、この場合、リフレッシュ制御部１０２
は、バースト転送中であっても、ＰＣＩ制御部５に対し
て転送中断信号を送ってデータ転送を中断するように指
示し、転送の終了後、ＤＲＡＭ１のリフレッシュを行
う。

【００４５】上記第１の実施形態によれば、ＰＣＩバス
６上のバースト転送の切断回数を少なくしつつ、規定の
回数のリフレッシュをＤＲＡＭ１に対して行うことが可
能となる。より具体的に説明すると、デバイスに対する
設定によっても異なるが、ＰＣＩバス６上では、切断が
生じなければ、１バースト転送当たり、７．７マイクロ
秒程度の時間にわたってデータ転送が持続する。一方、
ＤＲＡＭ１のリフレッシュサイクルを１５マイクロ秒と
すると、２回の転送に１回程度、バースト転送が切断さ
れることになる。ＰＣＩバス６の切断と転送の再開に２
４０ナノ秒（３３．３メガヘルツ動作で８クロック
分）、リフレッシュに２６０ナノ秒（リードライトサイ
クルが１３０ナノ秒の場合）かかるとする。リフレッシ
ュの間にＰＣＩバス６を使用できる場合と、そうでない
場合が考えられるが、ＰＣＩバス６を使用できない場合
は、３０マイクロ秒当たり５００ナノ秒のロスを削減す
ることができる。また、ＰＣＩバス６を使用できる場合
には、２４０ナノ秒のロスを削減することができる。

【００４６】上記のように、第１の実施形態では、ＰＣ
Ｉバス６上のバースト転送が切断される回数を減らすこ
とができ、結果としてリフレッシュのためにＰＣＩバス
６上のデータ転送速度が低下するのを防止することがで
きる。

【００４７】（第２の実施形態）図２は、本発明の第２
の実施形態に係るＤＲＡＭコントローラを用いたＤＲＡ
Ｍ制御システムの構成を示すブロック図である。図２に
おいて、本制御システムは、ＰＣＩ制御部５と、ＤＲＡ
Ｍコントローラ２００と、ＤＲＡＭ１とを備え、それぞ
れは内部バス４に接続されている。さらに、ＰＣＩ制御
部５は、ＰＣＩバス６に接続される。また、ＤＲＡＭコ
ントローラ２００は、バスビジー検出部２０１と、リフ
レッシュ制御部２０２と、先行リフレッシュカウンタ２
０３とを含む。

【００４８】バスビジー検出部２０１は、ＰＣＩバス６
上がバスビジーであるかどうかを判断し、その判断結果
をリフレッシュ制御部２０２に通知する。ここで、バス
ビジーとは、ＰＣＩバス６上に接続されている図示しな
い２つのデバイス間でデータを転送中である状態のこと
を言う。つまり、バスビジーの状態では、ＰＣＩバス６
を介してＤＲＡＭ１がアクセスされることがない。ま
た、先行リフレッシュカウンタ２０３は、本来のリフレ
ッシュのタイミングより前に行った先行リフレッシュの
実行回数を計数する。

【００４９】以上のように構成された第２の実施形態の
ＤＲＡＭコントローラ２００について、以下にその動作
を述べる。バスビジー検出部２０１は、ＰＣＩ制御部５
からのＰＣＩ状態信号に基づいて、ＰＣＩバス６上がバ
スビジーであることを検出した場合、バスビジー通知信
号を出力し、リフレッシュ制御部２０２に対してバスビ
ジーであることを通知する。なお、ＰＣＩ制御部５は、
例えば、自己の制御下のデバイスに対するアクセスが存
在しているか否かを監視すると共に、ＰＣＩバス６上の
ＦＲＡＭＥ＃信号をサンプリングすることにより、バス
ビジーを検出することが可能である。リフレッシュ制御
部２０２は、バスビジー検出部２０１からバスビジーの
通知を受けた場合、本来のリフレッシュのタイミングが
到来していない場合でも、ＤＲＡＭ１の先行リフレッシ
ュを行い、カウントアップ／ダウン信号を出力して、先
行リフレッシュカウンタ２０３を１だけインクリメント
する。

【００５０】一方、リフレッシュ制御部２０２において
本来のリフレッシュタイミングが到来し、かつ先行リフ
レッシュカウンタ２０３に０以外の値がセットされてい
た場合を考える。この場合、先行リフレッシュカウンタ
２０３の計数値は、先行リフレッシュが行われているこ
とを示している。このとき、リフレッシュ制御部２０２
は、リフレッシュ動作は行わずに先行リフレッシュカウ
ンタ２０３を１だけデクリメントする。ただし、バスビ
ジーの通知を受けている場合、リフレッシュ制御部２０
２は、先行リフレッシュを行う。また、リフレッシュ制
御部２０２において本来のリフレッシュのタイミングが
到来し、かつ先行リフレッシュカウンタ２０３に０がセ
ットされており、しかもＰＣＩバス６を介してＤＲＡＭ
１と他のデバイスとの間でデータ転送が行われている場
合、リフレッシュ制御部２０２は、転送中断信号をＰＣ
Ｉ制御部５に送り、データ転送の中断を指示すると共
に、ＤＲＡＭ１のリフレッシュを行う。

【００５１】上記のように、第２の実施形態のＤＲＡＭ
コントローラ２００によれば、バスビジーの状態、すな
わちＤＲＡＭ１に対するアクセスが行われない期間を利
用して、リフレッシュを行うことができる。つまり、本
来のリフレッシュタイミングに先行してリフレッシュを
行っておくことにより、ＰＣＩバス６からのアクセス中
にリフレッシュのためにＰＣＩバス６上のデータ転送を
中断する回数が減る。より具体的に説明すると、ＰＣＩ
バス６上に図示しない他のデバイスが存在し、１５マイ
クロ秒のリフレッシュサイクルの間に１回の転送を行っ
ていれば、ＰＣＩバス６へのリフレッシュの影響を全く
なくすことができる。前述した第１の実施形態と同様
に、転送の切断を１回無くすにつき５００ナノ秒程度の
ロスを削減できる。従って、ＰＣＩバス６の使用効率を
向上させることができる。

【００５２】（第３の実施形態）図３は、本発明の第３
の実施形態に係るＤＲＡＭコントローラを用いたＤＲＡ
Ｍ制御システムの構成を示すブロック図である。図３に
おいて、本制御システムは、ＰＣＩ制御部５と、ＤＲＡ
Ｍコントローラ３００と、ＤＲＡＭ１とを備えており、
それぞれは内部バス４に接続されている。さらに、ＰＣ
Ｉ制御部５は、ＰＣＩバス６に接続される。また、ＤＲ
ＡＭコントローラ３００は、コンフィギュレーションア
クセス検出部３０１と、リフレッシュ制御部３０２と、
先行リフレッシュカウンタ３０３とを含む。

【００５３】コンフィギュレーションアクセス検出部３
０１は、ＰＣＩバス６からのアクセスがコンフィギュレ
ーションアクセスであるかどうかを判断し、リフレッシ
ュ制御部３０２に通知する。ここで、コンフィギュレー
ションアクセスとは、ＰＣＩ制御部５内に存在する制御
用のレジスタ（ＤＲＡＭ１のアドレス空間とは別の位置
に存在する）へのアクセスであり、内部バス４を使用し
ない。つまり、コンフィギュレーションアクセスが行わ
れている間は、ＰＣＩバス６からＤＲＡＭ１に対してア
クセスされることがない。このレジスタに種々の属性情
報を書き込むことにより、ＰＣＩバス６上でのベースア
ドレスの設定、使用すべき機能の設定等を行うことがで
きる。当該レジスタへの書込は、例えば、ＰＣＩバス６
に接続されたＣＰＵ（図示せず）によって行われる。

【００５４】以上のように構成された第３の実施形態の
ＤＲＡＭコントローラ３００について、以下にその動作
を述べる。動作としては、第２の実施形態とほとんど同
様であり、異なる点のみを説明する。第２の実施形態に
おけるリフレッシュ制御部２０２は、バスビジー検出部
２０１がバスビジーを検出したときに先行リフレッシュ
動作を行ったが、第３の実施形態におけるリフレッシュ
制御部３０２は、コンフィギュレーションアクセス検出
部３０１がコンフィギュレーションアクセスを検出した
ときに先行リフレッシュ動作を行う。すなわち、リフレ
ッシュ制御部３０２は、コンフィギュレーションアクセ
ス検出部３０１からコンフィギュレーションアクセスの
通知を受けた場合、本来のリフレッシュのタイミングが
到来していない場合でも、ＤＲＡＭ１の先行リフレッシ
ュを行い、カウントアップ／ダウン信号を出力して、先
行リフレッシュカウンタ３０３を１だけインクリメント
する。

【００５５】一方、リフレッシュ制御部３０２において
本来のリフレッシュタイミングが到来し、かつ先行リフ
レッシュカウンタ３０３に０以外の値がセットされてい
た場合を考える。この場合、先行リフレッシュカウンタ
３０３の計数値は、先行リフレッシュが行われているこ
とを示している。このとき、リフレッシュ制御部３０２
は、リフレッシュ動作は行わずに先行リフレッシュカウ
ンタ３０３を１だけデクリメントする。ただし、コンフ
ィギュレーションアクセスの通知を受けている場合、リ
フレッシュ制御部２０２は、先行リフレッシュを行う。
また、リフレッシュ制御部３０２において本来のリフレ
ッシュのタイミングが到来し、かつ先行リフレッシュカ
ウンタ３０３に０がセットされており、しかもＰＣＩバ
ス６を介してＤＲＡＭ１と他のデバイスとの間でデータ
転送が行われている場合、リフレッシュ制御部３０２
は、転送中断信号をＰＣＩ制御部５に送り、データ転送
の中断を指示すると共に、ＤＲＡＭ１のリフレッシュを
行う。

【００５６】上記のように、コンフィギュレーションア
クセス中に先行リフレッシュを行うことにより、ＰＣＩ
バス６のアクセスに及ぼすリフレッシュの影響を少なく
することができる。特に、１回のリフレッシュサイクル
中に少なくとも１回のコンフィギュレーションサイクル
が存在するシステム仕様においては、ＰＣＩバス６への
リフレッシュの影響を全くなくすことが可能となる。よ
り具体的には、第１の実施形態と同様に、転送の切断を
１回無くすにつき５００ナノ秒程度のロスが削減でき、
外部バスの使用効率を向上させることができる。

【００５７】（第４の実施形態）図４は、本発明の第４
の実施形態に係るＤＲＡＭコントローラを用いたＤＲＡ
Ｍ制御システムの構成を示すブロック図である。図４に
おいて、本制御システムは、ＰＣＩ制御部５と、ＤＲＡ
Ｍコントローラ４００と、ＤＲＡＭ１とを備え、それぞ
れは内部バス４に接続されている。さらに、ＰＣＩ制御
部５は、ＰＣＩバス６に接続される。また、ＤＲＡＭコ
ントローラ４００は、転送サイズ検出部４０１と、リフ
レッシュ制御部４０２と、先行リフレッシュカウンタ４
０３とを含む。

【００５８】図４のＤＲＡＭ制御システムでは、ＰＣＩ
制御部５は、ＰＣＩバス６に対してバスの使用権を獲得
しデータ転送を行うバスマスタとして動作する。転送サ
イズ検出部４０１は、ＰＣＩ制御部５が転送するデータ
のサイズを、ＰＣＩ制御部５からのＰＣＩ状態信号に基
づいて検出すると共に、先行リフレッシュ指示信号を出
力してリフレッシュ制御部１０４に先行リフレッシュの
回数を指示する。

【００５９】以上のように構成された第４の実施形態の
ＤＲＡＭコントローラ４００について、以下にその動作
を述べる。リフレッシュ制御部４０２における基本的な
リフレッシュサイクルは、第２の実施形態と同様に、一
定間隔で行われる。しかし、転送サイズ検出部４０１
は、ＰＣＩ制御部５がバスマスタとしてデータ転送を行
うことを検知すると、当該データ転送に先立ってＤＲＡ
Ｍ１のリフレッシュを行うことを、リフレッシュ制御部
４０２に対して指示する。このとき、転送サイズ検出部
４０１は、ＰＣＩ制御部５が転送するデータのサイズに
相応する時間に基づいて、リフレッシュ制御部４０２が
予め実行すべきリフレッシュの回数を算出し、リフレッ
シュ制御部４０２に指示する。リフレッシュ制御部４０
２は、転送サイズ検出部４０１から先行リフレッシュの
指示を受けると、本来のリフレッシュのタイミングが到
来していない場合でも、転送サイズ検出部４０１から指
示された回数分のリフレッシュ動作を行い、実行したリ
フレッシュの回数分だけ先行リフレッシュカウンタ４０
３をインクリメントする。

【００６０】一方、リフレッシュ制御部４０２において
本来のリフレッシュタイミングが到来し、かつ先行リフ
レッシュカウンタ４０３に０以外の値がセットされてい
た場合を考える。この場合、先行リフレッシュカウンタ
４０３の計数値は、先行リフレッシュが行われているこ
とを示している。このとき、リフレッシュ制御部４０２
は、リフレッシュ動作は行わずに先行リフレッシュカウ
ンタ４０３を１だけデクリメントする。また、リフレッ
シュ制御部４０２において本来のリフレッシュのタイミ
ングが到来し、かつ先行リフレッシュカウンタ４０３に
０がセットされている場合、リフレッシュ制御部４０２
は、ＤＲＡＭ１のリフレッシュを行う。このとき、先行
リフレッシュカウンタ４０３の計数値は、変化しない。

【００６１】上記のように、第４の実施形態では、ＰＣ
Ｉ制御部５がバスマスタとしてのデータ転送動作を行う
前に、データ転送に要する時間に相当する回数分のリフ
レッシュを先行して行うようにしている。より具体的に
説明すると、例えば１キロバイトのデータを転送する場
合には、ＰＣＩバス６上で２５６クロックが必要とな
る。ＰＣＩバス６上の動作クロックが３３．３メガヘル
ツとすると、１キロバイトのデータを転送するために
は、約７．７マイクロ秒が最低限必要となる。リフレッ
シュサイクルが第１の実施形態と同様であり、約１５マ
イクロ秒ごとにリフレッシュを行うとすれば、通常は、
２回に１回はデータの転送が切断されることになる。し
かしながら、第４の実施形態では、データ転送に先だっ
て、リフレッシュを行うことにより、この切断を無くす
ことができる。

【００６２】上記のようなリフレッシュ制御を行うこと
により、第４の実施形態では、データ転送中にリフレッ
シュが発生することがなくなり、リフレッシュのために
データ転送を切断する必要がなくなる。第１の実施の形
態と同様に、転送の切断を１回無くすにつき５００ナノ
秒程度のロスが削減でき、転送速度を向上させることが
できる。

【００６３】（第５の実施形態）図５は、本発明の第５
の実施形態に係るＤＲＡＭコントローラを用いたＤＲＡ
Ｍ制御システムの構成を示すブロック図である。図５に
おいて、本制御システムは、ＰＣＩ制御部５と、ＤＲＡ
Ｍコントローラ５００と、ＤＲＡＭ１とを備えており、
それぞれは内部バス４に接続されている。さらに、ＰＣ
Ｉ制御部５は、ＰＣＩバス６に接続される。また、ＤＲ
ＡＭコントローラ５００は、マスタレイテンシタイマ値
検出部４０１と、リフレッシュ制御部４０２と、先行リ
フレッシュカウンタ４０３とを含む。

【００６４】図５のＤＲＡＭ制御システムでは、ＰＣＩ
制御部５は、図４のＤＲＡＭ制御システムと同様に、Ｐ
ＣＩバス６に対してバスの使用権を獲得しデータ転送を
行うバスマスタとして動作する。マスタレイテンシタイ
マ値検出部５０１は、ＰＣＩ制御部５内のＰＣＩコンフ
ィギュレーションレジスタ（図示せず）に設定されたマ
スタレイテンシタイマ値を検出し、検出したマスタレイ
テンシタイマ値をもとにリフレッシュ制御部５０２にリ
フレッシュを指示する。ここで、マスタレイテンシタイ
マ値は、バスマスタとしてのＰＣＩ制御部５が１回のデ
ータ転送でＰＣＩバス６を占有することが保証されてい
る期間を規定している。

【００６５】以上のように構成された第５の実施形態の
ＤＲＡＭコントローラ５００について、以下にその動作
を述べる。リフレッシュ制御部５０２における基本的な
リフレッシュサイクルは、第２の実施形態と同様に、一
定間隔で行われる。マスタレイテンシタイマ値検出部５
０１は、第４の実施形態の転送サイズ検出部４０１と同
様に、ＰＣＩ制御部５がバスマスタとしてデータ転送を
行うことを検知すると、当該データ転送に先立ってＤＲ
ＡＭ１のリフレッシュを行うことを、リフレッシュ制御
部５０２に対して指示する。このとき、マスタレイテン
シタイマ値検出部５０１は、マスタレイテンシタイマ値
に基づいて、予め行うべきリフレッシュの回数を計算
し、リフレッシュ制御部５０２に指示する。ここで、マ
スタレイテンシタイマ値は、１回のデータ転送当たりに
バスを使用し続けることが保証されている時間を示して
いる。マスタレイテンシタイマ値として大きな値を設定
すれば、ＰＣＩ制御部５は、ＰＣＩバス６を長時間使用
し続けることができる。このように、マスタレイテンシ
タイマ値に相当する時間期間は、データ転送を継続でき
ることを意味しているので、マスタレイテンシタイマ値
検出部５０１は、その間に発生するリフレッシュの回数
を算出し、リフレッシュ制御部５０２に指示する。リフ
レッシュ制御部５０２は、マスタレイテンシタイマ値検
出部５０１から先行リフレッシュの指示を受けると、本
来のリフレッシュのタイミングが到来していない場合で
も、マスタレイテンシタイマ値検出部５０１から指示さ
れた回数分のリフレッシュ動作を行い、実行したリフレ
ッシュの回数分だけ先行リフレッシュカウンタ５０３を
インクリメントする。

【００６６】一方、リフレッシュ制御部５０２において
本来のリフレッシュタイミングが到来し、かつ先行リフ
レッシュカウンタ５０３に０以外の値がセットされてい
た場合を考える。この場合、先行リフレッシュカウンタ
５０３の計数値は、先行リフレッシュが行われているこ
とを示している。このとき、リフレッシュ制御部５０２
は、リフレッシュ動作は行わずに先行リフレッシュカウ
ンタ５０３を１だけデクリメントする。また、リフレッ
シュ制御部５０２において本来のリフレッシュのタイミ
ングが到来し、かつ先行リフレッシュカウンタ５０３に
０がセットされている場合、リフレッシュ制御部５０２
は、ＤＲＡＭ１のリフレッシュを行う。このとき、先行
リフレッシュカウンタ５０３の計数値は、変化しない。

【００６７】上記のように、第５の実施形態では、ＰＣ
Ｉ制御部５がバスマスタとしてのデータ転送動作を行う
前に、マスタレイテンシタイマ値で規定される時間に相
当する回数分のリフレッシュを先行して行うようにして
いる。より具体的に説明すると、マスタレイテンシタイ
マ値の設定値は、０から２５６である。これは、ＰＣＩ
バス６上の動作クロック数であり、例えば３３．３メガ
ヘルツ動作であると、マスタレイテンシタイマの設定値
が２５６の場合は、７．７マイクロ秒の転送を行えるこ
とが保証される。マスタレイテンシタイマ値が２５６と
して、リフレッシュサイクルが第１の実施形態と同様と
すれば、２回の転送当たり１回の転送中断が発生するこ
とになるが、第５の実施形態では、この転送中断をなく
すことができる。

【００６８】上記のように、第５の実施形態によれば、
第４の実施形態と同様の効果が得られる。少なくともマ
スタレイテンシタイマ値の時間内は、データ転送中にリ
フレッシュが発生することがなくなり、リフレッシュの
ためにデータ転送を切断する必要がなく、結果として転
送速度を向上させることができる。

【００６９】（第６の実施形態）図６は、本発明の第６
の実施形態に係るＤＲＡＭコントローラを用いたＤＲＡ
Ｍ制御システムの構成を示すブロック図である。図６に
おいて、本制御システムは、ＰＣＩ制御部５と、ＤＲＡ
Ｍコントローラ６００と、ＤＲＡＭ１とを備え、それぞ
れは内部バス４に接続されている。さらに、ＰＣＩ制御
部５は、ＰＣＩバス６に接続される。また、ＤＲＡＭコ
ントローラ６００は、バーストサイズ演算部６０１と、
リフレッシュ制御部６０２と、先行リフレッシュカウン
タ６０３とを含む。

【００７０】図６のＤＲＡＭ制御システムでは、ＰＣＩ
制御部５は、図４および図５のＤＲＡＭ制御システムと
同様に、ＰＣＩバス６に対してバスの使用権を獲得しデ
ータ転送を行うバスマスタとして動作する。バーストサ
イズ演算部６０１は、ＰＣＩ制御部５内のＰＣＩコンフ
ィギュレーションレジスタに設定されたマスタレイテン
シタイマ値と、バスマスタとしてＰＣＩ制御部５が転送
するデータのサイズとを検出し、それらを基にリフレッ
シュ制御部５０２に実行すべきリフレッシュの回数を計
算し、リフレッシュ制御部６０２に指示する。

【００７１】以上のように構成された第６の実施形態の
ＤＲＡＭコントローラ６００について、以下にその動作
を述べる。リフレッシュ制御部６０２における基本的な
リフレッシュサイクルは、第２の実施形態と同様に、一
定間隔で行われる。また、バーストサイズ演算部６０１
は、第５の実施形態におけるマスタレイテンシタイマ値
検出部５０１と同様に、ＰＣＩ制御部５がバスマスタと
してデータ転送を行う状態にあることを検知すると、こ
のデータ転送に先行してリフレッシュを行うことを、リ
フレッシュ制御部６０２に指示する。ただし、バースト
サイズ演算部６０１は、マスタレイテンシタイマ値と転
送するデータのサイズとに基づいて、リフレッシュの実
行回数を計算し、リフレッシュ制御部６０２に対して指
示する。このとき、バーストサイズ演算部６０１は、転
送するデータのサイズがマスタレイテンシタイマ値に相
当する時間以内に転送が終了しないような大きなサイズ
の場合は、マスタレイテンシタイマ値を優先してリフレ
ッシュ回数を計算する。逆に、転送するデータのサイズ
がマスタレイテンシタイマ値に相当する時間以内に終了
してしまう小さいサイズの場合は、転送サイズを優先し
てリフレッシュ回数を計算する。リフレッシュ制御部６
０２は、マスタレイテンシタイマ値検出部６０１から先
行リフレッシュの指示を受けると、本来のリフレッシュ
のタイミングが到来していない場合でも、マスタレイテ
ンシタイマ値検出部６０１から指示された回数分のリフ
レッシュ動作を行い、実行したリフレッシュの回数分だ
け先行リフレッシュカウンタ６０３をインクリメントす
る。

【００７２】一方、リフレッシュ制御部６０２において
本来のリフレッシュタイミングが到来し、かつ先行リフ
レッシュカウンタ６０３に０以外の値がセットされてい
た場合を考える。この場合、先行リフレッシュカウンタ
６０３の計数値は、先行リフレッシュが行われているこ
とを示している。このとき、リフレッシュ制御部６０２
は、リフレッシュ動作は行わずに先行リフレッシュカウ
ンタ６０３を１だけデクリメントする。また、リフレッ
シュ制御部６０２において本来のリフレッシュのタイミ
ングが到来し、かつ先行リフレッシュカウンタ６０３に
０がセットされている場合、リフレッシュ制御部６０２
は、ＤＲＡＭ１のリフレッシュを行う。このとき、先行
リフレッシュカウンタ６０３の計数値は、変化しない。

【００７３】上記のようにしてリフレッシュ制御を行う
ことにより、第６の実施形態では、第５の実施形態と同
様に、少なくともマスタレイテンシタイマ値の時間内
は、転送中にリフレッシュが発生することがなくなり、
リフレッシュのために転送を切断する必要がなくなる。
また、マスタレイテンシタイマ値と転送するデータのサ
イズとの両方に基づいて先行リフレッシュ回数を計算す
るようにしているため、第５の実施形態よりもさらに適
切な先行リフレッシュを行うことができる。従って、転
送速度を向上させることができる。

【００７４】（第７の実施形態）図７は、本発明の第７
の実施形態に係るＤＲＡＭコントローラを用いたＤＲＡ
Ｍ制御システムの構成を示すブロック図である。図７に
おいて、本システムは、ＰＣＩ制御部５と、ＤＲＡＭコ
ントローラ７００と、ＤＲＡＭ１とを備え、それぞれは
内部バス４に接続される。さらに、ＰＣＩ制御部５は、
ＰＣＩバス６に接続される。また、ＤＲＡＭコントロー
ラ７００は、バーストサイズ演算部７０１と、リフレッ
シュ制御部７０２と、先行リフレッシュカウンタ７０３
と、リフレッシュ先送りカウンタ７０４とを含む。

【００７５】図７のＤＲＡＭ制御システムでは、ＰＣＩ
制御部５は、ＰＣＩバス６に対して、バスの使用権を獲
得しデータ転送を行うバスマスタとして動作する。リフ
レッシュ先送りカウンタ７０４は、第１の実施形態のリ
フレッシュ先送りカウンタ１０３と同様に、データ転送
の途中で先送りにしたリフレッシュの回数を計数する。

【００７６】以上のように構成された第７の実施形態の
ＤＲＡＭコントローラ７００について、以下にその動作
を述べる。バーストサイズ演算部７０１は、第６の実施
形態のバーストサイズ演算部６０１と同様に、ＰＣＩ制
御部５がバスマスタとしてデータ転送を行うことを検知
すると、このデータ転送に先行してリフレッシュを行う
ことを、リフレッシュ制御部７０２に指示する。このと
き、バーストサイズ演算部７０１は、マスタレイテンシ
タイマ値と転送するデータのサイズとに基づいて、リフ
レッシュの実行回数を計算し、リフレッシュ制御部７０
２に対して指示する。リフレッシュ制御部７０２は、バ
ーストサイズ演算部７０１から先行リフレッシュの指示
を受けると、本来のリフレッシュのタイミングが到来し
ていない場合でも、バーストサイズ演算部７０１から指
示された回数分のリフレッシュ動作を行い、実行したリ
フレッシュの回数分だけ先行リフレッシュカウンタ７０
３をインクリメントする。

【００７７】一方、リフレッシュ制御部７０２において
本来のリフレッシュタイミングが到来し、かつ先行リフ
レッシュカウンタ７０３に０以外の値がセットされてい
た場合を考える。この場合、先行リフレッシュカウンタ
７０３の計数値は、先行リフレッシュが行われているこ
とを示している。このとき、リフレッシュ制御部７０２
は、リフレッシュ動作は行わずに先行リフレッシュカウ
ンタ７０３を１だけデクリメントする。また、リフレッ
シュ制御部７０２において本来のリフレッシュのタイミ
ングが到来し、かつ先行リフレッシュカウンタ７０３に
０がセットされている場合、リフレッシュ制御部７０２
は、ＤＲＡＭ１のリフレッシュを行う。このとき、先行
リフレッシュカウンタ７０３の計数値は、変化しない。

【００７８】ところで、図７の制御システムでは、ＰＣ
Ｉ制御部５をバスマスタとするＰＣＩバス６上のデータ
転送が、マスタレイテンシタイマ値に相当する時間内に
終了しない場合においても、データ転送が中断されずに
継続する場合がある。例えば、ＰＣＩバス６上の他のデ
バイス（図示せず）がＰＣＩバス６を使用しない場合
や、ＰＣＩ制御部５の優先度がＰＣＩバス６上の他のデ
バイス（図示せず）よりも高い場合である。ＰＣＩ制御
部５をバスマスタとするＰＣＩバス６上のデータ転送開
始後、マスタレイテンシタイマ値に相当する時間が終了
した後にもデータ転送が継続している状態で、リフレッ
シュ制御部７０２において本来のリフレッシュタイミン
グが到来した場合、第１の実施形態と同様に、リフレッ
シュ制御部７０２は、ＤＲＡＭ１のリフレッシュを先送
りし、リフレッシュ先送りカウンタ７０４を１だけイン
クリメントする。データ転送終了後、リフレッシュ制御
部７０２は、リフレッシュ先送りカウンタ７０４の計数
値に相当する回数分のリフレッシュをＤＲＡＭ１に対し
て行う。

【００７９】ただし、リフレッシュ制御部７０２は、全
体のリフレッシュサイクル終了時間が迫っている場合
（例えば、所定のしきい値を設け、リフレッシュを先送
りしている時間がそのしきい値の時間よりも長くなった
場合）には、リフレッシュの先送りをせずに他の制御を
行う。つまり、この場合、リフレッシュ制御部７０２
は、データ転送中であっても、ＰＣＩ制御部５に対して
転送中断信号を送ってデータ転送を中断するように指示
し、転送の終了後、ＤＲＡＭ１のリフレッシュを行う。

【００８０】なお、リフレッシュ制御部７０２は、先行
リフレッシュカウンタ７０３が０以外のときにリフレッ
シュを先送りした場合、先行リフレッシュカウンタ７０
３を１だけデクリメントする。逆に、リフレッシュ先送
りカウンタ７０４が０以外のときにリフレッシュを先行
して行った場合には、リフレッシュ先送りカウンタ７０
４を１だけデクリメントする。

【００８１】上記のようなリフレッシュ制御を行うこと
により、第７の実施形態では、少なくともマスタレイテ
ンシタイマ値を越えたデータ転送においても、リフレッ
シュのためにデータ転送を中断させる必要がなくなり、
第６の実施形態よりも一層適切な先行リフレッシュを行
うことができる。従って、転送速度を向上させることが
できる。

【００８２】（第８の実施形態）図８は、本発明の第８
の実施形態に係るＤＲＡＭコントローラを用いたＤＲＡ
Ｍ制御システムの構成を示すブロック図である。図８に
おいて、本システムは、ＰＣＩ制御部５と、ＤＲＡＭコ
ントローラ８００と、ＤＲＡＭ１とを備え、それぞれは
内部バス４に接続される。さらに、ＰＣＩ制御部５は、
ＰＣＩバス６に接続される。また、ＤＲＡＭコントロー
ラ８００は、シングル転送指示部８０１と、リフレッシ
ュ制御部８０２とを含む。

【００８３】第８の実施形態において、第１の実施形態
と同様の点については説明を省略し、異なる点のみを説
明する。第１の実施形態と異なる点は、バースト検出部
１０に代えてシングル転送指示部８０１が設けられた点
と、リフレッシュ先送りカウンタ１０３が削除された点
とである。このシングル転送指示部８０１は、転送サイ
ズの小さいデータあるいはシングルデータを転送するこ
とを、ＰＣＩ制御部５に指示する。

【００８４】以上のように構成された第８の実施形態の
ＤＲＡＭコントローラ８００について、以下にその動作
を述べる。第８の実施形態において基本的な動作は、第
１の実施形態と同様であるが、リフレッシュ制御部８０
２は、内部のリフレッシュカウンタ（図示せず）の計数
値が本来のリフレッシュタイミングが近づいていること
を示していると、シングル転送指示部８０１にその旨を
通知する。応じて、シングル転送指示部８０１は、シン
グルデータ（単一のデータあるいはデータサイズの小さ
いデータ）を転送することを、ＰＣＩ制御部５に通知す
る。応じて、ＰＣＩ制御部５は、シングルデータが存在
する場合には、当該シングルデータを優先して転送す
る。一方、シングルデータが存在しない場合には、ＰＣ
Ｉ制御部５は、従来通りの転送を行う。この場合、リフ
レッシュ制御部８０２は、リフレッシュのタイミングで
データ転送の切断処理を行う。リフレッシュタイミング
が近づいたときに、ＰＣＩ制御部５がシングルデータの
転送を行うことにより、ＤＲＡＭ１へのリフレッシュを
ＰＣＩバス６への中断処理を必要とせずに割り込ますこ
とができる確率が高くなる。第１の実施形態と同様に、
１回の切断を無くすにつき５００ナノ秒程度の時間ロス
を削減できる。

【００８５】上記のように、リフレッシュのタイミング
の近辺において、短いサイズのデータの転送を行うこと
により、データの転送の切断を減らすことが可能とな
り、バスを効率的に使用することが可能となる。

【００８６】（その他の実施形態）なお、他の実施形態
のＤＲＡＭコントローラとして、以下の（１）〜（３
２）に示すように、上記第１〜第７の実施形態を適当に
組み合わせた構成のＤＲＡＭコントローラが考えられ
る。 （１）第１の実施形態＋第２の実施形態 （２）第２の実施形態＋第３の実施形態 （３）第１の実施形態＋第３の実施形態 （４）第１の実施形態＋第２の実施形態＋第３の実施形
態 （５）第１の実施形態＋第４の実施形態 （６）第２の実施形態＋第４の実施形態 （７）第３の実施形態＋第４の実施形態 （８）第１の実施形態＋第２の実施形態＋第４の実施形
態 （９）第２の実施形態＋第３の実施形態＋第４の実施形
態 （１０）第１の実施形態＋第３の実施形態＋第４の実施
形態 （１１）第１の実施形態＋第２の実施形態＋第３の実施
形態＋第４の実施形態 （１２）第１の実施形態＋第５の実施形態 （１３）第２の実施形態＋第５の実施形態 （１４）第３の実施形態＋第５の実施形態 （１５）第１の実施形態＋第２の実施形態＋第５の実施
形態 （１６）第２の実施形態＋第３の実施形態＋第５の実施
形態 （１７）第１の実施形態＋第３の実施形態＋第５の実施
形態 （１８）第１の実施形態＋第２の実施形態＋第３の実施
形態＋第５の実施形態 （１９）第１の実施形態＋第６の実施形態 （２０）第２の実施形態＋第６の実施形態 （２１）第３の実施形態＋第６の実施形態 （２２）第１の実施形態＋第２の実施形態＋第６の実施
形態 （２３）第２の実施形態＋第３の実施形態＋第６の実施
形態 （２４）第１の実施形態＋第３の実施形態＋第６の実施
形態 （２５）第１の実施形態＋第２の実施形態＋第３の実施
形態＋第６の実施形態 （２６）第１の実施形態＋第７の実施形態 （２７）第２の実施形態＋第７の実施形態 （２８）第３の実施形態＋第７の実施形態 （２９）第１の実施形態＋第２の実施形態＋第７の実施
形態 （３０）第２の実施形態＋第３の実施形態＋第７の実施
形態 （３１）第１の実施形態＋第３の実施形態＋第７の実施
形態 （３２）第１の実施形態＋第２の実施形態＋第３の実施
形態＋第７の実施形態

【００８７】この場合、バースト転送、バスビジー状
態、コンフィギュレーションアクセスは、同時には起こ
らないため、バースト検出部、バスビジー検出部、コン
フィギュレーションアクセス検出部を任意に組み合わせ
ても、それぞれの検出結果に基づいてＤＲＡＭ１のリフ
レッシュを独立に制御することが可能である。また、上
記（５）〜（３２）の実施形態では、ＰＣＩ制御部５
は、ＰＣＩバス６に対してターゲットおよびバスマスタ
として動作するが、ターゲットの動作とバスマスタの動
作は、同時には起こらないため、それぞれの動作におい
て、ＤＲＡＭ１のリフレッシュを独立して制御すること
が可能である。

【００８８】なお、上記（１）〜（３２）のいずれの実
施形態においても、リフレッシュ先送りカウンタおよび
先行リフレッシュカウンタの両方が設けられるが、リフ
レッシュ制御部は、両カウンタの計数値を以下のように
して更新制御する。 （ａ）ＤＲＡＭ１のリフレッシュを先送りする場合 先行リフレッシュカウンタの計数値が０の場合は、リフ
レッシュ先送りカウンタの計数値を１だけインクリメン
トする。先行リフレッシュカウンタの計数値が０以外の
場合は、リフレッシュ先送りカウンタの計数値をそのま
まにして、先行リフレッシュカウンタの計数値を１だけ
デクリメントする。 （ｂ）ＤＲＡＭ１の先行リフレッシュを行う場合 リフレッシュ先送りカウンタの計数値が０の場合は、先
行リフレッシュカウンタの計数値を１だけインクリメン
トする。リフレッシュ先送りカウンタの計数値が０以外
の場合は、先行リフレッシュカウンタの計数値をそのま
まにして、リフレッシュ先送りカウンタの計数値を１だ
けデクリメントする。

【００８９】また、以上説明した各実施形態では、外部
バスとしてＰＣＩバス６を用いる場合について説明した
が、外部バスとして他のバスを用いても各実施形態と同
様の効果が得られる。

【００９０】また、第７の実施形態では、リフレッシュ
先送りカウンタ７０４および先行リフレッシュカウンタ
７０３を用いたが、これら２つのカウンタを１つのアッ
プダウンカウンタで構成し、リフレッシュを先送りした
場合には当該アップダウンカウンタの計数値を１だけデ
クリメントし、リフレッシュを先行して行った場合には
当該アップダウンカウンタの計数値を１だけインクリメ
ントするようにしても、第７の実施形態と同様の効果が
得られる。ただし、このアップダウンカウンタの計数値
は、リフレッシュが先送り中はマイナスの値となり、リ
フレッシュが先行している場合はプラスの値となる。ま
た、リフレッシュを先送りした場合に１をインクリメン
トし、リフレッシュを先行して行った場合に１をデクリ
メントするようにしても、上記と同様の効果が得られ
る。

【００９１】また、第２〜第７の実施形態において、リ
フレッシュを先行して行った結果、１サイクル分のリフ
レッシュを終了した場合、その時点で次のリフレッシュ
サイクルに入るまでリフレッシュを中止するようにして
もよい。この場合も各実施形態と同様の効果が得られ
る。また、第２〜第７の実施形態において、リフレッシ
ュを先行して行った結果、１サイクル分のリフレッシュ
を終了した場合、その時点で先行リフレッシュカウンタ
をリセットし、次のリフレッシュサイクルに入れるよう
にしてもよい。この場合も各実施形態と同様の効果が得
られる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＤＲＡＭコント
ローラを用いたＤＲＡＭ制御システムの構成を示すブロ
ック図である。

【図２】本発明の第２の実施形態に係るＤＲＡＭコント
ローラを用いたＤＲＡＭ制御システムの構成を示すブロ
ック図である。

【図３】本発明の第３の実施形態に係るＤＲＡＭコント
ローラを用いたＤＲＡＭ制御システムの構成を示すブロ
ック図である。

【図４】本発明の第４の実施形態に係るＤＲＡＭコント
ローラを用いたＤＲＡＭ制御システムの構成を示すブロ
ック図である。

【図５】本発明の第５の実施形態に係るＤＲＡＭコント
ローラを用いたＤＲＡＭ制御システムの構成を示すブロ
ック図である。

【図６】本発明の第６の実施形態に係るＤＲＡＭコント
ローラを用いたＤＲＡＭ制御システムの構成を示すブロ
ック図である。

【図７】本発明の第７の実施形態に係るＤＲＡＭコント
ローラを用いたＤＲＡＭ制御システムの構成を示すブロ
ック図である。

【図８】本発明の第８の実施形態に係るＤＲＡＭコント
ローラを用いたＤＲＡＭ制御システムの構成を示すブロ
ック図である。

【図９】従来のＤＲＡＭの制御システムを示すブロック
図である。

【符号の説明】

１…ＤＲＡＭ ４…内部バス ５…ＰＣＩ制御部 ６…ＰＣＩバス １００，２００，３００，４００，５００，６００，７
００，８００…ＤＲＡＭコントローラ １０１…バースト検出部 １０２，２０２，３０２，４０２，５０２，６０２，７
０２，８０２…リフレッシュ制御部 １０３…リフレッシュ先送りカウンタ ２０１…バスビジー検出部 ２０３，３０３，４０３，５０３，６０３，７０３…先
行リフレッシュカウンタ ３０１…コンフィギュレーションアクセス検出部 ４０１…転送サイズ検出部 ５０１…マスタレイテンシタイマ値検出部 ６０１，７０１…バーストサイズ演算部 ８０１…シングル転送指示部

Claims (17)

【特許請求の範囲】
1. 【請求項１】 内部バスを介して接続されたＤＲＡＭ
   （ダイナミック・ランダム・アクセスメモリ）を制御す
   るためのＤＲＡＭコントローラであって、前記内部バス
   には、外部バスに対してアクセスの対象となるターゲッ
   トとして動作し、かつ外部バスとのインタフェイスとし
   ての機能を有する外部バス制御部がさらに接続されてお
   り、 バースト検出部と、 前記ＤＲＡＭを定期的にリフレッシュするリフレッシュ
   制御部と、 リフレッシュ先送りカウンタとを備え、 前記バースト検出部は、前記外部バス制御部を介して前
   記ＤＲＡＭと前記外部バス上の他のデバイスとの間でバ
   ースト転送（複数のデータをまとめて転送すること）が
   行われているか否かおよび当該バースト転送が終了した
   かを検出して前記リフレッシュ制御部に通知し、 前記リフレッシュ制御部は、 前記バースト転送が行われていないときに定期的なリフ
   レッシュタイミングが到来したときは、前記ＤＲＡＭに
   対して定期的なリフレッシュを行い、 前記バースト転送の継続中に定期的なリフレッシュタイ
   ミングが到来したときは、前記ＤＲＡＭの定期的なリフ
   レッシュを先送りして前記リフレッシュ先送りカウンタ
   の計数値を順方向に更新し、 前記バースト転送が終了したときに前記リフレッシュ先
   送りカウンタの計数値がリフレッシュの先送りが行われ
   ていることを示していれば、当該計数値に対応する回数
   分だけ前記ＤＲＡＭのリフレッシュを行うと共に、リフ
   レッシュ先送りカウンタの計数値を逆方向に更新するこ
   とを特徴とする、ＤＲＡＭコントローラ。
2. 【請求項２】 前記リフレッシュ制御部は、前記バース
   ト転送の継続中にリフレッシュサイクルの終了時間が所
   定時間後に迫ったとき、前記外部バス制御部に対してデ
   ータ転送を中止するように指示すると共に、前記ＤＲＡ
   Ｍのリフレッシュを先送りしないことを特徴とする、請
   求項１に記載のＤＲＡＭコントローラ。
3. 【請求項３】 内部バスを介して接続されたＤＲＡＭを
   制御するためのＤＲＡＭコントローラであって、前記内
   部バスには、外部バスに対してアクセスの対象となるタ
   ーゲットとして動作し、かつ外部バスとのインタフェイ
   スとしての機能を有する外部バス制御部がさらに接続さ
   れており、 バスビジー検出部と、 前記ＤＲＡＭを定期的にリフレッシュするリフレッシュ
   制御部とを備え、 前記バスビジー検出部は、前記外部バス制御部の動作に
   基づき、前記外部バスがバスビジーの状態（外部バス制
   御部を除く外部バス上のデバイス間でデータの転送が行
   われている状態）であるか否かを検出して前記リフレッ
   シュ制御部に通知し、 前記リフレッシュ制御部は、前記外部バスがバスビジー
   の状態になったとき、定期的なリフレッシュタイミング
   が到来する前に、前記ＤＲＡＭの先行リフレッシュを行
   うことを特徴とする、ＤＲＡＭコントローラ。
4. 【請求項４】 先行リフレッシュカウンタをさらに備
   え、 前記リフレッシュ制御部は、 前記外部バスがバスビジーの状態になったことに応答し
   て、前記ＤＲＡＭの先行リフレッシュを行ったとき、前
   記先行リフレッシュカウンタの計数値を順方向に更新
   し、 定期的なリフレッシュタイミングが到来したときに、前
   記先行リフレッシュカウンタの計数値が先行リフレッシ
   ュの行われていることを示している場合には、前記ＤＲ
   ＡＭの定期的なリフレッシュを行わずに先行リフレッシ
   ュカウンタの計数値を逆方向に更新し、 定期的なリフレッシュタイミングが到来したときに、前
   記先行リフレッシュカウンタの計数値が先行リフレッシ
   ュの行われていないことを示している場合には、前記Ｄ
   ＲＡＭに対して定期的なリフレッシュを行うことを特徴
   とする、請求項３に記載のＤＲＡＭコントローラ。
5. 【請求項５】 内部バスを介して接続されたＤＲＡＭを
   制御するためのＤＲＡＭコントローラであって、前記内
   部バスには、外部バスに対してアクセスの対象となるタ
   ーゲットとして動作し、かつ外部バスとのインタフェイ
   スとしての機能を有する外部バス制御部がさらに接続さ
   れており、 アクセス検出部と、 前記ＤＲＡＭを定期的にリフレッシュするリフレッシュ
   制御部とを備え、 前記アクセス検出部は、前記外部バスを介して前記外部
   バス制御部の内部要素がアクセスされているか否かを検
   出して前記リフレッシュ制御部に通知し、 前記リフレッシュ制御部は、前記アクセス制御部から前
   記外部バス制御部の内部要素がアクセスされた旨の通知
   を受け取ったとき、定期的なリフレッシュタイミングが
   到来する前に、前記ＤＲＡＭの先行リフレッシュを行う
   ことを特徴とする、ＤＲＡＭコントローラ。
6. 【請求項６】 先行リフレッシュカウンタをさらに備
   え、 前記リフレッシュ制御部は、 前記外部バス制御部の内部要素がアクセスされたことに
   応答して、前記ＤＲＡＭのリフレッシュを行ったとき、
   前記先行リフレッシュカウンタの計数値を順方向に更新
   し、 定期的なリフレッシュタイミングが到来したときに、前
   記先行リフレッシュカウンタの計数値が先行リフレッシ
   ュの行われていることを示している場合には、前記ＤＲ
   ＡＭの定期的なリフレッシュを行わずに先行リフレッシ
   ュカウンタの計数値を逆方向に更新し、 定期的なリフレッシュタイミングが到来したときに、前
   記先行リフレッシュカウンタの計数値が先行リフレッシ
   ュの行われていないことを示している場合には、前記Ｄ
   ＲＡＭに対して定期的なリフレッシュを行うことを特徴
   とする、請求項５に記載のＤＲＡＭコントローラ。
7. 【請求項７】 内部バスを介して接続されたＤＲＡＭを
   制御するためのＤＲＡＭコントローラであって、前記内
   部バスには、外部バスに対してバスの使用権を獲得しデ
   ータ転送を行うバスマスタとして動作し、かつ外部バス
   とのインタフェイスとしての機能を有する外部バス制御
   部がさらに接続されており、 転送サイズ検出部と、 前記ＤＲＡＭを定期的にリフレッシュするリフレッシュ
   制御部と、 先行リフレッシュカウンタとを備え、 前記転送サイズ検出部は、前記外部バス制御部がバスマ
   スタとしてこれからデータを転送しようとするとき、転
   送されるデータのサイズからデータの転送に必要な時間
   期間を求め、当該時間期間内に発生するリフレッシュタ
   イミングの回数を算出して前記リフレッシュ制御部に通
   知し、 前記リフレッシュ制御部は、 前記転送サイズ検出部からリフレッシュタイミングの回
   数を指示する通知を受け取ったとき、定期的なリフレッ
   シュタイミング到来する前に、前記ＤＲＡＭの先行リフ
   レッシュを通知された回数分だけ行うと共に、前記先行
   リフレッシュカウンタの計数値を対応する回数分だけ順
   方向に更新し、 定期的なリフレッシュタイミングが到来したときに、前
   記先行リフレッシュカウンタの計数値が先行リフレッシ
   ュの行われていることを示している場合には、前記ＤＲ
   ＡＭの定期的なリフレッシュを行わずに先行リフレッシ
   ュカウンタの計数値を逆方向に更新し、 定期的なリフレッシュタイミングが到来したときに、前
   記先行リフレッシュカウンタの計数値が先行リフレッシ
   ュの行われていないことを示している場合には、前記Ｄ
   ＲＡＭに対して定期的なリフレッシュを行うことを特徴
   とする、ＤＲＡＭコントローラ。
8. 【請求項８】 内部バスを介して接続されたＤＲＡＭを
   制御するためのＤＲＡＭコントローラであって、前記内
   部バスには、外部バスに対してバスの使用権を獲得しデ
   ータ転送を行うバスマスタとして動作し、かつ外部バス
   とのインタフェイスとしての機能を有する外部バス制御
   部がさらに接続されており、 占有期間検出部と、 前記ＤＲＡＭを定期的にリフレッシュするリフレッシュ
   制御部と、 先行リフレッシュカウンタとを備え、 前記占有期間検出部は、前記外部バス制御部がバスマス
   タとしてこれからデータを転送しようとするとき、外部
   バス制御部が１回のデータ転送において前記外部バスを
   占有することが可能な時間期間を検出し、その時間期間
   内に発生するリフレッシュタイミングの回数を算出して
   前記リフレッシュ制御部に通知し、 前記リフレッシュ制御部は、 前記占有期間検出部からリフレッシュタイミングの回数
   を指示する通知を受け取ったとき、定期的なリフレッシ
   ュタイミングが到来する前に、前記ＤＲＡＭの先行リフ
   レッシュを通知された回数分だけ行うと共に、前記先行
   リフレッシュカウンタの計数値を対応する回数分だけ順
   方向に更新し、 定期的なリフレッシュタイミングが到来したときに、前
   記先行リフレッシュカウンタの計数値が先行リフレッシ
   ュの行われていることを示している場合には、前記ＤＲ
   ＡＭの定期的なリフレッシュを行わずに先行リフレッシ
   ュカウンタの計数値を逆方向に更新し、 定期的なリフレッシュタイミングが到来したときに、前
   記先行リフレッシュカウンタの計数値が先行リフレッシ
   ュの行われていないことを示している場合には、前記Ｄ
   ＲＡＭに対して定期的なリフレッシュを行うことを特徴
   とする、ＤＲＡＭコントローラ。
9. 【請求項９】 前記外部バス制御部内には、マスタレイ
   テンシタイマが設けられており、 前記占有期間検出部は、前記マスタレイテンシタイマに
   設定されたタイマ値に基づいて、前記外部バス制御部が
   １回のデータ転送において前記外部バスを占有すること
   が可能な時間期間を検出することを特徴とする、請求項
   ８に記載のＤＲＡＭコントローラ。
10. 【請求項１０】 内部バスを介して接続されたＤＲＡＭ
    を制御するためのＤＲＡＭコントローラであって、前記
    内部バスには、外部バスに対してバスの使用権を獲得し
    データ転送を行うバスマスタとして動作し、かつ外部バ
    スとのインタフェイスとしての機能を有する外部バス制
    御部がさらに接続されており、 バーストサイズ演算部と、 前記ＤＲＡＭを定期的にリフレッシュするリフレッシュ
    制御部と、 先行リフレッシュカウンタとを備え、 前記バーストサイズ演算部は、前記外部バス制御部がバ
    スマスタとしてこれからデータを転送しようとすると
    き、データの転送に必要な時間期間および前記外部バス
    制御部が１回のデータ転送において前記外部バスを占有
    することが可能な時間期間を検出し、これら時間期間の
    内のいずれか短い方を選択し、選択した時間期間内に発
    生するリフレッシュタイミングの回数を算出して前記リ
    フレッシュ制御部に通知し、 前記リフレッシュ制御部は、 前記バーストサイズ演算部からリフレッシュタイミング
    の回数を指示する通知を受け取ったとき、定期的なリフ
    レッシュタイミングが到来する前に、前記ＤＲＡＭの先
    行リフレッシュを通知された回数分だけ行うと共に、前
    記先行リフレッシュカウンタの計数値を対応する回数分
    だけ順方向に更新し、 定期的なリフレッシュタイミングが到来したときに、前
    記先行リフレッシュカウンタの計数値が先行リフレッシ
    ュの行われていることを示している場合には、前記ＤＲ
    ＡＭの定期的なリフレッシュを行わずに先行リフレッシ
    ュカウンタの計数値を逆方向に更新し、 定期的なリフレッシュタイミングが到来したときに、前
    記先行リフレッシュカウンタの計数値が先行リフレッシ
    ュの行われていないことを示している場合には、前記Ｄ
    ＲＡＭに対して定期的なリフレッシュを行うことを特徴
    とする、ＤＲＡＭコントローラ。
11. 【請求項１１】 内部バスを介して接続されたＤＲＡＭ
    を制御するためのＤＲＡＭコントローラであって、前記
    内部バスには、外部バスに対してバスの使用権を獲得し
    データ転送を行うバスマスタとして動作し、かつ外部バ
    スとのインタフェイスとしての機能を有する外部バス制
    御部がさらに接続されており、 バーストサイズ演算部と、 前記ＤＲＡＭを定期的にリフレッシュするリフレッシュ
    制御部と、 リフレッシュ先送りカウンタと、 先行リフレッシュカウンタとを備え、 前記バーストサイズ演算部は、 前記外部バス制御部がバスマスタとしてこれからデータ
    を転送しようとするとき、データの転送に必要な時間期
    間および前記外部バス制御部が１回のデータ転送におい
    て前記外部バスを占有することが可能な時間期間を検出
    し、これら時間期間の内のいずれか短い方を選択し、選
    択した時間期間内に発生するリフレッシュタイミングの
    回数を算出して前記リフレッシュ制御部に通知し、 前記外部バス制御部によるデータの転送が終了したと
    き、データ転送の終了を前記リフレッシュ制御部に通知
    し、 前記リフレッシュ制御部は、 前記バーストサイズ演算部からリフレッシュタイミング
    の回数を指示する通知を受け取ったとき、定期的なリフ
    レッシュタイミングが到来する前に、前記ＤＲＡＭの先
    行リフレッシュを通知された回数分だけ行い、この場合
    において、前記リフレッシュ先送りカウンタの計数値が
    リフレッシュの先送りが行われていないことを示してい
    れば、前記先行リフレッシュカウンタの計数値を対応す
    る回数分だけ順方向に更新し、リフレッシュ先送りカウ
    ンタの計数値がリフレッシュの先送りが行われているこ
    とを示していれば、リフレッシュ先送りカウンタの計数
    値を対応する回数分だけ逆方向に更新し、 前記バーストサイズ演算部から前記外部バス制御部によ
    るデータの転送が終了した旨の通知を受け取ったとき、
    前記リフレッシュ先送りカウンタの計数値に対応する回
    数分だけ前記ＤＲＡＭのリフレッシュを行うと共に、リ
    フレッシュ先送りカウンタの計数値を逆方向に更新し、 前記外部バス制御部がデータの転送を継続中に定期的な
    リフレッシュタイミングが到来したとき、前記ＤＲＡＭ
    の定期的なリフレッシュを先送りし、この場合におい
    て、前記先行リフレッシュカウンタの計数値が先行リフ
    レッシュの行われていないことを示していれば、前記リ
    フレッシュ先送りカウンタの計数値を順方向に更新し、
    先行リフレッシュカウンタの計数値が先行リフレッシュ
    の行われていることを示していれば、先行リフレッシュ
    カウンタの計数値を逆方向に更新し、 前記外部バス制御部によるデータ転送が行われていない
    状態で定期的なリフレッシュタイミングが到来したと
    き、前記先行リフレッシュカウンタの計数値が先行リフ
    レッシュの行われていることを示している場合には、前
    記ＤＲＡＭの定期的なリフレッシュを行わずに先行リフ
    レッシュカウンタの計数値を逆方向に更新し、 前記外部バス制御部によるデータ転送が行われていない
    状態で定期的なリフレッシュタイミングが到来したと
    き、前記先行リフレッシュカウンタの計数値が先行リフ
    レッシュの行われていないことを示している場合には、
    前記ＤＲＡＭに対して定期的なリフレッシュを行うこと
    を特徴とする、ＤＲＡＭコントローラ。
12. 【請求項１２】 前記リフレッシュ制御部は、前記外部
    バス制御部がデータの転送を継続中にリフレッシュサイ
    クルの終了時間が所定時間後に迫ったとき、前記外部バ
    ス制御部に対してデータ転送を中止するように指示する
    と共に、前記ＤＲＡＭのリフレッシュを先送りしないこ
    とを特徴とする、請求項１１に記載のＤＲＡＭコントロ
    ーラ。
13. 【請求項１３】 前記先行リフレッシュカウンタおよび
    前記リフレッシュ先送りカウンタは、１つの先行／先送
    りリフレッシュカウンタで構成され、 前記リフレッシュ制御部は、 リフレッシュを先送りした場合には前記先行／先送りリ
    フレッシュカウンタを逆方向に更新し、先行リフレッシ
    ュを行った場合には先行／先送りリフレッシュカウンタ
    を順方向に更新し、 前記先行／先送りリフレッシュカウンタの計数値の正負
    によって、リフレッシュの先送りが行われているか、先
    行リフレッシュが行われているかを判断することを特徴
    とする、請求項１１に記載のＤＲＡＭコントローラ。
14. 【請求項１４】 内部バスを介して接続されたＤＲＡＭ
    を制御するためのＤＲＡＭコントローラであって、前記
    内部バスには、外部バスに対してアクセスの対象となる
    ターゲットとして動作し、かつ外部バスとのインタフェ
    イスとしての機能を有する外部バス制御部がさらに接続
    されており、 シングル転送指示部と、 前記ＤＲＡＭを定期的にリフレッシュするリフレッシュ
    制御部とを備え、 前記リフレッシュ制御部は、定期的なリフレッシュのタ
    イミングが所定時間後に迫ったとき、その旨を前記シン
    グル転送指示部に通知し、 前記シングル転送指示部は、前記リフレッシュ制御部か
    らの通知に応答して、前記外部バス制御部にデータ長の
    短いデータを転送することを指示することを特徴とす
    る、ＤＲＡＭコントローラ。
15. 【請求項１５】 前記リフレッシュ制御部は、前記先行
    リフレッシュカウンタの計数値が現在のリフレッシュサ
    イクルの残りのリフレッシュの回数と等しい場合には、
    現在のリフレッシュサイクルが終わるまでリフレッシュ
    を行わないことを特徴とする、請求項２〜１４のいずれ
    かに記載のＤＲＡＭコントローラ。
16. 【請求項１６】 前記リフレッシュ制御部は、前記先行
    リフレッシュカウンタの計数値が現在のリフレッシュサ
    イクルの残りのリフレッシュの回数と等しい場合には、
    現在のリフレッシュサイクルが終了したとして次のリフ
    レッシュサイクルを開始することを特徴する、請求項２
    〜１４のいずれかに記載のＤＲＡＭコントローラ。
17. 【請求項１７】 前記外部バスとして、ＰＣＩローカル
    バスを用いることを特徴とする、請求項１〜１６のいず
    れかに記載のＤＲＡＭコントローラ。