JPH10199267A

JPH10199267A - 不揮発性半導体記憶装置

Info

Publication number: JPH10199267A
Application number: JP35917496A
Authority: JP
Inventors: Takayuki Emori; 孝之江守
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-28
Filing date: 1996-12-28
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】しきい値電圧の分布範囲を狭く制御でき、か
つ、メモリセルのデータリテンション耐性およびリード
ディスターブ耐性を改善できる不揮発性半導体記憶装置
を実現する。【解決手段】パルスコントローラ２０により、所望の
しきい値電圧Ｖ_thに応じてマルチプレクサ１０にパルス
電圧Ｖ_Pを選択する制御信号Ｓｐを出力し、さらに選択
したパルス電圧Ｖ_Pのレベルに応じてプログラムパルス
幅を制御する制御信号φｐおよびその反転信号／φｐを
生成し、ワード線スイッチ４０に出力する。ワード線ス
イッチ４０はこれらの制御信号に応じてロウデコーダ３
０により選択したワード線に印加するプログラムパルス
幅を制御するので、書き込み後のメモリセルのしきい値
電圧Ｖ_thの分布幅を狭く制御できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関するものである。

【０００２】

【従来の技術】不揮発性半導体記憶装置は周囲と電気的
に絶縁状態となる電荷蓄積層に電荷（電子）を注入した
り、電荷蓄積層から電荷を放出させたりすることによ
り、記憶素子（以下、メモリセルという）のしきい値電
圧を制御し、しきい値電圧に応じたデータを記憶する。
電荷蓄積層（以下、浮遊ゲートという）は周囲と電気的
に絶縁されており、注入した電荷がほぼ永久的に保持さ
れるので、書き込まれたデータは次回の書き込みまで記
憶される。読み出し時に選択メモリセルのしきい値電圧
に応じてそれに接続されているビット線の電位が設定さ
れ、この電位をを検出することで選択メモリセルの記憶
データが読み出される。

【０００３】図６は不揮発性半導体記憶装置のメモリセ
ルの構造および書き込みと消去時のバイアス状態を示し
ている。図示のように、不揮発性半導体記憶装置のメモ
リセルは制御ゲート１、浮遊ゲート２、ソース拡散層
３、ドレイン拡散層４および基板５からなる。なお、図
６では、ｐ基板上に形成されたメモリセルを示してお
り、ソース拡散層３およびドレイン拡散層４はそれぞれ
ｎ⁺領域により構成されている。制御ゲート１と浮遊ゲ
ート２との間に層間絶縁膜が形成され、さらに浮遊ゲー
ト２とその下部にあるチャネル領域との間にゲート絶縁
膜が形成されているが、図６ではこれらを省略してい
る。

【０００４】図６（ａ）に示すように、書き込み時に制
御ゲート１に正の高電圧Ｖｇ、例えば、１０Ｖの書き込
み電圧が印加され、ドレイン拡散層４に、例えば５Ｖの
電圧Ｖｄが印加されている。ソース拡散層３および基板
５は接地電位ＧＮＤにバイアスされている。このような
バイアス状態において、チャネル領域内にソース拡散層
３からドレイン拡散層４に向かって電子が流れ、ドレイ
ン拡散層の近傍のピンチオフ領域で加速された電子の一
部分が熱電子（ホットエレクトロン）となり、これが浮
遊ゲート２に捕獲される。書き込みにより浮遊ゲート２
に電子が注入され、メモリセルのしきい値電圧が上昇す
る。書き込み時に制御ゲート１に印加される書き込み電
圧Ｖｇの電圧値および電圧Ｖｇの印加時間に応じてしき
い値電圧が制御される。

【０００５】メモリセルの消去は図６（ｂ）に示すバイ
アス状態で行う。制御ゲート１に負の電圧、例えば−１
０Ｖの電圧が印加され、ドレイン拡散層４は浮遊状態に
し、ソース拡散層３には、例えば５Ｖの電圧が印加さ
れ、基板５が接地電位ＧＮＤにバイアスされている。こ
のようなバイアス状態において、ファウラー・ノルドハ
イムトンネリング（ＦＮトンネリング）により浮遊ゲー
ト２からソース拡散層３に電子が引き抜かれる。また、
紫外線照射により浮遊ゲート２から電子を放出させる紫
外線消去法もある。

【０００６】上述のように、書き込み時に制御ゲート１
に印加する書き込み電圧Ｖｇの電圧値および印加時間を
変えることにより書き込み後のメモリセルのしきい値電
圧Ｖ_thを複数の異なるレベルに設定し、それぞれのレベ
ルに応じて異なるデータを記憶するいわゆる多値メモリ
が実現できる。図７はしきい値電圧Ｖ_thを四つのレベル
に設定することにより、一個のメモリセルに２ビットの
データを記憶する２値メモリセルのしきい値電圧の分布
およびそれに応じた記憶データを示している。

【０００７】図示のように、書き込み条件を変えること
によりメモリセルのしきい値電圧Ｖ_thを例えば、１〜３
Ｖ、３．７〜４Ｖ、４．７〜５Ｖおよび５．７〜６Ｖの
４段階に設定され、これらの４段階のしきい値電圧は高
い方からそれぞれ例えば、データの“００”、“０
１”、“１０”および“１１”に対応する。この内、デ
ータ“１１”に対応する一番低いしきい値電圧レベルを
消去状態とし、他の“００”、“０１”および“１０”
のデータに対応するレベルは書き込みにより得たものと
する。

【０００８】

【発明が解決しようとする課題】ところで、上述した一
般的な多値メモリでは書き込み時メモリセルの制御ゲー
ト１に印加する書き込み電圧Ｖｇの電圧値を変化させる
方法で複数のしきい値電圧Ｖ_thレベルを得る。実際の書
き込み時に、メモリセルの制御ゲート１が接続している
ワード線に書き込みパルスを印加し、当該書き込みパル
スＶ_pの電圧値を制御し、メモリセルのしきい値電圧Ｖ
_thをそれぞれ所望のレベルに設定する。例えば、低いし
きい値電圧Ｖ_thに対して低いパルス電圧、高いしきい値
電圧Ｖ_thに対して高いパルス電圧を与える。これによ
り、高いしきい値電圧Ｖ_thを得るため書き込み時間の増
加を回避する。しかし、高いパルス電圧にすると、パル
ス毎にしきい値電圧Ｖ_thの変動が大きくなり、書き込み
後のしきい値電圧Ｖ_thの分布幅が広くなるという問題が
ある。

【０００９】例えば、上述した一個のメモリセルに２ビ
ットのデータ記憶させる２値メモリセルの場合、４つの
しきい値電圧レベルが必要となる。４つのしきい値電圧
に対応する２ビットのデータ“００”、“０１”、“１
０”および“１１”の内、“１１”は消去状態であり、
他の３つは書き込みにより得られる。図８は３つのしき
い値電圧を獲得するための書き込みパルス（プログラム
パルス）の波形、しきい値電圧Ｖ_thの変化曲線および予
想しきい値電圧Ｖ_thを示している。ここで、しきい値電
圧Ｖ_th0はデータ“１１”に対応し、しきい値電圧Ｖ
_th1はデータ“１０”に対応し、しきい値電圧Ｖ_th2は
データ“０１”に対応し、しきい値電圧Ｖ _th3はデータ
“００”に対応すると仮定する。しきい値電圧Ｖ_th1、
Ｖ_th2およびＶ_th3は書き込みにより得るものである。
図示のように、Ｖ_th2の分布はＶ_th1の分布より幅が広
く、さらにＶ_th3の分布はＶ_th2の分布より幅が広い。
即ち、しきい値電圧Ｖ_thが高いほど分布範囲が広くなる
傾向がある。

【００１０】多値メモリの場合では一番高いしきい値電
圧Ｖ_th3をできるだけ低く設定し、一番高いしきい値電
圧Ｖ_th3と一番低いしきい値電圧Ｖ_th0との間隔をでき
るだけ狭くすることが要求されるため、個々のしきい値
電圧Ｖ_thレベルの分布範囲は狭く制御する必要がある。

【００１１】また、書き込みと消去によりメモリセルの
記憶データが書き換えが可能となり、通常浮遊ゲート型
不揮発性半導体記憶装置では書き換え回数は最大１００
万回までできるが、トンネル酸化膜（ゲート絶縁膜）は
書き換え回数に応じて特性が劣化する。データリテンシ
ョン耐性とリードディスターブ耐性も書き換え回数に応
じて劣化する。

【００１２】本発明はかかる事情に鑑みてなされたもの
であり、その目的が書き込み後のしきい値電圧の分布範
囲を狭く制御でき、かつ、メモリセルのデータリテンシ
ョン耐性およびリードディスターブ耐性を改善できる不
揮発性半導体記憶装置を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明は書き込み信号の電圧値および印加時間に応
じて電荷蓄積層の蓄積電荷量を変化させ、しきい値電圧
を複数のレベルに設定可能な記憶素子を有する不揮発性
半導体記憶装置であって、所望のしきい値電圧レベルに
応じて複数の電圧値に設定されている上記書き込み信号
の印加時間を上記電圧値の増加に伴い短縮させる書き込
み制御手段を有する。

【００１４】また、本発明では、上記書き込み制御手段
は、書き込み時ソース電極およびドレイン電極がそれぞ
れ所定の電位にバイアスされている記憶素子の制御ゲー
トに上記書き込み信号を設定した時間で印加、所望のし
きい値電圧レベルに応じて上記書き込み信号の電圧値を
設定する電圧設定手段を有する

【００１５】さらに、本発明では、周囲と電気的に絶縁
状態となる電荷蓄積層に対する電荷の授受により、当該
電荷蓄積層の蓄積電荷量を変化させてしきい値電圧を制
御し、しきい値電圧に応じた情報を記憶する記憶素子を
有し、上記電荷の授受に伴い当該記憶素子の記憶情報の
保持特性が劣化する不揮発性半導体記憶装置であって、
上記電荷の授受による記憶情報の書き込みは、所定の回
数、例えば一回に制限する書き込み制御手段を有する。

【００１６】本発明によれば、多値メモリにおいて、所
望のしきい値電圧に応じて異なるレベルのパルス電圧が
選択され、パルス電圧レベルに応じて当該パルスの印加
時間が制御され、パルス電圧が高いほどその印加時間が
短く設定される。これにより、高いレベルのしきい値電
圧の分布幅を狭く制御でき、多値メモリ全体のしきい値
電圧分布範囲を狭く制御できる。

【００１７】また、本発明によれば、多値メモリの書き
換え回数が所定の回数、例えば、一回に限定することに
より、多値メモリのデータリテンション耐性およびリー
ドディスターブ耐性の改善が図れ、メモリチップサイズ
が小さい安価なメモリチップができる。

【００１８】

【発明の実施の形態】第１実施形態図１は本発明に係る不揮発性半導体記憶装置の第１の実
施形態を示す回路図である。図示のように本実施形態は
マルチプレクサ１０、パルスコントローラ２０、ロウデ
コーダ３０、ワード線スイッチ４０およびメモリセルア
レイ５０により構成されている。マルチプレクサ１０、
パルスコントローラ２０、ロウデコーダ３０およびワー
ド線スイッチ４０により書き込み制御回路が構成され、
メモリセルアレイ５０の書き込み動作を制御する。

【００１９】マルチプレクサ１０はパルスコントローラ
２０により制御され、入力される三つのプログラムパル
ス電圧Ｖ_P1，Ｖ_P2，Ｖ_P3から一つの選択して、ロウデコ
ーダ３０に出力する。パルスコントローラ２０はマルチ
プレクサ１０にプログラムパルス電圧Ｖ_Pを選択する制
御信号Ｓｐを出力し、さらにワード線スイッチ４０にプ
ログラムパルス幅を制御するパルス状の制御信号φｐお
よびその反転信号／φｐを出力する。

【００２０】ロウデコーダ３０は入力されるアドレスＡ
ＤＲに応じてワード線を選択し、選択したワード線にマ
ルチプレクサ１０から受けたパルス電圧Ｖ_Pを印加す
る。ワード線スイッチ４０はパルスコントローラ２０か
らの制御信号φｐおよびその反転信号／φｐを受けて、
これらの信号に応じてワード線に印加するプログラムパ
ルス幅を制御する。メモリセルアレイ５０は行列状に配
置されている複数の不揮発性メモリセルにより構成さ
れ、各行に配列されているメモリセルの制御ゲートは同
じワード線ＷＬに接続される。各メモリセル行のワード
線ＷＬはロウデコーダ３０により選択され、選択された
メモリセル行のワード線ＷＬにマルチプレクサ１０によ
り選択されたパルス電圧Ｖ_Pおよびパルスコントローラ
２０により設定されたパルス幅を有するプログラムパル
スが印加される。

【００２１】図２はパルスコントローラ２０により制御
されるワード線スイッチ４０の構成およびメモリセル５
０の一部分の構成例を示している。図示のように、ワー
ド線スイッチ４０は一対のｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタからなる転送ゲート４１と、ｎＭＯＳ
トランジスタ４２により構成されている。転送ゲート４
１を構成するｎＭＯＳトランジスタのゲートにパルスコ
ントローラ２０からの制御信号φｐが印加され、ｐＭＯ
Ｓトランジスタのゲートにその反転信号／φｐが印加さ
れている。ｎＭＯＳトランジスタ４２の一方の拡散層は
ワード線ＷＬに接続され、他方の拡散層は接地されてい
る。転送ゲート４１はロウデコーダ３０とワード線ＷＬ
との間に接続されている。なお、実際のメモリチップ上
では各ワード線にこのようなワード線スイッチ４０が接
続されている。

【００２２】図２ではメモリセル５０の中の一メモリセ
ル６０のみを示しており、実際のメモリセルアレイは、
行列状に配置されている複数のメモリセルにより構成さ
れている。図示のように、メモリセル６０の制御ゲート
はワード線ＷＬに接続され、ドレイン拡散層はビット線
ＢＬに接続され、ソース拡散層はソース線ＳＬに接続さ
れている。

【００２３】ワード線スイッチ４０において、パルスコ
ントローラ２０からの制御信号φｐがローレベルに保持
されているとき、転送ゲート４１が導通状態に設定さ
れ、ロウデコーダ３０から出力されるプログラムパルス
電圧Ｖ_Pは転送ゲート４１を介してワード線ＷＬに印加
される。制御信号φｐがハイレベルに保持されていると
き、転送ゲート４１は非導通状態に設定され、さらにｎ
ＭＯＳトランジスタ４２が導通状態に保持されるので、
ワード線ＷＬは接地電位ＧＮＤに保持される。このよう
に、ワード線ＷＬに印加されるプログラムパルスの幅は
制御信号φｐの幅により制御される。

【００２４】本実施形態において、書き込み時にパルス
コントローラ２０により出力された制御信号φｐおよび
その反転信号／φｐに応じて、ロウデコーダ３０により
選択されたワード線ＷＬに印加されるプログラムパルス
の幅が制御される。プログラムパルス幅は図１に示すマ
ルチプレクサ１０により選択したパルス電圧Ｖ_Pに応じ
て設定される。図３の波形図はパルス電圧Ｖ_Pとプログ
ラムパルス幅の関係を示している。

【００２５】図３（ａ）のように、しきい値電圧Ｖ_thの
レベルに応じてプログラムパルス電圧Ｖ_Pはそれぞれ三
つのレベルＶ_P1，Ｖ_P2，Ｖ_P3の何れかに設定される。そ
して、パルスコントローラ２０により、選択したパルス
電圧Ｖ_Pに応じて制御信号φｐのパルス幅が制御され
る。例えば、図３（ｂ）に示すように、低い電圧Ｖ_P1が
選択されたとき、制御信号φｐの幅は広く設定され、ｔ
₁となる。電圧Ｖ_P1より高い電圧Ｖ_P2が選択されたと
き、制御信号φｐの幅はｔ₁より狭いｔ₂に設定され
る。さらに、高い電圧Ｖ_P3が選択されたとき、制御信号
φｐの幅は一番狭いｔ₃に設定される。図３（ｃ）に示
すように、ワード線ＷＬに印加されるプログラムパルス
はパルス電圧Ｖ_Pに応じてその幅が制御される。このよ
うに、パルスコントローラ２０からの制御信号φｐの幅
に応じてワード線ＷＬに印加されるプログラムパルス幅
が制御され、ワード線ＷＬに接続されているメモリセル
の制御ゲートにプログラムパルスが印加される。このプ
ログラムパルスの電圧Ｖ_Pおよびパルス幅によりメモリ
セルのしきい値電圧Ｖ_thが制御される。

【００２６】図４は上述した回路において２ビットのデ
ータを記憶する２値メモリに対するプログラムパルス、
しきい値電圧Ｖ_thの曲線およびしきい値電圧Ｖ_thの分布
を示している。図示のように、パルス電圧Ｖ_Pが高いほ
どパルス幅が狭く設定されることにより、書き込み後の
めもりせるしきい値電圧Ｖ_thは各レベルにおいてほぼ同
じ分布幅を有する。これにより、しきい値電圧Ｖ_thの分
布範囲を狭く制御でき、多値メモリにおいて有利であ
る。

【００２７】以上説明したように、本実施形態によれ
ば、パルスコントローラ２０により、所望のしきい値電
圧Ｖ_thに応じてマルチプレクサ１０にパルス電圧Ｖ_Pを
選択する制御信号Ｓｐを出力し、さらに選択したパルス
電圧Ｖ_Pのレベルに応じてプログラムパルス幅を制御す
る制御信号φｐおよびその反転信号／φｐを生成し、ワ
ード線スイッチ４０に出力する。ワード線スイッチ４０
はこれらの制御信号φｐに応じてロウデコーダ３０によ
り選択したワード線に印加するプログラムパルス幅を制
御するので、書き込み後のメモリセルのしきい値電圧Ｖ
_thが分布幅を狭く制御できる。

【００２８】第２実施形態図５は本発明に係る不揮発性半導体記憶装置の第２の実
施形態を示すしきい値電圧Ｖ_thの分布図である。本実施
形態のでは、不揮発性半導体記憶装置のメモリセルの書
き換え回数を制限することにより、メモリセルの特性の
劣化を防止する。通常書き換え可能な浮遊ゲート型の書
き換え可能な回数は１００万回程度であるが、トンネル
酸化膜が書き換え回数に応じて劣化し、またデータリテ
ンション耐性とリードディスターブ耐性も書き換え回数
に応じて劣化する。

【００２９】図５は２ビット／セルの２値メモリしきい
値電圧Ｖ_thの分布を示しいている。多値メモリでは一番
高いしきい値電圧Ｖ_th3をできるだけ低く、一番高いし
きい値電圧Ｖ_th3と一番低いしきい値電圧Ｖ_th0との間
隔をできるだけ狭くすることが要求される。このため、
個々のしきい値電圧レベルの間隔は狭くすることが必要
である。データリテンション特性において、しきい値電
圧Ｖ_th3はその下にあるしきい値電圧Ｖ_th2に早く近づ
き、データ“００”の読み出しが困難となる。書き換え
回数が多いほどその劣化が加速されるので、多値メモリ
のデータリテンション耐性は書き換え回数に敏感であ
る。

【００３０】一方、リードディスターブ特性において、
しきい値電圧Ｖ_th0がその上にあるしきい値電圧Ｖ_th1
に早く近づき、データ“１１”の読み出しが困難とな
る。データリテンション特性と同様に、書き換え回数が
多いほどその劣化が加速するので、リードディスターブ
耐性も書き換え回数に敏感である。

【００３１】このため、本実施形態では、書き換え回数
を一回だけに制限する。実際に書き込みが一回でもよい
プログラムメモリ用途は多く存在する。書き換え回数は
実質的に一回に制限することにより書き換え回数に敏感
な多値メモリのデータリテンション耐性およびリードデ
ィスターブ耐性の向上が可能となる。

【００３２】本実施形態では、メモリセルの消去は例え
ば、ＦＮトンネリングで浮遊ゲートからソースに電子を
引き抜くことにより行ってもよく、紫外線消去にしても
よい。特に紫外線による消去では、消去後のしきい値電
圧Ｖ_thの分布範囲が狭く、例えば０．６Ｖ程度に抑えら
れる。その結果、２値メモリのしきい値電圧Ｖ_thが狭い
範囲内に設定することができる。

【００３３】図５（ａ）はＦＮトンネリングにより消去
する場合のしきい値電圧Ｖ_thの設定状態、図５（ｂ）は
紫外線により消去する場合のしきい値電圧Ｖ_thの設定状
態をそれぞれ示している。紫外線消去の場合、消去状態
のしきい値電圧Ｖ_th0が０．６Ｖ程度に制御されるの
で、各しきい値電圧Ｖ_th0，Ｖ_th1，Ｖ_th2，Ｖ_th3は
それぞれ０．５Ｖ〜１．１Ｖ、１．８〜２．１Ｖ、２．
８〜３．１Ｖおよび３．８〜４．１Ｖの４段階に設定さ
れる。図５（ａ）に示す電気的な消去手段を用いた場合
より、しきい値電圧Ｖ_thの分布範囲が狭く設定できる。

【００３４】さらに、しきい値電圧Ｖ_th3のデータリテ
ンション耐性はしきい値電圧Ｖ_th3と消去状態、即ち、
浮遊ゲートに電子が存在しない初期状態のしきい値電圧
Ｖ_th0との差に相関性があり、その差が小さい方が耐性
がよい。なお、初期しきい値電圧Ｖ_th0は通常１Ｖ程度
である。これによって、紫外線消去の方が電気的消去よ
りデータリテンション耐性はよい。

【００３５】さらに紫外線消去を用いるメモリチップに
おいては、消去のための回路が不要となり、チップサイ
ズの小さい安価なメモリチップができる。なお、製造の
工程で紫外線による消去の後パッケジングし、ユーザ側
では一回ののみの書き込みを行いプログラムメモリとし
て使用可能である。

【００３６】以上説明したように、本実施形態によれ
ば、多値メモリの書き換え回数を一回だけに限定するこ
とにより、メモリセルのデータリテンション耐性および
リードディスターブ耐性がともに改善でき、かつチップ
サイズの小型化を実現でき、安価なプログラムメモリを
得られる。

【００３７】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、メモリセルのしきい値電圧の
分布範囲を狭く制御できる利点がある。また、多値メモ
リセルの書き換え回数を制限する、例えば、実質書き込
みを一回のみに制限することにより書き換え回数に敏感
なデータリテンション耐性およびリードディスターブ耐
性の向上が可能となる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図である。

【図２】プログラムパルスを制御する部分回路の構成を
示す回路図である。

【図３】プログラムパルスの波形図である。

【図４】プログラムパルスに応じたしきい値電圧の曲線
および分布特性を示す図である。

【図５】本発明に係る不揮発性半導体記憶装置の第２の
実施形態を示すしきい値電圧分布図である。

【図６】不揮発性半導体記憶装置のメモリセルの構成お
よび書き込みと消去時のバイアス状態を示す図である。

【図７】多値メモリのしきい値電圧分布を示す分布図で
ある。

【図８】従来のプログラムパルスに応じたしきい値電圧
の曲線および分布特性を示す図である。

【符号の説明】

１０…マルチプレクサ、２０…パルスコントローラ、３
０…ロウデコーダ、４０…ワード線スイッチ、４１…転
送ゲート、４２…ｎＭＯＳトランジスタ、５０…メモリ
セルアレイ、６０…不揮発性メモリセル、Ｖ_P…プログ
ラムパルス電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】書き込み信号の電圧値および印加時間に応
じて電荷蓄積層の蓄積電荷量を変化させ、しきい値電圧
を複数のレベルに設定可能な記憶素子を有する不揮発性
半導体記憶装置であって、所望のしきい値電圧レベルに応じて複数の電圧値に設定
されている上記書き込み信号の印加時間を上記電圧値の
増加に伴い短縮させる書き込み制御手段を有する不揮発
性半導体記憶装置。
【請求項２】上記書き込み制御手段は、書き込み時ソー
ス電極およびドレイン電極がそれぞれ所定の電位にバイ
アスされている記憶素子の制御ゲートに上記書き込み信
号を設定した時間で印加する請求項１記載の不揮発性半
導体記憶装置。
【請求項３】所望のしきい値電圧レベルに応じて上記書
き込み信号の電圧値を複数の値に設定する電圧設定手段
を有する請求項１記載の不揮発性半導体記憶装置。
【請求項４】周囲と電気的に絶縁状態となる電荷蓄積層
に対する電荷の授受により、当該電荷蓄積層の蓄積電荷
量を変化させしきい値電圧を制御し、しきい値電圧に応
じた情報を記憶する記憶素子を有し、上記電荷の授受に
伴い当該記憶素子の記憶情報の保持特性が劣化する不揮
発性半導体記憶装置であって、上記電荷の授受による記憶情報の書き込みは、所定の回
数に制限する書き込み制御手段を有する不揮発性半導体
記憶装置。
【請求項５】上記書き込み制御手段は、上記書き込み回
数を一回に制限する請求項４記載の不揮発性半導体記憶
装置。
【請求項６】書き込みの前に紫外線照射による記憶素子
の消去を行う請求項４記載の不揮発性半導体記憶装置。