JPH1019992A - 実装テストに適した配線路を有するメモリ回路、そのテスト方法及び配線装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、テストを容易にする配線を備えた
メモリ回路、そのテスト方法及びその配線装置を提供す
ることを目的とする。 【解決手段】 バス接続される第１の端子群を有するＭ
ＥＭＣ１１と、バス接続される第２端子群を有するメモ
リ１２とを備えたメモリ回路であって、第１、第２端子
群間で端子を１対１に接続する複数の線路を備え、第１
端子群で隣接する２端子に接続された２線路はいずれも
第２の端子群で隣接しない２端子に接続される。この構
成によれば、何れかの端子群において端子間ショートが
生じた場合に、ショート箇所がどの端子群において生じ
たのかを簡単に特定することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、実装テストに適し
た配線路を有するメモリ回路、そのテスト方法、その設
計方法に関する。

【０００２】

【従来の技術】近年、電子機器に使用されるプリント基
板やマルチチップモジュール（以下、ＭＣＭと記す）に
おいて、実装される半導体チップの多ピン化および狭ピ
ンピッチ化により、半導体チップの確実な実装が困難に
なり、実装後のテストが重要となっている。ここでいう
ＭＣＭとはキャリア基板と呼ばれる基板上に複数の半導
体チップをベアチップ実装し、各半導体チップ間の配線
をキャリア基板上で行ない、全体を１つの半導体チップ
としてモジュール化したものである。

【０００３】一方で、電子機器の小型軽量化が進むとと
もに、電子機器に内蔵されているプリント基板の小型／
高密度化が進み、プリント基板やキャリア基板上に空き
スペースがなく、テスト用の端子を設けるといった従来
のテスト手法が使えなくなっている。また、プリント基
板やＭＣＭの接続をテストする従来の手法としてバウン
ダリスキャン（以下、ＢＳと記す）が規格化されている
（ＩＥＥＥ Ｓｔｄ １１４９．１−１９９０）。

【０００４】図１２（ａ）は、ＢＳを適用した回路例を
示す。ＩＣ１、ＩＣ２は、それぞれ８端子を有する。各
ＩＣ内部の９１ａ〜ｃは、それぞれＢＳレジスタ（以
下、ＢＳＲと記す）である。ＢＳＲ９１ａ〜ｃは、対応
する各端子に対してデータを入出力する機能に加えて、
同図のようにＢＳパス９２によりシリアルに接続されて
１つシフトレジスタを構成し、シリアルデータを入出力
する機能を有する。

【０００５】この構成では、シリアル入力によりＢＳＲ
に設定した値を端子に出力し、あるいは端子から入力さ
れたＢＳＲの値をシリアル出力し、さらに入力値の出力
値とを比較するといった方法により接続テストがなされ
る。例えば図１２（ａ）に示すように、ＢＳパス９２か
らのシリアル入力によりＩＣ１のＢＳＲ９１ｂにテスト
値（１１１１）を設定し、ＩＣ２に対して端子から出力
させる。同時にＩＣ１の端子出力を信号線を介してＩＣ
２の端子からＢＳＲ９１ｃに入力し、さらにＢＳＲ９１
ｃをＢＳパス９２を用いてシリアル出力する。この後、
シリアル出力された値と元のテスト値とを比較すること
により、ＩＣ１−ＩＣ２間の接続の良否を判定する。上
記テスト値と読み出した出力値が同じであれば接続は正
しいと考えられる。

【０００６】このＢＳを用いればテスト用の端子を多数
設ける必要がなく、半導体チップ間の接続を確認でき
る。

【０００７】

【発明が解決しようとする課題】しかし、ＢＳを用いた
場合、半導体チップ間の接続に故障が発生していること
は検出できるが、故障の発生がどの半導体チップの端子
であるのかについては特定できないという問題があっ
た。例えば、図１２（ｂ）に示すＩＣ１−ＩＣ２間を接
続する信号ＳＩＧ１−ＳＩＧ２間でショート故障が発生
している場合、ＩＣ２側でサンプルされる値は００１０
あるいは１１１０となり、ＳＩＧ１−ＳＩＧ２間でショ
ート故障が発生していることは検出可能だが、ＩＣ１、
２のどちら側の端子でショート故障が発生しているかを
特定することはできない。

【０００８】従って、ＢＳを用いたとしても接続に故障
が発生した場合に、接続故障箇所の特定はできず、人手
やその他のテスト装置を用いてさらに詳細にテストを行
なう、あるいは接続故障の可能性がある半導体チップを
すべて実装し直すといったことが必要となる。この場
合、テスト効率が悪くなるだけでなく、正しく実装され
ている半導体チップをも実装し直しされることになり、
再実装や半導体チップのためのコストが増大する。

【０００９】上記課題に鑑み本発明は、テストを容易に
する配線を備えたメモリ回路、そのテスト方法及びその
配線装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
本発明のメモリ回路は、バス接続される第１の端子群を
有する第１集積回路と、バス接続される第２端子群を有
する第２集積回路とを備えたメモリ回路であって、第
１、第２端子群間で端子を１対１に接続する複数の線路
を備え、第１端子群で隣接する２端子に接続された２線
路はいずれも第２の端子群で隣接しない２端子に接続さ
れる構成となっている。

【００１１】また、前記各端子群は、データバスに接続
される端子群と、アドレスバスに接続される端子群との
何れかであり、第１集積回路はメモリアクセスを制御す
るメモリコントローラであり、第２集積回路はメモリチ
ップであってもよい。さらに、データバスに接続される
端子群は複数の端子からなるグループに分類され、前記
各線路は、端子群間で対応するグループ内の端子間を接
続するようにしてもよい。

【００１２】本発明のメモリテスト方法は、アドレスバ
スの端子間のショートが生じているか否かをテストする
方法であって、前記アドレスバスの中からテスト対象ビ
ットを１ビット選択するステップと、テスト対象ビット
を０又は１の論理値とし、アドレスバス中の残りのビッ
トすべてを前記論理値の反転とする第１アドレスを生成
する生成ステップと、全ビットが前記論理値をもつアド
レスに所定のデータを書き込むステップと、第１アドレ
スに前記所定のデータと異なるデータを書き込むステッ
プと、全ビットが前記論理値をもつアドレスからデータ
を読み出すステップと、読み出されたデータと前記所定
のデータとを比較するステップと、比較の結果、両者が
一致していない場合にはテスト対象ビットに対応する端
子と隣の端子との間でショートが生じていると判定し、
一致している場合にはショートが生じていないと判定す
る判定ステップと、判定ステップの判定後に、アドレス
バス中の未判定のビットの中から新たなテスト対象ビッ
トを１ビット選択し、生成ステップから判定ステップま
でを再度実行させるステップとを有している。

【００１３】また、本発明のメモリテスト方法は、デー
タバスの端子間のショートが生じているか否かをテスト
する方法であって、前記データバスの中からテスト対象
ビットをグループ毎に１ビットずつ選択するステップ
と、前記各テスト対象ビットを０、残りのビットを１と
したデータを生成するステップと、第１のアドレスに前
記データを書き込むステップと、第１のアドレスからデ
ータを読み出し、前記データと読み出したデータとを比
較するステップと、比較の結果、両者が一致していない
と判定した場合、端子間のショートが生じていると判定
するステップと、判定ステップの判定後に、データバス
中の未判定のビットの中から新たなテスト対象ビットを
１ビット選択し、生成ステップから判定ステップまでを
再度実行させるステップとを有している。

【００１４】本発明のプリント基板配線装置は、ＣＰＵ
からのメモリアクセス要求を受けてメモリチップへのメ
モリアクセスを制御するメモリ制御チップとメモリチッ
プとの含むプリント基板の配線を行う装置であって、メ
モリ制御チップとメモリチップとを含む回路を表す回路
図情報を取得する取得手段と、取得された回路図情報か
ら、メモリ制御チップと読み書き可能なメモリとを特定
の部品として抽出する第１抽出手段と、取得された回路
図情報から、第１抽出手段により抽出された部品におけ
るバス接続される端子群における端子位置及び接続関係
を抽出する第２抽出手段と、第１抽出手段により抽出さ
れた１つの部品の端子群で隣接する２端子に接続される
２線路の何れも、抽出された他の部品の端子群で隣接し
ない２端子に接続するように第２抽出手段で抽出された
接続関係を変更する変更手段と、変更された接続関係に
基づいてプリント基板の配線を行う配線手段とを備え
る。

【００１５】また、前記変更手段は、バス接続される端
子群間において、１つの部品の端子群で隣接する２端子
に接続される２線路が、他の部品の端子群で隣接しない
２端子に接続するための端子の入れ換えデータを複数保
持するテーブルと、テーブルを参照して前記１つの部品
と前記他の部品との端子群の接続関係を変更する変更部
とからなる構成としてもよい。

【００１６】

【発明の実施の形態】以下、本発明のテスト装置の一実
施例を図面を用いて説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態におけるメモリ回路を表している。このメモリ回路
は、メモリコントローラ（以下、ＭＥＭＣと略す）１
１、メモリ１２、メモリ１３を部品として備え、複数の
線路により部品端子間が接続されている。同図は、各線
路の接続関係を明らかにするために回路図のように描か
れているが、実際には、各線路を印刷配線したプリント
基板上に部品が実装された形態をとる。各部品は面実装
用のＦＰ（フラットパッケージ）状の１チップＬＳＩで
あることが望ましい。また、各部品ともに端子の物理的
な配置順は、同図の順であるものとする。ただし、ＭＥ
ＭＣ１１、メモリ１２、１３ともに電源端子・グランド
端子については図示していない。

【００１７】ＭＥＭＣ１１は、図示していないＣＰＵか
らのメモリアクセス要求に従ってメモリ１２、１３への
メモリアクセスを制御する１チップのメモリコントロー
ラであり市販されている汎用品でよい。このＭＥＭＣ１
１は、メモリ１２、１３に対してデータを入出力するデ
ータ端子群DD[15:0]と、メモリ１２、１３に対してアド
レスを出力するアドレス端子群DA[7:0]と、複数の制御
用端子（WE,OE,RAS1,RAS2,UCAS,LCAS）を有する。[ ]の
表記は、例えば[15:0]であればビット１５からビット０
までの１６ビットを表す。同図のＭＥＭＣ１１ではＣＰ
Ｕからのメモリアクセス要求を入出力するＣＰＵＩＦ部
など、メモリＩＦ部以外の端子については本発明と直接
関係ないので図示していない。

【００１８】メモリ１２、１３は、それぞれ汎用品のＤ
ＲＡＭであり、アドレス入力端子群A[7:0]、とデータ入
出力端子群D[15:0]と、複数の制御用端子（WE,OE,RAS1,
RAS2,UCAS,LCAS）を有する。各線路は、アドレス端子群
間で各端子を１対１に接続し、データ端子群間でも同様
に１対１に接続する。接続の仕方については特徴があ
る。すなわち何れかの端子群で隣接する２端子に接続さ
れた２線路は、いずれも他のどの端子群においても隣接
しない２端子に接続されている。

【００１９】表１は、図１におけるアドレス端子群間、
及びデータ端子群間の各線路の接続表を示す。

【００２０】

【表１】 表１では、各線路を流れる信号又は信号名、接続先のＭ
ＥＭＣ１１、メモリ１２、１３の各端子名を対応させて
標記されている。信号名DA[7:0]は、ＭＥＭＣ１１から
メモリ１２、１３へ時分割で出力される行アドレス及び
列アドレスを表す。信号名DD[15:0]は、１６ビットデー
タを表す。この表で注意すべき点は、１つの部品におい
て隣接する２端子（例えばＭＥＭＣ１１のDA0、DA1）に
接続される２線路は、他の部品において隣接しない２端
子（同じ例ではメモリ１２のA5、A0、メモリ１３のA6、
A3）に接続されている。どの部品においても隣接する２
端子に接続された２線路は、同じ特徴を有する。

【００２１】以上のように構成された本実施の形態にお
けるメモリ回路について、以下そのテスト動作について
説明する。ただし、以下の説明中、メモリリード及びメ
モリライトは、テスト用プログラムに従ってＣＰＵ（図
外）から出力されたメモリアクセス要求を、ＭＥＭＣ１
１が実行することによりなされる。図１に示したメモリ
１２の端子D3、D4は、半田付け不良により端子間ショー
トが生じていると仮定する。つまり、信号DD7とDD9の２
線路に対して異なる論理値が同時にドライブされた場
合、DD7およびDD9に現れる論理値は共に０又は１に誤っ
た論理値となる。誤った結果が０になるか１になるか
は、回路素子のドライブ能力など電気的特性により決ま
る。以下では誤った結果が０になる場合をＡＮＤ型、１
になる場合をＯＲ型のショートと呼ぶ。ここでは、メモ
リ回路がＡＮＤ型ショートの特性をもつものとする。

【００２２】この場合、メモリ１２、１３のあるアドレ
スにデータ”0xFF7F”（0xは１６進数を表す。DD7ビッ
トのみが０）が書き込まれた後に、同じアドレスからデ
ータが読み出された場合、DD7とDD9がショートしている
ため、読み出されるデータは”0xFD7F（DD7ビットとDD9
ビットとが０）となる。読み出したデータが0xFD7Fであ
ることから（正常であればDD9の値は１となるから）、D
D7とDD9がショートしていることが明らかとなる。この
とき、表１から、信号線DD7とDD9とを接続している２端
子は、ＭＥＭＣ１１でDD7とDD9、メモリ１２でD3とD4、
メモリ１３でD7とD13である。隣合う端子に接続されて
いる（ショートが発生する可能性がある）部品はメモリ
１２のみであり、ショートはメモリ１２の端子間で発生
していることが容易に判断できる。

【００２３】この例では０と１とのショートにより０に
誤ると考えて記述しているが、逆に１に誤る場合には、
上記のデータを反転させれば（”0x0080”とすれば）、
同様の方法によりショートが発生しているチップを特定
できる。なお、本発明の適用は上記表１の接続に限らな
い。つまり、１つの部品において隣接する２端子に接続
される２線路は、いずれも他の部品において隣接しない
２端子に接続されていればよい。 （第２の実施の形態）図２は、本発明の第２の実施の形
態におけるメモリ回路を表している。このメモリ回路
は、ＭＥＭＣ２１、メモリ２２、メモリ２３を部品とし
て備え、複数の線路により部品端子間が接続されてい
る。各部品は、図１の同名と部品と同じものである。た
だし、同図では各部品のデータ端子群、及びデータバス
を構成する線路のみを記している。

【００２４】表２は、図１におけるデータ端子群間の各
線路の接続表を示す。

【００２５】

【表２】 表２では、表１と同様に、１つの部品において隣接する
２端子（例えばＭＥＭＣ１１のDD0、DD1）に接続される
２線路は、他の部品において隣接しない２端子（同じ例
ではメモリ１２のD5、D0と、メモリ１３のD6、D3）に接
続されている。さらに、表２では、データ端子群は複数
端子からなるグループに分類されており、各線路が端子
群間で対応するグループ内で端子間を接続している。こ
こでは、ＭＥＭＣ２１のデータ端子群DD[15:0]は、DD[1
5:8]のグループとDD[7:0]のグループとに、メモリ２
２、３３のデータ端子群DD[15:0]はそれぞれD[15:8]の
グループとD[7:0]のグループとに分類されている。

【００２６】以上のように構成された本実施の形態にお
けるメモリ回路について、以下そのテスト時の動作につ
いて説明する。端子間ショートついては、本実施の形態
のメモリ回路においても、第１の実施の形態で説明した
テスト時の動作と全く同様にしてどのチップの端子間シ
ョートであるかが検出されるので説明を省略し異なる点
のみ説明する。

【００２７】異なる点は、本メモリ回路では対応するグ
ループ間で端子が接続されているので、グループ毎にテ
ストできる点である。各グループを８ビット毎に分類し
ているのは、一般的なＣＰＵ（例えばＩｎｔｅｌの８０
４８６やＰｅｎｔｉｕｍ等）ではＣＰＵからメモリへの
アクセスの最小ビット数が８ビットだからである。な
お、各グループのビット数を８ビットに限るものではな
い（例えば４ビット毎でもよい）が、８ビット毎にグル
ープ化するのが望ましい。 （第３の実施の形態）図３、図４は、本発明の第３の実
施の形態におけるメモリ接続テスト方法を示すフローチ
ャートである。このメモリ接続テスト方法は、図１のよ
うな第１の実施の形態に係るメモリ回路をテスト対象と
する。図３、４のフローは、図１のＭＥＭＣ１１に接続
されるＣＰＵ（図外）が本テスト方法を記述したテスト
用プログラムを実行する、あるいはＭＥＭＣ１１にテス
ト用プログラムを組み込むことにより実現される。この
テスト用プログラムは、テスト用データテーブルとテス
ト結果テーブルとを含み、図１のメモリ１２、１３とは
異なるアドレス領域にマッピングされたＲＯＭ又はＲＡ
Ｍ、あるいはＭＥＭＣ１１の内部レジスタ（ともに図
外）に格納される。

【００２８】図３のフローは、アドレスバスの接続をテ
ストする手順を示す。フローの前半部分（ステップ３０
０〜３０６）は、ＡＮＤ型ショートを検出する手順であ
り、後半部分（ステップ３０７〜３１３）は、ＯＲ型シ
ョートを検出する手順である。この手順で用いられるテ
スト用データテーブルを表３に示す。

【００２９】

【表３】 表３のテスト用データテーブルは、データ１〜４、アド
レスバスDA[15:0]の各ビット（以下、テスト対象ビット
と呼ぶ。）毎に目標アドレス０（表中ＴＡ０と表記）及
び目標アドレス１（同ＴＡ１）を格納している。表３で
はデータ１〜４を１６進数で、ＴＡ０、１を２進数で記
してある。データ１、２及びＴＡ０は、図３の前半部分
で、データ３、４及びＴＡ１は、図３の後半部分で使用
される。ＴＡ０はいずれも、テスト対象ビットが０に転
んだ場合に０番地になる値である。ＴＡ１はいずれも、
テスト対象ビットが１に転んだ場合に最終番地（全ビッ
トが論理１）になる値である。データ１と２は、互いに
異なる値であればどんな値でもよいが、本実施の形態で
用いているように全ビット０、全ビット１とするのが望
ましい。データ３と４についても同様である。

【００３０】図３において上記のＣＰＵは、テスト対象
ビットを選択してそのＴＡ０をテスト用データテーブル
に基づいて生成し（ステップ３００、３０１）、０番地
にデータ１（0x0000）を書き込み（ステップ３０２）、
さらにＴＡ０番地にデータ２（0xFFFF）を書き込む（ス
テップ３０３）。このときもし、テスト対象ビットがシ
ョートしていれば、ＴＡ０番地への書き込みがなされず
に０番地にデータ２が上書きされることになる（ＡＮＤ
型のショート特性の場合）。

【００３１】続いて、ＣＰＵは、０番地のデータを読み
出してテスト用データテーブル中のデータ１と比較し
（ステップ３０４）、一致していれば１を不一致であれ
ば０をを結果テーブルに格納する。このときショートし
ていない場合には０番地からは0x0000が、ショートして
いる場合には０番地から0xFFFFが読み出されることにな
る。したがって、上記比較の結果が一致している場合に
は正常、不一致の場合には異常（テスト対象ビットがシ
ョート）を表すことになる。

【００３２】同様に、ＣＰＵは、残りのテスト対象ビッ
トについて上記ステップ３００から３０５を繰り返す
（ステップ３０６）。上記によりメモリ回路がＡＮＤ型
のショート特性の場合のアドレスバスのショートを検出
することができる。さらに、ＣＰＵは、データ３、４及
びＴＡ１を使用して上記と同様にしてテストを行う（ス
テップ３０７〜３１２）。この場合、ショートによりＴ
Ａ１への書き込みが最終番地に上書きされることになる
（ＯＲ型のショート特性の場合）点を利用している。

【００３３】図４のフローは、データバスの接続をテス
トする手順を示す。この手順で用いられるテスト用デー
タテーブルを表４に示す。

【００３４】

【表４】 この表のデータテーブルは、任意のアドレスＡと、テス
ト対象ビット毎のデータＤとからなる。アドレスＡは、
どんな値でも構わないが、本実施の形態で用いているよ
うに全ビット０のアドレス（0x00）を用いるのが望まし
い。図４において上記のＣＰＵは、テスト対象ビットを
選択してそのデータＤをテスト用データテーブルに基づ
いて生成し（ステップ３２１、３２２）、アドレスＡ
（0x00）番地にデータＤを書き込み（ステップ３２
３）、さらにアドレスＡ番地からデータを読み出す（ス
テップ３２４）。このときもし、テスト対象ビットがシ
ョートしていれば、アドレスＡ番地への書き込み時に、
テスト対象ビットが１に転び（ＯＲ型のショート特性の
場合）、又はテスト対象ビットの端子に隣接するビット
が０に転ぶ（ＡＮＤ型ショートの場合）ことになる。

【００３５】続いて、ＣＰＵは、アドレスＡ番地から読
み出したデータと、テスト用データテーブル中のデータ
Ｄとを比較し（ステップ３２５）、一致していれば１を
不一致であれば０をを結果テーブルに格納する。同様
に、ＣＰＵは、残りのテスト対象ビットについて上記ス
テップ３２１から３２５を繰り返す（ステップ３０６に
よる）。上記によりメモリ回路がＡＮＤ型の場合もＯＲ
型の場合もデータバスのショートを検出することができ
る。

【００３６】以上のように構成された第３の実施の形態
におけるメモリ接続テスト方法について、(1)接続が正
常な場合のアドレスバスのテスト、(2)ＡＮＤ型ショー
トがある場合のアドレスバスのテスト、(3)ＯＲ型ショ
ートがある場合のアドレスバスのテスト、(4)接続が正
常な場合のデータバスのテスト、(5)ショートがある場
合のデータバスのテストに分けてその動作を説明する。

【００３７】＜(1)接続が正常な場合のアドレスバスの
テスト＞図１のメモリ回路に対して図３のフローに従っ
てアドレスバスの接続をテストする動作を説明する。端
子間ショートは生じていないものとする。まず、テスト
対象ビットをDA0として、０番地にデータ１（0x0000）
が、ＴＡ０（0x01番地）にデータ２（0xFFFF）が書き込
まれる（ステップ３００〜３０３）。次に、０番地から
読み出されたデータとデータ１とが一致するか否かが比
較される（ステップ３０４、３０５）。テスト対象ビッ
トDA0がショートしていない場合には０番地に上書きさ
れないので、比較結果は一致する。この場合、テスト対
象ビットDA0のテスト結果として一致したことを示す１
がテスト結果テーブルに格納される。さらに、テスト対
象ビットDA1〜DA15のそれぞれについても、同様に動作
する。これにより、全テスト対象ビットのＡＮＤ型ショ
ートがテストされる。

【００３８】続いて、テスト対象ビットをDA0として、
最終番地（0xFF番地）にデータ３（0x0000）が、ＴＡ１
（0xFE番地）にデータ４（0xFFFF）が書き込まれる（ス
テップ３０７〜３１０）。次に、最終番地から読み出さ
れたデータとデータ３ととが一致するか否かが比較さ
れ、当該テスト対象ビットの比較結果としてテスト結果
テーブルに格納される（ステップ３１１、３１２）。テ
スト対象ビットDA0がショートしていない場合には最終
番地に上書きされないので、比較結果は一致する。さら
に、テスト対象ビットDA1〜DA15のそれぞれについて
も、同様に動作する。これにより、全テスト対象ビット
のＯＲ型ショートがテストされる。この場合のテスト結
果テーブルを表５に示す。

【００３９】

【表５】 この表では、テスト対象ビット毎にＡＮＤ型（ＴＡ０）
のテスト結果と、ＯＲ型（ＴＡ１）のテスト結果とを格
納している。正常な場合には表５のように比較結果が全
て１となる。 ＜(2)ＡＮＤ型のショートがある場合のアドレスバスの
テスト＞今、図１のメモリ回路においてDA0とDA2でショ
ートが発生していて、メモリ回路がＡＮＤ型のショート
特性をもつものとする。この場合テスト対象ビットDA
0、DA2以外は、上記と全く同様に正常と判定され、DA0
とDA2は以下のようにテストされる。

【００４０】図３の前半部分の動作では、テスト対象ビ
ットがDA0の場合に、０番地にデータ１（0x0000）が、
ＴＡ０（0x01番地）にデータ２（0xFFFF）が書き込まれ
る（ステップ３００〜３０３）。このときＴＡ０への書
き込みは、DA0とDA2のＡＮＤ型ショートによりＴＡ０
（0x01番地）が（0x00番地）に転んでしまう結果、０番
地にデータ２（0xFFFF）が上書きされてしまう。次に、
０番地から読み出されたデータ（この場合0xFFFF）とデ
ータ１（0x0000）とが一致するか否かが比較される（ス
テップ３０４、３０５）。この場合、一致しないので、
テスト対象ビットDA0のテスト結果として不一致を示す
０がテスト結果テーブルに格納される。テスト対象ビッ
トDA2についても、同様の動作により０がテスト結果テ
ーブルに格納される。このようにして前半部分ではDA0
とDA2は異常と判定される。

【００４１】後半部分の動作ではテスト対象ビットがDA
0の場合、最終番地（0xFF番地）にデータ３（0x0000）
が、ＴＡ１（0xFE番地）にデータ４（0xFFFF）が書き込
まれる（ステップ３０７〜３１０）。このとき、ＴＡ１
への書き込みでは、DA0とDA2のＡＮＤ型ショートにより
実際に書き込まれるアドレスが0xFA番地に転んでしま
い、0xFA番地に0xFFFFを誤って書き込むことになる。し
かし、最終番地（0xFF番地）に上書きされるわけではな
いので、最終番地から読み出したデータは0x0000となる
（ステップ３１１）。この場合、データ３（0x0000）と
読み出したデータ（0x0000）の比較結果は１となる（ス
テップ３１２）。テスト対象ビットにDA2が選択された
場合も同様の結果を得ることになる。このように後半部
分ではDA0とDA2のＡＮＤ型ショートは検出されない。

【００４２】表６に、上記動作終了後のテスト結果テー
ブルを示す。

【００４３】

【表６】 この表からわかるように、テスト対象ビットDA0とDA2の
ＴＡ０欄のテスト結果が０である。ＡＮＤ型のショート
が信号線DA0とDA2で発生していることを表している。さ
らに上掲した表１からDA0とDA2が隣り合っているのはメ
モリ１２の端子であることから、メモリ１２のA4端子と
A5端子とがショートしていることがわかる。

【００４４】＜(3)ＯＲ型のショートがある場合のアド
レスバスのデスト＞今、図１のメモリ回路においてDA0
とDA2でショートが発生していて、メモリ回路がＯＲ型
のショート特性をもつものとする。この場合テスト対象
ビットDA0、DA2以外は、上記(1)と全く同様に正常と判
定され、DA0とDA2は以下のようにテストされる。

【００４５】図３の前半部分の動作ではテスト対象ビッ
トがDA0の場合に、０番地にデータ１（0x0000）が、Ｔ
Ａ０（0x01番地）にデータ２（0xFFFF）が書き込まれる
（ステップ３００〜３０３）。このときＴＡ０への書き
込みは、DA0とDA2がＯＲ型ショートしているため、実際
に書き込まれるアドレスが0x05番地に誤ってしまい、0x
05番地に0xFFFFを書き込んでしまう。しかし、０番地に
上書きされるわけではないので、０番地から読み出され
たデータは0x0000となる（ステップ３０４）。よって、
読み出されたデータ（0x0000）とデータ１（0x0000）と
の比較結果が一致し、当該テスト対象ビットのテスト結
果として１がテスト結果テーブルに格納される（ステッ
プ３０５）。テスト対象ビットDA2についても同様であ
る。このように前半部分では、ＯＲ型ショートは検出さ
れない。

【００４６】図３の後半部分の動作ではテスト対象ビッ
トがDA0の場合に、最終番地（0xFF番地）にデータ３（0
x0000）が、ＴＡ１（0xFE番地）にデータ４（0xFFFF）
が書き込まれる（ステップ３０７〜３１０）。このとき
ＴＡ１への書き込みは、DA0とDA2がＯＲ型ショートして
いるため、実際に書き込まれるアドレスが最終番地（0x
FF番地）と誤ってしまい、その結果最終番地（0xFF番
地）に0xFFFFを上書きしてしまう。最終番地（0xFF番
地）から読み出したデータ（ステップ３１１）は0xFFFF
となり、データ３（0x0000）と読み出されデータ（0xFF
FF）の比較結果は０となる（ステップ３１２）。テスト
対象ビットDA0のテスト結果として０がテスト結果テー
ブルに格納される。テスト対象ビットがDA2の場合も同
様である。表７に、(3)の動作終了後のテスト結果テー
ブルを示す。

【００４７】

【表７】 この表からわかるように、テスト対象ビットDA0とDA2の
ＴＡ１欄のテスト結果が０である。ＯＲ型のショートが
信号線DA0とDA2で発生していることを表している。さら
に上掲した表１からDA0とDA2が隣り合っているのはメモ
リ１２の端子であることから、メモリ１２のA4端子とA5
端子とがショートしていることがわかる。

【００４８】上記(2)(3)のように、ＡＮＤ型、ＯＲ型ど
ちらのショートであっても、ショート箇所のテスト対象
ビットは、そのテスト結果のＴＡ０、ＴＡ１のどちらか
が０（不一致）となり、ショートの発生が検出される。
表１からDA0とDA2が隣合った端子に接続されている半導
体チップはメモリ１２であり、メモリ１２でショートが
発生していることが容易にわかる。

【００４９】次に、表４に示したアドレスＡおよびデー
タＤを使用して本実施の形態のテスト方法により図１の
データバスをテストした場合のテスト結果を表８、表９
に示す。表８はデータバスの接続が正しい場合、表９は
信号線DD7とDD9がショートしている場合の結果を表す。
以下、図３（ｂ）の処理の流れに沿って説明する。

【００５０】＜(4)接続が正常な場合のデータバスのテ
スト＞図１の回路に対して図４のフローに従ってデータ
バスの接続をテストする動作を説明する。端子間ショー
トは生じていないものとする。まず、テスト対象ビット
がDD0の場合、アドレスＡ（0x00番地）にデータＤ（0xF
FFE）が書き込まれ、続いてアドレスＡ（0x00番地）か
ら0xFFFEが読み出される（ステップ３２１〜３２４）。
データＤ（0xFFFE）と読み出されたデータ（0xFFFE）の
比較結果は１（一致）となり、当該テスト対象ビットの
テスト結果として結果テーブルに格納される（ステップ
３２５）。以下、同様にテスト対象ビットDA1からDA15
についても繰り返される。この動作終了後のテスト結果
テーブルを表８に示す。

【００５１】

【表８】 この表のように、すべてのテスト対象ビットについての
比較結果は１である。 ＜(5)ショートがある場合のデータバスのテスト＞今、
図１のメモリ回路においてDD7とDD9でショートが発生し
ているものとする。この場合、DD7とDD9のテスト対象ビ
ットについては上記(4)の動作により正常と判定され、D
D7とDD9については以下のようにテストされる。

【００５２】図４において、テスト対象ビットにDD7の
場合、アドレスＡ（0x00番地）にデータＤ（0xFF7F）が
書き込まれ、続いてアドレスＡが読み出される（ステッ
プ３２１〜３２４）。このときアドレスＡへのデータＤ
（0xFF7F）の書き込みは、DD7とDD9がショートしている
ため、実際に書き込まれるデータが0xFD7Fあるいは0xFF
FFに誤ってしまい、アドレスＡ（0x00番地）に0xFD7Fあ
るいは0xFFFFが書き込まれてしまう。アドレスＡ（0x00
番地）から読み出されたデータ0xFD7Fあるいは0xFFFF
と、データＤ（0xFF7F）との比較結果は０（不一致）と
なる（ステップ３２５）。テスト対象ビットDD7のテス
ト結果として０がテスト結果テーブルに格納される。同
様にテスト対象ビットにDD9が選択された場合も比較結
果は０となる。テスト動作終了後のテスト結果テーブル
を表９に示す。

【００５３】

【表９】 この表では、テスト対象ビットをDD7、DD9に異常がある
ことを示している。さらに、上掲した表１からDD7とDD9
が隣合った端子に接続されている半導体チップはメモリ
１２であり、メモリ１２の端子D3とD4の間でショートが
発生していることが容易にわかる。 （第４の実施の形態）本実施の形態に係るこのメモリ接
続テスト方法は、第２の実施の形態に係る図２のような
メモリ回路をテスト対象とする。つまり、テスト対象
は、各部品のデータバスがグループに分類されていて、
グループ内の２端子に接続される２線路は、いずれも他
の部品のグループ内において隣接しない２端子に接続さ
れているメモリ回路である。

【００５４】図５は、本実施の形態におけるメモリ接続
テスト方法を示すフローチャートである。このメモリ接
続テスト方法は、図２のＭＥＭＣ１１に接続されるＣＰ
Ｕ（図外）が本テスト方法を記述したテスト用プログラ
ムを実行する、あるいはＭＥＭＣ１１にテスト用プログ
ラムを組み込むことにより実現される。このテスト用プ
ログラムは、テスト用データテーブルとテスト結果テー
ブルとを含み、図２のメモリ２２、２３とは異なるアド
レス領域にマッピングされたＲＯＭ又はＲＡＭ、あるい
はＭＥＭＣ１１の内部レジスタ（ともに図外）に格納さ
れる。

【００５５】このメモリ接続テスト方法によって図２に
示したメモリ回路をテストする場合に用いられるテスト
用データテーブルを表１０に示す。

【００５６】

【表１０】 表１０において、アドレスＡは、テストデータ（データ
Ｄ）をライト／リードチェックするための書き込み先ア
ドレス且つ読み出し先アドレスであり、どんな値でも構
わないが本実施の形態で用いているように全ビット０の
アドレスを用いるのが望ましい。グループ１、２は、そ
れぞれ図２のメモリ回路中のデータバスの下位８ビッ
ト、上位８ビットのことである。テスト対象ビットは、
グループ１、２それぞれのビットをビット番号が小さい
順に示している。データ群ｄは、グループ毎の当該テス
ト対象ビットに対するテストデータからなり、同表では
グループ１と２で同じテストデータになるので１つだけ
示してある。データＤは、複数グループを同時にテスト
できるようにデータ群ｄを全グループ分に拡張したテス
トデータである。

【００５７】図５において上記ＣＰＵは、テスト対象ビ
ットを選択してそのデータ群ｄ及びデータＤをテスト用
データテーブルに基づいて生成し（ステップ４０１〜４
０３）、アドレスＡ（0x00）番地にデータＤを書き込み
（ステップ４０４）、さらにアドレスＡ番地からデータ
を読み出す（ステップ４０５）。このときもし、テスト
対象ビットがショートしていれば、アドレスＡ番地への
書き込み時に、テスト対象ビットが１に転び（ＯＲ型の
ショート特性の場合）、又はテスト対象ビットの端子に
隣接するビットが０に転ぶ（ＡＮＤ型ショートの場合）
ことになる。

【００５８】続いて、ＣＰＵは、読み出したデータとテ
スト用テーブル中のデータＤとをグループ毎に比較し
（ステップ４０６）、一致していれば１を不一致であれ
ば０ををグループ毎に結果テーブルに格納する。同様
に、ＣＰＵは、残りのテスト対象ビットについて上記ス
テップ４０１から４０６を繰り返す（ステップ４０７に
よる）。上記によりメモリ回路がＡＮＤ型の場合もＯＲ
型の場合もデータバスのショートを検出することができ
る。

【００５９】以上のように構成された第４の実施の形態
におけるメモリ接続テスト方法について、(1)接続が正
常な場合のデータバスのテスト、(2)ショートがある場
合のデータバスのテストに分けてその動作を説明する。 ＜(1) 接続が正常の場合の動作＞まず、テスト対象ビ
ットにグループ１からDD0、グループ２からDD8が選択さ
れた場合、DD0、DD8が共にグループ内でＬＳＢ（Least
Significant Bit）であることからデータ群ｄとして0xF
Eが生成され、さらにデータＤとして0xFEFEが生成され
る（ステップ４０１〜４０３）。ＣＰＵによりアドレス
Ａ（０番地）にデータＤ（0xFEFE）が書き込まれ、さら
にアドレスＡ（０番地）からデータが読み出される（ス
テップ４０４、４０５）。この場合正常なので0xFEFEが
読み出される。読み出されたデータとデータＤとがグル
ープ毎に、すなわち上位８ビット同士、下位８ビット同
士の比較により、（グループ１：0xFE、グループ２：0x
FE）とデータ群ｄ（グループ１：0xFE、グループ２：0x
FE）の比較結果はグループ１、２ともに１となる（ステ
ップ４０６）。同様に繰り返され、すべてのテスト対象
ビットについても４０６での比較結果はグループ１、２
ともに１となる。このテスト結果を表１１に示す。

【００６０】

【表１１】 ＜(2)ショートがある場合のデータバスのテスト＞図２
のメモリ回路においてDD0とDD3でショートが発生してい
るものとする。テスト対象ビットがDD0とDD3以外は上記
(1)と同じであるので省略する。テスト対象ビットにグ
ループ１からDD0、グループ２からDD8が選択された場
合、データ群ｄとして0xFE、データＤとして0xFEFEが生
成されて、アドレスＡ（０番地）にデータＤ（0xFEFE）
が書き込まれる（ステップ４０１〜４０４）。この際に
DD0とDD3がショートしているため、アドレスＡ（０番
地）に実際に書き込まれるデータは0xFEF6（あるいは0x
FEFF）となる。従って、アドレスＡ（０番地）から読み
出したデータは0xFEF6となり、読み出したデータ（0xFE
F6）のグループ毎の値（グループ１：0xF6、グループ
２：0xFE）とデータＤ（グループ１：0xFE、グループ
２：0xFE）の比較結果はグループ１が０、グループ２が
１となる（ステップ４０５、４０６）。

【００６１】同様に、テスト対象ビットをDD3にした場
合も比較結果はグループ１が０、グループ２が１とな
り、表１２の結果を得る。

【００６２】

【表１２】 従って、テスト対象ビットをDD0、DD3にした場合に比較
結果はグループ１で不一致となり、DD0とDD3がショート
していることがわかり、表２からDD0とDD3が隣合った端
子に接続されている半導体チップはメモリ２３であり、
メモリ２３でショートが発生していることが容易にわか
る。 （第５の実施の形態）図６は本発明の第５の実施の形態
に係るの配線装置の概略構成を示すブロック図である。
この配線装置は、配線変更部６０１と配線部６０２と構
成され、実装テストに適した配線路を有するメモリ回
路、例えば第２の実施の形態における図２のメモリ回路
をもつプリント基板の配線を行う。なお、ここでいう配
線とは、プリント基板上に実際に線路を配線することで
はなく、回路図上のバスなどの信号線を表す情報の設定
・変更、又はプリント基板上の配線を表す情報を設定す
ることを意味する。

【００６３】同図において配線変更部６０１は、公知の
回路図ＣＡＤから得られる回路図情報（部品情報と配線
情報）を基に、メモリコントローラとメモリ間の配線
を、実装テストに適した配線に変更し、変更後の回路図
情報を出力する。具体的には、回路中の部品でメモリコ
ントローラとメモリについて、各部品毎にバスをグルー
プに分類し、グループ内の２端子に接続される２線路
が、いずれも他の部品のグループ内において隣接しない
２端子に接続するように配線を変更する。

【００６４】配線部６０２は、変更された回路図情報に
基づいてプリント基板上の部品間の配線を行う。この配
線部６０２は、公知のプリント基板ＣＡＤでよい。本配
線装置は、従来ワークステーションなどで実現されてい
る上記プリント基板ＣＡＤに対して、さらに上記の配線
変更部６０１を付加した構成である。この構成では、配
線変更部６０１も配線部６０２も、それぞれの機能を記
述したプログラムを当該ワークステーションのＣＰＵ
（以下ＣＰＵ１と呼ぶ）が実行することにより実現され
る。

【００６５】以上のように構成された配線装置につい
て、本配線装置を適用して図８に示すプリント基板を配
線する場合についてその動作を説明する。図８のプリン
ト基板６０は、ＣＰＵ６１、ＭＥＭＣ６２、メモリ６３
〜６５で構成される回路を実装するプリント基板であ
り、説明の便宜上、配線変更部６０１、配線部６０２配
線の処理を経た後の配線を部分的に図示してある。

【００６６】このプリント基板６０用に上記回路図ＣＡ
Ｄから入力される部品情報および配線情報（一部を記
載）を、表１３および表１４に示す。部品情報は、回路
中の各部品について、部品番号と、部品名と、部品種類
と、部品の端子番号及び端子名の対応関係とを表す情報
である。例えば、表１３の部品番号ＩＣ４の部品は、部
品名がメモリ６３、部品種類がＤＲＡＭ、端子番号１〜
１８と各端子名との対応関係が示されている。また配線
情報は、回路中の各配線について、信号名と、信号の種
類（データ、アドレス、その他）と、ＣＰＵ、ＭＥＭＣ
及びメモリ６３〜６５において接続される端子名とを表
す情報である。例えば、表１４の信号線D0は信号線の種
類がデータで、ＣＰＵ６１のD0端子およびＭＥＭＣ６２
のD0端子に接続することを表す。

【００６７】回路図ＣＡＤから得られる上記配線情報で
は、アドレスバス及びデータバスについて１つの部品で
２端子に接続される２線路は、通常、他の部品において
も隣接する２端子に接続されている。これは、部品のバ
スを構成する端子はビットの番号順に並んでいることが
多いからである。

【００６８】

【表１３】

【００６９】

【表１４】 図７（ａ）（ｂ）は、本配線装置の処理内容を示すフロ
ーチャートである。表１３、表１４の部品情報、配線情
報を具体例として同図の処理を説明する。同図（ａ）に
おいて、まず配線変更部６０１は、部品情報から部品種
類がＭＥＭＣ、ＲＡＭ（ＤＲＡＭ及びＳＲＡＭ）を選択
する（ステップ５０１）。表１３では、ＭＥＭＣ６２、
メモリ６４、６５が選択される。このときメモリ６３は
ＲＯＭであり端子の可換性がないので選択されない。さ
らに、配線変更部６０１は、選択された部品について、
部品情報から端子配置を、配線情報からアドレスバス及
びデータバスの信号線の接続関係を抽出する（ステップ
５０２、５０３）。抽出された端子配置と接続関係に基
づいて、配線変更部６０１は、アドレスバス及びデータ
バスの接続関係を、１つの部品（以下基準部品と呼ぶ）
で隣接する２端子に接続された２線路を他のいずれの部
品（以下対象部品と呼ぶ）においても隣接しない２端子
に接続するように変更する（ステップ５０４）。この
後、変更後の回路情報に従って配線部６０２は、プリン
ト基板の配線を行う。

【００７０】図７（ｂ）は、上記ステップ５０４のさら
に詳細な処理フローを示す。同図（ｂ）において、まず
変更部６０１は、上記ステップ５０３で抽出されたアド
レスバス及びデータバスについて、バスのビット数が８
ビット以下であれば、端子の入れ替えの指針を示す変更
テーブルを参照して、何れか部品１つを基準部品として
それ以外の対象部品に対して接続を変更する（ステップ
５０４ａ、５０４ｂ）。上記変更テーブルの一例を表１
５に示す。

【００７１】

【表１５】 表１５において、左欄のビット番号は対象部品における
バスを構成する端子の並びの順（括弧内はグループに分
割された場合のグループ内の端子の並びの順）を表す。
変更先の欄は、バスのビット数毎に、ビット番号で示さ
れる端子の変更先を表す。同表においては、４及び５ビ
ットのバスについては１通り、６及び７ビットのバスに
ついては２通り、８ビットについては３通りの変更先を
一例として示している。これに限るものではなく、基準
部品で隣接する２端子の配線が対象部品で隣接しない２
端子に接続されるものであればよい。また、変更テーブ
ルが１つのビット数に対して変更先を複数有しているの
は、対象部品が複数ある場合に対応するためである。

【００７２】また、上記ステップ５０３で抽出されたア
ドレスバス及びデータバスについて、バスのビット数が
８ビットより大きければ、配線部６０２は、バスを８ビ
ット毎にグループに分割し、グループ毎に上記変更テー
ブルを参照して、対象部品における接続を変更する（ス
テップ５０４ｃ、５０４ｄ）。表１４に対して、配線部
６０２は、ＭＥＭＣ６２を基準部品、メモリ６４、６５
を対象部品として接続を変更する。すなわち、アドレス
バスDA[5:0]については、変更テーブル中のビット数６
の欄に従って接続を入れ換える（６の欄には２通りある
がこの場合左側によりメモリ６４、右欄に従ってメモリ
６５）。同様にデータバスDD[7:0]については、変更テ
ーブル中のビット数８の欄に従って接続を入れ換える
（８の欄には３通りあるがこの場合左側によりメモリ６
４、中欄に従ってメモリ６５）。

【００７３】このようにして表１４の配線情報に対し
て、表１５の変更テーブルに従い接続を変更した結果の
配線情報を表１６に示す。

【００７４】

【表１６】 表１６において基準部品ＭＥＭＣ６２に対して対象部品
メモリ６４、６５の接続関係が変更されている。このよ
うにＣＰＵ６１とＭＥＭＣ６２間およびＭＥＭＣ６２と
メモリ６３間は信号線の入れ換えは行なわれず、ＭＥＭ
Ｃ６２とメモリ６４、６５間のアドレス、データ信号線
が入れ換えられる。

【００７５】さらに配線部６０２により変更後の配線情
報及び部品情報に従ってプリント基板上に配線がなされ
る。既に示した図８は、配線部６０２による配線段階
（ＭＥＭＣ６２のDD2の信号線まで配線済み）の様子を
示している。プリント基板６０は多層基板であり、点線
で示したラインは実線で示したラインとは別の層で配線
されていることを表し、○印は異なる層間を接続するビ
アを表す。同図からわかるように、ＭＥＭＣ６２で隣接
する２端子に接続される信号線はメモリ６４、６５では
隣接しない２端子に接続される。これにより第３の実施
の形態のメモリ接続方法のような方法により、端子間シ
ョートが生じている場合にその部品を容易に特定するこ
とができる。

【００７６】なお、メモリ６３は部品種類がＲＯＭであ
り、本実施の形態では配線を入れ換えていないが、これ
はＲＯＭデータがプリント基板外部で書き込まれるのが
通常ダからである。この点、あらかじめ配線の入れ換え
を考慮してＲＯＭにデータを書き込んであれば配線の入
れ換え対象としても構わない。また、入れ換えは一例で
あり、いかなる組合せの隣合う２つの端子について各部
品毎に異なる信号線がつながるのであれば、表１５に示
した通りに入れ換えを行なう必要はない。 （第６の実施の形態）図９は、第６の実施の形態におけ
る半導体チップの端子位置決定装置を含むプリント基板
設計装置の全体構成を示す図である。

【００７７】同図においてプリント基板設計装置は、端
子位置決定装置９０１と配線部６０２とから構成され、
従来用いられているプリント基板ＣＡＤに対して端子位
置決定装置９０１を付加した構成でよい。配線部６０２
は第５の実施の形態で図６に示したものと同じなので説
明を省略し、以下異なる点を中心に説明する。端子位置
決定装置９０１は、一般的な公知の回路図ＣＡＤから得
られる回路図情報を基に、特定種類（ここではＭＥＭ
Ｃ）の半導体チップ（部品情報）におけるデータバスを
構成する端子の並びを、メモリ接続テストを容易にする
ように入れ換えて、変更後の部品情報を半導体チップ製
造装置に、回路図情報（部品情報と配線情報）と配線部
６０２に出力する。より具体的には、半導体チップの製
造工程において半導体チップ内部におけるデータバス信
号線のパッド位置を指示する情報として変更後の部品情
報を出力する。この端子位置決定装置９０１も、上記配
線変更部６０１と同様に、その機能を記述したプログラ
ムをワークステーションのＣＰＵ１が実行することによ
り実現される。

【００７８】図１０は、端子位置決定装置９０１のより
詳細な処理内容を示すフローチャートである。同図のス
テップ５０４は、図７（ａ）と同様であり、その詳細は
図７（ｂ）と同様であるので、詳細な説明を省略し、異
なる点のみ説明する。同図において、まず端子位置決定
装置９０１は、部品情報から部品種類がＭＥＭＣである
部品についてについて、部品情報から端子配置を、配線
情報からデータバスの信号線と他の部品群（メモリ）と
の接続関係を抽出する（ステップ７０１、７０２）。抽
出された端子配置と接続関係に基づいて、端子位置決定
装置９０１は、データバスの端子位置について、隣接す
る２端子に接続された２線路を他の部品群においても隣
接しない２端子に接続するように変更する（ステップ５
０４）。この後、変更後の回路情報に従って配線部６０
２は、プリント基板の配線を行う。

【００７９】上記ステップ５０４では、端子位置決定装
置９０１は、本実施の形態のＭＥＭＣを、第５実施例で
説明した基準部品でもあり対象部品でもあるとして扱っ
ている。端子位置決定装置９０１により、表１３の部品
情報と表１４の配線情報を基に、図８のＭＥＭＣ６２の
端子配置を変更した場合の端子配列の一部を表１７に示
す。

【００８０】

【表１７】 表１７のように変更された部品情報と、配線情報とに従
って、更に配線部６０２によりプリント基板の配線が行
われる。その結果、表１７の端子位置をもつＭＥＭＣで
は、隣接する２端子の信号線は、他の部品の隣合わない
２端子につ接続されることになる。

【００８１】また、図１１（ａ）（図８のＭＥＭＣ６２
と同じ）は、従来の半導体チップの端子位置を表す。た
だし、電源・グランド端子については省略している。ほ
とんどの半導体チップは、このように信号線が重みの順
に並ぶよう端子位置が決定されている。一方、図１１
（ｂ）は本発明の端子位置決定装置によって端子位置が
決定され、半導体製造装置により製造された半導体チッ
プを表している。

【００８２】図１１（ｃ）は、配線部６０２により同図
（ｂ）の半導体チップを用いてメモリを接続した場合の
配線例を表す。このようにプリント基板上で接続すべき
信号線を入れ換えなくても、半導体チップの端子位置を
入れ換えることにより、第５の実施の形態と同様の効果
が得られる。さらに、プリント基板上での配線の自由度
を大きくすることができるという効果がある。

【００８３】なお、本実施の形態では、端子位置決定装
置９０１により変更された部品情報に従って、半導体製
造装置が半導体チップを製造することを前提に説明し
た。ＭＥＭＣのような半導体チップは、通常ＲＯＭやＣ
ＰＵを接続するバスは端子の可換性がない（外部でＲＯ
Ｍデータが書き込まれる場合やＭＥＭＣがプログラマブ
ルな場合）ので端子位置を変更することができないが、
ＲＡＭを接続するバスは可換性があるので変更可能であ
る。

【００８４】さらに、ＭＥＭＣとＲＡＭ間のデータバス
や、ＲＡＭ同士のデータバスについては、可換性が保証
される場面では、半導体製造装置により変更後の半導体
チップを製造しなくても、変更前の半導体チップをその
まま端子名を読み替えて使用するようにしてもよい。こ
うすれば、市販の半導体チップでも適用することができ
る。

【００８５】

【発明の効果】本発明のメモリ回路は、バス接続される
第１の端子群を有する第１集積回路と、バス接続される
第２端子群を有する第２集積回路とを備えたメモリ回路
であって、第１、第２端子群間で端子を１対１に接続す
る複数の線路を備え、第１端子群で隣接する２端子に接
続された２線路はいずれも第２の端子群で隣接しない２
端子に接続されるという構成によれば、何れかの端子群
において端子間ショートが生じた場合に、ショート箇所
がどの端子群において生じたのかを簡単に特定すること
ができるという効果がある。

【００８６】また、前記各端子群は、データバスに接続
される端子群と、アドレスバスに接続される端子群との
何れかであり、第１集積回路はメモリアクセスを制御す
るメモリコントローラであり、第２集積回路はメモリチ
ップであるという構成によれば、メモリコントローラと
メモリ間のバス接続において、上記と同様にショート箇
所を簡単に特定できるという効果がある。

【００８７】さらに、前記データバスに接続される端子
群は複数の端子からなるグループに分類され、前記各線
路は、端子群間で対応するグループ内の端子間を接続す
る構成によれば、上記の効果に加えて、グループ単位の
テストや、複数グループのテストを並行に行うことがで
きるという効果がある。また、アドレス端子群及びデー
タ端子群を有する複数の集積回路と、各アドレス端子群
を接続するアドレスバスを構成する複数の線路と、各デ
ータ端子群を接続するデータバスを構成する複数の線路
とを備え、何れかの端子群で隣接する２端子に接続され
た２線路はいずれも他のどの端子群においても隣接しな
い２端子に接続される構成によれば、集積回路が複数あ
る場合であっても、どの集積回路でショートが生じてい
るかを簡単に特定できるという効果がある。

【００８８】さらに、アドレスバスの端子間のショート
が生じているか否かをテストする方法であって、前記ア
ドレスバスの中からテスト対象ビットを１ビット選択す
るステップと、テスト対象ビットを０又は１の論理値と
し、アドレスバス中の残りのビットすべてを前記論理値
の反転とする第１アドレスを生成する生成ステップと、
全ビットが前記論理値をもつアドレスに所定のデータを
書き込むステップと、第１アドレスに前記所定のデータ
と異なるデータを書き込むステップと、全ビットが前記
論理値をもつアドレスからデータを読み出すステップ
と、読み出されたデータと前記所定のデータとを比較す
るステップと、比較の結果、両者が一致していない場合
にはテスト対象ビットに対応する端子と隣の端子との間
でショートが生じていると判定し、一致している場合に
はショートが生じていないと判定する判定ステップと、
判定ステップの判定後に、アドレスバス中の未判定のビ
ットの中から新たなテスト対象ビットを１ビット選択
し、生成ステップから判定ステップまでを再度実行させ
るステップとを有するテスト方法によれば、アドレスバ
スの端子群において接続不良があるかどうかを検出でき
るだけでなく、接続不良がある場合にはどのチップの端
子において接続不良が発生しているかまで特定できると
いう効果がある。

【００８９】また、データバスの端子間のショートが生
じているか否かをテストする方法であって、前記データ
バスの中からテスト対象ビットをグループ毎に１ビット
ずつ選択するステップと、前記各テスト対象ビットを
０、残りのビットを１としたデータを生成するステップ
と、第１のアドレスに前記データを書き込むステップ
と、第１のアドレスからデータを読み出し、前記データ
と読み出したデータとを比較するステップと、比較の結
果、両者が一致していないと判定した場合、端子間のシ
ョートが生じていると判定するステップと、判定ステッ
プの判定後に、アドレスバス中の未判定のビットの中か
ら新たなテスト対象ビットを１ビット選択し、生成ステ
ップから判定ステップまでを再度実行させるステップと
を有するテスト方法によれば、データバスの端子群にお
いて接続不良があるかどうかを検出できるだけでなく、
接続不良がある場合にはどのチップの端子において接続
不良が発生しているかまで特定できるという効果があ
る。

【００９０】さらに、メモリ制御チップとメモリチップ
とを含む回路を表す回路図情報を取得する取得手段と、
取得された回路図情報から、メモリ制御チップと読み書
き可能なメモリとを特定の部品として抽出する第１抽出
手段と、取得された回路図情報から、第１抽出手段によ
り抽出された部品におけるバス接続される端子群におけ
る端子位置及び接続関係を抽出する第２抽出手段と、第
１抽出手段により抽出された１つの部品の端子群で隣接
する２端子に接続される２線路の何れも、抽出された他
の部品の端子群で隣接しない２端子に接続するように第
２抽出手段で抽出された接続関係を変更する変更手段
と、変更された接続関係に基づいてプリント基板の配線
を行う配線手段とを備える構成によれば、メモリ制御チ
ップと読み書き可能なメモリでの部品間の信号線を入れ
換えることにより実装テストに適した配線にすることが
でき、端子間でショートが発生した場合において、ショ
ート発生箇所がメモリ制御チップの端子かメモリの端子
か、さらにはメモリが複数あってもどのメモリの端子部
分でショートが発生しているかを簡単に特定できるとい
う効果がある。

【００９１】また、前記変更手段が、バス接続される端
子群間において、１つの部品の端子群で隣接する２端子
に接続される２線路が、他の部品の端子群で隣接しない
２端子に接続するための端子の入れ換えデータを複数保
持するテーブルと、テーブルを参照して前記１つの部品
と前記他の部品との端子群の接続関係を変更する変更部
とを備える構成によれば、上記効果に加えて、テーブル
を参照して配線を変更するという簡単な構成で実装テス
トに適した配線を得ることができる。

【００９２】さらに、ＣＰＵからのメモリアクセス要求
を受けてメモリチップへのメモリアクセスを制御するメ
モリ制御チップの端子位置を設計する装置であって、メ
モリ制御チップとメモリチップとを含む回路を表す回路
図情報を取得する取得手段と、取得された回路図情報か
ら、メモリ制御チップと読み書き可能なメモリとを抽出
する第１抽出手段と、取得された回路図情報から、当該
メモリ制御チップのバス接続される端子群の端子位置及
び接続関係を抽出する第２抽出手段と、抽出されたメモ
リ制御チップの端子群で隣接する２端子に接続される２
線路の何れも、抽出されたメモリチップの端子群で隣接
しない２端子に接続するようメモリチップの端子位置を
変更する変更手段と、変更された接続関係に基づいてプ
リント基板の配線を行う配線手段とを備える構成によれ
ば、プリント基板において信号線を入れ換えて接続しな
くてもメモリ制御チップとメモリ間を接続する信号線間
でショートが発生した場合において、ショート発生箇所
がメモリ制御チップの端子かメモリの端子か、さらには
メモリが複数あってもどのメモリの端子部分でショート
が発生しているかを簡単にできるという効果がある。

【００９３】また、前記変更手段が、バス接続される端
子群間において、１つの部品の端子群で隣接する２端子
に接続される２線路が、他の部品の端子群で隣接しない
２端子に接続するための端子の入れ換えデータを複数保
持するテーブルと、テーブルを参照してメモリ制御チッ
プの端子群の端子位置を変更する変更部とを備える構成
によれば、上記効果に加えて、テーブルを参照して端子
位置を変更するという簡単な構成で、プリント基板上で
配線の変更をしなくてもよく、実装テストに適したメモ
リ制御チップを得ることができる。という効果がある。

【００９４】さらに、ＣＰＵからのメモリアクセス要求
を受けてメモリチップへのメモリアクセスを制御する１
チップのメモリ制御回路であって、メモリチップへアド
レスを供給する端子群と、メモリチップとの間でデータ
を入出力する端子群とを有し、各端子群において隣接す
る２端子はいずれも、ＣＰＵにおけるビット番号が少な
くとも２異なることメモリ制御回路によれば、プリント
基板上で配線の変更をしなくてもよく、実装テストに適
したメモリ制御回路を得ることができる。

【００９５】また、前記各端子群は、複数の端子からな
るグループに分類されていて、各端子群においてグルー
プ内の隣接する２端子はいずれも、ＣＰＵにおけるビッ
ト番号が少なくとも２異なるメモリ制御回路によれば、
上記効果に加えて、グループ単位のテストや、複数グル
ープのテストを並行に行うことができるという効果があ
る。

【図面の簡単な説明】

【図１】図１は、本発明の第１の実施の形態におけるメ
モリ回路を表す。

【図２】図２は、本発明の第２の実施の形態におけるメ
モリ回路を表す。

【図３】本発明の第３の実施の形態におけるアドレスバ
スのメモリ接続テスト方法を示すフローチャートであ
る。

【図４】本発明の第３の実施の形態におけるデータバス
のメモリ接続テスト方法を示すフローチャートである。

【図５】本発明の第４の実施の形態におけるメモリ接続
テスト方法を示すフローチャートである。

【図６】本発明の第５の実施の形態における配線装置の
概略構成を示すブロック図である。

【図７】（ａ）は、本配線装置の処理内容を示すフロー
チャートである。（ｂ）は、変更処理の処理内容を示す
フローチャートである。

【図８】配線装置の対象となるプリント基板の一例であ
る。

【図９】第６の実施の形態における半導体チップの端子
位置決定装置を含むプリント基板設計装置の全体構成を
示す図である。

【図１０】端子位置決定装置９０１のより詳細な処理内
容を示すフローチャートである。

【図１１】（ａ）は、従来の半導体チップの端子位置を
表す。（ｂ）は、端子位置決定装置によって端子位置が
決定され、半導体製造装置により製造された半導体チッ
プを表している。（ｃ）は、配線部６０２により同図
（ｂ）の半導体チップを用いてメモリを接続した場合の
配線例を表す。

【図１２】従来技術におけるバウンダリスキャンを説明
する図。

【符号の説明】

１１ ＭＥＭＣ １２ メモリ １３ メモリ ２１ ＭＥＭＣ ２２ メモリ ２３ メモリ ６０ プリント基板 ６１ ＣＰＵ ６２ ＭＥＭＣ ６３ メモリ ６０１ 配線変更部 ６０２ 配線部 ９０１ 端子位置決定装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０５Ｋ 13/08 Ｈ０１Ｌ 27/10 ６８１Ｆ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 バス接続される第１の端子群を有する第
   １集積回路と、バス接続される第２端子群を有する第２
   集積回路とを備えたメモリ回路であって、 第１、第２端子群間で端子を１対１に接続する複数の線
   路を備え、 第１端子群で隣接する２端子に接続された２線路はいず
   れも第２の端子群で隣接しない２端子に接続されること
   を特徴とするメモリ回路。
2. 【請求項２】 前記各端子群は、データバスに接続され
   る端子群と、アドレスバスに接続される端子群との何れ
   かであり、 第１集積回路はメモリアクセスを制御するメモリコント
   ローラであり、第２集積回路はメモリチップであること
   を特徴とする請求項１記載のメモリ回路。
3. 【請求項３】 データバスに接続される端子群は複数の
   端子からなるグループに分類され、 前記各線路は、端子群間で対応するグループ内の端子間
   を接続することを特徴とする請求項２記載のメモリ回
   路。
4. 【請求項４】 アドレス端子群及びデータ端子群を有す
   る複数の集積回路と、 各アドレス端子群を接続するアドレスバスを構成する複
   数の線路と、 各データ端子群を接続するデータバスを構成する複数の
   線路とを備え、 何れかの端子群で隣接する２端子に接続された２線路は
   いずれも他のどの端子群においても隣接しない２端子に
   接続されることを特徴とするメモリ回路。
5. 【請求項５】 請求項４記載のメモリ回路を対象とし、
   端子間のショートが生じているか否かをテストする方法
   であって、 前記アドレスバスの中からテスト対象ビットを１ビット
   選択するステップと、 テスト対象ビットを０又は１の論理値とし、アドレスバ
   ス中の残りのビットすべてを前記論理値の反転とする第
   １アドレスを生成する生成ステップと、 全ビットが前記論理値をもつアドレスに所定のデータを
   書き込むステップと、 第１アドレスに前記所定のデータと異なるデータを書き
   込むステップと、 全ビットが前記論理値をもつアドレスからデータを読み
   出すステップと、 読み出されたデータと前記所定のデータとを比較するス
   テップと、 比較の結果、両者が一致していない場合にはテスト対象
   ビットに対応する端子と隣の端子との間でショートが生
   じていると判定し、一致している場合にはショートが生
   じていないと判定する判定ステップと判定ステップの判
   定後に、アドレスバス中の未判定のビットの中から新た
   なテスト対象ビットを１ビット選択し、生成ステップか
   ら判定ステップまでを再度実行させるステップとを有す
   ることを特徴とするテスト方法。
6. 【請求項６】 請求項３記載のメモリ回路を対象とし、
   端子間のショートが生じているか否かをテストする方法
   であって、 前記データバスの中からテスト対象ビットをグループ毎
   に１ビットずつ選択するステップと、 前記各テスト対象ビットを０、残りのビットを１とした
   データを生成するステップと、 第１のアドレスに前記データを書き込むステップと、 第１のアドレスからデータを読み出し、前記データと読
   み出したデータとを比較するステップと、 比較の結果、両者が一致していないと判定した場合、端
   子間のショートが生じていると判定するステップと、 判定ステップの判定後に、データバス中の未判定のビッ
   トの中から新たなテスト対象ビットを１ビット選択し、
   生成ステップから判定ステップまでを再度実行させるス
   テップとを有することを特徴とするテスト方法。
7. 【請求項７】 ＣＰＵからのメモリアクセス要求を受け
   てメモリチップへのメモリアクセスを制御するメモリ制
   御チップとメモリチップとを含むプリント基板の配線を
   行う装置であって、 メモリ制御チップとメモリチップとを含む回路を表す回
   路図情報を取得する取得手段と、 取得された回路図情報から、メモリ制御チップと読み書
   き可能なメモリとを特定の部品として抽出する第１抽出
   手段と、 取得された回路図情報から、第１抽出手段により抽出さ
   れた部品におけるバス接続される端子群における端子位
   置及び接続関係を抽出する第２抽出手段と、 第１抽出手段により抽出された１つの部品の端子群で隣
   接する２端子に接続される２線路の何れも、抽出された
   他の部品の端子群で隣接しない２端子に接続するように
   第２抽出手段で抽出された接続関係を変更する変更手段
   と、 変更された接続関係に基づいてプリント基板の配線を行
   う配線手段とを備えることを特徴とするプリント基板配
   線装置。
8. 【請求項８】 前記変更手段は、 バス接続される端子群間において、１つの部品の端子群
   で隣接する２端子に接続される２線路が、他の部品の端
   子群で隣接しない２端子に接続するための端子の入れ換
   えデータを複数保持するテーブルと、 テーブルを参照して前記１つの部品と前記他の部品との
   端子群の接続関係を変更する変更部とからなることを特
   徴とする請求項７記載のプリント基板配線装置。
9. 【請求項９】 ＣＰＵからのメモリアクセス要求を受け
   てメモリチップへのメモリアクセスを制御するメモリ制
   御チップの端子位置を設計する装置であって、 メモリ制御チップとメモリチップとを含む回路を表す回
   路図情報を取得する取得手段と、 取得された回路図情報から、メモリ制御チップと読み書
   き可能なメモリとを抽出する第１抽出手段と、 取得された回路図情報から、当該メモリ制御チップのバ
   ス接続される端子群の端子位置及び接続関係を抽出する
   第２抽出手段と、 抽出されたメモリ制御チップの端子群で隣接する２端子
   に接続される２線路の何れも、抽出されたメモリチップ
   の端子群で隣接しない２端子に接続するようメモリチッ
   プの端子位置を変更する変更手段と、 変更された接続関係に基づいてプリント基板の配線を行
   う配線手段とを備えることを特徴とするプリント基板配
   線装置。
10. 【請求項１０】 前記変更手段は、 バス接続される端子群間において、１つの部品の端子群
    で隣接する２端子に接続される２線路が、他の部品の端
    子群で隣接しない２端子に接続するための端子の入れ換
    えデータを複数保持するテーブルと、 テーブルを参照してメモリ制御チップの端子群の端子位
    置を変更する変更部とからなることを特徴とする請求項
    ９記載のプリント基板配線装置。
11. 【請求項１１】 ＣＰＵからのメモリアクセス要求を受
    けてメモリチップへのメモリアクセスを制御する１チッ
    プのメモリ制御回路であって、 メモリチップへアドレスを供給する端子群と、 メモリチップとの間でデータを入出力する端子群とを有
    し、 各端子群において隣接する２端子はいずれも、ＣＰＵに
    おけるビット番号が少なくとも２異なること特徴とする
    メモリ制御回路。
12. 【請求項１２】 前記各端子群は、複数の端子からなる
    グループに分類されていて、 各端子群においてグループ内の隣接する２端子はいずれ
    も、ＣＰＵにおけるビット番号が少なくとも２異なるこ
    と特徴とするメモリ制御回路。