JPH10200058A - 強誘電体キャパシタを有する半導体記憶装置 - Google Patents
強誘電体キャパシタを有する半導体記憶装置Info
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- JPH10200058A JPH10200058A JP35813696A JP35813696A JPH10200058A JP H10200058 A JPH10200058 A JP H10200058A JP 35813696 A JP35813696 A JP 35813696A JP 35813696 A JP35813696 A JP 35813696A JP H10200058 A JPH10200058 A JP H10200058A
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Abstract
(57)【要約】
【課題】セル面積を増大させるとなく、単位面積当たり
のメモリ容量を大幅に向上させる。 【解決手段】 一対のビット線ＢＬの一方にソースまた
はドレインの何れか一方が接続されている選択トランジ
スタ２と、そのソースまたはドレインの他方側に、記憶
ノード電極３を並列に接続させ、それぞれが異なる記憶
データを蓄積できる複数の強誘電体キャパシタＣ0,Ｃ1
とによりメモリセル１が構成され、当該キャパシタＣ0,
Ｃ1 のプレート電極４に接続され、ワード線ＷＬが励起
されることを条件に、入力されるプレート線選択信号AP
O 等に応じて、強誘電体キャパシタＣ0,Ｃ1 の何れかの
プレート電極４をプレート電圧供給線ＰＬに選択的に接
続させるプレート線選択回路５を有する。
のメモリ容量を大幅に向上させる。 【解決手段】 一対のビット線ＢＬの一方にソースまた
はドレインの何れか一方が接続されている選択トランジ
スタ２と、そのソースまたはドレインの他方側に、記憶
ノード電極３を並列に接続させ、それぞれが異なる記憶
データを蓄積できる複数の強誘電体キャパシタＣ0,Ｃ1
とによりメモリセル１が構成され、当該キャパシタＣ0,
Ｃ1 のプレート電極４に接続され、ワード線ＷＬが励起
されることを条件に、入力されるプレート線選択信号AP
O 等に応じて、強誘電体キャパシタＣ0,Ｃ1 の何れかの
プレート電極４をプレート電圧供給線ＰＬに選択的に接
続させるプレート線選択回路５を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、１つのメモリセル
内にそれぞれ異なる記憶データを記憶可能な複数の強誘
電体キャパシタを有する半導体記憶装置にかかり、特に
複数の強誘電体キャパシタの立体的な配置構造と、その
キャパシタを選択的に切り替える回路構成に関する。
内にそれぞれ異なる記憶データを記憶可能な複数の強誘
電体キャパシタを有する半導体記憶装置にかかり、特に
複数の強誘電体キャパシタの立体的な配置構造と、その
キャパシタを選択的に切り替える回路構成に関する。
【０００２】
【従来の技術】従来、強誘電体メモリ素子は、そのセル
形式が、２個の選択トランジスタと２個の強誘電体キャ
パシタとにより１ビットを構成するもの（２Ｔｒ−２Ｃ
ａｐ方式）と、１個の選択トランジスタと１個の強誘電
体キャパシタとにより１ビットを構成するもの（１Ｔｒ
−１Ｃａｐ方式）との２種類があった。２Ｔｒ−２Ｃａ
ｐ方式は、データ読出時の基準をセル内部で設定でき、
データ読出動作がプロセスや膜特性等のバラツキの影響
を受けにくい、また低電圧動作が可能であるといった利
点を有する。これに対し、１Ｔｒ−１Ｃａｐ方式では、
高集積化に適したものとするために、データ読出の基準
となるセルをビット線対ごとに共有させて、メモリセル
自体は簡素化されている。
形式が、２個の選択トランジスタと２個の強誘電体キャ
パシタとにより１ビットを構成するもの（２Ｔｒ−２Ｃ
ａｐ方式）と、１個の選択トランジスタと１個の強誘電
体キャパシタとにより１ビットを構成するもの（１Ｔｒ
−１Ｃａｐ方式）との２種類があった。２Ｔｒ−２Ｃａ
ｐ方式は、データ読出時の基準をセル内部で設定でき、
データ読出動作がプロセスや膜特性等のバラツキの影響
を受けにくい、また低電圧動作が可能であるといった利
点を有する。これに対し、１Ｔｒ−１Ｃａｐ方式では、
高集積化に適したものとするために、データ読出の基準
となるセルをビット線対ごとに共有させて、メモリセル
自体は簡素化されている。
【０００３】
【発明が解決しようとする課題】これら強誘電体メモリ
素子も、他のメモリ素子と同様に大容量化の要請がつよ
く、全体の記憶容量を増やす際、チップ面積の増大を如
何に最小限に抑えるかが重要な課題となっている。この
ため、単位面積当たりの容量値を向上させることを目的
として、誘電率の高い強誘電薄膜の開発や、電極表面積
の増大といった様々な検討が進められ、ある程度の成果
を上げている。ところが、従来のセル形式のまま、強誘
電体メモリ素子の単位面積当たり容量値を上げようとし
ても、強誘電薄膜の開発自体の困難性や強誘電薄膜の扱
いが難しいといったことに起因して、蓄積容量値を大幅
に向上させることは容易でない。
素子も、他のメモリ素子と同様に大容量化の要請がつよ
く、全体の記憶容量を増やす際、チップ面積の増大を如
何に最小限に抑えるかが重要な課題となっている。この
ため、単位面積当たりの容量値を向上させることを目的
として、誘電率の高い強誘電薄膜の開発や、電極表面積
の増大といった様々な検討が進められ、ある程度の成果
を上げている。ところが、従来のセル形式のまま、強誘
電体メモリ素子の単位面積当たり容量値を上げようとし
ても、強誘電薄膜の開発自体の困難性や強誘電薄膜の扱
いが難しいといったことに起因して、蓄積容量値を大幅
に向上させることは容易でない。
【０００４】本発明は、このような実情に鑑みてなさ
れ、セル面積を増大させることなく、単位面積当たりの
メモリ容量を大幅に向上させることができる新たなセル
構造を提案し、これを用いた大容量で高性能な強誘電体
メモリ素子を提供することを目的とする。
れ、セル面積を増大させることなく、単位面積当たりの
メモリ容量を大幅に向上させることができる新たなセル
構造を提案し、これを用いた大容量で高性能な強誘電体
メモリ素子を提供することを目的とする。
【０００５】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の強誘
電体記憶装置では、選択トランジスタを共通化した複数
の強誘電体キャパシタをメモリセル内に複数設け、その
何れにデータを記憶させ、また何れの記憶データを読出
すかを制御する回路を具備させる構成にした。すなわ
ち、本発明の強誘電体記憶装置では、一対のビット線の
一方にソースまたはドレインの何れか一方が接続されて
いる選択トランジスタと、当該選択トランジスタのソー
スまたはドレインの他方側に、記憶ノード電極を並列に
接続させ、それぞれが異なる記憶データを蓄積できる複
数の強誘電体キャパシタと、によりメモリセルが構成さ
れ、当該複数の強誘電体キャパシタのプレート電極に接
続され、ワード線が励起されることを条件に、入力され
るプレート線選択信号に応じて、複数の強誘電体キャパ
シタの何れかのプレート電極をプレート電圧供給線に選
択的に接続させるプレート線選択回路を有することを特
徴とする。
点を解決し、上記目的を達成するために、本発明の強誘
電体記憶装置では、選択トランジスタを共通化した複数
の強誘電体キャパシタをメモリセル内に複数設け、その
何れにデータを記憶させ、また何れの記憶データを読出
すかを制御する回路を具備させる構成にした。すなわ
ち、本発明の強誘電体記憶装置では、一対のビット線の
一方にソースまたはドレインの何れか一方が接続されて
いる選択トランジスタと、当該選択トランジスタのソー
スまたはドレインの他方側に、記憶ノード電極を並列に
接続させ、それぞれが異なる記憶データを蓄積できる複
数の強誘電体キャパシタと、によりメモリセルが構成さ
れ、当該複数の強誘電体キャパシタのプレート電極に接
続され、ワード線が励起されることを条件に、入力され
るプレート線選択信号に応じて、複数の強誘電体キャパ
シタの何れかのプレート電極をプレート電圧供給線に選
択的に接続させるプレート線選択回路を有することを特
徴とする。
【０００６】複数の強誘電体キャパシタは、選択トラン
ジスタを挟んで半導体基板面に垂直な方向に互いに離間
して配置させると、単位面積あたりのメモリ容量値を従
来の少なくとも２倍以上にでき好ましい。
ジスタを挟んで半導体基板面に垂直な方向に互いに離間
して配置させると、単位面積あたりのメモリ容量値を従
来の少なくとも２倍以上にでき好ましい。
【０００７】また、選択トランジスタおよび複数の強誘
電体キャパシタは、半導体基板上の厚い絶縁層内に埋め
込まれたかたちで配置させると、選択トランジスタがＳ
ＯＩ(Silicon On Insulator)型の素子分離構造となり、
選択トランジスタの高速化および低消費電力化を図り、
さらにキャパシタのプレート線同士の電気的干渉を小さ
くでき、好ましい。
電体キャパシタは、半導体基板上の厚い絶縁層内に埋め
込まれたかたちで配置させると、選択トランジスタがＳ
ＯＩ(Silicon On Insulator)型の素子分離構造となり、
選択トランジスタの高速化および低消費電力化を図り、
さらにキャパシタのプレート線同士の電気的干渉を小さ
くでき、好ましい。
【０００８】このような構成の強誘電体記憶装置では、
１メモリセルで複数ビットの情報を記憶でき、従来の数
倍の記憶容量を達成できる。また、強誘電体キャパシタ
を立体配置させることによって、占有面積を同等あるい
は面積増大を極力抑えることが可能となる。加えて、選
択トランジスタの高性能化等を図ることができ、この結
果、大容量で高速動作が可能な強誘電体記憶装置を実現
させることが容易化される。
１メモリセルで複数ビットの情報を記憶でき、従来の数
倍の記憶容量を達成できる。また、強誘電体キャパシタ
を立体配置させることによって、占有面積を同等あるい
は面積増大を極力抑えることが可能となる。加えて、選
択トランジスタの高性能化等を図ることができ、この結
果、大容量で高速動作が可能な強誘電体記憶装置を実現
させることが容易化される。
【０００９】一方、メモリセル内に２つの強誘電体キャ
パシタを設けた場合、これを選択的にプレート線に接続
させるプレート線選択回路の具体的構成としては、各プ
レート電極とプレート電圧供給線との接続経路途中それ
ぞれに制御ゲートを設け、その２つの制御ゲートを、プ
レート線選択信号によって互いに反転動作させるように
することができる。すなわち、この場合のプレート線選
択回路は、前記ワード線が第１の入力端子に接続され、
前記プレート線選択信号が第２の入力端子に接続される
ＡＮＤゲートと、前記２つの強誘電体キャパシタの一方
のプレート電極と前記プレート電圧供給線との間に接続
され、ゲートに前記ＡＮＤゲートの出力が接続されてい
る第１の制御ゲートと、他方のプレート電極と前記プレ
ート電圧供給線との間に接続され、ゲートに前記ＡＮＤ
ゲートの出力がインバータを介して接続され、前記第１
の制御ゲートに対し反転動作する第２の制御ゲートと、
を有することを特徴とする。
パシタを設けた場合、これを選択的にプレート線に接続
させるプレート線選択回路の具体的構成としては、各プ
レート電極とプレート電圧供給線との接続経路途中それ
ぞれに制御ゲートを設け、その２つの制御ゲートを、プ
レート線選択信号によって互いに反転動作させるように
することができる。すなわち、この場合のプレート線選
択回路は、前記ワード線が第１の入力端子に接続され、
前記プレート線選択信号が第２の入力端子に接続される
ＡＮＤゲートと、前記２つの強誘電体キャパシタの一方
のプレート電極と前記プレート電圧供給線との間に接続
され、ゲートに前記ＡＮＤゲートの出力が接続されてい
る第１の制御ゲートと、他方のプレート電極と前記プレ
ート電圧供給線との間に接続され、ゲートに前記ＡＮＤ
ゲートの出力がインバータを介して接続され、前記第１
の制御ゲートに対し反転動作する第２の制御ゲートと、
を有することを特徴とする。
【００１０】また、これらの制御ゲートを、プレート線
選択信号とその反転信号によって動作するトランスミッ
ションゲート構成にすると、導通時の低インピーダンス
化、及び非導通時の高インピーダンス化を図ることがで
き、好ましい。すなわち、この場合のプレート線選択回
路において、前記ＡＮＤゲートは、それぞれ前記第１の
入力端子と前記第２の入力端子とを有する第１のＡＮＤ
ゲートと第２のＡＮＤゲートから構成され、当該第１の
ＡＮＤゲートは、その第２の入力端子に前記プレート線
選択信号が入力され、その出力が前記第１の制御ゲート
を構成するトランジスタのゲートに接続され、前記第２
のＡＮＤゲートは、その第２の入力端子に前記プレート
線選択信号の反転信号が入力され、その出力が前記第２
の制御ゲートを構成するトランジスタのゲートに前記イ
ンバータを介して接続され、前記第１の制御ゲートを構
成するトランジスタは、第１のＡＮＤゲートの出力がイ
ンバータを介してゲートに接続されている逆導電型のト
ランジスタとともに、第１のトランスミッションゲート
を構成し、前記第２の制御ゲートを構成するトランジス
タは、第２のＡＮＤゲートの出力がゲートに接続されて
いる逆導電型のトランジスタとともに、第２のトランス
ミッションゲートを構成していることを特徴とする。
選択信号とその反転信号によって動作するトランスミッ
ションゲート構成にすると、導通時の低インピーダンス
化、及び非導通時の高インピーダンス化を図ることがで
き、好ましい。すなわち、この場合のプレート線選択回
路において、前記ＡＮＤゲートは、それぞれ前記第１の
入力端子と前記第２の入力端子とを有する第１のＡＮＤ
ゲートと第２のＡＮＤゲートから構成され、当該第１の
ＡＮＤゲートは、その第２の入力端子に前記プレート線
選択信号が入力され、その出力が前記第１の制御ゲート
を構成するトランジスタのゲートに接続され、前記第２
のＡＮＤゲートは、その第２の入力端子に前記プレート
線選択信号の反転信号が入力され、その出力が前記第２
の制御ゲートを構成するトランジスタのゲートに前記イ
ンバータを介して接続され、前記第１の制御ゲートを構
成するトランジスタは、第１のＡＮＤゲートの出力がイ
ンバータを介してゲートに接続されている逆導電型のト
ランジスタとともに、第１のトランスミッションゲート
を構成し、前記第２の制御ゲートを構成するトランジス
タは、第２のＡＮＤゲートの出力がゲートに接続されて
いる逆導電型のトランジスタとともに、第２のトランス
ミッションゲートを構成していることを特徴とする。
【００１１】このようなプレート線選択回路は、回路構
成が簡易であり、単位面積あたりのメモリ容量増大を目
的として本発明で新たに提案される１Ｔｒ−２Ｃａｐ方
式の強誘電体記憶装置について、そのメモリセル内のキ
ャパシタ切換回路として適している。
成が簡易であり、単位面積あたりのメモリ容量増大を目
的として本発明で新たに提案される１Ｔｒ−２Ｃａｐ方
式の強誘電体記憶装置について、そのメモリセル内のキ
ャパシタ切換回路として適している。
【００１２】
【発明の実施の形態】以下、本発明に係わる強誘電体記
憶装置（強誘電体メモリ）を、図面を参照しながら詳細
に説明する。本発明の強誘電体メモリの特徴は、上記し
たように、それぞれ異なるデータが記憶できる強誘電体
キャパシタを各メモリセル内に複数有し、また、その選
択を制御する回路が設けられていることにある。したが
って、メモリセル内の強誘電体キャパシタ数に限定はな
く、その配置についても特に制限はない。ただし、セル
面積の増大を抑える意味では、キャパシタを基板面と垂
直な方向に３次元的に配置させるのが望ましい。
憶装置（強誘電体メモリ）を、図面を参照しながら詳細
に説明する。本発明の強誘電体メモリの特徴は、上記し
たように、それぞれ異なるデータが記憶できる強誘電体
キャパシタを各メモリセル内に複数有し、また、その選
択を制御する回路が設けられていることにある。したが
って、メモリセル内の強誘電体キャパシタ数に限定はな
く、その配置についても特に制限はない。ただし、セル
面積の増大を抑える意味では、キャパシタを基板面と垂
直な方向に３次元的に配置させるのが望ましい。
【００１３】ここでは、共通な選択トランジスタを挟ん
で、２つの強誘電体キャパシタを上下に対称に設け、セ
ル面積を変えずにメモリ容量を２倍にできる場合を例と
して、本発明を説明する。図１（ａ）は、本発明の強誘
電体記憶装置のメモリセル構成例を示す等価回路図であ
り、図１（ｂ）は、プレート線選択回路の構成例を示す
回路図である。図中、符号１は、強誘電体メモリのメモ
リセル、２は選択トランジスタを示す。Ｃ0 およびＣ1
は２つの強誘電体キャパシタを示し、その記憶ノードと
なる電極（本発明では、記憶ノード電極と称する）を符
号３で示し、そのプレート電極を符号４で示す。また、
ＢＬはビット線、ＷＬはワード線、ＰＬ0 ，ＰＬ1 はそ
れぞれ強誘電体キャパシタＣ0 ，Ｃ1 のプレート電極に
接続されたプレート線である。
で、２つの強誘電体キャパシタを上下に対称に設け、セ
ル面積を変えずにメモリ容量を２倍にできる場合を例と
して、本発明を説明する。図１（ａ）は、本発明の強誘
電体記憶装置のメモリセル構成例を示す等価回路図であ
り、図１（ｂ）は、プレート線選択回路の構成例を示す
回路図である。図中、符号１は、強誘電体メモリのメモ
リセル、２は選択トランジスタを示す。Ｃ0 およびＣ1
は２つの強誘電体キャパシタを示し、その記憶ノードと
なる電極（本発明では、記憶ノード電極と称する）を符
号３で示し、そのプレート電極を符号４で示す。また、
ＢＬはビット線、ＷＬはワード線、ＰＬ0 ，ＰＬ1 はそ
れぞれ強誘電体キャパシタＣ0 ，Ｃ1 のプレート電極に
接続されたプレート線である。
【００１４】本発明では、このように共通な選択トラン
ジスタ２の一方の不純物拡散領域（例えば、ドレイン）
に、２つの強誘電体キャパシタＣ0 ，Ｃ1 がその記憶ノ
ード電極３側から並列に接続されて、メモリセルが構成
されている。そして、同様な構成のメモリセルがビット
線ＢＬとワード線の各交点ごとに規則正しく配置され、
メモリアレイ全体が構成されている。
ジスタ２の一方の不純物拡散領域（例えば、ドレイン）
に、２つの強誘電体キャパシタＣ0 ，Ｃ1 がその記憶ノ
ード電極３側から並列に接続されて、メモリセルが構成
されている。そして、同様な構成のメモリセルがビット
線ＢＬとワード線の各交点ごとに規則正しく配置され、
メモリアレイ全体が構成されている。
【００１５】一方、本発明の強誘電体メモリでは、図１
（ａ）に示すように、例えばメモリアレイ周囲にプレー
ト線選択回路５が設けられている。プレート線選択回路
５には、上記したワード線ＷＬと２本のプレート線ＰＬ
0 ，ＰＬ1 、及びプレート電圧供給線ＰＬが接続されて
いる。この外、図示せぬ選択信号線等も接続されてい
る。このプレート線選択回路５の機能および具体的な構
成については、後述する。
（ａ）に示すように、例えばメモリアレイ周囲にプレー
ト線選択回路５が設けられている。プレート線選択回路
５には、上記したワード線ＷＬと２本のプレート線ＰＬ
0 ，ＰＬ1 、及びプレート電圧供給線ＰＬが接続されて
いる。この外、図示せぬ選択信号線等も接続されてい
る。このプレート線選択回路５の機能および具体的な構
成については、後述する。
【００１６】図２は、図１のメモリセル１およびプレー
ト線選択回路５と、このメモリセル１に隣接し、ビット
線ＢＬを共有する他のメモリセルの概略断面図である。
なお、この図２では、他のメモリセルのプレート線の取
出構造は、簡略化のため省略している。また、図２は、
プレート線選択回路５とプレート線の接続は模式的に示
したものであり、実際の回路（例えば、図１（ｂ））に
は対応していない。
ト線選択回路５と、このメモリセル１に隣接し、ビット
線ＢＬを共有する他のメモリセルの概略断面図である。
なお、この図２では、他のメモリセルのプレート線の取
出構造は、簡略化のため省略している。また、図２は、
プレート線選択回路５とプレート線の接続は模式的に示
したものであり、実際の回路（例えば、図１（ｂ））に
は対応していない。
【００１７】図２中、符号１０ｂ，１０ｃは、図示せぬ
シリコン基板のエッチバックにより残されたＭＯＳトラ
ンジスタの能動領域、１１は第１の層間絶縁層、１６は
第２層間絶縁層、１７は接続プラグ、１８は第３の層間
絶縁層、１９は半導体基板、２０は接着層を示す。本実
施形態の強誘電体メモリ装置は、選択トランジスタ２を
挟んで、半導体基板１９の面に垂直な方向に２つの強誘
電体キャパシタＣ0 ，Ｃ1 が配置されている。このた
め、メモリセル１の大きさが殆ど選択トランジスタ２の
占有面積で決まり、またメモリセル１が２つの強誘電体
キャパシタＣ0 ，Ｃ1 を有して２ビットのデータを記憶
できる。したがって、選択トランジスタ２と強誘電体キ
ャパシタを平面上に並べた場合に比べ、単位面積あたり
の容量値をおおよそ４倍に向上させ、極めて大容量の強
誘電体メモリに適した構造を有している。
シリコン基板のエッチバックにより残されたＭＯＳトラ
ンジスタの能動領域、１１は第１の層間絶縁層、１６は
第２層間絶縁層、１７は接続プラグ、１８は第３の層間
絶縁層、１９は半導体基板、２０は接着層を示す。本実
施形態の強誘電体メモリ装置は、選択トランジスタ２を
挟んで、半導体基板１９の面に垂直な方向に２つの強誘
電体キャパシタＣ0 ，Ｃ1 が配置されている。このた
め、メモリセル１の大きさが殆ど選択トランジスタ２の
占有面積で決まり、またメモリセル１が２つの強誘電体
キャパシタＣ0 ，Ｃ1 を有して２ビットのデータを記憶
できる。したがって、選択トランジスタ２と強誘電体キ
ャパシタを平面上に並べた場合に比べ、単位面積あたり
の容量値をおおよそ４倍に向上させ、極めて大容量の強
誘電体メモリに適した構造を有している。
【００１８】つぎに、このように構成された強誘電体メ
モリの製造方法について、各製造過程の断面を示す図３
〜９に沿って説明する。図３（ａ）では、まずシリコン
基板１０を用意し、このシリコン基板１０の表面に、通
常のフォトリソグラフィ技術とＲＩＥ等の異方性エッチ
ングにより、所定深さの溝１０ａを形成する。次に説明
するように、この溝１０ａ同士の間隔内が絶縁膜で埋め
られることによって、メモリセル１の選択トランジスタ
２、或いはプレート線選択回路５を構成するトランジス
タについて、素子分離が達成される。この溝間隔部分の
うち、図の左端（符号１０ｂ）がメモリセル１の選択ト
ランジスタ２の能動領域となり、他の溝間隔部分１０ｃ
がプレート線選択回路５を構成するトランジスタの能動
領域となる。
モリの製造方法について、各製造過程の断面を示す図３
〜９に沿って説明する。図３（ａ）では、まずシリコン
基板１０を用意し、このシリコン基板１０の表面に、通
常のフォトリソグラフィ技術とＲＩＥ等の異方性エッチ
ングにより、所定深さの溝１０ａを形成する。次に説明
するように、この溝１０ａ同士の間隔内が絶縁膜で埋め
られることによって、メモリセル１の選択トランジスタ
２、或いはプレート線選択回路５を構成するトランジス
タについて、素子分離が達成される。この溝間隔部分の
うち、図の左端（符号１０ｂ）がメモリセル１の選択ト
ランジスタ２の能動領域となり、他の溝間隔部分１０ｃ
がプレート線選択回路５を構成するトランジスタの能動
領域となる。
【００１９】図３（ｂ）では、溝１０ａが形成されたシ
リコン基板１０上に、図示せぬシリコン酸化膜を薄く成
膜した後、第１の層間絶縁層１１とエッチングストッパ
膜１２を、例えばＣＶＤ(Chemical Vapor Deposition)
法により成膜する。また、このエッチングストッパ膜１
２上に、比較的に厚めの犠牲層１３を、例えばＣＶＤ法
やＳＯＧ(Spin on Glass) 法を用いて形成する。この第
１の層間絶縁層１１としては、例えば酸化シリコン膜を
用いることができ、犠牲層１３は、酸化シリコン系の膜
で構成される。また、エッチングストッパ膜１２は、そ
の上層側の犠牲層１３に対しエッチング選択比が高い材
料、例えば窒化シリコン膜等から構成される。第１の層
間絶縁層１１は、その成膜後に、例えば化学的機械研磨
（ＣＭＰ）等により平坦化しておくことが望ましい。そ
して、メモリセル側の能動領域となる溝間隔部分１０ｂ
に達するコンタクト孔１４を、例えばＲＩＥ等の異方性
エッチングにより形成する。
リコン基板１０上に、図示せぬシリコン酸化膜を薄く成
膜した後、第１の層間絶縁層１１とエッチングストッパ
膜１２を、例えばＣＶＤ(Chemical Vapor Deposition)
法により成膜する。また、このエッチングストッパ膜１
２上に、比較的に厚めの犠牲層１３を、例えばＣＶＤ法
やＳＯＧ(Spin on Glass) 法を用いて形成する。この第
１の層間絶縁層１１としては、例えば酸化シリコン膜を
用いることができ、犠牲層１３は、酸化シリコン系の膜
で構成される。また、エッチングストッパ膜１２は、そ
の上層側の犠牲層１３に対しエッチング選択比が高い材
料、例えば窒化シリコン膜等から構成される。第１の層
間絶縁層１１は、その成膜後に、例えば化学的機械研磨
（ＣＭＰ）等により平坦化しておくことが望ましい。そ
して、メモリセル側の能動領域となる溝間隔部分１０ｂ
に達するコンタクト孔１４を、例えばＲＩＥ等の異方性
エッチングにより形成する。
【００２０】図４（ｃ）では、まず、記憶ノード電極材
料をコンタクト孔１４に埋め込むかたちで成膜し、エッ
チバックすることによりプラグ状の記憶ノード電極３を
形成する。その後、フッ酸系のエッチング液により犠牲
層１３を除去し、またリン酸系のエッチング液によりエ
ッチングストッパ膜１２を除去する。
料をコンタクト孔１４に埋め込むかたちで成膜し、エッ
チバックすることによりプラグ状の記憶ノード電極３を
形成する。その後、フッ酸系のエッチング液により犠牲
層１３を除去し、またリン酸系のエッチング液によりエ
ッチングストッパ膜１２を除去する。
【００２１】図４（ｄ）では、まず、強誘電体膜１５と
プレート電極４となる膜を連続的に、例えばＣＶＤ法で
成膜する。そして、この積層膜を、通常のフォトリソグ
ラフィ技術とＲＩＥ等の異方性エッチングにより所定形
状に加工する。これにより、選択トランジスタの能動領
域１０ｂから立設したかたちで強誘電体キャパシタＣ0
が形成される。
プレート電極４となる膜を連続的に、例えばＣＶＤ法で
成膜する。そして、この積層膜を、通常のフォトリソグ
ラフィ技術とＲＩＥ等の異方性エッチングにより所定形
状に加工する。これにより、選択トランジスタの能動領
域１０ｂから立設したかたちで強誘電体キャパシタＣ0
が形成される。
【００２２】図５（ｅ）では、まず、第２の層間絶縁層
１６を全面に成膜する。第２の層間絶縁層１６は、例え
ば酸化シリコン膜で構成される。この第２の層間絶縁層
１６と第１の層間絶縁層１１とに、コンタクト孔を形成
する。このコンタクト孔は、強誘電体キャパシタＣ0 の
プレート電極上と、プレート線選択回路５を構成する所
定トランジスタの能動領域１０ｃ上で開口される。そし
て、これらコンタクト孔を埋め込むかたちで、ポリシリ
コン等からなる膜を成膜し、これをエッチバックするこ
とにより、接続プラグ１７を形成する。また、タングス
テン（Ｗ）、またはＷとアルミニウム（Ａｌ）の積層膜
を成膜し、通常のフォトリソグラフィ技術とＲＩＥ等の
異方性エッチングによって、プレート線ＰＬ0 を形成す
る。
１６を全面に成膜する。第２の層間絶縁層１６は、例え
ば酸化シリコン膜で構成される。この第２の層間絶縁層
１６と第１の層間絶縁層１１とに、コンタクト孔を形成
する。このコンタクト孔は、強誘電体キャパシタＣ0 の
プレート電極上と、プレート線選択回路５を構成する所
定トランジスタの能動領域１０ｃ上で開口される。そし
て、これらコンタクト孔を埋め込むかたちで、ポリシリ
コン等からなる膜を成膜し、これをエッチバックするこ
とにより、接続プラグ１７を形成する。また、タングス
テン（Ｗ）、またはＷとアルミニウム（Ａｌ）の積層膜
を成膜し、通常のフォトリソグラフィ技術とＲＩＥ等の
異方性エッチングによって、プレート線ＰＬ0 を形成す
る。
【００２３】図６（ｆ）では、まず、全面に酸化シリコ
ン系の第３の層間絶縁層１８を、ＣＶＤ法等で比較的に
厚く成膜する。成膜した第３の層間絶縁層１８上に、シ
リコンウェーハ等の半導体基板１９との接着材料とし
て、例えばポリシリコンからなる接着層２０を成膜後、
接着層２０上面をＣＭＰ等で平坦化する。そして、この
接着層２０側から半導体基板１９を張り合わせ、熱処理
により密着させる。
ン系の第３の層間絶縁層１８を、ＣＶＤ法等で比較的に
厚く成膜する。成膜した第３の層間絶縁層１８上に、シ
リコンウェーハ等の半導体基板１９との接着材料とし
て、例えばポリシリコンからなる接着層２０を成膜後、
接着層２０上面をＣＭＰ等で平坦化する。そして、この
接着層２０側から半導体基板１９を張り合わせ、熱処理
により密着させる。
【００２４】図７（ｇ）では、いま張り合わせた半導体
基板１９を上にして、その上面から機械研磨とＣＭＰ等
で研磨していき、第１の層間絶縁層１１が表面に露出し
たとことで研磨を終了させる。これにより、第１の層間
絶縁層１１表面にトランジスタの能動領域１０ｂ，１０
ｃが埋め込まれたかたちで残される。
基板１９を上にして、その上面から機械研磨とＣＭＰ等
で研磨していき、第１の層間絶縁層１１が表面に露出し
たとことで研磨を終了させる。これにより、第１の層間
絶縁層１１表面にトランジスタの能動領域１０ｂ，１０
ｃが埋め込まれたかたちで残される。
【００２５】図８（ｈ）では、まず、能動領域１０ｂ，
１０ｃに対し、チャネル導電型に応じて不純物を打ち分
けた後、メモリセル１側の能動領域１０ｂに選択トラン
ジスタ２のゲート電極となるワード線ＭＬと、プレート
線選択回路５側のトランジスタのゲート電極２１とを、
通常のフォトリソグラフィ技術とＲＩＥ等の異方性エッ
チングで形成する。これらの電極材料は、ポリシリコン
膜である。次いで、これらの電極ＭＬ，２１をマスクと
して、全面にイオン注入で不純物をチャネル導電型に応
じて打ち分けることによって、各能動領域１０ｂ，１０
ｃにソース領域２２とドレイン領域２３を形成する。ま
た、全面に酸化シリコン等の絶縁膜を成膜した後、同様
な加工技術を用いて、ポリシリコンからなるビット線Ｂ
Ｌを、メモリセル１の選択トランジスタ２のソース領域
２２に接続させたかたちで形成する。そして、全面に酸
化シリコン等からなる第１の層間絶縁層１１再び成膜
し、その上面を平坦化する。
１０ｃに対し、チャネル導電型に応じて不純物を打ち分
けた後、メモリセル１側の能動領域１０ｂに選択トラン
ジスタ２のゲート電極となるワード線ＭＬと、プレート
線選択回路５側のトランジスタのゲート電極２１とを、
通常のフォトリソグラフィ技術とＲＩＥ等の異方性エッ
チングで形成する。これらの電極材料は、ポリシリコン
膜である。次いで、これらの電極ＭＬ，２１をマスクと
して、全面にイオン注入で不純物をチャネル導電型に応
じて打ち分けることによって、各能動領域１０ｂ，１０
ｃにソース領域２２とドレイン領域２３を形成する。ま
た、全面に酸化シリコン等の絶縁膜を成膜した後、同様
な加工技術を用いて、ポリシリコンからなるビット線Ｂ
Ｌを、メモリセル１の選択トランジスタ２のソース領域
２２に接続させたかたちで形成する。そして、全面に酸
化シリコン等からなる第１の層間絶縁層１１再び成膜
し、その上面を平坦化する。
【００２６】その後は、先に説明した図４の工程と同様
な方法によって、第２の強誘電体キャパシタＣ1 を形成
し（図９（ｉ））、これとプレート線選択回路５とを接
続する第２のプレート線ＰＬ1 を形成する（図２）。そ
の後は、保護膜の形成およびパッド窓明け等を経て、当
該強誘電体メモリを完成させることができる。
な方法によって、第２の強誘電体キャパシタＣ1 を形成
し（図９（ｉ））、これとプレート線選択回路５とを接
続する第２のプレート線ＰＬ1 を形成する（図２）。そ
の後は、保護膜の形成およびパッド窓明け等を経て、当
該強誘電体メモリを完成させることができる。
【００２７】最後に、図１（ｂ）に例示したプレート線
選択回路５の具体的な構成と、動作について説明する。
なお、メモリセルへのデータ書込とデータ読出動作は、
基本的に通常の場合と変わらないことから、ここでの動
作説明は、プレート線の選択的な切換えについて行な
う。
選択回路５の具体的な構成と、動作について説明する。
なお、メモリセルへのデータ書込とデータ読出動作は、
基本的に通常の場合と変わらないことから、ここでの動
作説明は、プレート線の選択的な切換えについて行な
う。
【００２８】図中符号ＴＧ0,ＴＧ1 は、トランスファー
ゲートを示している。トランスファーゲートＴＧ0 は、
プレート電圧供給線ＰＬとプレート線ＰＬ0 との間に接
続されている。また，トランスファーゲートＴＧ1 は、
プレート電圧供給線ＰＬとプレート線ＰＬ1 との間に接
続されている。各トランスファーゲートＴＧ0,ＴＧ
1は、ソース同士およびドレイン同士を相互接続させた
ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ３０）と、Ｎチャネ
ルＭＯＳＦＥＴ（ＮＭＯＳ３１）とから構成されてい
る。
ゲートを示している。トランスファーゲートＴＧ0 は、
プレート電圧供給線ＰＬとプレート線ＰＬ0 との間に接
続されている。また，トランスファーゲートＴＧ1 は、
プレート電圧供給線ＰＬとプレート線ＰＬ1 との間に接
続されている。各トランスファーゲートＴＧ0,ＴＧ
1は、ソース同士およびドレイン同士を相互接続させた
ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ３０）と、Ｎチャネ
ルＭＯＳＦＥＴ（ＮＭＯＳ３１）とから構成されてい
る。
【００２９】一方、符号ＡＮＤ0,ＡＮＤ1 は、ＡＮＤゲ
ートを示している。ＡＮＤ0,ＡＮＤ1 の一方の入力に
は、ワード線ＷＬが接続されている。ＡＮＤ0 の他方の
入力には、プレート線選択信号APO が入力される。これ
に対し、ＡＮＤ1 の他方の入力には、プレート線選択信
号APO の反転信号/APOが入力される。ＡＮＤ0 の出力
は、トランスファゲートＴＧ0 を構成するＮＭＯＳ３１
のゲートに接続されるとともに、インバータＩＮＶ0 を
介して、トランスファゲートＴＧ0 を構成するＰＭＯＳ
３０のゲートに接続されている。同様に、ＡＮＤ1 の出
力は、トランスファゲートＴＧ1 のＮＭＯＳ３１のゲー
トと、インバータＩＮＶ1 を介してトランスファゲート
ＴＧ1 のＰＭＯＳ３０のゲートに接続されている。
ートを示している。ＡＮＤ0,ＡＮＤ1 の一方の入力に
は、ワード線ＷＬが接続されている。ＡＮＤ0 の他方の
入力には、プレート線選択信号APO が入力される。これ
に対し、ＡＮＤ1 の他方の入力には、プレート線選択信
号APO の反転信号/APOが入力される。ＡＮＤ0 の出力
は、トランスファゲートＴＧ0 を構成するＮＭＯＳ３１
のゲートに接続されるとともに、インバータＩＮＶ0 を
介して、トランスファゲートＴＧ0 を構成するＰＭＯＳ
３０のゲートに接続されている。同様に、ＡＮＤ1 の出
力は、トランスファゲートＴＧ1 のＮＭＯＳ３１のゲー
トと、インバータＩＮＶ1 を介してトランスファゲート
ＴＧ1 のＰＭＯＳ３０のゲートに接続されている。
【００３０】図１（ａ）の強誘電体キャパシタＣ0 が選
択され、ワード線ＷＬが励起されると、このような構成
のプレート線選択回路５にプレート線選択信号APO が入
力される。このプレート線選択回路５はハイアクティブ
とすれば、ＡＮＤ0 の出力が“ｈｉｇｈ（Ｈ）”とな
り、トランスファゲートＴＧ0 を構成するＮＭＯＳ３１
およびＰＭＯＳ３０がともに導通して、プレート線ＰＬ
0 をプレート電圧供給線ＰＬに接続する。一方、ＡＮＤ
1 の出力は、“ｌｏｗ（Ｌ）”のままで、非選択の強誘
電体キャパシタＣ1 のプレート線ＰＬ1 には、プレート
電圧が供給されない。
択され、ワード線ＷＬが励起されると、このような構成
のプレート線選択回路５にプレート線選択信号APO が入
力される。このプレート線選択回路５はハイアクティブ
とすれば、ＡＮＤ0 の出力が“ｈｉｇｈ（Ｈ）”とな
り、トランスファゲートＴＧ0 を構成するＮＭＯＳ３１
およびＰＭＯＳ３０がともに導通して、プレート線ＰＬ
0 をプレート電圧供給線ＰＬに接続する。一方、ＡＮＤ
1 の出力は、“ｌｏｗ（Ｌ）”のままで、非選択の強誘
電体キャパシタＣ1 のプレート線ＰＬ1 には、プレート
電圧が供給されない。
【００３１】これとは逆に、強誘電体キャパシタＣ1 が
選択され、ワード線ＷＬが励起されると、プレート線選
択信号APO は入力されず、その反転信号/APOが入力され
る。このため、ＡＮＤ0 の出力は“Ｌ”、ＡＮＤ1 の出
力が“Ｈ”となり、トランスファゲートＴＧ0 が遮断し
トランスファゲートＴＧ1 が導通する。したがって、プ
レート電圧供給線ＰＬに接続されるプレート線がＰＬ0
からＰＬ1 に切り替えられる。
選択され、ワード線ＷＬが励起されると、プレート線選
択信号APO は入力されず、その反転信号/APOが入力され
る。このため、ＡＮＤ0 の出力は“Ｌ”、ＡＮＤ1 の出
力が“Ｈ”となり、トランスファゲートＴＧ0 が遮断し
トランスファゲートＴＧ1 が導通する。したがって、プ
レート電圧供給線ＰＬに接続されるプレート線がＰＬ0
からＰＬ1 に切り替えられる。
【００３２】
【発明の効果】以上説明してきたように、本発明に係わ
る強誘電体キャパシタを有する半導体記憶装置によれ
ば、１つの選択トランジスタと複数の強誘電体キャパシ
タで１メモリセルを構成させ、１メモリセルに複数ビッ
トのデータを記憶させることができる。この際、三次元
的に複数の強誘電体キャパシタを配置させることでメモ
リセルの占有面積の増大を極力抑制することができる。
また、ＳＯＩ型の素子分離構造を採用することで、選択
トランジスタの高速化および低消費電力化が図れるほ
か、２つの強誘電体キャパシタのプレート電極に接続さ
れている２つのプレート線間で電気的干渉が小さく、当
該強誘電体キャパシタの安定動作が確保される。
る強誘電体キャパシタを有する半導体記憶装置によれ
ば、１つの選択トランジスタと複数の強誘電体キャパシ
タで１メモリセルを構成させ、１メモリセルに複数ビッ
トのデータを記憶させることができる。この際、三次元
的に複数の強誘電体キャパシタを配置させることでメモ
リセルの占有面積の増大を極力抑制することができる。
また、ＳＯＩ型の素子分離構造を採用することで、選択
トランジスタの高速化および低消費電力化が図れるほ
か、２つの強誘電体キャパシタのプレート電極に接続さ
れている２つのプレート線間で電気的干渉が小さく、当
該強誘電体キャパシタの安定動作が確保される。
【００３３】よって、本発明により、セル面積を増大さ
せることなく、単位面積当たりのメモリ容量を大幅に向
上させることができる新たなセル構造を提案し、これを
用いた大容量で高性能な強誘電体メモリ素子を提供する
ことができる。
せることなく、単位面積当たりのメモリ容量を大幅に向
上させることができる新たなセル構造を提案し、これを
用いた大容量で高性能な強誘電体メモリ素子を提供する
ことができる。
【図１】図１（ａ）は、本発明の実施形態にかかる強誘
電体記憶装置のメモリセル構成例を示す等価回路図であ
る。図１（ｂ）は、プレート線選択回路の構成例を示す
回路図である。
電体記憶装置のメモリセル構成例を示す等価回路図であ
る。図１（ｂ）は、プレート線選択回路の構成例を示す
回路図である。
【図２】図２は、図１のメモリセルおよびプレート線選
択回路と、このメモリセルに隣接し、ビット線を共有す
る他のメモリセルの概略断面図である。
択回路と、このメモリセルに隣接し、ビット線を共有す
る他のメモリセルの概略断面図である。
【図３】図３は、図１および図２に示す強誘電体メモリ
の各製造過程を示す概略断面図であり、記憶ノード電極
形成用コンタクト孔の開口工程までを示す。
の各製造過程を示す概略断面図であり、記憶ノード電極
形成用コンタクト孔の開口工程までを示す。
【図４】図４は、図３に続く概略断面図であり、最初の
強誘電体キャパシタの形成工程までを示す。
強誘電体キャパシタの形成工程までを示す。
【図５】図５は、図４に続く概略断面図であり、プレー
ト線の形成工程までを示す。
ト線の形成工程までを示す。
【図６】図６は、図５に続く概略断面図であり、半導体
基板の張り合せ工程までを示す。
基板の張り合せ工程までを示す。
【図７】図７は、図６に続く概略断面図であり、シリコ
ン基板を研磨することによるトランジスタ能動領域の形
成工程までを示す。
ン基板を研磨することによるトランジスタ能動領域の形
成工程までを示す。
【図８】図８は、図７に続く概略断面図であり、トラン
ジスタ、ビット線およびワード線の形成工程までを示
す。
ジスタ、ビット線およびワード線の形成工程までを示
す。
【図９】図９は、図８に続く概略断面図であり、２つ目
の強誘電体キャパシタの形成工程までを示す。
の強誘電体キャパシタの形成工程までを示す。
１…メモリセル、２…選択トランジスタ、３…記憶ノー
ド電極、４…プレート電極、５…プレート線選択回路、
１０…シリコン基板、１０ａ…素子分離用の溝、１０
ｂ，１０ｃ…トランジスタの能動領域、１１…第１の層
間絶縁層、１２…エッチングストッパ膜、１３…犠牲
層、１４…コンタクト孔、１５…強誘電体膜、１６…第
２の層間絶縁層、１７…接続プラグ、１８…第３の層間
絶縁層、１９…半導体基板、２０…接着層、２１…ゲー
ト電極、２２…ソース領域、２３…ドレイン領域、３０
…トランスファゲートを構成するＰＭＯＳ、３１…トラ
ンスファゲートを構成するＮＭＯＳ、Ｃ0,Ｃ1 …２つの
強誘電体キャパシタ、ＢＬ…ビット線、ＷＬ…ワード
線、ＰＬ…プレート電圧供給線、ＰＬ0,ＰＬ1 …プレー
ト線、ＴＧ0,ＴＧ1 …トランスファーゲート、ＡＮＤ0,
ＡＮＤ1 …ＡＮＤゲート、ＩＮＶ0,ＩＮＶ1 …インバー
タ、APO …プレート線選択信号、/APO…プレート線選択
信号の反転信号。
ド電極、４…プレート電極、５…プレート線選択回路、
１０…シリコン基板、１０ａ…素子分離用の溝、１０
ｂ，１０ｃ…トランジスタの能動領域、１１…第１の層
間絶縁層、１２…エッチングストッパ膜、１３…犠牲
層、１４…コンタクト孔、１５…強誘電体膜、１６…第
２の層間絶縁層、１７…接続プラグ、１８…第３の層間
絶縁層、１９…半導体基板、２０…接着層、２１…ゲー
ト電極、２２…ソース領域、２３…ドレイン領域、３０
…トランスファゲートを構成するＰＭＯＳ、３１…トラ
ンスファゲートを構成するＮＭＯＳ、Ｃ0,Ｃ1 …２つの
強誘電体キャパシタ、ＢＬ…ビット線、ＷＬ…ワード
線、ＰＬ…プレート電圧供給線、ＰＬ0,ＰＬ1 …プレー
ト線、ＴＧ0,ＴＧ1 …トランスファーゲート、ＡＮＤ0,
ＡＮＤ1 …ＡＮＤゲート、ＩＮＶ0,ＩＮＶ1 …インバー
タ、APO …プレート線選択信号、/APO…プレート線選択
信号の反転信号。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年２月１４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792
Claims (5)
- 【請求項１】 一対のビット線の一方にソースまたはド
レインの何れか一方が接続されている選択トランジスタ
と、 当該選択トランジスタのソースまたはドレインの他方側
に、記憶ノード電極を並列に接続させ、それぞれが異な
る記憶データを蓄積できる複数の強誘電体キャパシタ
と、によりメモリセルが構成され、 当該複数の強誘電体キャパシタのプレート電極に接続さ
れ、ワード線が励起されることを条件に、入力されるプ
レート線選択信号に応じて、複数の強誘電体キャパシタ
の何れかのプレート電極をプレート電圧供給線に選択的
に接続させるプレート線選択回路を有する強誘電体キャ
パシタを有する半導体記憶装置。 - 【請求項２】 前記複数の強誘電体キャパシタは、前記
選択トランジスタを挟んで半導体基板面に垂直な方向に
互いに離間して配置されている請求項１に記載の強誘電
体キャパシタを有する半導体記憶装置。 - 【請求項３】 前記選択トランジスタおよび前記複数の
強誘電体キャパシタは、半導体基板上の厚い絶縁層内に
埋め込まれたかたちで配置されている請求項２に記載の
強誘電体キャパシタを有する半導体記憶装置。 - 【請求項４】 前記強誘電体キャパシタは、メモリセル
内に一対設けられ、前記プレート線選択回路は、 前記ワード線が第１の入力端子に接続され、前記プレー
ト線選択信号が第２の入力端子に接続されるＡＮＤゲー
トと、 前記２つの強誘電体キャパシタの一方のプレート電極と
前記プレート電圧供給線との間に接続され、ゲートに前
記ＡＮＤゲートの出力が接続されている第１の制御ゲー
トと、 他方のプレート電極と前記プレート電圧供給線との間に
接続され、ゲートに前記ＡＮＤゲートの出力がインバー
タを介して接続され、前記第１の制御ゲートに対し反転
動作する第２の制御ゲートと、を有する請求項１に記載
の強誘電体キャパシタを有する半導体記憶装置。 - 【請求項５】 前記ＡＮＤゲートは、それぞれ前記第１
の入力端子と前記第２の入力端子とを有する第１のＡＮ
Ｄゲートと第２のＡＮＤゲートから構成され、 当該第１のＡＮＤゲートは、その第２の入力端子に前記
プレート線選択信号が入力され、その出力が前記第１の
制御ゲートを構成するトランジスタのゲートに接続さ
れ、 前記第２のＡＮＤゲートは、その第２の入力端子に前記
プレート線選択信号の反転信号が入力され、その出力が
前記第２の制御ゲートを構成するトランジスタのゲート
に前記インバータを介して接続され、 前記第１の制御ゲートを構成するトランジスタは、第１
のＡＮＤゲートの出力がインバータを介してゲートに接
続されている逆導電型のトランジスタとともに、第１の
トランスミッションゲートを構成し、 前記第２の制御ゲートを構成するトランジスタは、第２
のＡＮＤゲートの出力がゲートに接続されている逆導電
型のトランジスタとともに、第２のトランスミッション
ゲートを構成している請求項４に記載の強誘電体キャパ
シタを有する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35813696A JP3622390B2 (ja) | 1996-12-29 | 1996-12-29 | 強誘電体キャパシタを有する半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35813696A JP3622390B2 (ja) | 1996-12-29 | 1996-12-29 | 強誘電体キャパシタを有する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200058A true JPH10200058A (ja) | 1998-07-31 |
| JP3622390B2 JP3622390B2 (ja) | 2005-02-23 |
Family
ID=18457735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35813696A Expired - Fee Related JP3622390B2 (ja) | 1996-12-29 | 1996-12-29 | 強誘電体キャパシタを有する半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3622390B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1049256A (ja) * | 1996-07-31 | 1998-02-20 | Matsushita Electric Ind Co Ltd | 電気配線材処理構造 |
| KR100324594B1 (ko) * | 1999-06-28 | 2002-02-16 | 박종섭 | 강유전체 메모리 장치 |
| US6363003B1 (en) * | 1999-11-08 | 2002-03-26 | Sharp Kabushiki Kaisha | Ferroelectric memory device |
| KR100803642B1 (ko) * | 2000-05-26 | 2008-02-19 | 소니 가부시끼 가이샤 | 강유전체형 비휘발성 반도체 메모리 및 이의 동작 방법 |
| JP2016122852A (ja) * | 2010-11-24 | 2016-07-07 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017195398A (ja) * | 2010-05-21 | 2017-10-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2021532607A (ja) * | 2018-08-13 | 2021-11-25 | ウーシー ペタバイト テクノロジ カンパニー リミテッドWuxi Petabyte Technologies Co., Ltd. | 三次元強誘電体メモリ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6625942B2 (ja) | 2016-07-29 | 2019-12-25 | 株式会社東芝 | 半導体記憶装置 |
-
1996
- 1996-12-29 JP JP35813696A patent/JP3622390B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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