JPH10200064A - 半導体メモリ・デバイス - Google Patents
半導体メモリ・デバイスInfo
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- JPH10200064A JPH10200064A JP9337640A JP33764097A JPH10200064A JP H10200064 A JPH10200064 A JP H10200064A JP 9337640 A JP9337640 A JP 9337640A JP 33764097 A JP33764097 A JP 33764097A JP H10200064 A JPH10200064 A JP H10200064A
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- gate
- sense amplifier
- transistor
- pitch
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- 238000000034 method Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 同じセンス増幅器ピッチに対しラッチ・トラ
ンジスタのモート領域の幅が増大しているセンス増幅器
を有する半導体メモリ・デバイスを提供する。 【解決手段】 センス増幅器のおのおのはラッチ・トラ
ンジスタを有する。このラッチ・トランジスタは、モー
ト領域と、複数個のゲート・フィンガを有するゲート領
域と、を有する。隣接するラッチ・トランジスタは水平
方向と垂直方向との両方において相互にオフセットして
いる。これらのラッチ・トランジスタのゲート・フィン
ガは、センス増幅器のラッチ・トランジスタのピッチを
保持したままで大きな幅を備えたモート領域を有するよ
うに相互に嵌入される。得られる構造体は、ピッチを保
持したままで増大したセンシング特性を有する。
ンジスタのモート領域の幅が増大しているセンス増幅器
を有する半導体メモリ・デバイスを提供する。 【解決手段】 センス増幅器のおのおのはラッチ・トラ
ンジスタを有する。このラッチ・トランジスタは、モー
ト領域と、複数個のゲート・フィンガを有するゲート領
域と、を有する。隣接するラッチ・トランジスタは水平
方向と垂直方向との両方において相互にオフセットして
いる。これらのラッチ・トランジスタのゲート・フィン
ガは、センス増幅器のラッチ・トランジスタのピッチを
保持したままで大きな幅を備えたモート領域を有するよ
うに相互に嵌入される。得られる構造体は、ピッチを保
持したままで増大したセンシング特性を有する。
Description
【０００１】
【発明の属する技術分野】本発明は広くいえば、電子回
路に関する。さらに詳細にいえば、オフセットしたラッ
チ・トランジスタと相互に嵌入したゲート・フィンガと
を備えたセンス増幅器を有する半導体メモリ・デバイス
に関する。
路に関する。さらに詳細にいえば、オフセットしたラッ
チ・トランジスタと相互に嵌入したゲート・フィンガと
を備えたセンス増幅器を有する半導体メモリ・デバイス
に関する。
【０００２】
【発明が解決しようとする課題】センス増幅器は半導体
メモリ・デバイスによく用いられている。センス増幅器
は、対になったビット線路の間の電位差を検知しそして
増幅を行う。図１は、従来のセンス増幅器のラッチ部分
の回路図である。このセンス増幅器は４で全体的に示さ
れている。センス増幅器は、Ｎチヤンネル・トランジス
タＭ１およびＭ２と、Ｐチヤンネル・トランジスタＭ３
およびＭ４で形成される。図１において、Ｎ１およびＮ
２は対になったビット線、ＮＣはＮチヤンネル駆動線
路、ＰＣはＰチヤンネル駆動線である。
メモリ・デバイスによく用いられている。センス増幅器
は、対になったビット線路の間の電位差を検知しそして
増幅を行う。図１は、従来のセンス増幅器のラッチ部分
の回路図である。このセンス増幅器は４で全体的に示さ
れている。センス増幅器は、Ｎチヤンネル・トランジス
タＭ１およびＭ２と、Ｐチヤンネル・トランジスタＭ３
およびＭ４で形成される。図１において、Ｎ１およびＮ
２は対になったビット線、ＮＣはＮチヤンネル駆動線
路、ＰＣはＰチヤンネル駆動線である。
【０００３】通常、半導体製造において要請されている
目標の１つは、半導体デバイスの寸法を小さくすること
である。このことは、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）デバイスに対しても目標として
要請されている。典型的なＤＲＡＭデバイスでは、セン
ス増幅器は２個のビット線対の幅の中に納められなけれ
ばならない。このことのために、センス増幅器の幅はビ
ット線のピッチの４倍に限定される。センス増幅器のピ
ッチに関するこの制限はまた、センス増幅器のラッチ・
トランジスタの幅をも制限する。
目標の１つは、半導体デバイスの寸法を小さくすること
である。このことは、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）デバイスに対しても目標として
要請されている。典型的なＤＲＡＭデバイスでは、セン
ス増幅器は２個のビット線対の幅の中に納められなけれ
ばならない。このことのために、センス増幅器の幅はビ
ット線のピッチの４倍に限定される。センス増幅器のピ
ッチに関するこの制限はまた、センス増幅器のラッチ・
トランジスタの幅をも制限する。
【０００４】ラッチ・トランジスタの幅が小さくなると
また、センス増幅器のセンシング速度とセンシング特性
も減少する。したがって、従来のメモリ・デバイスで
は、ラッチ・トランジスタの幅がまた制限されることに
より、メモリ・ビット線のピッチはセンス増幅器の特性
を制限する。
また、センス増幅器のセンシング速度とセンシング特性
も減少する。したがって、従来のメモリ・デバイスで
は、ラッチ・トランジスタの幅がまた制限されることに
より、メモリ・ビット線のピッチはセンス増幅器の特性
を制限する。
【０００５】
【課題を解決するための手段】本発明により、オフセッ
トしたラッチ・トランジスタと、相互に嵌入したゲート
・フィンガと、を有する半導体メモリ・デバイスが得ら
れる。先行技術において開発されたセンス増幅器が有す
る欠点および問題点は、本発明の半導体メモリ・デバイ
スでは大幅に少なくなっている。
トしたラッチ・トランジスタと、相互に嵌入したゲート
・フィンガと、を有する半導体メモリ・デバイスが得ら
れる。先行技術において開発されたセンス増幅器が有す
る欠点および問題点は、本発明の半導体メモリ・デバイ
スでは大幅に少なくなっている。
【０００６】本発明の１つの特徴は、同じセンス増幅器
のピッチに対してラッチ・トランジスタのモート（掘）
幅が増大している、センス増幅器を有する半導体メモリ
・デバイスが得られることである。センス増幅器のおの
おのは、モート領域と、複数個のゲート・フィンガを有
するゲート領域と、を備えたラッチ・トランジスタを有
する。ここで、ゲート・フィンガの長さはセンス増幅器
のピッチの関数として定まる。センス増幅器のラッチ・
トランジスタのピッチを保持したままラッチ・トランジ
スタが幅の大きなモート領域を有するように、隣接する
ラッチ・トランジスタが水平方向と垂直方向との両方に
おいて相互にオフセットしており、およびこれらのラッ
チ・トランジスタのゲート・フィンガが相互に嵌入して
いる。その結果として得られる構造体により、ピッチを
保持したままでセンシング特性が増大することが得られ
る。
のピッチに対してラッチ・トランジスタのモート（掘）
幅が増大している、センス増幅器を有する半導体メモリ
・デバイスが得られることである。センス増幅器のおの
おのは、モート領域と、複数個のゲート・フィンガを有
するゲート領域と、を備えたラッチ・トランジスタを有
する。ここで、ゲート・フィンガの長さはセンス増幅器
のピッチの関数として定まる。センス増幅器のラッチ・
トランジスタのピッチを保持したままラッチ・トランジ
スタが幅の大きなモート領域を有するように、隣接する
ラッチ・トランジスタが水平方向と垂直方向との両方に
おいて相互にオフセットしており、およびこれらのラッ
チ・トランジスタのゲート・フィンガが相互に嵌入して
いる。その結果として得られる構造体により、ピッチを
保持したままでセンシング特性が増大することが得られ
る。
【０００７】本発明により、センス増幅器の全体のピッ
チを増大させることなくラッチ・トランジスタの幅を増
加させるために、ラッチ・トランジスタをオフセットに
することによりおよびゲート・フィンガを相互に嵌入さ
せることにより、重要な技術的利点が得られる。センス
増幅器の固定されているピッチに対して大きな幅を有す
るラッチ・トランジスタを備えることにより、ラッチ・
トランジスタの大きな幅はセンシング特性の増大を可能
にする。
チを増大させることなくラッチ・トランジスタの幅を増
加させるために、ラッチ・トランジスタをオフセットに
することによりおよびゲート・フィンガを相互に嵌入さ
せることにより、重要な技術的利点が得られる。センス
増幅器の固定されているピッチに対して大きな幅を有す
るラッチ・トランジスタを備えることにより、ラッチ・
トランジスタの大きな幅はセンシング特性の増大を可能
にする。
【０００８】
【発明の実施の形態】本発明およびその利点をさらによ
く理解するために、下記において添付図面を参照して本
発明を詳細に説明する。添付図面において、同等の部品
には同等の番号が付されている。
く理解するために、下記において添付図面を参照して本
発明を詳細に説明する。添付図面において、同等の部品
には同等の番号が付されている。
【０００９】本発明のセンス増幅器はオフセット・ラッ
チ・トランジスタと相互に嵌入したゲート・フィンガを
有し、それによりセンス増幅器の固定されたピッチに対
してラッチ・トランジスタの幅を大きくすることが可能
である。固定されたセンス増幅器ピッチに対して本発明
による幅の大きいラッチ・トランジスタを用いることに
より、センス増幅器のセンシング速度の増大が得られ
る。
チ・トランジスタと相互に嵌入したゲート・フィンガを
有し、それによりセンス増幅器の固定されたピッチに対
してラッチ・トランジスタの幅を大きくすることが可能
である。固定されたセンス増幅器ピッチに対して本発明
による幅の大きいラッチ・トランジスタを用いることに
より、センス増幅器のセンシング速度の増大が得られ
る。
【００１０】前記で説明したように、図１は、２個のＮ
チヤンネル・トランジスタと２個のＰチヤンネル・トラ
ンジスタとにより形成された従来のセンス増幅器のＣＭ
ＯＳラッチ部分の回路図である。センス増幅器４は、対
になったビット線路Ｎ１およびＮ２の電荷を検出するよ
うに動作し、そしてこの検出された電圧レベルを増幅す
る。センス増幅器駆動線路ＮＣおよびＰＣは、ラッチを
作動するのに用いられる。付随する等化トランジスタお
よび出力トランジスタは、図１には示されていない。
チヤンネル・トランジスタと２個のＰチヤンネル・トラ
ンジスタとにより形成された従来のセンス増幅器のＣＭ
ＯＳラッチ部分の回路図である。センス増幅器４は、対
になったビット線路Ｎ１およびＮ２の電荷を検出するよ
うに動作し、そしてこの検出された電圧レベルを増幅す
る。センス増幅器駆動線路ＮＣおよびＰＣは、ラッチを
作動するのに用いられる。付随する等化トランジスタお
よび出力トランジスタは、図１には示されていない。
【００１１】図２は、２個のセンス増幅器の中のラッチ
・トランジスタとそれに関連する対になったビット線と
の接続とを示した、先行技術による配置設計図である。
センス増幅器ラッチ・トランジスタの配置設計は、Ｎチ
ヤンネル・ラッチ・トランジスタとＰチヤンネル・ラッ
チ・トランジスタのいずれに対して同じであることがで
きるが、注入レベルとウエル・レベルだけは異なる。図
２は半導体メモリ・デバイスの図である。半導体メモリ
・デバイスは１０で全体的に示されている。半導体メモ
リ・デバイス１０は、メモリ・アレイの中において対に
なったビット線に接続されたセンス増幅器を有する。２
個の隣接するセンス増幅器１１および１３は、モート領
域１２と、ゲート領域１４と、接触体１６と、対になっ
たビット線路Ｎ１およびＮ２とを有し、これらがラッチ
・トランジスタ１７、１８、１９および２０を形成す
る。それぞれのモート領域１２に対し、中間接触体１６
によりソースに対する接続が得られ、そして外側接触体
１６によりドレインに対する接続が得られる。センス増
幅器１１および１３は、付加的な対のラッチ・トランジ
スタを有する。これらの付加的な対のラッチ・トランジ
スタは図示されていないが、図１に示された回路は完成
されている。典型的な場合、半導体メモリ・デバイス１
０は、メモリ・アレイの対になったビット線路に付随す
る複数個のセンス増幅器１１および１３を有するように
製造される。
・トランジスタとそれに関連する対になったビット線と
の接続とを示した、先行技術による配置設計図である。
センス増幅器ラッチ・トランジスタの配置設計は、Ｎチ
ヤンネル・ラッチ・トランジスタとＰチヤンネル・ラッ
チ・トランジスタのいずれに対して同じであることがで
きるが、注入レベルとウエル・レベルだけは異なる。図
２は半導体メモリ・デバイスの図である。半導体メモリ
・デバイスは１０で全体的に示されている。半導体メモ
リ・デバイス１０は、メモリ・アレイの中において対に
なったビット線に接続されたセンス増幅器を有する。２
個の隣接するセンス増幅器１１および１３は、モート領
域１２と、ゲート領域１４と、接触体１６と、対になっ
たビット線路Ｎ１およびＮ２とを有し、これらがラッチ
・トランジスタ１７、１８、１９および２０を形成す
る。それぞれのモート領域１２に対し、中間接触体１６
によりソースに対する接続が得られ、そして外側接触体
１６によりドレインに対する接続が得られる。センス増
幅器１１および１３は、付加的な対のラッチ・トランジ
スタを有する。これらの付加的な対のラッチ・トランジ
スタは図示されていないが、図１に示された回路は完成
されている。典型的な場合、半導体メモリ・デバイス１
０は、メモリ・アレイの対になったビット線路に付随す
る複数個のセンス増幅器１１および１３を有するように
製造される。
【００１２】図２に示されたセンス増幅器は、相互に整
合したラッチ・トランジスタ１７、１８、１９および２
０を有する。したがって、モート領域１２およびゲート
領域１４は、ゲート領域１４のゲート・フィンガ２２を
含めて整合される。前記で説明したように、センス増幅
器１１および１２のピッチＰはメモリ・セルの寸法によ
り設定され、そしてラッチ・トランジスタ１７、１８、
１９および２０の幅を制限する。
合したラッチ・トランジスタ１７、１８、１９および２
０を有する。したがって、モート領域１２およびゲート
領域１４は、ゲート領域１４のゲート・フィンガ２２を
含めて整合される。前記で説明したように、センス増幅
器１１および１２のピッチＰはメモリ・セルの寸法によ
り設定され、そしてラッチ・トランジスタ１７、１８、
１９および２０の幅を制限する。
【００１３】図３は、図２のラッチ・トランジスタ１
７、１８、１９および２０のモート領域１２と、ゲート
領域１４と、接触体１６との配置設計を示した図であ
る。図３はこれらの領域の従来の配置設計図である。図
３にはさらに、センス増幅器のピッチＰと、モート領域
１２の幅であるラッチ・トランジスタの幅Ｗ１が示され
ている。ラッチ・トランジスタ１７、１８、１９および
２０を組み立てる際、種々の設計因子がラッチ・トラン
ジスタの幅を限定する。ラッチ・トランジスタの幅Ｗ１
に影響を与える製造工程の設計規則は、最小ゲート幅
（ｄＷ、ＦＧ）と、最小ゲート・モート間隔（ｄ
Ｓ、ＦＧ−Ｌ）と、モートの最小ゲート・オーバハング
（ｄＯＨ、ＦＧ−Ｌ）と、最小ゲート・ゲート間隔（ｄ
Ｓ、ＦＧ−ＦＧ）が含まれている。センス増幅器の固定
されたピッチＰに対し、図３のラッチ・トランジスタに
対する最も大きいラッチ・トランジスタのモート幅Ｗ１
は、下記の式により決定される。
７、１８、１９および２０のモート領域１２と、ゲート
領域１４と、接触体１６との配置設計を示した図であ
る。図３はこれらの領域の従来の配置設計図である。図
３にはさらに、センス増幅器のピッチＰと、モート領域
１２の幅であるラッチ・トランジスタの幅Ｗ１が示され
ている。ラッチ・トランジスタ１７、１８、１９および
２０を組み立てる際、種々の設計因子がラッチ・トラン
ジスタの幅を限定する。ラッチ・トランジスタの幅Ｗ１
に影響を与える製造工程の設計規則は、最小ゲート幅
（ｄＷ、ＦＧ）と、最小ゲート・モート間隔（ｄ
Ｓ、ＦＧ−Ｌ）と、モートの最小ゲート・オーバハング
（ｄＯＨ、ＦＧ−Ｌ）と、最小ゲート・ゲート間隔（ｄ
Ｓ、ＦＧ−ＦＧ）が含まれている。センス増幅器の固定
されたピッチＰに対し、図３のラッチ・トランジスタに
対する最も大きいラッチ・トランジスタのモート幅Ｗ１
は、下記の式により決定される。
【００１４】
【数１】Ｗ１＝Ｐ−ｄＳ、ＦＧ−ＦＧ−ｄＷ、ＦＧ−ｄ
Ｓ、ＦＧ−Ｌ−ｄＯＨ、ＦＧ−Ｌ
Ｓ、ＦＧ−Ｌ−ｄＯＨ、ＦＧ−Ｌ
【００１５】前記で説明したように、ラッチ・トランジ
スタのモート領域の幅Ｗ１の増大により、センス増幅器
１１および１３の全体の特性が増大するであろう。けれ
どもメモリ・アレイの大きさを限定するために、典型的
な場合には、ピッチＰはできるだけ小さいことが要請さ
れる。したがって典型的には、ピッチＰは設定パラメー
タであり、そしてビット線路のピッチに相対的に定めら
れる。図２および図３の従来のセンス増幅器１１および
１３の場合、センス増幅器１１および１３のセンシング
特性は限定される。それはラッチ・トランジスタの幅Ｗ
１が、定められたピッチＰと、最小ゲート幅と、ゲート
・モート間隔と、ゲート・ゲート間隔との要請により増
大できないからである。
スタのモート領域の幅Ｗ１の増大により、センス増幅器
１１および１３の全体の特性が増大するであろう。けれ
どもメモリ・アレイの大きさを限定するために、典型的
な場合には、ピッチＰはできるだけ小さいことが要請さ
れる。したがって典型的には、ピッチＰは設定パラメー
タであり、そしてビット線路のピッチに相対的に定めら
れる。図２および図３の従来のセンス増幅器１１および
１３の場合、センス増幅器１１および１３のセンシング
特性は限定される。それはラッチ・トランジスタの幅Ｗ
１が、定められたピッチＰと、最小ゲート幅と、ゲート
・モート間隔と、ゲート・ゲート間隔との要請により増
大できないからである。
【００１６】図４は、本発明によるラッチ・トランジス
タ３０、３１、３２および３３のモート領域１２と、ゲ
ート領域１４と、接触体１６との配置設計の１つの実施
例の図である。本発明のラッチ・トランジスタの配置設
計により、増大した幅Ｗ２を有するラッチ・トランジス
タを備えたセンス増幅器１１および１３が得られる。増
大した幅を有するラッチ・トランジスタが得られるの
は、図３のラッチ・トランジスタ・モート領域１２と比
べて、ラッチ・トランジスタ・モート領域１２が水平方
向と垂直方向との両方において相互にオフセットされる
からである。水平方向と垂直方向との両方におけるラッ
チ・トランジスタ・モート領域のオフセットの大きさ
は、最小ゲート・ゲート間隔（ｄＳ、ＦＧ−ＦＧ）に等
しくされる。図４は、図３と同様に、モート領域１２
と、ゲート領域１４と、接触体１６とを示し、一方図５
では付随する対になったビット線路に対する接続体が付
加されている。
タ３０、３１、３２および３３のモート領域１２と、ゲ
ート領域１４と、接触体１６との配置設計の１つの実施
例の図である。本発明のラッチ・トランジスタの配置設
計により、増大した幅Ｗ２を有するラッチ・トランジス
タを備えたセンス増幅器１１および１３が得られる。増
大した幅を有するラッチ・トランジスタが得られるの
は、図３のラッチ・トランジスタ・モート領域１２と比
べて、ラッチ・トランジスタ・モート領域１２が水平方
向と垂直方向との両方において相互にオフセットされる
からである。水平方向と垂直方向との両方におけるラッ
チ・トランジスタ・モート領域のオフセットの大きさ
は、最小ゲート・ゲート間隔（ｄＳ、ＦＧ−ＦＧ）に等
しくされる。図４は、図３と同様に、モート領域１２
と、ゲート領域１４と、接触体１６とを示し、一方図５
では付随する対になったビット線路に対する接続体が付
加されている。
【００１７】図４および図５に示されているように、ラ
ッチ・トランジスタ・モート領域１２の位置を定めるこ
とにより、センス増幅器１１のゲート・フィンガとセン
ス増幅器１３のゲート・フィンガとが相互に嵌入するこ
とが可能である。図４にはゲート・フィンガ３４とゲー
ト・フィンガ３６とが相互に嵌入している、２個の隣接
するセンス増幅器１１および１３だけが示されている
が、センス増幅器のそれぞれの隣接するゲート・フィン
ガが同様の方式で相互に嵌入することができる。最小ゲ
ート幅（ｄＷ、ＦＧ）と、最小ゲート・モート間隔（ｄ
Ｓ、ＦＧ−Ｌ）と、モートの最小ゲート・オーバハング
（ｄＯＨ、ＦＧ−Ｌ）との製造工程に対する設計上の要
求は、図３と同じである。ラッチ・トランジスタ３０、
３１、３２および３３のオフセットと、ゲート・フィン
ガ３４とゲート・フィンガ３６との相互の嵌入とによ
り、垂直方向におけるゲート・ゲート間隔の要求がなく
なり、それによりモート領域１２の幅をさらに大きくす
ることが可能である。図４の実施例の場合、最小ゲート
・ゲート間隔（ｄＳ、ＦＧ−ＦＧ）が水平方向において
なお適合する。図４に示されたセンス増幅器１１および
１３の場合、ラッチ・トランジスタの幅Ｗ２は次の式に
より決定される。
ッチ・トランジスタ・モート領域１２の位置を定めるこ
とにより、センス増幅器１１のゲート・フィンガとセン
ス増幅器１３のゲート・フィンガとが相互に嵌入するこ
とが可能である。図４にはゲート・フィンガ３４とゲー
ト・フィンガ３６とが相互に嵌入している、２個の隣接
するセンス増幅器１１および１３だけが示されている
が、センス増幅器のそれぞれの隣接するゲート・フィン
ガが同様の方式で相互に嵌入することができる。最小ゲ
ート幅（ｄＷ、ＦＧ）と、最小ゲート・モート間隔（ｄ
Ｓ、ＦＧ−Ｌ）と、モートの最小ゲート・オーバハング
（ｄＯＨ、ＦＧ−Ｌ）との製造工程に対する設計上の要
求は、図３と同じである。ラッチ・トランジスタ３０、
３１、３２および３３のオフセットと、ゲート・フィン
ガ３４とゲート・フィンガ３６との相互の嵌入とによ
り、垂直方向におけるゲート・ゲート間隔の要求がなく
なり、それによりモート領域１２の幅をさらに大きくす
ることが可能である。図４の実施例の場合、最小ゲート
・ゲート間隔（ｄＳ、ＦＧ−ＦＧ）が水平方向において
なお適合する。図４に示されたセンス増幅器１１および
１３の場合、ラッチ・トランジスタの幅Ｗ２は次の式に
より決定される。
【００１８】
【数２】Ｗ２＝Ｐ−（１／２）ｄＳ、ＦＧ−ＦＧ−ｄ
Ｗ、ＦＧ−ｄＳ、ＦＧ−Ｌ−ｄＯＨ、ＦＧ−Ｌ
Ｗ、ＦＧ−ｄＳ、ＦＧ−Ｌ−ｄＯＨ、ＦＧ−Ｌ
【００１９】本発明のラッチ・トランジスタのフィンガ
の幅Ｗ２から従来のラッチ・トランジスタの幅Ｗ１を減
算することにより、Ｗ２はＷ１よりも最小ゲート・ゲー
ト間隔の要求量の半分（（１／２）ｄＳ、ＦＧ−ＦＧ）
だけ大きいことが分かる。幅Ｗ２は、ゲート・ゲート間
隔の要求量の全体よりはむしろ、ゲート・ゲート間隔の
要求量の半分だけ増大する。それは、ゲート領域１４の
垂直方向への移動のためである。例えば、図４の最も右
のゲート・フィンガ３４および３６は、図３のそれらの
対応する物よりも、それぞれどのように、さらに高くお
よびさらに低く延長されているかに注目されたい。大き
な幅を有するトランジスタ・モート領域１２により、セ
ンス増幅器１１および１３に対し、改良されたセンシン
グ速度と改良された特性とが得られる。
の幅Ｗ２から従来のラッチ・トランジスタの幅Ｗ１を減
算することにより、Ｗ２はＷ１よりも最小ゲート・ゲー
ト間隔の要求量の半分（（１／２）ｄＳ、ＦＧ−ＦＧ）
だけ大きいことが分かる。幅Ｗ２は、ゲート・ゲート間
隔の要求量の全体よりはむしろ、ゲート・ゲート間隔の
要求量の半分だけ増大する。それは、ゲート領域１４の
垂直方向への移動のためである。例えば、図４の最も右
のゲート・フィンガ３４および３６は、図３のそれらの
対応する物よりも、それぞれどのように、さらに高くお
よびさらに低く延長されているかに注目されたい。大き
な幅を有するトランジスタ・モート領域１２により、セ
ンス増幅器１１および１３に対し、改良されたセンシン
グ速度と改良された特性とが得られる。
【００２０】図４および図５に示された実施例におい
て、ラッチ・トランジスタ幅の中で結果として得られる
利得は、水平方向のセンス増幅器の全体の長さを増すこ
とによるものである。図３の従来のセンス増幅器１１お
よび１３は、示されている２個のラッチ・トランジスタ
に対し全体の長さＤ１を有し、一方、本発明のセンス増
幅器１１および１３は、図４に示されているように、全
体の長さＤ２を有する。Ｄ２はＤ１よりも大きいから、
図４および図５に示されたセンス増幅器の配置設計を用
いることにより、センス増幅器により消費される水平領
域が増大し、そしてメモリ・アレイの全体の大きさが増
大することが可能である。したがって図４および図５の
実施例の場合、与えられたピッチに対し、センス増幅器
の増大した長さを犠牲にしてセンシング特性が増加する
という、面積領域と特性との交換条件が本発明により得
られる。本発明の他の実施例により、異なる配置設計を
選択することに応じておよび異なる設計要求に応じて、
水平方向の長さを同じように増加させることなく、ラッ
チ・トランジスタの幅を増加させることができることが
理解されるはずである。
て、ラッチ・トランジスタ幅の中で結果として得られる
利得は、水平方向のセンス増幅器の全体の長さを増すこ
とによるものである。図３の従来のセンス増幅器１１お
よび１３は、示されている２個のラッチ・トランジスタ
に対し全体の長さＤ１を有し、一方、本発明のセンス増
幅器１１および１３は、図４に示されているように、全
体の長さＤ２を有する。Ｄ２はＤ１よりも大きいから、
図４および図５に示されたセンス増幅器の配置設計を用
いることにより、センス増幅器により消費される水平領
域が増大し、そしてメモリ・アレイの全体の大きさが増
大することが可能である。したがって図４および図５の
実施例の場合、与えられたピッチに対し、センス増幅器
の増大した長さを犠牲にしてセンシング特性が増加する
という、面積領域と特性との交換条件が本発明により得
られる。本発明の他の実施例により、異なる配置設計を
選択することに応じておよび異なる設計要求に応じて、
水平方向の長さを同じように増加させることなく、ラッ
チ・トランジスタの幅を増加させることができることが
理解されるはずである。
【００２１】図５は、対になった付随するビット線路に
対する接続体を備えた図４のセンス増幅器の図である。
図５には、対になったビット線路１８および１９により
覆われたゲート領域１４の下のモート領域１２が示され
ている。図に示されているように、接触体１６は、ラッ
チ・トランジスタ３０、３１、３２および３３を対にな
ったビット線路に接続する。図５にはまた、大きな幅を
有するラッチ・トランジスタ・モート１２を得るため
に、ラッチ・トランジスタ３０、３１、３２および３３
のオフセットおよびゲート・フィンガ３４とゲート・フ
ィンガ３６との相互の嵌入が示されている。
対する接続体を備えた図４のセンス増幅器の図である。
図５には、対になったビット線路１８および１９により
覆われたゲート領域１４の下のモート領域１２が示され
ている。図に示されているように、接触体１６は、ラッ
チ・トランジスタ３０、３１、３２および３３を対にな
ったビット線路に接続する。図５にはまた、大きな幅を
有するラッチ・トランジスタ・モート１２を得るため
に、ラッチ・トランジスタ３０、３１、３２および３３
のオフセットおよびゲート・フィンガ３４とゲート・フ
ィンガ３６との相互の嵌入が示されている。
【００２２】本発明により、同じセンス・トランジスタ
・ピッチに対して、ラッチ・トランジスタ・モート領域
の幅が増大したセンス増幅器を備えた半導体メモリ・デ
バイスが得られる。それぞれのセンス増幅器は、複数個
のゲート・フィンガを有するゲート領域と、モート領域
と、を備えたラッチ・トランジスタを有する。ここで、
ゲート・フィンガの長さはセンス増幅器のピッチに実質
的に等しい。隣接するラッチ・トランジスタは水平方向
と垂直方向との両方において相互にオフセットしてお
り、そしてセンス増幅器のラッチ・トランジスタのピッ
チが保持されたままラッチ・トランジスタが大きな幅の
モート領域を有するように、これらのラッチ・トランジ
スタのゲート・フィンガが相互に嵌入される。本発明に
より、与えられたピッチの範囲内でデバイスの特性が増
大した、大きな幅を備えたラッチ・トランジスタ２２を
有する、センス増幅器ラッチ・トランジスタが得られ
る。
・ピッチに対して、ラッチ・トランジスタ・モート領域
の幅が増大したセンス増幅器を備えた半導体メモリ・デ
バイスが得られる。それぞれのセンス増幅器は、複数個
のゲート・フィンガを有するゲート領域と、モート領域
と、を備えたラッチ・トランジスタを有する。ここで、
ゲート・フィンガの長さはセンス増幅器のピッチに実質
的に等しい。隣接するラッチ・トランジスタは水平方向
と垂直方向との両方において相互にオフセットしてお
り、そしてセンス増幅器のラッチ・トランジスタのピッ
チが保持されたままラッチ・トランジスタが大きな幅の
モート領域を有するように、これらのラッチ・トランジ
スタのゲート・フィンガが相互に嵌入される。本発明に
より、与えられたピッチの範囲内でデバイスの特性が増
大した、大きな幅を備えたラッチ・トランジスタ２２を
有する、センス増幅器ラッチ・トランジスタが得られ
る。
【００２３】本発明が詳細に説明されたけれども、本発
明の範囲内において種々の変更および置き換えが行われ
た実施例および他の実施例の可能であることが理解され
なければならない。
明の範囲内において種々の変更および置き換えが行われ
た実施例および他の実施例の可能であることが理解され
なければならない。
【００２４】以上の説明に関して更に以下の項を開示す
る。 （１） 対になったビット線路に付随するセンス増幅器
を有する半導体メモリ・デバイスであって、前記半導体
メモリ・デバイスが複数個のセンス増幅器を有し、およ
び前記センス増幅器のおのおのがラッチ・トランジスタ
を有し、および前記ラッチ・トランジスタのおのおのが
モート領域と、前記センス増幅器のピッチによりその長
さが決定される複数個のゲート・フィンガを備えたゲー
ト領域と、を有し、および隣接するセンス増幅器のラッ
チ・トランジスタが水平方向と垂直方向との両方におい
て相互にオフセットしており、およびセンス増幅器のラ
ッチ・トランジスタのピッチが保持されままラッチ・ト
ランジスタが大きな幅のモート領域を有するようにこれ
らのラッチ・トランジスタのゲート・フィンガが相互に
嵌入している、前記半導体メモリ・デバイス。
る。 （１） 対になったビット線路に付随するセンス増幅器
を有する半導体メモリ・デバイスであって、前記半導体
メモリ・デバイスが複数個のセンス増幅器を有し、およ
び前記センス増幅器のおのおのがラッチ・トランジスタ
を有し、および前記ラッチ・トランジスタのおのおのが
モート領域と、前記センス増幅器のピッチによりその長
さが決定される複数個のゲート・フィンガを備えたゲー
ト領域と、を有し、および隣接するセンス増幅器のラッ
チ・トランジスタが水平方向と垂直方向との両方におい
て相互にオフセットしており、およびセンス増幅器のラ
ッチ・トランジスタのピッチが保持されままラッチ・ト
ランジスタが大きな幅のモート領域を有するようにこれ
らのラッチ・トランジスタのゲート・フィンガが相互に
嵌入している、前記半導体メモリ・デバイス。
【００２５】（２） 第１項記載のデバイスにおいて、
ラッチ・トランジスタの相互のオフセットが水平方向と
垂直方向との両方において最小ゲート・ゲート間隔に等
しい、前記デバイス。 （３） 第１項記載のデバイスにおいて、複数個のセン
ス増幅器が複数個の隣接して整合しているセンス増幅器
の列を有する、前記デバイス。 （４） 第３項記載のデバイスにおいて、センス増幅器
のラッチ・トランジスタのピッチが保持されたまま大き
な幅を有するラッチ・トランジスタを得るために、それ
ぞれの行のセンス増幅器の複数個のゲート・フィンガが
隣接するそれぞれの行のセンス増幅器の中のセンス増幅
器の複数個のゲート・フィンガと相互に嵌入している、
前記デバイス。
ラッチ・トランジスタの相互のオフセットが水平方向と
垂直方向との両方において最小ゲート・ゲート間隔に等
しい、前記デバイス。 （３） 第１項記載のデバイスにおいて、複数個のセン
ス増幅器が複数個の隣接して整合しているセンス増幅器
の列を有する、前記デバイス。 （４） 第３項記載のデバイスにおいて、センス増幅器
のラッチ・トランジスタのピッチが保持されたまま大き
な幅を有するラッチ・トランジスタを得るために、それ
ぞれの行のセンス増幅器の複数個のゲート・フィンガが
隣接するそれぞれの行のセンス増幅器の中のセンス増幅
器の複数個のゲート・フィンガと相互に嵌入している、
前記デバイス。
【００２６】（５） 第４項記載のデバイスにおいて、
要求される最小ゲート・ゲート間隔だけそれぞれの行の
センス増幅器のゲート・フィンガが隣接するそれぞれの
行のセンス増幅器のゲート・フィンガから水平方向にオ
フセットしており、および要求される最小ゲート・ラッ
チ・トランジスタ・オーバハングだけそれぞれの行のセ
ンス増幅器のゲート・フィンガが隣接するそれぞれの行
のセンス増幅器のラッチ・トランジスタから垂直方向に
オフセットしている、前記デバイス。
要求される最小ゲート・ゲート間隔だけそれぞれの行の
センス増幅器のゲート・フィンガが隣接するそれぞれの
行のセンス増幅器のゲート・フィンガから水平方向にオ
フセットしており、および要求される最小ゲート・ラッ
チ・トランジスタ・オーバハングだけそれぞれの行のセ
ンス増幅器のゲート・フィンガが隣接するそれぞれの行
のセンス増幅器のラッチ・トランジスタから垂直方向に
オフセットしている、前記デバイス。
【００２７】（６） 第１項記載のデバイスにおいて、
Ｐをセンス増幅器のラッチ・トランジスタのピッチ、ｄ
Ｗ、ＦＧを最小ゲート幅、ｄＳ、ＦＧ−Ｌを最小ゲート
・モート間隔、ｄＯＨ、ＦＧ−Ｌをモートの最小ゲート
・オーバハング、およびｄＳ、ＦＧ−ＦＧを最小ゲート
・ゲート間隔として、ラッチ・トランジスタの幅Ｗが
Ｐをセンス増幅器のラッチ・トランジスタのピッチ、ｄ
Ｗ、ＦＧを最小ゲート幅、ｄＳ、ＦＧ−Ｌを最小ゲート
・モート間隔、ｄＯＨ、ＦＧ−Ｌをモートの最小ゲート
・オーバハング、およびｄＳ、ＦＧ−ＦＧを最小ゲート
・ゲート間隔として、ラッチ・トランジスタの幅Ｗが
【数３】Ｗ＝Ｐ−（１／２）ｄｓ、ＦＧ−ＦＧ−ｄ
Ｗ、ＦＧ−ｄＳ、ＦＧ−Ｌ−ｄＯＨ、ＦＧ−Ｌ により定められる、前記デバイス。
Ｗ、ＦＧ−ｄＳ、ＦＧ−Ｌ−ｄＯＨ、ＦＧ−Ｌ により定められる、前記デバイス。
【００２８】（７） 第６項記載のデバイスにおいて、
ピッチ、最小ゲート幅、最小ゲート・モート間隔、モー
トの最小ゲート・オーバハング、および最小ゲート・ゲ
ート間隔が半導体メモリ・デバイスに対する設計基準を
定める、前記デバイス。 （８） 第１項記載のデバイスにおいて、センス増幅器
のおのおのが１対のラッチ・トランジスタを有し、およ
びゲート領域のおのおのが１対のゲート・フィンガを有
する、前記デバイス。 （９） 第８項記載のデバイスにおいて、ラッチ・トラ
ンジスタの対がＮチヤンネル・ラッチ・トランジスタと
Ｐチヤンネル・ラッチ・トランジスタとを有する、前記
デバイス。
ピッチ、最小ゲート幅、最小ゲート・モート間隔、モー
トの最小ゲート・オーバハング、および最小ゲート・ゲ
ート間隔が半導体メモリ・デバイスに対する設計基準を
定める、前記デバイス。 （８） 第１項記載のデバイスにおいて、センス増幅器
のおのおのが１対のラッチ・トランジスタを有し、およ
びゲート領域のおのおのが１対のゲート・フィンガを有
する、前記デバイス。 （９） 第８項記載のデバイスにおいて、ラッチ・トラ
ンジスタの対がＮチヤンネル・ラッチ・トランジスタと
Ｐチヤンネル・ラッチ・トランジスタとを有する、前記
デバイス。
【００２９】（１０） センス増幅器のラッチ・トラン
ジスタの与えられたピッチに対してラッチ・トランジス
タの幅を増加させるために、半導体メモリ・デバイスの
中のセンス増幅器ラッチ・トランジスタのアレイの中に
複数個のラッチ・トランジスタを作成する方法であっ
て、モート領域と、おのおのが複数個のゲート・フィン
ガを有するゲート領域とを有するラッチ・トランジスタ
を備えた複数個のセンス増幅器を基板の上に作成する段
階と、センス増幅器のラッチ・トランジスタのピッチが
保持されたまま大きな幅のラッチ・トランジスタを得る
ために、隣接するラッチ・トランジスタが水平方向と垂
直方向との両方において相互にオフセットするように、
ラッチ・トランジスタのおのおのの位置を定める段階
と、を有する、前記方法。
ジスタの与えられたピッチに対してラッチ・トランジス
タの幅を増加させるために、半導体メモリ・デバイスの
中のセンス増幅器ラッチ・トランジスタのアレイの中に
複数個のラッチ・トランジスタを作成する方法であっ
て、モート領域と、おのおのが複数個のゲート・フィン
ガを有するゲート領域とを有するラッチ・トランジスタ
を備えた複数個のセンス増幅器を基板の上に作成する段
階と、センス増幅器のラッチ・トランジスタのピッチが
保持されたまま大きな幅のラッチ・トランジスタを得る
ために、隣接するラッチ・トランジスタが水平方向と垂
直方向との両方において相互にオフセットするように、
ラッチ・トランジスタのおのおのの位置を定める段階
と、を有する、前記方法。
【００３０】（１１） 第１０項記載の方法において、
隣接するラッチ・トランジスタをオフセットにあるよう
に位置を定める段階がさらに、水平方向と垂直方向との
両方において最小ゲート・ゲート間隔に等しい距離だけ
隣接するラッチ・トランジスタをオフセットにする段階
を有する、前記方法。
隣接するラッチ・トランジスタをオフセットにあるよう
に位置を定める段階がさらに、水平方向と垂直方向との
両方において最小ゲート・ゲート間隔に等しい距離だけ
隣接するラッチ・トランジスタをオフセットにする段階
を有する、前記方法。
【００３１】（１２） 第１０項記載の方法において、
複数個の隣接する行のセンス増幅器の中で複数個のセン
ス増幅器を整合させる段階と、ピッチを保持したままで
それぞれのラッチ・トランジスタの幅を最大にするため
に、それぞれの行のセンス増幅器の複数個のゲート・フ
ィンガをそれぞれの隣接する行の中のセンス増幅器の複
数個のゲート・フィンガと相互に嵌入させる段階と、を
さらに有する、前記方法。
複数個の隣接する行のセンス増幅器の中で複数個のセン
ス増幅器を整合させる段階と、ピッチを保持したままで
それぞれのラッチ・トランジスタの幅を最大にするため
に、それぞれの行のセンス増幅器の複数個のゲート・フ
ィンガをそれぞれの隣接する行の中のセンス増幅器の複
数個のゲート・フィンガと相互に嵌入させる段階と、を
さらに有する、前記方法。
【００３２】（１３） 第１２項記載の方法において、
相互に嵌入したゲート・フィンガが要求された最小ゲー
ト・ゲート間隔だけ隣接する行のセンス増幅器のゲート
・フィンガから水平方向にオフセットしていることをさ
らに有する、前記方法。
相互に嵌入したゲート・フィンガが要求された最小ゲー
ト・ゲート間隔だけ隣接する行のセンス増幅器のゲート
・フィンガから水平方向にオフセットしていることをさ
らに有する、前記方法。
【００３３】（１４） 第１３項記載の方法において、
相互に嵌入したゲート・フィンガが要求された最小ゲー
ト・ラッチトランジスタ・オーバハングだけ隣接する行
のセンス増幅器のおのおののラッチ・トランジスタから
それぞれの行のセンス増幅器のゲート・フィンガが垂直
方向にオフセットしていることをさらに有する、前記方
法。
相互に嵌入したゲート・フィンガが要求された最小ゲー
ト・ラッチトランジスタ・オーバハングだけ隣接する行
のセンス増幅器のおのおののラッチ・トランジスタから
それぞれの行のセンス増幅器のゲート・フィンガが垂直
方向にオフセットしていることをさらに有する、前記方
法。
【００３４】（１５） 第１０項記載の方法において、
センス増幅器のピッチを保持したままでラッチ・トラン
ジスタの幅を小さくするようにラッチ・トランジスタの
おのおのを作成する段階をさらに有し、およびＰをセン
ス増幅器のラッチ・トランジスタのピッチ、ｄＷ、ＦＧ
を最小ゲート幅、ｄＳ、ＦＧ−Ｌを最小ゲート・モート
間隔、ｄＯＨ、ＦＧ−Ｌをモートの最小ゲート・オーバ
ハング、およびｄＳ、ＦＧ−ＦＧを最小ゲート・ゲート
間隔として、ラッチ・トランジスタの幅Ｗが
センス増幅器のピッチを保持したままでラッチ・トラン
ジスタの幅を小さくするようにラッチ・トランジスタの
おのおのを作成する段階をさらに有し、およびＰをセン
ス増幅器のラッチ・トランジスタのピッチ、ｄＷ、ＦＧ
を最小ゲート幅、ｄＳ、ＦＧ−Ｌを最小ゲート・モート
間隔、ｄＯＨ、ＦＧ−Ｌをモートの最小ゲート・オーバ
ハング、およびｄＳ、ＦＧ−ＦＧを最小ゲート・ゲート
間隔として、ラッチ・トランジスタの幅Ｗが
【数４】Ｗ＝Ｐ−（１／２）ｄｓ、ＦＧ−ＦＧ−ｄ
Ｗ、ＦＧ−ｄＳ、ＦＧ−Ｌ−ｄＯＨ、ＦＧ−Ｌ により定められる、前記方法。
Ｗ、ＦＧ−ｄＳ、ＦＧ−Ｌ−ｄＯＨ、ＦＧ−Ｌ により定められる、前記方法。
【００３５】（１６） 第１５項記載の方法において、
ピッチ、最小ゲート幅、最小ゲート・モート間隔、モー
トの最小ゲート・オーバハング、および最小ゲート・ゲ
ート間隔が半導体メモリ・デバイスに対する設計基準を
定める、前記方法。 （１７） 第１０項記載の方法において、センス増幅器
のおのおのが１対のラッチ・トランジスタを有し、およ
びゲート領域のおのおのが１対のゲート・フィンガを有
するように作成される、前記方法。 （１８） 第１７項記載の方法において、ラッチ・トラ
ンジスタの対がＮチヤンネル・ラッチ・トランジスタと
Ｐチヤンネル・ラッチ・トランジスタとを有するように
作成される、前記方法。
ピッチ、最小ゲート幅、最小ゲート・モート間隔、モー
トの最小ゲート・オーバハング、および最小ゲート・ゲ
ート間隔が半導体メモリ・デバイスに対する設計基準を
定める、前記方法。 （１７） 第１０項記載の方法において、センス増幅器
のおのおのが１対のラッチ・トランジスタを有し、およ
びゲート領域のおのおのが１対のゲート・フィンガを有
するように作成される、前記方法。 （１８） 第１７項記載の方法において、ラッチ・トラ
ンジスタの対がＮチヤンネル・ラッチ・トランジスタと
Ｐチヤンネル・ラッチ・トランジスタとを有するように
作成される、前記方法。
【００３６】（１９） おのおのの行が対になったビッ
ト線路に付随する複数個の行のセンス増幅器を有する半
導体メモリ・デバイスであって、前記半導体メモリ・デ
バイスが複数個のセンス増幅器を有し、および前記セン
ス増幅器のおのおのが１対のラッチ・トランジスタを有
し、および前記ラッチ・トランジスタのおのおのがモー
ト領域と、前記センス増幅器のピッチによりその長さが
決定される１対のゲート・フィンガを有するゲート領域
と、を有し、および隣接するセンス増幅器のラッチ・ト
ランジスタが水平方向と垂直方向との両方において最小
ゲート・ゲート間隔だけ相互にオフセットしており、お
よびセンス増幅器のラッチ・トランジスタのピッチが保
持されたままでラッチ・トランジスタが大きな幅を備え
たモート領域を有するように、それぞれの行のセンス増
幅器のゲート・フィンガが隣接するそれぞれの行のセン
ス増幅器のゲート・フィンガから要求された最小ゲート
・ゲート間隔だけ水平方向にオフセットしおよびそれぞ
れの行のセンス増幅器のラッチ・トランジスタから要求
された最小ゲート・ラッチトランジスタ・オーバハング
だけ垂直方向にオフセットし、およびＰをセンス増幅器
のラッチ・トランジスタのピッチ、ｄＷ、ＦＧを最小ゲ
ート幅、ｄＳ、ＦＧ−Ｌを最小ゲート・モート間隔、ｄ
ＯＨ、ＦＧ−Ｌをモートの最小ゲート・オーバハング、
およびｄＳ、ＦＧ−ＦＧを最小ゲート・ゲート間隔とし
て、ラッチ・トランジスタの幅Ｗが
ト線路に付随する複数個の行のセンス増幅器を有する半
導体メモリ・デバイスであって、前記半導体メモリ・デ
バイスが複数個のセンス増幅器を有し、および前記セン
ス増幅器のおのおのが１対のラッチ・トランジスタを有
し、および前記ラッチ・トランジスタのおのおのがモー
ト領域と、前記センス増幅器のピッチによりその長さが
決定される１対のゲート・フィンガを有するゲート領域
と、を有し、および隣接するセンス増幅器のラッチ・ト
ランジスタが水平方向と垂直方向との両方において最小
ゲート・ゲート間隔だけ相互にオフセットしており、お
よびセンス増幅器のラッチ・トランジスタのピッチが保
持されたままでラッチ・トランジスタが大きな幅を備え
たモート領域を有するように、それぞれの行のセンス増
幅器のゲート・フィンガが隣接するそれぞれの行のセン
ス増幅器のゲート・フィンガから要求された最小ゲート
・ゲート間隔だけ水平方向にオフセットしおよびそれぞ
れの行のセンス増幅器のラッチ・トランジスタから要求
された最小ゲート・ラッチトランジスタ・オーバハング
だけ垂直方向にオフセットし、およびＰをセンス増幅器
のラッチ・トランジスタのピッチ、ｄＷ、ＦＧを最小ゲ
ート幅、ｄＳ、ＦＧ−Ｌを最小ゲート・モート間隔、ｄ
ＯＨ、ＦＧ−Ｌをモートの最小ゲート・オーバハング、
およびｄＳ、ＦＧ−ＦＧを最小ゲート・ゲート間隔とし
て、ラッチ・トランジスタの幅Ｗが
【数５】Ｗ＝Ｐ−（１／２）ｄＳ、ＦＧ−ＦＧ−ｄ
Ｗ、ＦＧ−ｄＳ、ＦＧ−Ｌ−ｄＯＨ、ＦＧ−Ｌ により定められ、およびピッチ、最小ゲート幅、最小ゲ
ート・モート間隔、モートの最小ゲート・オーバハン
グ、および最小ゲート・ゲート間隔が半導体メモリ・デ
バイスに対する設計基準を定める、前記半導体メモリ・
デバイス。
Ｗ、ＦＧ−ｄＳ、ＦＧ−Ｌ−ｄＯＨ、ＦＧ−Ｌ により定められ、およびピッチ、最小ゲート幅、最小ゲ
ート・モート間隔、モートの最小ゲート・オーバハン
グ、および最小ゲート・ゲート間隔が半導体メモリ・デ
バイスに対する設計基準を定める、前記半導体メモリ・
デバイス。
【００３７】（２０） 第１９項記載の方法において、
ラッチ・トランジスタの対がＮチヤンネル・ラッチ・ト
ランジスタとＰチヤンネル・ラッチ・トランジスタとを
有する、前記デバイス。
ラッチ・トランジスタの対がＮチヤンネル・ラッチ・ト
ランジスタとＰチヤンネル・ラッチ・トランジスタとを
有する、前記デバイス。
【００３８】（２１） 半導体メモリ・デバイスは、同
じセンス増幅器ピッチに対してラッチ・トランジスタの
モート領域の幅が増大している、センス増幅器を有す
る。センス増幅器のおのおのはラッチ・トランジスタを
有する。このラッチ・トランジスタは、モート領域と、
複数個のゲート・フィンガを有するゲート領域と、を有
する。これらのゲート・フィンガの長さは、センス増幅
器のピッチにより決定される。隣接するラッチ・トラン
ジスタは水平方向と垂直方向との両方において相互にオ
フセットしている。これらのラッチ・トランジスタのゲ
ート・フィンガは、センス増幅器のラッチ・トランジス
タのピッチを保持したままで大きな幅を備えたモート領
域を有するように相互に嵌入される。得られる構造体
は、ピッチを保持したままで増大したセンシング特性を
有する。
じセンス増幅器ピッチに対してラッチ・トランジスタの
モート領域の幅が増大している、センス増幅器を有す
る。センス増幅器のおのおのはラッチ・トランジスタを
有する。このラッチ・トランジスタは、モート領域と、
複数個のゲート・フィンガを有するゲート領域と、を有
する。これらのゲート・フィンガの長さは、センス増幅
器のピッチにより決定される。隣接するラッチ・トラン
ジスタは水平方向と垂直方向との両方において相互にオ
フセットしている。これらのラッチ・トランジスタのゲ
ート・フィンガは、センス増幅器のラッチ・トランジス
タのピッチを保持したままで大きな幅を備えたモート領
域を有するように相互に嵌入される。得られる構造体
は、ピッチを保持したままで増大したセンシング特性を
有する。
【図１】従来のセンス増幅器のラッチ部分の回路図。
【図２】対になった付随するビット線路との接続体を有
する、２個の隣接するセンス増幅器の中のラッチ・トラ
ンジスタの先行技術による配置設計図。
する、２個の隣接するセンス増幅器の中のラッチ・トラ
ンジスタの先行技術による配置設計図。
【図３】図２のセンス増幅器の中のラッチ・トランジス
タのモート、ゲート、および接触体の配置設計図。
タのモート、ゲート、および接触体の配置設計図。
【図４】本発明による２個の隣接するセンス増幅器の中
のラッチ・トランジスタのモート、ゲート、および接触
体の配置設計の１つの実施例の図。
のラッチ・トランジスタのモート、ゲート、および接触
体の配置設計の１つの実施例の図。
【図５】対になった付随するビット線路との接続体を有
する図４のセンス増幅器の１つの実施例の図。
する図４のセンス増幅器の１つの実施例の図。
１０ 半導体メモリ・デバイス １１、１３ センス増幅器 １２ モート領域 １４ ゲート領域 ３０、３１、３２、３３ ラッチ・トランジスタ ３４ ゲート・フィンガ
Claims (2)
- 【請求項１】 対になったビット線に接続されたセンス
増幅器を有する半導体メモリ・デバイスであって、前記
半導体メモリ・デバイスが複数個のセンス増幅器を有
し、前記センス増幅器の各々がラッチ・トランジスタを
有し、前記ラッチ・トランジスタの各々が、 モート領域と、 前記センス増幅器のピッチによりその長さが決定される
複数個のゲート・フィンガを備えたゲート領域と、を有
し、 隣接するセンス増幅器のラッチ・トランジスタが水平方
向と垂直方向との両方において相互にオフセットしてお
り、センス増幅器のラッチ・トランジスタのピッチが保
持されままラッチ・トランジスタが大きな幅のモート領
域を有するようにこれらのラッチ・トランジスタのゲー
ト・フィンガが相互に嵌入している、前記半導体メモリ
・デバイス。 - 【請求項２】 センス増幅器のラッチ・トランジスタの
与えられたピッチに対してラッチ・トランジスタの幅を
増加させるために、半導体メモリ・デバイスの中のセン
ス増幅器ラッチ・トランジスタのアレイの中に複数個の
ラッチ・トランジスタを形成する方法であって、 モート領域と、各々が複数個のゲート・フィンガを有す
るゲート領域とを有するラッチ・トランジスタを備えた
複数個のセンス増幅器を基板の上に形成する段階と、 センス増幅器のラッチ・トランジスタのピッチが保持さ
れたまま大きな幅のラッチ・トランジスタを得るため
に、隣接するラッチ・トランジスタが水平方向と垂直方
向との両方において相互にオフセットするように、ラッ
チ・トランジスタの各々の位置を定める段階と、を含
む、前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3010196P | 1996-10-31 | 1996-10-31 | |
| US030101 | 1996-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200064A true JPH10200064A (ja) | 1998-07-31 |
Family
ID=21852507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9337640A Pending JPH10200064A (ja) | 1996-10-31 | 1997-10-31 | 半導体メモリ・デバイス |
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| Country | Link |
|---|---|
| US (1) | US5886938A (ja) |
| EP (1) | EP0840325A3 (ja) |
| JP (1) | JPH10200064A (ja) |
| KR (1) | KR19980033335A (ja) |
| TW (1) | TW364198B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7340274B2 (en) | 2003-11-27 | 2008-03-04 | Nec Corporation | Cellular phone capable of receiving a plurality of broadcast waves |
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| US6619799B1 (en) * | 1999-07-02 | 2003-09-16 | E-Vision, Llc | Optical lens system with electro-active lens having alterably different focal lengths |
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-
1997
- 1997-10-28 US US08/958,941 patent/US5886938A/en not_active Expired - Lifetime
- 1997-10-30 KR KR1019970056420A patent/KR19980033335A/ko not_active Withdrawn
- 1997-10-31 EP EP97119051A patent/EP0840325A3/en not_active Withdrawn
- 1997-10-31 JP JP9337640A patent/JPH10200064A/ja active Pending
- 1997-11-11 TW TW086116304A patent/TW364198B/zh not_active IP Right Cessation
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|---|---|
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| EP0840325A2 (en) | 1998-05-06 |
| KR19980033335A (ko) | 1998-07-25 |
| EP0840325A3 (en) | 1999-06-09 |
| TW364198B (en) | 1999-07-11 |
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