JPH10200400A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH10200400A JPH10200400A JP9003596A JP359697A JPH10200400A JP H10200400 A JPH10200400 A JP H10200400A JP 9003596 A JP9003596 A JP 9003596A JP 359697 A JP359697 A JP 359697A JP H10200400 A JPH10200400 A JP H10200400A
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- JP
- Japan
- Prior art keywords
- circuit
- gain
- pll
- locked loop
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】ＬＳＩの素子ばらつきやプロセスによるばらつ
き等によりＰＬＬのループ利得が大きく変動しても、最
適な範囲にループ利得を調節できるような手段を提供す
る。 【解決手段】ＰＬＬのループ利得を切り換えることがで
きる利得切換手段は利得切換端子を有し、利得切換端子
は電源電圧，開放，接地の三状態いずれかをとる。ルー
プ利得がばらつき、最適範囲から外れて帰還系が不安定
になっても、三状態によりそれぞれチャージポンプ回路
の出力電流を切り換えＰＬＬの安定動作を補償する。
き等によりＰＬＬのループ利得が大きく変動しても、最
適な範囲にループ利得を調節できるような手段を提供す
る。 【解決手段】ＰＬＬのループ利得を切り換えることがで
きる利得切換手段は利得切換端子を有し、利得切換端子
は電源電圧，開放，接地の三状態いずれかをとる。ルー
プ利得がばらつき、最適範囲から外れて帰還系が不安定
になっても、三状態によりそれぞれチャージポンプ回路
の出力電流を切り換えＰＬＬの安定動作を補償する。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数シンセサイ
ザやＦＭ信号の復調などに用いられる位相同期回路に関
する。
ザやＦＭ信号の復調などに用いられる位相同期回路に関
する。
【０００２】
【従来の技術】位相同期回路（以下ＰＬＬと略す：Phas
e Locked Loop)は、周波数シンセサイザやステレオ復調
器などに用いられるほか、マイコンのクロック発生回路
など様々な分野で利用されている。その基本構成を図２
に示す。ＰＬＬ２０は、位相比較器１１，ループフィル
タ１２，電圧制御発振器（以下ＶＣＯ）１３，分周器１
４から構成される。位相比較器１１は、入力信号ｆｉ
と、出力信号ｆｏを分周器１４にて分周した帰還信号ｆ
ＦＢとの位相差を常に検出する。ループフィルタ１２は
この位相差によって生じる出力を平滑化し、ＶＣＯ１３
の制御信号として与える。ＶＣＯ１３は、ループフィル
タ１２の出力に応じて発振周波数を増減する。分周器１
４はＶＣＯ１３の発振周波数を分周し、帰還信号ｆＦＢ
として位相比較器１１に出力する。入力信号ｆｉの位相
が帰還信号ｆＦＢの位相よりも進んでいるときは、位相
比較器１１はその位相差を検出し、ループフィルタ１２
を介してＶＣＯ１３の発振周波数を上げるように動作す
る。ＶＣＯ１３の発振周波数が上がれば帰還信号の周波
数が上がるため、帰還信号の位相は進み、入力信号との
位相差を小さくするように動作する。逆に入力信号の位
相が帰還信号の位相よりも遅れているときは、帰還信号
の位相を遅らせるように動作するため、入力信号と帰還
信号との位相差は同様に小さくなる。すなわち、ＰＬＬ
２０は入力信号と帰還信号との位相を同期させ、かつ周
波数が一致するように動作し、自動周波数制御の役目を
果たしている。
e Locked Loop)は、周波数シンセサイザやステレオ復調
器などに用いられるほか、マイコンのクロック発生回路
など様々な分野で利用されている。その基本構成を図２
に示す。ＰＬＬ２０は、位相比較器１１，ループフィル
タ１２，電圧制御発振器（以下ＶＣＯ）１３，分周器１
４から構成される。位相比較器１１は、入力信号ｆｉ
と、出力信号ｆｏを分周器１４にて分周した帰還信号ｆ
ＦＢとの位相差を常に検出する。ループフィルタ１２は
この位相差によって生じる出力を平滑化し、ＶＣＯ１３
の制御信号として与える。ＶＣＯ１３は、ループフィル
タ１２の出力に応じて発振周波数を増減する。分周器１
４はＶＣＯ１３の発振周波数を分周し、帰還信号ｆＦＢ
として位相比較器１１に出力する。入力信号ｆｉの位相
が帰還信号ｆＦＢの位相よりも進んでいるときは、位相
比較器１１はその位相差を検出し、ループフィルタ１２
を介してＶＣＯ１３の発振周波数を上げるように動作す
る。ＶＣＯ１３の発振周波数が上がれば帰還信号の周波
数が上がるため、帰還信号の位相は進み、入力信号との
位相差を小さくするように動作する。逆に入力信号の位
相が帰還信号の位相よりも遅れているときは、帰還信号
の位相を遅らせるように動作するため、入力信号と帰還
信号との位相差は同様に小さくなる。すなわち、ＰＬＬ
２０は入力信号と帰還信号との位相を同期させ、かつ周
波数が一致するように動作し、自動周波数制御の役目を
果たしている。
【０００３】ところで、周知のようにＰＬＬの安定度や
応答を決定する最も重要なパラメータにダンピングファ
クタζがある。一例として、代表的なフィルタの一つに
ＲＣラグフィルタがあるが、このフィルタを用いた場合
のζを表わす式を下記に示す。
応答を決定する最も重要なパラメータにダンピングファ
クタζがある。一例として、代表的なフィルタの一つに
ＲＣラグフィルタがあるが、このフィルタを用いた場合
のζを表わす式を下記に示す。
【０００４】
【数１】 ζ＝１／｛２√（τ×ＫＬ）｝ ＫＬ＝Ｋｄ×Ｋｖ×Ｋｎ …（数１） ただし、Ｋｄ：位相比較器の利得，Ｋｖ：ＶＣＯの利
得，Ｋｎ：分周器の利得とする。通常の設計では、ＰＬ
Ｌの用途によりζを最適範囲に選定し、その最適範囲を
満足するように各構成回路の利得やフィルタの時定数を
選ぶ。
得，Ｋｎ：分周器の利得とする。通常の設計では、ＰＬ
Ｌの用途によりζを最適範囲に選定し、その最適範囲を
満足するように各構成回路の利得やフィルタの時定数を
選ぶ。
【０００５】安定度の高いＰＬＬを実現するためには、
ＰＬＬの応答や安定性を左右するダンピングファクタζ
を常に最適範囲に確保しておくことが最重要である。上
式に示すようにζはループ利得ＫＬに依存しており、Ｋ
ＬはＰＬＬを構成する種々の回路の特性に依存してい
る。構成回路の特性が種々の物理的要因により変動すれ
ば、ＫＬも同様に変動しζが最適値から外れてしまう。
ＰＬＬの応答や安定性を左右するダンピングファクタζ
を常に最適範囲に確保しておくことが最重要である。上
式に示すようにζはループ利得ＫＬに依存しており、Ｋ
ＬはＰＬＬを構成する種々の回路の特性に依存してい
る。構成回路の特性が種々の物理的要因により変動すれ
ば、ＫＬも同様に変動しζが最適値から外れてしまう。
【０００６】
【発明が解決しようとする課題】従来技術の問題点につ
いて説明する。ＩＣ化されたＰＬＬの場合、位相比較器
の不感帯やフィルタの出力リップル等によって生じるジ
ッタや、電源電圧の変動、あるいはＬＳＩの素子ばらつ
き等によって、ＫＬが変動しζが最適範囲から外れてし
まう場合がある。特にプロセスが微細化するとばらつき
が非常に大きくなる傾向があるので、このような問題は
一層顕著になってくる。その結果ＰＬＬが振動気味にな
ったり、あるいは発散等の現象を生じ制御系が不安定に
なる恐れがある。
いて説明する。ＩＣ化されたＰＬＬの場合、位相比較器
の不感帯やフィルタの出力リップル等によって生じるジ
ッタや、電源電圧の変動、あるいはＬＳＩの素子ばらつ
き等によって、ＫＬが変動しζが最適範囲から外れてし
まう場合がある。特にプロセスが微細化するとばらつき
が非常に大きくなる傾向があるので、このような問題は
一層顕著になってくる。その結果ＰＬＬが振動気味にな
ったり、あるいは発散等の現象を生じ制御系が不安定に
なる恐れがある。
【０００７】本発明の目的は、前述したような電源電圧
の変動や素子ばらつき等によりＫＬが大きく変動して
も、常に最適な範囲にＫＬを調整できるような手段を提
供することにある。
の変動や素子ばらつき等によりＫＬが大きく変動して
も、常に最適な範囲にＫＬを調整できるような手段を提
供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＰＬＬ方式では位相比較器と位相比較器出
力を直流信号に変換するフィルタと、フィルタ出力で制
御されるＶＣＯの負帰還回路で構成される位相同期ルー
プ回路において、位相同期ループ回路のＫＬをスリース
テート（三状態）により切り換える利得切換手段を、ル
ープフィルタに包括したチャージポンプ回路に設けるこ
とにより達成される。
に、本発明のＰＬＬ方式では位相比較器と位相比較器出
力を直流信号に変換するフィルタと、フィルタ出力で制
御されるＶＣＯの負帰還回路で構成される位相同期ルー
プ回路において、位相同期ループ回路のＫＬをスリース
テート（三状態）により切り換える利得切換手段を、ル
ープフィルタに包括したチャージポンプ回路に設けるこ
とにより達成される。
【０００９】利得切換手段は、ループ利得ＫＬがばらつ
いて最適範囲から外れたときに、利得切換端子によりチ
ャージポンプ回路の出力電流を切り換え、ＫＬを最適範
囲へと調節することができる。それによってＰＬＬの安
定な動作を補償できるようにすることができる。
いて最適範囲から外れたときに、利得切換端子によりチ
ャージポンプ回路の出力電流を切り換え、ＫＬを最適範
囲へと調節することができる。それによってＰＬＬの安
定な動作を補償できるようにすることができる。
【００１０】
【発明の実施の形態】図１に本発明の第１の実施例のブ
ロック図を示す。図１で図２従来例と異なるところは、
ＰＬＬのループ利得を切り換えることができるスリース
テート切換器１５が設けられていることにある。スリー
ステート切換器１５は利得切換端子を有し、利得切換端
子は電源電圧，開放，接地の三状態いずれかをとる。も
しＰＬＬ１０のループ利得が最適範囲から外れて帰還系
が不安定になっても、三状態によりそれぞれチャージポ
ンプ回路の出力電流を切り換えることにより、ＰＬＬ１
０のループ利得を切り換えることができる。このよう
に、本実施例によればスリーステート切換器１５によっ
て、ζが最適範囲から外れてしまった場合でも、ループ
利得を切り換えてζを最適な範囲に確保することがで
き、ＰＬＬの安定性を向上することができる。
ロック図を示す。図１で図２従来例と異なるところは、
ＰＬＬのループ利得を切り換えることができるスリース
テート切換器１５が設けられていることにある。スリー
ステート切換器１５は利得切換端子を有し、利得切換端
子は電源電圧，開放，接地の三状態いずれかをとる。も
しＰＬＬ１０のループ利得が最適範囲から外れて帰還系
が不安定になっても、三状態によりそれぞれチャージポ
ンプ回路の出力電流を切り換えることにより、ＰＬＬ１
０のループ利得を切り換えることができる。このよう
に、本実施例によればスリーステート切換器１５によっ
て、ζが最適範囲から外れてしまった場合でも、ループ
利得を切り換えてζを最適な範囲に確保することがで
き、ＰＬＬの安定性を向上することができる。
【００１１】次にスリーステート切換器の詳細実施例を
図３により説明する。図３はループフィルタ１２とスリ
ーステート切換器１５の回路構成を示している。ループ
フィルタ１２は、チャージポンプ回路３０１とその出力
側のコンデンサ３０８で構成する。チャージポンプ回路
３０１の充放電スイッチは、ＵＰ信号により制御される
スイッチのPMOS302 及び直列の電流源のPMOS303 、ＤＮ
信号により制御されるスイッチのNMOS306 及び直列の電
流源のNMOS306 で構成している。
図３により説明する。図３はループフィルタ１２とスリ
ーステート切換器１５の回路構成を示している。ループ
フィルタ１２は、チャージポンプ回路３０１とその出力
側のコンデンサ３０８で構成する。チャージポンプ回路
３０１の充放電スイッチは、ＵＰ信号により制御される
スイッチのPMOS302 及び直列の電流源のPMOS303 、ＤＮ
信号により制御されるスイッチのNMOS306 及び直列の電
流源のNMOS306 で構成している。
【００１２】NMOS305 はNMOS307 のダイオードとカレン
トミラーを構成しており、NMOS307は直列のPMOS304 を
介して給電されている。各トランジスタの大きさは、充
放電電流が設定電流の大小に拘わらずほぼ等しくなるよ
うに、PMOS303 と３０４及びNMOS306 と３０７が等しく
選んである。
トミラーを構成しており、NMOS307は直列のPMOS304 を
介して給電されている。各トランジスタの大きさは、充
放電電流が設定電流の大小に拘わらずほぼ等しくなるよ
うに、PMOS303 と３０４及びNMOS306 と３０７が等しく
選んである。
【００１３】チャージポンプ回路３０１のPMOS303及び
３０４と利得切換回路１５のPMOS312〜３１５は、同一
のゲートバイアス電圧を与えられたカレントミラー対を
構成している。そしてPMOS312〜３１４の各ソース側
は、電流比切換スイッチのPMOS309〜３１１を介して電
源のＶｃｃに接続されている。またPMOS312 〜３１５の
ドレイン側は、NMOS318 〜３１９からなるカレントミラ
ー回路の出力側に接続されており、同カレントミラーの
入力へはPMOS316 を介してバイアスの入力電流が与えら
れている。
３０４と利得切換回路１５のPMOS312〜３１５は、同一
のゲートバイアス電圧を与えられたカレントミラー対を
構成している。そしてPMOS312〜３１４の各ソース側
は、電流比切換スイッチのPMOS309〜３１１を介して電
源のＶｃｃに接続されている。またPMOS312 〜３１５の
ドレイン側は、NMOS318 〜３１９からなるカレントミラ
ー回路の出力側に接続されており、同カレントミラーの
入力へはPMOS316 を介してバイアスの入力電流が与えら
れている。
【００１４】電流比切換スイッチのPMOS309 〜３１１
は、互いに入力しきい値が異なる２個のインバータゲー
ト回路（比較回路）３２２及び３２３を介して、端子Ｇ
Ｓ３の電位によって切り換え制御される。
は、互いに入力しきい値が異なる２個のインバータゲー
ト回路（比較回路）３２２及び３２３を介して、端子Ｇ
Ｓ３の電位によって切り換え制御される。
【００１５】次に、実施例インバータゲート回路のしき
い値設定の詳細について説明する。図５はインバータゲ
ート回路のＮＭＯＳ，ＰＭＯＳの寸法比と回路のしきい
値電圧との関係を示す。ＮＭＯＳのチャネル幅Ｗとチャ
ネル長Ｌの比(Ｗｎ／Ｌｎ)をβｎ，ＰＭＯＳのチャネル
幅Ｗとチャネル長Ｌの比（Ｗｐ／Ｌｐ）をβｐとし、両
者の比をβｒ（＝βｎ／βｐ）とすると、ＣＭＯＳイン
バータ回路のしきい値は図５に示すようにβｒによって
決まる。すなわち、標準寸法比を中心としてそこからβ
ｒを大きくしていくと回路のしきい値は下がり、反対に
βｒを小さくしていくと回路のしきい値は上がる。した
がって、二つのインバータゲート回路のβｒを互いに増
減することにより、回路のしきい値をそれぞれＶＴＬ，
ＶＴＨのように設定できる。
い値設定の詳細について説明する。図５はインバータゲ
ート回路のＮＭＯＳ，ＰＭＯＳの寸法比と回路のしきい
値電圧との関係を示す。ＮＭＯＳのチャネル幅Ｗとチャ
ネル長Ｌの比(Ｗｎ／Ｌｎ)をβｎ，ＰＭＯＳのチャネル
幅Ｗとチャネル長Ｌの比（Ｗｐ／Ｌｐ）をβｐとし、両
者の比をβｒ（＝βｎ／βｐ）とすると、ＣＭＯＳイン
バータ回路のしきい値は図５に示すようにβｒによって
決まる。すなわち、標準寸法比を中心としてそこからβ
ｒを大きくしていくと回路のしきい値は下がり、反対に
βｒを小さくしていくと回路のしきい値は上がる。した
がって、二つのインバータゲート回路のβｒを互いに増
減することにより、回路のしきい値をそれぞれＶＴＬ，
ＶＴＨのように設定できる。
【００１６】図４はこの方法によりしきい値を定めた実
施例インバータゲート回路３２２と３２３の伝達特性を
示す。図示のように、インバータゲート回路３２２のし
きい値は電源電圧（Ｖｃｃ）に近い値、ＶＴＨに設定さ
れている。反対にインバータゲート回路３２３のしきい
値電圧は接地（０）に近い値、ＶＴＬに設定されてい
る。入力の電位はそれぞれ「Ｌ」，「ＯＰＥＮ」，
「Ｈ」の三状態をとる。入力電位としきい値電圧との関
係は次の三状態である。
施例インバータゲート回路３２２と３２３の伝達特性を
示す。図示のように、インバータゲート回路３２２のし
きい値は電源電圧（Ｖｃｃ）に近い値、ＶＴＨに設定さ
れている。反対にインバータゲート回路３２３のしきい
値電圧は接地（０）に近い値、ＶＴＬに設定されてい
る。入力の電位はそれぞれ「Ｌ」，「ＯＰＥＮ」，
「Ｈ」の三状態をとる。入力電位としきい値電圧との関
係は次の三状態である。
【００１７】
【数２】 （１）ＶＴＬ＞「Ｌ」 （２）ＶＴＬ≦「ＯＰＥＮ」＜ＶＴＨ （３）ＶＴＨ≦「Ｈ」 …（数２） ＶＴＬとＶＴＨの間の「ＯＰＥＮ」領域は十分広いこと
が望ましい。その理由は、図３に示すように利得切換端
子ＧＳ３は「ＯＰＥＮ」の状態では内部のMOS317，３２
０のオン抵抗で終端された状態であるから、端子ＧＳ３
への誘導ノイズがある場合ノイズ電圧による変動に対し
てしきい値を超えて誤動作しないように十分なマージン
が必要なためである。
が望ましい。その理由は、図３に示すように利得切換端
子ＧＳ３は「ＯＰＥＮ」の状態では内部のMOS317，３２
０のオン抵抗で終端された状態であるから、端子ＧＳ３
への誘導ノイズがある場合ノイズ電圧による変動に対し
てしきい値を超えて誤動作しないように十分なマージン
が必要なためである。
【００１８】次に本実施例スリーステート切換器１５の
動作を説明する。表１に利得切換端子ＧＳ３と電流比切
換スイッチPMOS309 〜３１１との関係を示す。
動作を説明する。表１に利得切換端子ＧＳ３と電流比切
換スイッチPMOS309 〜３１１との関係を示す。
【００１９】
【表１】
【００２０】ＧＳ３が「Ｈ」、すなわち、電源電圧のと
きPMOS309 ，３１０，３１１はそれぞれオンとなり、PM
OS312 ，３１３，３１４，３１５の各電流はPMOS303 の
電流と等しく設定される。すなわち、Ｉｏと等しくな
る。一方、ＩｃはPMOS312， ３１３，３１４，３１５
の各電流の総和であるから、ＩｃとＩｏの電流比は４：
１となる。ＧＳ３が「Ｌ」、すなわち接地のときPMOS30
9 ，３１０，３１１はそれぞれオフとなり、PMOS315 の
電流はPMOS303 の電流と等しく設定される。すなわち、
Ｉｏと等しくなる。一方、ＩｃはPMOS315 の電流と等し
くなるから、ＩｃとＩｏの電流比は１：１となる。次に
ＧＳ３が「ＯＰＥＮ」、すなわち開放のときPMOS309 は
オンとなり、PMOS310 と３１１はそれぞれオフとなる。
よって、PMOS312 と３１５の電流はPMOS303 の電流と等
しく設定される。すなわち、Ｉｏと等しくなる。一方、
ＩｃはPMOS312 と３１５の電流の和であるから、Ｉｃと
Ｉｏの電流比は２：１となる。
きPMOS309 ，３１０，３１１はそれぞれオンとなり、PM
OS312 ，３１３，３１４，３１５の各電流はPMOS303 の
電流と等しく設定される。すなわち、Ｉｏと等しくな
る。一方、ＩｃはPMOS312， ３１３，３１４，３１５
の各電流の総和であるから、ＩｃとＩｏの電流比は４：
１となる。ＧＳ３が「Ｌ」、すなわち接地のときPMOS30
9 ，３１０，３１１はそれぞれオフとなり、PMOS315 の
電流はPMOS303 の電流と等しく設定される。すなわち、
Ｉｏと等しくなる。一方、ＩｃはPMOS315 の電流と等し
くなるから、ＩｃとＩｏの電流比は１：１となる。次に
ＧＳ３が「ＯＰＥＮ」、すなわち開放のときPMOS309 は
オンとなり、PMOS310 と３１１はそれぞれオフとなる。
よって、PMOS312 と３１５の電流はPMOS303 の電流と等
しく設定される。すなわち、Ｉｏと等しくなる。一方、
ＩｃはPMOS312 と３１５の電流の和であるから、Ｉｃと
Ｉｏの電流比は２：１となる。
【００２１】ところで、ループフィルタ１２の利得は、
図３に示すコンデンサ３０８の出力電圧Ｖｃｔと充放電
電流によって決まる。すなわち、
図３に示すコンデンサ３０８の出力電圧Ｖｃｔと充放電
電流によって決まる。すなわち、
【００２２】
【数３】 Ｃ・Ｖｃｔ＝Ｉｏ・Δｔ ∴ Ｖｃｔ／Δｔ＝Ｉｏ／Ｃ …（数３） ただし、Δｔ：充放電時間，Ｃ：コンデンサ３０８の容
量とする。
量とする。
【００２３】上式よりＰＬＬ１０のループ利得はＩｏに
比例することがわかる。
比例することがわかる。
【００２４】以上より、本実施例によれば上述したスリ
ーステート切換器１５の動作によりＩｏを切り換えると
同時に、ＰＬＬ１０のループ利得を切り換えることがで
きる。
ーステート切換器１５の動作によりＩｏを切り換えると
同時に、ＰＬＬ１０のループ利得を切り換えることがで
きる。
【００２５】また本実施例はしきい値を内在するインバ
ータゲート回路で説明したが、比較回路としてはしきい
値を別途与える差動増幅器でも同様に本発明の目的を達
成することができる。
ータゲート回路で説明したが、比較回路としてはしきい
値を別途与える差動増幅器でも同様に本発明の目的を達
成することができる。
【００２６】
【発明の効果】本発明によれば、 （１）ＰＬＬのループ利得が大きくばらついてもスリー
ステート切換器１５によりチャージポンプ回路の出力電
流を切り換え、ループ利得を最適範囲に調節できる。
ステート切換器１５によりチャージポンプ回路の出力電
流を切り換え、ループ利得を最適範囲に調節できる。
【００２７】（２）比較論理回路のしきい値により利得
切換制御を行うことで、多値論理レベルを構成でき必要
に応じて広範囲にわたりループ利得を切り換えることが
できる。
切換制御を行うことで、多値論理レベルを構成でき必要
に応じて広範囲にわたりループ利得を切り換えることが
できる。
【００２８】（３）利得切換端子の入力状態を電源電
圧，開放，接地としたことにより、外付け部品なしにル
ープ利得を切り換えることができる。
圧，開放，接地としたことにより、外付け部品なしにル
ープ利得を切り換えることができる。
【図１】本発明のＰＬＬ（Phase Locked Loop）の回路
構成を示すブロック図。
構成を示すブロック図。
【図２】従来技術で周知のＰＬＬの回路構成を示すブロ
ック図。
ック図。
【図３】本発明のスリーステート切換器とループフィル
タの回路図。
タの回路図。
【図４】スリーステート切換器の実現方法の説明図。
【図５】スリーステート切換器の実現方法の説明図。
１１…位相比較器、１２…ループフィルタ、１３…電圧
制御発振器、１４…分周器、１５…スリーステート切換
器。
制御発振器、１４…分周器、１５…スリーステート切換
器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (4)
- 【請求項１】位相比較器と、前記位相比較器出力を電流
に変換するチャージポンプ回路と、前記チャージポンプ
回路の出力を直流信号に変換するフィルタと、前記フィ
ルタ出力で制御される可変発振器の負帰還回路で構成さ
れる位相同期ループ回路において、前記位相同期ループ
回路のループ利得を切り換える利得切換手段を、前記チ
ャージポンプ回路に設けたことを特徴とする位相同期ル
ープ回路。 - 【請求項２】請求項１において、前記利得切換手段を、
複数の論理しきい値をもつ比較論理回路への入力電位に
より切り換える位相同期ループ回路。 - 【請求項３】請求項２において、前記比較論理回路の入
力しきい値が三値をとる位相同期ループ回路。 - 【請求項４】請求項３において、制御入力状態を開放，
接地，電源電圧とする位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003596A JPH10200400A (ja) | 1997-01-13 | 1997-01-13 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003596A JPH10200400A (ja) | 1997-01-13 | 1997-01-13 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200400A true JPH10200400A (ja) | 1998-07-31 |
Family
ID=11561864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9003596A Pending JPH10200400A (ja) | 1997-01-13 | 1997-01-13 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10200400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294981A (ja) * | 2004-03-31 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
-
1997
- 1997-01-13 JP JP9003596A patent/JPH10200400A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294981A (ja) * | 2004-03-31 | 2005-10-20 | Matsushita Electric Ind Co Ltd | 位相同期回路 |
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