JPH10200586A

JPH10200586A - データ信号伝送方法および半導体装置の信号入力回路

Info

Publication number: JPH10200586A
Application number: JP9004126A
Authority: JP
Inventors: Kenichi Mejika; 健一女鹿
Original assignee: Aiwa Co Ltd
Current assignee: Sony Group Corp
Priority date: 1997-01-13
Filing date: 1997-01-13
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】簡単な構成で１つ信号線でデータ信号を伝送す
ることができると共にノイズによる誤動作を生じ難いデ
ータ信号伝送方法および半導体装置の信号入力回路を提
供する。【解決手段】データ信号がローレベル「Ｌ」のとき信号
レベルが「０」→「(1/2)ＶDD」、ハイレベル「Ｈ」の
とき「０」→「ＶDD」、データの終了のとき「０」→
「ＶDD」→「(1/2)ＶDD」→「ＶDD」となる信号パター
ンの伝送信号ＴＤを、しきい値電圧「Ｖa」「Ｖb」と比
較する。電圧「Ｖb」と信号ＴＤの比較結果に基づきク
ロック信号ＣＫＤを生成する。電圧値「Ｖa」と信号Ｔ
Ｄの比較結果とクロック信号に基づいてデータ信号ＤＴ
Ｄを生成する。信号ＤＴＤがハイレベル「Ｈ」の時に、
信号ＴＤが電圧「Ｖa」を越えたか否かを判別してスト
ローブ信号ＳＴＢを生成する。信号ＣＫＤと信号ＳＴＢ
に基づいて信号ＤＴＤをシリアル−パラレル変換してパ
ラレルのデータ信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はデータ信号伝送方
法および半導体装置の信号入力回路に関する。詳しく
は、信号レベルを３つのレベルで切り替えて、データ信
号の論理レベルおよびこのデータ信号のデータの終了に
応じた異なる信号パターンの伝送信号を受信し、この伝
送信号としきい値電圧発生手段で生成された第１および
第２のしきい値電圧を比較し、比較結果に基づいて信号
パターンを判別してデータ信号とクロック信号とストロ
ーブ信号を生成することにより、１つの信号線でデータ
信号を正しく伝送できると共にノイズによる誤動作を軽
減するものである。

【０００２】

【従来の技術】従来の電子機器、例えばオーディオ機器
やビデオ機器等では、オーディオ信号を処理するための
回路やビデオ信号を処理するための回路や表示素子駆動
するための回路等が集積回路化されている。また、これ
らの機器の動作を制御するために、マイクロコンピュー
タ（以下「マイコン」という）が用いられており、マイ
コンから集積回路化されたオーディオ信号やビデオ信号
の信号処理あるいは表示素子駆動用の処理回路に制御デ
ータ信号が供給されて、これらの処理回路の動作が制御
されている。

【０００３】ここで、マイコンから処理回路への制御デ
ータ信号の供給は、図８に示すような方式で行われてい
る。図８はマイコン１０から処理回路２０に１つの信号
線を使用して制御データ信号の供給を行う場合（以下
「１線式インタフェース」という）を示している。この
場合、制御データ信号が制御データ信号の信号レベルに
応じてパルス幅が切り替えらる変調信号ＭＤに変換され
て処理回路２０に供給される。また、制御データ信号の
１ワードが終了したときには、信号の終了を示すために
パルス幅が、制御データ信号の信号レベルに応じたパル
ス幅よりも大きいものとされる。

【０００４】処理回路２０には後述する発振回路２１か
ら基準発振信号ＰＳが供給されており、基準発振信号Ｐ
Ｓに基づき図９に示す変調信号ＭＤのパルス幅が検出さ
れて変調信号ＭＤから制御データ信号が生成される。な
お、変調信号ＭＤのパルス上の括弧書きは制御データ信
号の状態を示している。

【０００５】また、処理回路２０には、シフトレジスタ
を用いてシリアルデータをパラレルデータに変換するシ
リアル−パラレル変換部（図示せず）が設けられてお
り、生成された制御データ信号がシリアル−パラレル変
換部のシフトレジスタに順次転送される。

【０００６】ここで、変調信号ＭＤのパルス幅が所定の
よりも大きいことが検出されると、シフトレジスタの出
力信号がシリアル−パラレル変換部から１ワードのパラ
レルの制御データ信号として出力される。

【０００７】図１０は、マイコン１２から処理回路２２
に２つの信号線を使用して制御データ信号の供給を行う
場合（以下「２線式インタフェース」という）を示して
いる。マイコン１２から処理回路２２には、図１１Ａに
示す制御データ信号ＤＴＡと図１１Ｂに示すクロック信
号ＣＫＡが供給される。ここで、クロック信号ＣＫＡ
は、１ワードの制御データ信号ＤＴＡがマイコン１２か
ら処理回路２２に供給されると、クロック信号ＣＫＡの
パルス幅が大きいものとされると共に、クロック信号Ｃ
ＫＡのパルス幅が大きい期間中の制御データ信号ＤＴＡ
にはパルス幅が小さいパルスが発生される。

【０００８】処理回路２２には、シフトレジスタを用い
てシリアルデータをパラレルデータに変換するシリアル
−パラレル変換部（図示せず）が設けられており、制御
データ信号ＤＴＡがシリアル−パラレル変換部のシフト
レジスタに供給されてクロック信号ＣＫＡに基づいて順
次転送されると共に、処理回路２２では、クロック信号
ＣＫＡのパルス幅と制御データ信号ＤＴＡのパルス幅が
比較される。

【０００９】ここで、クロック信号ＣＫＡのパルス幅が
制御データ信号ＤＴＡのパルス幅よりも大きいことが検
出されると、シフトレジスタの出力信号がシリアル−パ
ラレル変換部から１ワードのパラレルの制御データ信号
として出力される。

【００１０】図１２も２線式インタフェースを示してお
り、マイコン１４から処理回路２４に図１３Ａに示す制
御データ信号ＤＴＢと図１３Ｂに示すクロック信号ＣＫ
Ｂが供給される。ここで、制御データ信号ＤＴＢは、例
えばマイコン１４の出力端子１４１から抵抗器１４２を
介して処理回路２４の入力端子２４１に供給される。ま
た、マイコン１４の出力端子１４３は抵抗器１４４を介
して処理回路２４の入力端子２４１に接続される。

【００１１】ここで、マイコン１４の出力端子１４１か
ら１ワードの制御データ信号ＤＴＢが処理回路２４に供
給されるまでは、マイコン１４の出力端子１４３はロー
レベル「Ｌ」の状態とされる。このため、制御データ信
号ＤＴＢの論理レベルがハイレベル「Ｈ」のときの制御
データ信号ＤＴＢの電圧レベルは、例えばマイコン１４
の出力端子１４１，１４３がハイレベル「Ｈ」のときの
電圧レベルを「ＶDD」、ローレベル「Ｌ」のときの電圧
レベルを「０」とし、抵抗器１４２，１４４の抵抗値を
等しいものとすると、制御データ信号ＤＴＢの論理レベ
ルがハイレベル「Ｈ」のときには電圧レベルが「(1/2)
ＶDD」とされ、ローレベル「Ｌ」のときには「０」とさ
れる。

【００１２】１ワードの制御データ信号ＤＴＢの供給が
終了すると、出力端子１４１，１４３の出力レベルが共
にハイレベル「Ｈ」とされて、制御データ信号ＤＴＢの
電圧レベルは「ＶDD」とされる。

【００１３】処理回路２４には、シフトレジスタを用い
てシリアルデータをパラレルデータに変換するシリアル
−パラレル変換部（図示せず）が設けられており、制御
データ信号ＤＴＢがシリアル−パラレル変換部のシフト
レジスタに供給されてクロック信号ＣＫＢに基づいて順
次転送される。また処理回路２４では、制御データ信号
ＤＴＢのパルスの電圧レベルが検出されて、電圧レベル
が「ＶDD」のパルスが検出されると、シフトレジスタの
出力信号がシリアル−パラレル変換部から１ワードのパ
ラレルの制御データ信号として出力される。

【００１４】また図１４は、マイコン１６から処理回路
３６に３つの信号線を使用して制御データ信号の供給を
行う場合（以下「３線式インタフェース」という）を示
しており、図１５Ａに示す制御データ信号ＤＴＣと図１
５Ｂに示すクロック信号ＣＫＣに加えて図１５Ｃに示す
ストローブ信号ＳＴＡがマイコン１６から処理回路３６
に供給される。

【００１５】処理回路３６にも、シフトレジスタを用い
てシリアルデータをパラレルデータに変換するシリアル
−パラレル変換部（図示せず）が設けられており、制御
データ信号ＤＴＣがシリアル−パラレル変換部のシフト
レジスタに供給されてクロック信号ＣＫＣに基づいて順
次転送される。またストローブ信号ＳＴＡに基づき、シ
フトレジスタの出力信号がシリアル−パラレル変換部か
ら１ワードのパラレルの制御データ信号として出力され
る。

【００１６】

【発明が解決しようとする課題】ところで、上述したよ
うに１線式インタフェースでは、発振回路２１が必要と
されることからコストアップとなり、また変調信号ＭＤ
のパルス幅が所定よりも大きくして１ワードの制御デー
タ信号の終了を判別するものであるため、制御データ信
号の転送時間が長くなってしまう。

【００１７】また、２線式や３線式インタフェースで
は、信号線が多くなるためコストアップとなり、またク
ロック信号ＣＫＢ，ＣＫＣやストローブ信号ＳＴＡにノ
イズが重畳されると、容易に誤動作を生じてしまう。

【００１８】そこで、この発明では、簡単な構成で１つ
の信号線でデータ信号を伝送することができると共に誤
動作を生じ難いデータ信号伝送方法および半導体装置の
信号入力回路を提供するものである。

【００１９】

【課題を解決するための手段】この発明に係るデータ信
号伝送方法は、信号レベルを、第１のレベルと、第１の
レベルよりも大きい第２のレベルと、第２のレベルより
も大きい第３のレベルとで切り替えて、伝送するデータ
信号の論理レベルおよびこのデータ信号のデータの終了
に応じた異なる信号パターンの伝送信号を生成して送信
するものとし、伝送信号を受信して、伝送信号の信号レ
ベルと、第１のレベルよりも大きく第２のレベルよりも
小さい第１のしきい値電圧および第２のレベルよりも大
きく第３のレベルよりも小さい第２のしきい値電圧を比
較することにより信号パターンを判別して、データ信号
と、データ信号のタイミングを示すクロック信号と、デ
ータ信号のデータの終了を示すストローブ信号を生成す
るものである。

【００２０】また、この発明に係る半導体装置の信号入
力回路は、信号レベルを、第１のレベルと、第１のレベ
ルよりも大きい第２のレベルと、第２のレベルよりも大
きい第３のレベルとで切り替えて、伝送するデータ信号
の論理レベルおよびこのデータ信号のデータの終了に応
じた異なる信号パターンの伝送信号を受信する半導体装
置において、第１のレベルよりも大きく第２のレベルよ
りも小さい第１のしきい値電圧と第２のレベルよりも大
きく第３のレベルよりも小さい第２のしきい値電圧を発
生させるしきい値電圧発生手段と、しきい値電圧発生手
段で発生された第１のしきい値電圧と第２のしきい値電
圧と伝送信号を比較し、比較結果に基づき信号パターン
を判別してデータ信号とデータ信号のタイミングを示す
クロック信号と、データ信号のデータの終了を示すスト
ローブ信号を生成する信号生成手段とを有するものであ
る。

【００２１】この発明においては、例えば伝送信号が、
データ信号の論理レベルがローレベル「Ｌ」であること
を示す第１の信号パターンと論理レベルがハイレベル
「Ｈ」であることを示す第２の信号パターンと、データ
信号の終了を示す第３の信号パターンを有するものとさ
れ、この伝送信号としきい値電圧発生手段で発生された
第１のしきい値電圧と第２のしきい値電圧を比較するこ
とにより信号パターンが判別されて、データ信号とクロ
ック信号とストローブ信号が生成されるものである。

【００２２】

【発明の実施の形態】以下、図を参照して、この発明の
実施の一形態について説明する。図１は、この発明の実
施の一形態の構成を示しており、電子機器、例えばオー
ディオ機器やビデオ機器の動作を制御するマイコンで伝
送信号を生成し、オーディオ信号やビデオ信号の信号処
理や表示素子駆動などの処理回路でこの伝送信号を受信
することにより、マイコンからの制御データ信号に基づ
いて処理回路の動作を制御する場合を示している。

【００２３】マイコン３０のＣＰＵ部３２には、アドレ
スバスＡＢ、データバスＤＢ、コントロールバスＣＢが
接続されており、この各バスにはＲＯＭ部３４やＲＡＭ
部３６および入出力コンロール部３８が接続される。こ
の入出力コンロール部３８には、信号出力部４０が接続
されており、信号出力部４０から処理回路５０の信号入
力部５２に、処理回路５０の動作を制御するための制御
データ信号に基づく信号レベルが３値の伝送信号ＴＤが
供給される。

【００２４】処理回路５０の信号入力部５２では、供給
された伝送信号ＴＤからシリアルの制御データ信号ＤＴ
Ｄとクロック信号ＣＫＤおよびストローブ信号ＳＴＢが
生成されてシリアルーパラレル変換部５４に供給され
る。シリアルーパラレル変換部５４は、例えばシフトレ
ジスタとラッチ回路から構成されており、クロック信号
ＣＫＤに基づいて制御データ信号ＤＴＤがシフトレジス
タに取り込まれると共に転送され、ストローブ信号によ
ってシフトレジスタの出力がラッチ回路でラッチされて
ラッチ回路の出力信号がシリアルーパラレル変換部５４
の出力信号とされることにより、シリアルの制御データ
信号ＤＴＤがパラレルの制御データ信号ＤＴＰに変換さ
れる。このパラレルの制御データ信号ＤＴＰが処理部５
６に供給されて、制御データ信号ＤＴＰに基づきオーデ
ィオ信号やビデオ信号の信号処理や表示素子駆動処理な
どの各種の処理が行われる。

【００２５】次に、マイコン３０の信号出力部４０の構
成を図２に示す。信号出力部４０には入出力コンロール
部３８から、処理回路５０の動作を制御するための制御
データ信号に基づく伝送信号生成用データＴＡと出力制
御信号ＥＮが供給される。この伝送信号生成用データＴ
Ａはインバータ４１に供給されて論理レベルが反転され
て、出力制御信号ＥＮによって入力信号の論理レベルが
反転されて出力されあるいは出力がハイインピーダンス
状態とされるゲート（いわゆるクロックドインバータ）
４２に供給される。クロックドインバータ４２の出力端
子は抵抗器４３を介して電源供給端子４４に接続される
と共に、抵抗器４５を介して接地されており、この出力
端子から伝送信号ＴＤが出力される。

【００２６】この信号出力部４０の動作を図３に示す。
出力制御信号ＥＮがローレベル「Ｌ」とされると、クロ
ックドインバータ４２の出力がハイインピーダンス状態
とされる。このため、伝送信号ＴＤの信号レベルは、伝
送信号生成用データＴＡの論理レベルに係らず電源供給
端子４４から供給された電圧を抵抗器４３，４５で分圧
した電圧レベルとされる。出力制御信号ＥＮがハイレベ
ル「Ｈ」とされると、クロックドインバータ４２から論
理レベルが反転された信号が出力される。このため、伝
送信号生成用データＴＡがハイレベル「Ｈ」のときには
クロックドインバータ４２の出力がハイレベル「Ｈ」と
され、伝送信号生成用データＴＡがローレベル「Ｌ」の
ときにはクロックドインバータ４２の出力がローレベル
「Ｌ」とされる。

【００２７】ここで、電源供給端子４４から供給される
電圧を「ＶDD」、抵抗器４３，４４の抵抗値を等しいも
のとし、クロックドインバータ４２の出力がハイレベル
「Ｈ」のときの電圧レベルが「ＶDD」、ローレベル
「Ｌ」のときの電圧レベルが「０」とすると、出力制御
信号ＥＮがハイレベル「Ｈ」のときには伝送信号ＴＤの
電圧レベルは「(1/2)ＶDD」とされる。また、出力制御
信号ＥＮがローレベル「Ｌ」であるとき、伝送信号生成
用データＴＡがハイレベル「Ｈ」とされると伝送信号Ｔ
Ｄの電圧レベルは「ＶDD」とされ、ローレベル「Ｌ」と
されると伝送信号ＴＤの電圧レベルは「０」とされる。

【００２８】このように、伝送信号生成用データＴＡと
出力制御信号ＥＮに基づき信号レベルが３値とされる伝
送信号が生成されて信号出力部４０から処理回路５０の
信号入力部５２に供給される。なお、信号出力部は図４
に示すような構成とすることもできる。

【００２９】図４に示すＣ−ＭＯＳ(Complementary Met
al Oxide Semiconductor)のバッファ４０１には入出力
コントロール部３８から伝送信号生成用データＴＢＡが
供給され、バッファ４０２には入出力コントロール部３
８から伝送信号生成用データＴＢＢが供給される。バッ
ファ４０１とバッファ４０２の出力は抵抗器４０３，４
０４を介して接続されており、抵抗器４０３と抵抗器４
０４の接続点から伝送信号ＴＤが出力される。

【００３０】この信号出力部の動作を図５に示す。伝送
信号生成用データＴＢＡ，ＴＢＢが共にローレベル
「Ｌ」とされると、バッファ４０１，４０２の出力が共
にローレベル「Ｌ」とされるため、伝送信号ＴＤの信号
レベルは「０」とされる。伝送信号生成用データのいず
れか一方がハイレベル「Ｈ」とされると、伝送信号生成
用データの論理レベルがハイレベル「Ｈ」とされた側の
バッファ４０１あるいはバッファ４０２の出力がハイレ
ベル「Ｈ」とされる。ここで、バッファ４０２の出力が
ハイレベル「Ｈ」のときの電圧レベルを「ＶDD」とし、
抵抗器４０３，４０４の抵抗値が等しいものとすると、
伝送信号の信号レベルは「(1/2)ＶDD」とされる。伝送
信号生成用データＴＢＡ，ＴＢＢが共にハイレベル
「Ｈ」とされると、バッファ４０１，４０２の出力が共
にハイレベル「Ｈ」とされるため、伝送信号の信号レベ
ルは「ＶDD」とされる。このように、２つの伝送信号生
成用データＴＢＡ，ＴＢＢに基づいても信号レベルが３
値とされた伝送信号ＴＤを生成することができる。

【００３１】次に、この３値の伝送信号ＴＤが供給され
る処理回路５０の信号入力部５２の構成を図６に示す。
伝送信号ＴＤはコンパレータ５２１，５２２の反転入力
端子に供給される。コンパレータ５２１の出力端子はイ
ンバータ５２９に接続されると共に、抵抗器５２３を介
してコンパレータ５２１の非反転入力端子に接続され
る。また、このコンパレータ５２１の非反転入力端子は
抵抗器５２４を介して電源供給端子５２５に接続され
る。

【００３２】コンパレータ５２２の出力端子は、後述す
るＲ−Ｓフリップフロップ５３０のＲ入力端子に接続さ
れると共に、抵抗器５２６を介してコンパレータ５２２
の非反転入力端子に接続される。また、このコンパレー
タ５２２の非反転入力端子は抵抗器５２７を介して接地
される。さらに、コンパレータ５２１の非反転入力端子
とコンパレータ５２２の非反転入力端子は抵抗器５２８
を介して接続される。

【００３３】インバータ５２９の出力端子はＲ−Ｓフリ
ップフロップ５３０のＳ入力端子とＲ−Ｓフリップフロ
ップ５３２のクロック(CLOCK)入力端子に接続される。
Ｒ−Ｓフリップフロップ５３０のデータ(DATA)入力端子
とクロック（CLOCK)入力端子は接地される。Ｒ−Ｓフリ
ップフロップ５３０のＱ出力端子は遅延部５３４の入力
端子に接続され、遅延部５３４の出力端子は、Ｒ−Ｓフ
リップフロップ５３２のデータ(DATA)入力端子に接続さ
れる。なおＲ−ＳフリップフロップのＳ入力端子は接地
される。

【００３４】次に、図６および図７を使用して信号入力
部５０の動作を説明する。図７において図７Ａは伝送信
号ＴＤを示しており、伝送信号ＴＤの信号レベルは
「０」、「(1/2)ＶDD」、「ＶDD」の３値のいずれかの
信号レベルとする。

【００３５】ここで、図６に示す抵抗器５２４，５２
７，５２８の抵抗値は、コンパレータ５２１の非反転入
力端子の電圧が信号レベル「(1/2)ＶDD」よりも大きく
信号レベル「ＶDD」よりも小さいしきい値電圧「Ｖa」
となり、コンパレータ５２２の非反転入力端子の電圧が
「０」よりも大きく信号レベル「(1/2)ＶDD」よりも小
さいしきい値電圧「Ｖb」となるように設定される。

【００３６】このため、時点ｔ1で伝送信号の信号レベ
ルが「０」からしきい値電圧「Ｖb」よりも大きい「(1/
2)ＶDD」とされると、コンパレータ５２１の出力信号Ｃ
ＭＡは図７Ｂに示すようにハイレベル「Ｈ」とされ、イ
ンバータ５３４の出力信号ＩＶＡは、図７Ｃに示すよう
にローレベル「Ｌ」とされる。コンパレータ５２２の出
力信号はクロック信号ＣＫＤとされて、図７Ｄに示すよ
うにローレベル「Ｌ」とされる。さらに、Ｒ−Ｓフリッ
プフロップ５３０のＳ入力端子がローレベル「Ｌ」、Ｒ
入力端子がローレベル「Ｌ」とされることからＱ出力端
子からの出力信号ＲＳＡは、時点ｔ1以前のローレベル
「Ｌ」の状態が保持される。遅延部５３４の出力信号は
制御データ信号ＤＴＤとされて、図７Ｅに示すようにロ
ーレベル「Ｌ」とされる。Ｒ−Ｓフリップフロップ５３
２のＱ出力端子から出力される信号はストローブ信号Ｓ
ＴＢとされ、時点ｔ1ではＳ入力端子が接地されてお
り、Ｒ入力端子がハイレベル「Ｈ」とされることから図
６Ｆに示すようにローレベル「Ｌ」とされる。

【００３７】時点ｔ2で伝送信号ＴＤの信号レベルが
「(1/2)ＶDD」から「０」とされると、コンパレータ５
２２から出力されるクロック信号ＣＫＤはローレベル
「Ｌ」からハイレベル「Ｈ」とされると共に、コンパレ
ータ５２１の出力信号ＣＭＡはハイレベル「Ｈ」の状態
が保持される。また、Ｒ−Ｓフリップフロップ５３０の
Ｓ入力端子はローレベル「Ｌ」、Ｒ入力端子はハイレベ
ル「Ｈ」とされることからＱ出力端子からの出力信号Ｒ
ＳＡはローレベル「Ｌ」の状態が保持されて、遅延部５
３４から出力される制御データ信号ＤＴＤはローレベル
「Ｌ」の状態が保持される。Ｒ−Ｓフリップフロップ５
３２では、Ｒ入力端子がハイレベル「Ｈ」であることか
ら、Ｒ−Ｓフリップフロップ５３２から出力されるスト
ローブ信号ＳＴＢはローレベル「Ｌ」の状態が保持され
る。

【００３８】次に、時点ｔ3で伝送信号ＴＤの信号レベ
ルが「０」から「Ｖa」よりも大きい「ＶDD」とされる
と、コンパレータ５２１の出力信号ＣＭＡがローレベル
「Ｌ」とされて、インバータ５２９の出力信号ＩＶＡは
ハイレベル「Ｈ」とされる。また、コンパレータ５２２
からのクロック信号ＣＫＤはローレベル「Ｌ」とされ
る。Ｒ−Ｓフリップフロップ５３０では、Ｓ入力端子が
ハイレベル「Ｈ」、Ｒ入力端子がローレベル「Ｌ」とさ
れたことからＱ出力端子からの出力信号ＲＳＡはハイレ
ベル「Ｈ」とされると共に、この出力信号ＲＳＡが遅延
部５３４で遅延されて、遅延回路５３４からの制御デー
タ信号ＤＴＤは、時点ｔ3から所定時間τｄ経過後にハ
イレベル「Ｈ」とされる。Ｒ−Ｓフリップフロップ５３
２では、Ｒ入力端子がハイレベル「Ｈ」からローレベル
「Ｌ」とされると共に、インバータ５２９の出力がロー
レベル「Ｌ」からハイレベル「Ｈ」とされることから、
Ｒ−Ｓフリップフロップ５３２から出力されるストロー
ブ信号ＳＴＢは、このときのデータ(DATA)入力端子の論
理レベル、すなわち遅延部５３４からの制御データ信号
ＤＴＤの論理レベルと等しい状態とされるので、ローレ
ベル「Ｌ」の状態が保持される。

【００３９】時点ｔ4で伝送信号ＴＤの信号レベルが
「ＶDD」から「０」とされると、コンパレータ５２１の
出力信号ＣＭＡとコンパレータ５２２からのクロック信
号ＣＫＤはハイレベル「Ｈ」とされると共に、インバー
タ５２９の出力信号ＩＶＡはローレベル「Ｌ」とされ
る。また、Ｒ−Ｓフリップフロップ５３０では、時点ｔ
2と同様に出力信号ＲＳＡがローレベル「Ｌ」とされ
て、遅延部５３４からの制御データ信号ＤＴＤは時点ｔ
4から所定時間τｄ経過後にローレベル「Ｌ」とされ
る。Ｒ−Ｓフリップフロップ５３２からのストローブ信
号ＳＴＢも時点ｔ2と同様にローレベル「Ｌ」の状態が
保持される。

【００４０】時点ｔ5で伝送信号ＴＤの信号レベルが
「０」から「ＶDD」とされると、時点ｔ3と同様にコン
パレータ５２１の出力信号ＣＭＡとコンパレータ５２２
からクロック信号ＣＫＤはローレベル「Ｌ」とされると
共に、インバータ５２９の出力信号ＩＶＡはハイレベル
「Ｈ」とされる。このため、Ｒ−Ｓフリップフロップ５
３０からの出力信号ＲＳＡはハイレベル「Ｈ」とされ
て、遅延部５３４からの制御データ信号ＤＴＤは時点ｔ
5から所定時間τｄ経過後にハイレベル「Ｈ」とされ
る。また、Ｒ−Ｓフリップフロップ５３２からのストロ
ーブ信号ＳＴＢは、ローレベル「Ｌ」の状態が保持され
る。

【００４１】次に時点ｔ6で、伝送信号ＴＤの信号レベ
ルが「ＶDD」から「(1/2)ＶDD」とされると、コンパレ
ータ５２１の出力信号ＣＭＡはハイレベル「Ｈ」とされ
ると共にインバータ５２９からの出力信号ＩＶＡはロー
レベル「Ｌ」とされるが、コンパレータ５２２からのク
ロック信号ＣＫＤはローレベル「Ｌ」の状態が保持され
る。このため、Ｒ−Ｓフリップフロップ５３０からの出
力信号ＲＳＡは、インバータ５２９からの出力信号ＩＶ
Ａがローレベル「Ｌ」とされても、ハイレベル「Ｈ」の
状態が保持される。また、Ｒ−Ｓフリップフロップ５３
２のＲ入力端子がハイレベル「Ｈ」であることから、Ｒ
−Ｓフリップフロップ５３２から出力されるストローブ
信号ＳＴＢはローレベル「Ｌ」の状態が保持される。

【００４２】時点ｔ7で伝送信号ＴＤの信号レベルが
「(1/2)ＶDD」から「ＶDD」とされると、コンパレータ
５２１の出力信号ＣＭＡはローレベル「Ｌ」とされると
共にインバータ５２９からの出力信号ＩＶＡはハイレベ
ル「Ｈ」とされるが、コンパレータ５２２からのクロッ
ク信号ＣＫＤはローレベル「Ｌ」の状態が保持される。
このため、Ｒ−Ｓフリップフロップ５３０の出力信号Ｒ
ＳＡは、引き続きハイレベル「Ｈ」の状態が保持され
て、遅延部５３４からの制御データ信号ＤＴＤの信号レ
ベルもハイレベル「Ｈ」の状態が保持される。

【００４３】また、Ｒ−Ｓフリップフロップ５３２で
は、Ｒ入力端子がハイレベル「Ｈ」からローレベル
「Ｌ」とされると共に、インバータ５２９の出力信号Ｉ
ＶＡがローレベル「Ｌ」からハイレベル「Ｈ」とされる
ことから、ストローブ信号ＳＴＢは、このときのデータ
(DATA)入力端子の論理レベル、すなわち遅延部５３４か
ら出力される制御データ信号ＤＴＤの論理レベルと等し
い状態とされるので、ハイレベル「Ｈ」とされる。

【００４４】時点ｔ8で伝送信号ＴＤの信号レベルが
「ＶDD」から「０」とされると、時点ｔ4と同様にコン
パレータ５２１の出力信号ＣＭＡとコンパレータ５２２
からのクロック信号ＣＫＤがハイレベル「Ｈ」とされる
と共に、インバータ５２９の出力信号ＩＶＡはローレベ
ル「Ｌ」とされ、遅延部５３４からの制御データ信号Ｄ
ＴＤは時点ｔ8から所定時間τｄ経過後にローレベル
「Ｌ」とされる。また、Ｒ−Ｓフリップフロップ５３２
では、Ｒ入力端子がハイレベル「Ｈ」とされることから
ストローブ信号ＳＴＢはローレベル「Ｌ」とされる。

【００４５】このように、伝送信号ＴＤの信号レベルが
しきい値電圧「Ｖb」を越えて立ち下がるときにクロッ
ク信号ＣＫＤが立ち上がり、この立ち上がりのタイミン
グで、制御データ信号ＤＴＤがシリアル−パラレル変換
部５４のシフトレジスタに順次転送されると共に、制御
データ信号ＤＴＤはしきい値電圧「Ｖa」よりも大きい
ときにハイレベル「Ｈ」とされ、伝送信号ＴＤの信号レ
ベルがしきい値電圧「Ｖa」だけを越えて立ち上がると
きにストローブ信号ＳＴＢが生成されるので、このとき
シリアル−パラレル変換部５４のシフトレジスタの出力
信号が１ワードのパラレルの制御データ信号ＤＴＰとし
て処理部５６に出力される。

【００４６】このため、マイコン３０では、制御データ
信号ＤＴの論理レベルがローレベル「Ｌ」ときには伝送
信号ＴＤの信号レベルを「０」から「(1/2)ＶDD」とし
て信号パターンを生成し、ハイレベル「Ｈ」ときには伝
送信号ＴＤの信号レベルを「０」から「ＶDD」として信
号パターンを生成し、１ワードの制御データ信号ＤＴが
終了したときには、伝送信号ＴＤの信号レベルを「０」
→「ＶDD」→「(1/2)ＶDD」→「ＶDD」として信号パタ
ーンを生成するものとすれば、信号入力部５２で伝送信
号ＴＤとしきい値電圧「Ｖa」，「Ｖb」を比較すること
により信号パターンが判別されて、制御データ信号ＤＴ
Ｄとクロック信号ＣＫＤとストローブ信号ＳＴＢが生成
されるので、１つの信号線でマイコン３０から処理回路
５０に制御データ信号を容易に伝送することができる。

【００４７】また、伝送信号ＴＤの信号レベルがしきい
値電圧「Ｖa」だけを越えて立ち上がらないとストロー
ブ信号ＳＴＢが生成されないので、伝送信号ＴＤにノイ
ズが重畳されて信号レベルが「ＶDD」から「０」とされ
てもストローブ信号ＳＴＢが発生されることがなく、誤
った制御データ信号がシリアル−パラレル変換部５４か
ら出力されることを防止できる。

【００４８】このように、上述の実施の形態によれば、
２つのしきい値電圧「Ｖa」「Ｖb」で３値の信号の信号
レベルを判別し、判別結果に基づいて制御データ信号や
クロック信号およびストローブ信号が生成されるので、
例えばパルス幅を検出するための基準発振信号を用いる
ことなく１つの信号線でシリアルデータを伝送すること
ができる。

【００４９】なお、上述の実施の形態は、例示的なもの
であって、クロック信号ＣＫＤの立ち上がりは伝送信号
ＴＤの信号レベルがしきい値電圧「Ｖb」を越えて立ち
下がるとき、ストローブ信号ＳＴＢの生成は伝送信号Ｔ
Ｄの信号レベルがしきい値電圧「Ｖa」だけを越えて立
ち上がるときに限られるものではなく、本願の主要な特
徴から逸脱することなく他の色々な形で実施することが
できる。

【００５０】

【発明の効果】この発明によれば、伝送信号がしきい値
電圧発生手段で発生された第１のしきい値電圧と第２の
しきい値電圧を比較することにより伝送信号の信号パタ
ーンを判別されて、データ信号とクロック信号とストロ
ーブ信号を生成することができる。このため、例えばパ
ルス幅を検出するための基準発振信号等を用いることな
く１つの信号線でシリアルデータ信号を伝送することが
できる。

【００５１】また、このデータ信号とクロック信号とス
トローブ信号を用いてパラレルデータ信号を得る際に、
伝送信号にノイズが重畳されても、誤ったパラレルデー
タが出力されることを防止できる。

【図面の簡単な説明】

【図１】この発明の実施の一形態の構成を示す図であ
る。

【図２】信号出力部の構成を示す図である。

【図３】信号出力部の動作を示す図である。

【図４】他の信号出力部の構成を示す図である。

【図５】他の信号出力部動作を示す図である。

【図６】信号入力部の構成を示す図である。

【図７】信号入力部の動作を示す図である。

【図８】１線式インタフェースの構成を示す図である。

【図９】１線式インタフェースの動作を説明するための
図である。

【図１０】２線式インタフェースの構成を示す図であ
る。

【図１１】２線式インタフェースの動作を説明するため
の図である。

【図１２】他の２線式インタフェースの構成を示す図で
ある。

【図１３】他の２線式インタフェースの動作を説明する
ための図である。

【図１４】３線式インタフェースの構成を示す図であ
る。

【図１５】３線式インタフェースの動作を説明するため
の図である。

【符号の説明】

１０，１２，１４，１６，３０マイクロコンピュータ
（マイコン）２０，２２，２４，２６，５０処理回路２１発振回路４０信号出力部５２信号入力部５４シリアル−パラレル変換部５６処理部５２１，５２２コンパレータ５２９インバータ５３０，５３２Ｒ−Ｓフリップフロップ５３４遅延部

Claims

【特許請求の範囲】

【請求項１】信号レベルを、第１のレベルと、第１の
レベルよりも大きい第２のレベルと、第２のレベルより
も大きい第３のレベルとで切り替えて、伝送するデータ
信号の論理レベルおよびこのデータ信号のデータの終了
に応じた異なる信号パターンの伝送信号を生成して送信
するものとし、上記伝送信号を受信して、上記伝送信号の信号レベル
と、上記第１のレベルよりも大きく上記第２のレベルよ
りも小さい第１のしきい値電圧および上記第２のレベル
よりも大きく上記第３のレベルよりも小さい第２のしき
い値電圧を比較することにより信号パターンを判別し
て、上記データ信号と、上記データ信号のタイミングを
示すクロック信号と、上記データ信号のデータの終了を
示すストローブ信号を生成することを特徴とするデータ
信号伝送方法。
【請求項２】信号レベルを、第１のレベルと、第１の
レベルよりも大きい第２のレベルと、第２のレベルより
も大きい第３のレベルとで切り替えて、伝送するデータ
信号の論理レベルおよびこのデータ信号のデータの終了
に応じた異なる信号パターンの伝送信号を受信する半導
体装置において、上記第１のレベルよりも大きく上記第２のレベルよりも
小さい第１のしきい値電圧と上記第２のレベルよりも大
きく上記第３のレベルよりも小さい第２のしきい値電圧
を発生させるしきい値電圧発生手段と、上記しきい値電圧発生手段で発生された第１のしきい値
電圧と第２のしきい値電圧と上記伝送信号を比較し、比
較結果に基づき信号パターンを判別して上記データ信号
と上記データ信号のタイミングを示すクロック信号と、
上記データ信号のデータの終了を示すストローブ信号を
生成する信号生成手段とを有することを特徴とする半導
体装置の信号入力回路。