JPH10200916A - デシメーションフィルタ - Google Patents
デシメーションフィルタInfo
- Publication number
- JPH10200916A JPH10200916A JP9333250A JP33325097A JPH10200916A JP H10200916 A JPH10200916 A JP H10200916A JP 9333250 A JP9333250 A JP 9333250A JP 33325097 A JP33325097 A JP 33325097A JP H10200916 A JPH10200916 A JP H10200916A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- signal
- output
- bit
- decimation filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 8
- 230000001934 delay Effects 0.000 claims abstract description 5
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- GKSPIZSKQWTXQG-UHFFFAOYSA-N (2,5-dioxopyrrolidin-1-yl) 4-[1-(pyridin-2-yldisulfanyl)ethyl]benzoate Chemical compound C=1C=C(C(=O)ON2C(CCC2=O)=O)C=CC=1C(C)SSC1=CC=CC=N1 GKSPIZSKQWTXQG-UHFFFAOYSA-N 0.000 description 1
- XUKUURHRXDUEBC-KAYWLYCHSA-N Atorvastatin Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-KAYWLYCHSA-N 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
- H03H9/46—Filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/065—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Acoustics & Sound (AREA)
- Processing Of Color Television Signals (AREA)
- Color Television Systems (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【課題】 構成が簡単であり演算速度が速く、加算器と
ビットシフタを利用して構成した２段有限インパルス応
答フィルタを提供する。 【解決手段】 第１加算器３０はディジタル映像信号ｘ
（ｎ）を二つの入力信号にて受け互いに加算して２ｘ
（ｎ）信号を出力する。遅延器４０はデイジタル映像信
号ｘ（ｎ）を１周期遅延させて出力する。第２加算器５
０は１周期遅延されたデイジタル映像信号ｘ（ｎ−１）
をディジタル映像信号ｘ（ｎ）と加算して第３加算器６
０に出力する。第３加算器６０は第１加算器３０の出力
２ｘ（ｎ）と第２加算器５０の出力ｘ（ｎ）＋ｘ（ｎ−
１）を加算して、その結果信号３ｘ（ｎ）＋ｘ（ｎ−
１）をビットシフト器７０に出力する。ビットシフト器
７０は信号３ｘ（ｎ）＋ｘ（ｎ−１）を２ビット右の方
へシフトさせ２2 にて分けた結果信号ｙ（ｎ）＝｛３ｘ
（ｎ）＋ｘ（ｎ−１）｝／４を出力する。
ビットシフタを利用して構成した２段有限インパルス応
答フィルタを提供する。 【解決手段】 第１加算器３０はディジタル映像信号ｘ
（ｎ）を二つの入力信号にて受け互いに加算して２ｘ
（ｎ）信号を出力する。遅延器４０はデイジタル映像信
号ｘ（ｎ）を１周期遅延させて出力する。第２加算器５
０は１周期遅延されたデイジタル映像信号ｘ（ｎ−１）
をディジタル映像信号ｘ（ｎ）と加算して第３加算器６
０に出力する。第３加算器６０は第１加算器３０の出力
２ｘ（ｎ）と第２加算器５０の出力ｘ（ｎ）＋ｘ（ｎ−
１）を加算して、その結果信号３ｘ（ｎ）＋ｘ（ｎ−
１）をビットシフト器７０に出力する。ビットシフト器
７０は信号３ｘ（ｎ）＋ｘ（ｎ−１）を２ビット右の方
へシフトさせ２2 にて分けた結果信号ｙ（ｎ）＝｛３ｘ
（ｎ）＋ｘ（ｎ−１）｝／４を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、デシメーション
（Decimation）フィルタに係り、特に、４：４：２フォ
ーマットの映像信号を４：２：０フォーマットの映像信
号にて変換するために使用される２段有限インパルス応
答（ＦＩＲ：Finite Impulse Response）フィルタを乗
算器を利用せずに加算器にて構成するデシメーションフ
ィルタに関するものである。
（Decimation）フィルタに係り、特に、４：４：２フォ
ーマットの映像信号を４：２：０フォーマットの映像信
号にて変換するために使用される２段有限インパルス応
答（ＦＩＲ：Finite Impulse Response）フィルタを乗
算器を利用せずに加算器にて構成するデシメーションフ
ィルタに関するものである。
【０００２】
【従来の技術】高画質ＴＶ（ＨＤＴＶ）等に使用される
ディジタル映像は、テレビジョン標準機構（ＳＭＰＴ
Ｅ：Society of Motion Picture and Televison Engine
ers）２６０Ｍの規格に従う。“輝度”とは、映像の明
るさを示すものであり、一つの画素の輝度は８ビットに
て表す。“色差”とは、映像の色を示す情報であり、８
ビットを２個使用して画素の色を表す。ＴＶ画面等の横
方向ライン（走査線）に含まれる輝度情報Ｙと色差情報
Ｃｂ，Ｃｒの３種の成分の比率を標本化周波数の比にて
表す。４：２：０，４：２：２，４：４：４とは、輝度
Ｙと２個の色差Ｃｂ，Ｃｒ信号の標本化周波数の比を表
示するが、４：２：０は、奇数と偶数のラインにおいて
交替に４：２：０と４：０：２になるために、その中の
一つを代表値として４：２：０で示す。
ディジタル映像は、テレビジョン標準機構（ＳＭＰＴ
Ｅ：Society of Motion Picture and Televison Engine
ers）２６０Ｍの規格に従う。“輝度”とは、映像の明
るさを示すものであり、一つの画素の輝度は８ビットに
て表す。“色差”とは、映像の色を示す情報であり、８
ビットを２個使用して画素の色を表す。ＴＶ画面等の横
方向ライン（走査線）に含まれる輝度情報Ｙと色差情報
Ｃｂ，Ｃｒの３種の成分の比率を標本化周波数の比にて
表す。４：２：０，４：２：２，４：４：４とは、輝度
Ｙと２個の色差Ｃｂ，Ｃｒ信号の標本化周波数の比を表
示するが、４：２：０は、奇数と偶数のラインにおいて
交替に４：２：０と４：０：２になるために、その中の
一つを代表値として４：２：０で示す。
【０００３】このように、通常、１画素当たり２４ビッ
トの情報を割り当てるけれども、人間の眼が色にあまり
敏感でないのを利用して色情報を削減する。色情報を削
減しなかったのを４：４：４と称し、横方向へ半分に削
減したのを４：２：２、横方向、縦方向へ全て半分に削
減したのを４：２：０と称する。４：２：０フォーマッ
トにおいて、Ｃｂ，Ｃｒは縦方向、横方向全てＹの１／
２にて標本化されている。即ち、Ｙを１３．５ＭＨｚに
て標本化し、Ｃｂを６．７５ＭＨｚにて標本化し、Ｃｒ
を標本化しなかったラインと、Ｙを１３．５ＭＨｚにて
標本化し、Ｃｂを標本化せずに、Ｃｒを６．７５ＭＨｚ
にて標本化するラインが代わる代わる繰り返される。こ
れは、Ｙを４と見た時、４：２：０と４：０：２の反復
になる。
トの情報を割り当てるけれども、人間の眼が色にあまり
敏感でないのを利用して色情報を削減する。色情報を削
減しなかったのを４：４：４と称し、横方向へ半分に削
減したのを４：２：２、横方向、縦方向へ全て半分に削
減したのを４：２：０と称する。４：２：０フォーマッ
トにおいて、Ｃｂ，Ｃｒは縦方向、横方向全てＹの１／
２にて標本化されている。即ち、Ｙを１３．５ＭＨｚに
て標本化し、Ｃｂを６．７５ＭＨｚにて標本化し、Ｃｒ
を標本化しなかったラインと、Ｙを１３．５ＭＨｚにて
標本化し、Ｃｂを標本化せずに、Ｃｒを６．７５ＭＨｚ
にて標本化するラインが代わる代わる繰り返される。こ
れは、Ｙを４と見た時、４：２：０と４：０：２の反復
になる。
【０００４】４：２：２信号を４：２：０信号に圧縮す
るインタフェイス装置が図５に図示される。カメラ１か
ら出力されるＳＭＰＴＥ２６０Ｍアナログ信号は、アナ
ログ／ディジタル変換部２において４：２：２ディジタ
ル映像信号に変換されて出力されるが、輝度信号Ｙは８
ビットにて出力され、色差信号Ｃｒ，Ｃｂは代わる代わ
る８ビットディジタル信号にて変換され、ＥＣＬ／ＴＴ
Ｌ変換部３に入力される。ＥＣＬ／ＴＴＬ変換部３は、
ＳＭＰＴＥ２６０Ｍディジタル信号をＥＣＬ（Emitter
Coupled Logic）レベルからＴＴＬ（Transistor Transi
stor Logic）レベルに変換し、制御信号を生成する。Ｅ
ＣＬ／ＴＴＬ変換部３から出力される４：２：２映像信
号は、映像信号フォーマット変換部４に入力されて４：
２：０映像信号に変換され、ディジタル信号処理部５に
出力される。さらに、ＥＣＬ／ＴＴＬ変換部３で生成さ
れた制御信号は映像信号フォーマット変換部４を経てデ
ィジタル信号処理部５に出力される。
るインタフェイス装置が図５に図示される。カメラ１か
ら出力されるＳＭＰＴＥ２６０Ｍアナログ信号は、アナ
ログ／ディジタル変換部２において４：２：２ディジタ
ル映像信号に変換されて出力されるが、輝度信号Ｙは８
ビットにて出力され、色差信号Ｃｒ，Ｃｂは代わる代わ
る８ビットディジタル信号にて変換され、ＥＣＬ／ＴＴ
Ｌ変換部３に入力される。ＥＣＬ／ＴＴＬ変換部３は、
ＳＭＰＴＥ２６０Ｍディジタル信号をＥＣＬ（Emitter
Coupled Logic）レベルからＴＴＬ（Transistor Transi
stor Logic）レベルに変換し、制御信号を生成する。Ｅ
ＣＬ／ＴＴＬ変換部３から出力される４：２：２映像信
号は、映像信号フォーマット変換部４に入力されて４：
２：０映像信号に変換され、ディジタル信号処理部５に
出力される。さらに、ＥＣＬ／ＴＴＬ変換部３で生成さ
れた制御信号は映像信号フォーマット変換部４を経てデ
ィジタル信号処理部５に出力される。
【０００５】前記のように、４：２：２フォーマット映
像信号を４：２：０フォーマット映像信号に変換するの
をデシメーション過程と称す。デシメーションフィルタ
の代表的な例が米国特許第５，１７０，３６８号に開示
されている。このデシメーションフィルタは固定された
デシメーション比を変更することができるように設計さ
れている。デシメーション過程において映像信号のダウ
ンサンプリング過程で発生するエイリアシング（Aliasi
ng）効果を減らすために、有限インパルス応答（ＦＩ
Ｒ）フィルタを使用する。色差信号のデシメーションを
ハ−ドウェアにて具現する時多く使用されるのが有限イ
ンパルス応答（ＦＩＲ）フィルタである。
像信号を４：２：０フォーマット映像信号に変換するの
をデシメーション過程と称す。デシメーションフィルタ
の代表的な例が米国特許第５，１７０，３６８号に開示
されている。このデシメーションフィルタは固定された
デシメーション比を変更することができるように設計さ
れている。デシメーション過程において映像信号のダウ
ンサンプリング過程で発生するエイリアシング（Aliasi
ng）効果を減らすために、有限インパルス応答（ＦＩ
Ｒ）フィルタを使用する。色差信号のデシメーションを
ハ−ドウェアにて具現する時多く使用されるのが有限イ
ンパルス応答（ＦＩＲ）フィルタである。
【０００６】図６に従来の有限イムパルス応答フィルタ
が図示される。従来の有限インパルス応答フィルタは、
入力信号ｘ（ｎ）に予め設定された第１積算係数（例え
ば０．７５）を乗算する第１乗算器２１と、前記入力信
号ｘ（ｎ）を所定時間遅延させる遅延器２２と、前記遅
延器２２から出力される信号ｘ（ｎ−１）に予め設定さ
れた第２積算係数（例えば０．２５）を乗算する第２乗
算器２３と、前記第１及び第２乗算器２１，２３からそ
れぞれ出力される信号を加算して出力する加算器２４と
で構成される。
が図示される。従来の有限インパルス応答フィルタは、
入力信号ｘ（ｎ）に予め設定された第１積算係数（例え
ば０．７５）を乗算する第１乗算器２１と、前記入力信
号ｘ（ｎ）を所定時間遅延させる遅延器２２と、前記遅
延器２２から出力される信号ｘ（ｎ−１）に予め設定さ
れた第２積算係数（例えば０．２５）を乗算する第２乗
算器２３と、前記第１及び第２乗算器２１，２３からそ
れぞれ出力される信号を加算して出力する加算器２４と
で構成される。
【０００７】図示されたように、従来の２段有限インパ
ルス応答フィルタ（ＦＩＲ）において、第１乗算器２１
において図７（Ａ）に図示された４：２：２フォーマッ
トの映像信号ｘ（ｎ）に積算係数０．７５を乗算して出
力する。遅延器２２においてはその信号ｘ（ｎ）を垂直
方向へ所定時間遅延させ、遅延された４：２：２フォー
マットの色差信号ｘ（ｎ−１）を第２乗算器２３に出力
する。第２乗算器２３は前記垂直方向へ遅延された色差
信号ｘ（ｎ−１）に積算係数０．２５を乗算する。加算
器２４は前記第１及び第２乗算器２１，２３から出力さ
れる信号を加算して、図７（Ｂ）に図示されたように、
４：２：０のフォーマットを有する信号ｙ（ｎ）を出力
する。これを数式にて表現すれば下記のようになる。 ｙ（ｎ）＝０．７５ｘ（ｎ）＋０．２５ｘ（ｎ−１） ここで、ｙ（ｎ）は４：２：０フォーマットの信号であ
り、ｘ（ｎ）は４：２：２フォーマットの信号であり、
ｘ（ｎ−１）は垂直方向へ遅延された４：２：２フォー
マットの信号である。
ルス応答フィルタ（ＦＩＲ）において、第１乗算器２１
において図７（Ａ）に図示された４：２：２フォーマッ
トの映像信号ｘ（ｎ）に積算係数０．７５を乗算して出
力する。遅延器２２においてはその信号ｘ（ｎ）を垂直
方向へ所定時間遅延させ、遅延された４：２：２フォー
マットの色差信号ｘ（ｎ−１）を第２乗算器２３に出力
する。第２乗算器２３は前記垂直方向へ遅延された色差
信号ｘ（ｎ−１）に積算係数０．２５を乗算する。加算
器２４は前記第１及び第２乗算器２１，２３から出力さ
れる信号を加算して、図７（Ｂ）に図示されたように、
４：２：０のフォーマットを有する信号ｙ（ｎ）を出力
する。これを数式にて表現すれば下記のようになる。 ｙ（ｎ）＝０．７５ｘ（ｎ）＋０．２５ｘ（ｎ−１） ここで、ｙ（ｎ）は４：２：０フォーマットの信号であ
り、ｘ（ｎ）は４：２：２フォーマットの信号であり、
ｘ（ｎ−１）は垂直方向へ遅延された４：２：２フォー
マットの信号である。
【０００８】
【発明が解決しようとする課題】しかし、前記従来の２
段有限インパルス応答フィルタは２個の乗算器を利用す
るので、装置の構成が複雑になり、計算時間が長いとい
う問題点があった。
段有限インパルス応答フィルタは２個の乗算器を利用す
るので、装置の構成が複雑になり、計算時間が長いとい
う問題点があった。
【０００９】本発明は前記の問題点を解決するために提
案されたものであり、本発明の目的は、構成が簡単であ
り演算速度が速い２段有限インパルス応答フィルタを提
供するものである。また、本発明の他の目的は、加算器
とビットシフタを利用して構成した２段有限インパルス
応答フィルタを提供するものである。
案されたものであり、本発明の目的は、構成が簡単であ
り演算速度が速い２段有限インパルス応答フィルタを提
供するものである。また、本発明の他の目的は、加算器
とビットシフタを利用して構成した２段有限インパルス
応答フィルタを提供するものである。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係るデシメーションフィルタにおいて、入
力信号にその入力信号を加算する第１加算器と、前記入
力信号を所定時間遅延させる遅延器と、前記入力信号と
前記遅延器の出力信号を加算する第２加算器と、前記第
１加算器の出力信号と前記第２加算器の出力信号を加算
する第３加算器と、前記第３加算器の出力を所定ビット
シフトさせて出力させるビットシフト器とで構成される
ことを特徴とするものである。
に、本発明に係るデシメーションフィルタにおいて、入
力信号にその入力信号を加算する第１加算器と、前記入
力信号を所定時間遅延させる遅延器と、前記入力信号と
前記遅延器の出力信号を加算する第２加算器と、前記第
１加算器の出力信号と前記第２加算器の出力信号を加算
する第３加算器と、前記第３加算器の出力を所定ビット
シフトさせて出力させるビットシフト器とで構成される
ことを特徴とするものである。
【００１１】また、前記第１、第２及び第３加算器は、
最下位ビットを半加算器にて加算し、残りのビットは全
加算器にて加算することを特徴とするものである。
最下位ビットを半加算器にて加算し、残りのビットは全
加算器にて加算することを特徴とするものである。
【００１２】また、前記第１加算器と第２加算器は、８
ビットを加算することができる構造を有し、前記第３加
算器は、９ビット２進数を加算することができる構造を
有することを特徴とするものである。
ビットを加算することができる構造を有し、前記第３加
算器は、９ビット２進数を加算することができる構造を
有することを特徴とするものである。
【００１３】また、前記ビットシフト器は、１０ビット
デ−タが並列で入力され、所定ビット右の方へシフトさ
せ並列に出力するシフトレジスタであることを特徴とす
るものである。
デ−タが並列で入力され、所定ビット右の方へシフトさ
せ並列に出力するシフトレジスタであることを特徴とす
るものである。
【００１４】また、前記ビットシフト器は、前記第３加
算器から出力されるデ−タを貯蔵し、最下位２ビットを
除外した８ビットをシフトさせ出力することを特徴とす
るものである。
算器から出力されるデ−タを貯蔵し、最下位２ビットを
除外した８ビットをシフトさせ出力することを特徴とす
るものである。
【００１５】また、前記ビットシフト器は、前記第３加
算器から出力されるデ−タを貯蔵し、前記第３加算器の
出力を２ビット右の方へシフトさせて出力させることを
特徴とするものである。
算器から出力されるデ−タを貯蔵し、前記第３加算器の
出力を２ビット右の方へシフトさせて出力させることを
特徴とするものである。
【００１６】さらに、前記遅延器は、前記入力信号を１
周期遅延させて出力することを特徴とするものである。
周期遅延させて出力することを特徴とするものである。
【００１７】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を添付図面に基づいて詳細に説明する。図１に本発明
によるデシメーションフィルタの構成を示すブロック図
が図示される。第１加算器３０は、ディジタル映像信号
ｘ（ｎ）を二つの入力信号にて受け、互いを加算した２
ｘ（ｎ）信号を出力する。遅延器４０は、ディジタル映
像信号ｘ（ｎ）を１周期遅延させて第２加算器５０に出
力する。第２加算器５０は、遅延器４０から出力される
１周期遅延されたディジタル映像信号ｘ（ｎ−１）をデ
ィジタル映像信号ｘ（ｎ）と加算して第３加算器６０に
出力する。
態を添付図面に基づいて詳細に説明する。図１に本発明
によるデシメーションフィルタの構成を示すブロック図
が図示される。第１加算器３０は、ディジタル映像信号
ｘ（ｎ）を二つの入力信号にて受け、互いを加算した２
ｘ（ｎ）信号を出力する。遅延器４０は、ディジタル映
像信号ｘ（ｎ）を１周期遅延させて第２加算器５０に出
力する。第２加算器５０は、遅延器４０から出力される
１周期遅延されたディジタル映像信号ｘ（ｎ−１）をデ
ィジタル映像信号ｘ（ｎ）と加算して第３加算器６０に
出力する。
【００１８】第３加算器６０は、第１加算器３０の出力
２ｘ（ｎ）と第２加算器５０の出力ｘ（ｎ）＋ｘ（ｎ−
１）を加算してその結果信号３ｘ（ｎ）＋ｘ（ｎ−１）
をビットシフト器７０に出力する。ビットシフト器７０
は、第３加算器６０から出力される信号３ｘ（ｎ）＋ｘ
（ｎ−１）を２ビット右の方へシフトさせ、２2 にて分
けた結果信号ｙ（ｎ）＝｛３ｘ（ｎ）＋ｘ（ｎ−１）｝
／４を出力する。
２ｘ（ｎ）と第２加算器５０の出力ｘ（ｎ）＋ｘ（ｎ−
１）を加算してその結果信号３ｘ（ｎ）＋ｘ（ｎ−１）
をビットシフト器７０に出力する。ビットシフト器７０
は、第３加算器６０から出力される信号３ｘ（ｎ）＋ｘ
（ｎ−１）を２ビット右の方へシフトさせ、２2 にて分
けた結果信号ｙ（ｎ）＝｛３ｘ（ｎ）＋ｘ（ｎ−１）｝
／４を出力する。
【００１９】４：２：２フォーマットの映像信号が映像
信号フォーマット変換部４（図５参照）に入力される。
輝度信号Ｙはデシメーション過程を経ないでディジタル
信号処理部５に出力され、反面、色差信号Ｃｂ，Ｃｒは
映像信号フォーマット変換部４に代わる代わる入力され
デシメーション過程を経る。
信号フォーマット変換部４（図５参照）に入力される。
輝度信号Ｙはデシメーション過程を経ないでディジタル
信号処理部５に出力され、反面、色差信号Ｃｂ，Ｃｒは
映像信号フォーマット変換部４に代わる代わる入力され
デシメーション過程を経る。
【００２０】このようにデシメーション過程を経たｙ
（ｎ）信号と輝度信号Ｙによって表示される映像情報の
意味は、Ｙを１３．５ＭＨｚにて標本化し、Ｃｂを６．
７５ＭＨｚにて標本化し、Ｃｒを標本化しなかったライ
ンと、Ｙを１３．５ＭＨｚにて標本化し、Ｃｂを標本化
せずに、Ｃｒを６．７５ＭＨｚにて標本化するラインが
代わる代わる繰り返される意味である。これは、Ｙを４
と見た時、４：２：０と４：０：２の反復になる。
（ｎ）信号と輝度信号Ｙによって表示される映像情報の
意味は、Ｙを１３．５ＭＨｚにて標本化し、Ｃｂを６．
７５ＭＨｚにて標本化し、Ｃｒを標本化しなかったライ
ンと、Ｙを１３．５ＭＨｚにて標本化し、Ｃｂを標本化
せずに、Ｃｒを６．７５ＭＨｚにて標本化するラインが
代わる代わる繰り返される意味である。これは、Ｙを４
と見た時、４：２：０と４：０：２の反復になる。
【００２１】色差信号ＣｂまたはＣｒの情報を有するデ
ィジタル信号ｘ（ｎ）が第１加算器３０と第２加算器５
０及び遅延器４０に入力される。第１加算器３０は、デ
ィジタル信号ｘ（ｎ）を２個の入力信号にて入力を受け
互いを加算して得た結果信号２ｘ（ｎ）を出力する。
ィジタル信号ｘ（ｎ）が第１加算器３０と第２加算器５
０及び遅延器４０に入力される。第１加算器３０は、デ
ィジタル信号ｘ（ｎ）を２個の入力信号にて入力を受け
互いを加算して得た結果信号２ｘ（ｎ）を出力する。
【００２２】図２に８ビットにて表示される２個の２進
数を加算することができる８ビット加算器が図示され
る。最下位ビット（Ａ1 ，Ｂ1 ）を加算する加算器ＦＡ
1 は半加算器（Half Adder）でも可能であり、残り７個
の加算器ＦＡ2 〜ＦＡ8 は全加算器（Full Adder）にて
構成する。８ビットでなる２個の２進数Ａ1 〜Ａ8 ，Ｂ
1 〜Ｂ8 がそれぞれ前記８個の加算器ＦＡ1 〜ＦＡ8 に
入力されて加算され、その結果値Ｓ1 〜Ｓ9が出力され
る。
数を加算することができる８ビット加算器が図示され
る。最下位ビット（Ａ1 ，Ｂ1 ）を加算する加算器ＦＡ
1 は半加算器（Half Adder）でも可能であり、残り７個
の加算器ＦＡ2 〜ＦＡ8 は全加算器（Full Adder）にて
構成する。８ビットでなる２個の２進数Ａ1 〜Ａ8 ，Ｂ
1 〜Ｂ8 がそれぞれ前記８個の加算器ＦＡ1 〜ＦＡ8 に
入力されて加算され、その結果値Ｓ1 〜Ｓ9が出力され
る。
【００２３】遅延器４０は、ディジタル信号ｘ（ｎ）の
入力を受け１サンプルリング周期だけ遅延させ、遅延さ
れたディジタル信号ｘ（ｎ−１）を出力する。第２加算
器５０は、ディジタル信号ｘ（ｎ）と遅延器４０の出力
信号ｘ（ｎ−１）を加算して出力信号ｘ（ｎ）＋ｘ（ｎ
−１）を出力する。第２加算器５０も同様に、図２に図
示された８ビット加算器の構造を有する。
入力を受け１サンプルリング周期だけ遅延させ、遅延さ
れたディジタル信号ｘ（ｎ−１）を出力する。第２加算
器５０は、ディジタル信号ｘ（ｎ）と遅延器４０の出力
信号ｘ（ｎ−１）を加算して出力信号ｘ（ｎ）＋ｘ（ｎ
−１）を出力する。第２加算器５０も同様に、図２に図
示された８ビット加算器の構造を有する。
【００２４】第３加算器６０は、第１加算器３０の出力
２ｘ（ｎ）と、第２加算器５０の出力ｘ（ｎ）＋ｘ（ｎ
−１）を加算して、その結果信号３ｘ（ｎ）＋ｘ（ｎ−
１）を出力する。ここで、２ｘ（ｎ）とｘ（ｎ）＋ｘ
（ｎ−１）は９ビットデ−タになることもあるために、
第３加算器６０は、２個の９ビット２進数を加算するこ
とができる加算器の構造を有しなければならない。した
がって、第３加算器６０は、９個の全加算器が図２のよ
うに連結されて構成される。
２ｘ（ｎ）と、第２加算器５０の出力ｘ（ｎ）＋ｘ（ｎ
−１）を加算して、その結果信号３ｘ（ｎ）＋ｘ（ｎ−
１）を出力する。ここで、２ｘ（ｎ）とｘ（ｎ）＋ｘ
（ｎ−１）は９ビットデ−タになることもあるために、
第３加算器６０は、２個の９ビット２進数を加算するこ
とができる加算器の構造を有しなければならない。した
がって、第３加算器６０は、９個の全加算器が図２のよ
うに連結されて構成される。
【００２５】ビットシフト器７０は、第３加算器６０か
ら出力される信号３ｘ（ｎ）＋ｘ（ｎ−１）を２ビット
右の方へシフトして出力する。したがって、ビットシフ
ト器７０は、図３に図示されたように、１０段並列入力
−並列出力シフトレジスタを使用することができる。１
０段フリップフロップ６Ａ〜６Ｊに第３加算器６０から
出力される１０ビットデ−タを貯蔵し、最下位（Least
Significant Bit）２ビット（２0 ，２1 ）を除外した
８ビット（２2 〜２9 ）をシフトさせ１０段フリップフ
ロップ６Ｃ〜６Ｊの出力Ｃ〜Ｊを取れば１０ビットのデ
−タを２2 にて分け、小数点以下を捨てて取った値と同
じである。即ち、右の方へ２ビットシフトさせ小数点以
下を捨てて取った値と同じである。このように、小数点
以下の値を切り捨てても、色差信号の値であるために実
際に映像にて表示して見る時、差が無くなる。
ら出力される信号３ｘ（ｎ）＋ｘ（ｎ−１）を２ビット
右の方へシフトして出力する。したがって、ビットシフ
ト器７０は、図３に図示されたように、１０段並列入力
−並列出力シフトレジスタを使用することができる。１
０段フリップフロップ６Ａ〜６Ｊに第３加算器６０から
出力される１０ビットデ−タを貯蔵し、最下位（Least
Significant Bit）２ビット（２0 ，２1 ）を除外した
８ビット（２2 〜２9 ）をシフトさせ１０段フリップフ
ロップ６Ｃ〜６Ｊの出力Ｃ〜Ｊを取れば１０ビットのデ
−タを２2 にて分け、小数点以下を捨てて取った値と同
じである。即ち、右の方へ２ビットシフトさせ小数点以
下を捨てて取った値と同じである。このように、小数点
以下の値を切り捨てても、色差信号の値であるために実
際に映像にて表示して見る時、差が無くなる。
【００２６】図４に従来のデシメーションフィルタに使
用される乗算器の１実施の形態が図示される。被乗数
（multiplicand）、即ち、色差信号デ−タは被乗数レジ
スタ７１に貯蔵され、乗数（multiplier）は乗数レジス
タ７３に貯蔵され、乗算結果はアキュムレータ（accuml
ator）７２に貯蔵される。乗数０．７５を２進数にて表
示すれば０．１１2 であり、これと８ビットデ−タを乗
算する。このような乗算器一つを構成するために、少な
くとも８ビット被乗数レジスタ、２ビット乗数レジスタ
及びアキュムレータ、更に８個の全加算器が必要とな
る。したがって、従来のデシメーションフィルタは、２
個の乗算器と一つの加算器を必要とし、８ビットの被乗
数レジスタ２個、２ビット乗数レジスタ２個、アキュム
レータ２個、全加算器１６個（各乗算器において８個ず
つ必要）、更に、加算器（全加算器８個以上必要）が必
要である。
用される乗算器の１実施の形態が図示される。被乗数
（multiplicand）、即ち、色差信号デ−タは被乗数レジ
スタ７１に貯蔵され、乗数（multiplier）は乗数レジス
タ７３に貯蔵され、乗算結果はアキュムレータ（accuml
ator）７２に貯蔵される。乗数０．７５を２進数にて表
示すれば０．１１2 であり、これと８ビットデ−タを乗
算する。このような乗算器一つを構成するために、少な
くとも８ビット被乗数レジスタ、２ビット乗数レジスタ
及びアキュムレータ、更に８個の全加算器が必要とな
る。したがって、従来のデシメーションフィルタは、２
個の乗算器と一つの加算器を必要とし、８ビットの被乗
数レジスタ２個、２ビット乗数レジスタ２個、アキュム
レータ２個、全加算器１６個（各乗算器において８個ず
つ必要）、更に、加算器（全加算器８個以上必要）が必
要である。
【００２７】これに反して、本発明によるデシメーショ
ンフィルタは、８個の全加算器にて構成された第１及び
第２加算器３０，５０と９個の全加算器にて構成された
第３加算器６０、更に１０段レジスタにて構成されたビ
ットシフト器７０が必要である。ここで、遅延器は共通
であるために含まなかった。算術的に単純比較しても従
来のデシメーションフィルタは、レジスタ２０個（ビッ
ト当たり１個のレジスタが必要なるものと計算）、アキ
ュムレータ２個、全加算器２４個が必要であり、本発明
によるデシメーションフィルタは、全加算器２５個、レ
ジスタ１０個が必要なるため、従来のデシメーションフ
ィルタが本発明によるデシメーションフィルタよりレジ
スタ１０個、アキュムレータ２個がさらに多く、本発明
によるデシメーションフィルタは、全加算器１個が従来
のデシメーションフィルタよりさらに多いことを知り得
る。この他にも制御のために必要な素子等が必要である
ために素子等が多いほど装置はもっと複雑になる。
ンフィルタは、８個の全加算器にて構成された第１及び
第２加算器３０，５０と９個の全加算器にて構成された
第３加算器６０、更に１０段レジスタにて構成されたビ
ットシフト器７０が必要である。ここで、遅延器は共通
であるために含まなかった。算術的に単純比較しても従
来のデシメーションフィルタは、レジスタ２０個（ビッ
ト当たり１個のレジスタが必要なるものと計算）、アキ
ュムレータ２個、全加算器２４個が必要であり、本発明
によるデシメーションフィルタは、全加算器２５個、レ
ジスタ１０個が必要なるため、従来のデシメーションフ
ィルタが本発明によるデシメーションフィルタよりレジ
スタ１０個、アキュムレータ２個がさらに多く、本発明
によるデシメーションフィルタは、全加算器１個が従来
のデシメーションフィルタよりさらに多いことを知り得
る。この他にも制御のために必要な素子等が必要である
ために素子等が多いほど装置はもっと複雑になる。
【００２８】以上、本発明を要約すると次のとおりであ
る。本発明の目的は、構成が簡単であり演算速度が速い
２段有限インパルス応答フィルタを提供し、また、本発
明の他の目的は、加算器とビットシフタを利用して構成
した２段有限インパルス応答フィルタを提供するもの
で、入力信号に更にその入力信号を加算する第１加算器
と、前記入力信号を所定時間遅延させる遅延器と、前記
入力信号と前記遅延器の出力信号を加算する第２加算器
と、前記第１加算器の出力信号と前記第２加算器の出力
信号を加算する第３加算器と、前記第３加算器の出力を
所定ビットシフトさせて出力させるビットシフト器にて
構成される。
る。本発明の目的は、構成が簡単であり演算速度が速い
２段有限インパルス応答フィルタを提供し、また、本発
明の他の目的は、加算器とビットシフタを利用して構成
した２段有限インパルス応答フィルタを提供するもの
で、入力信号に更にその入力信号を加算する第１加算器
と、前記入力信号を所定時間遅延させる遅延器と、前記
入力信号と前記遅延器の出力信号を加算する第２加算器
と、前記第１加算器の出力信号と前記第２加算器の出力
信号を加算する第３加算器と、前記第３加算器の出力を
所定ビットシフトさせて出力させるビットシフト器にて
構成される。
【００２９】
【発明の効果】以上説明したように本発明によれば、デ
シメーションフィルタをさらに簡単に構成することによ
り、素子の数を減らしそれに伴って生産費を節減するこ
とができ、生産工程が減ることにより生産性を向上させ
ることができ、計算時間が減り速い速度の装置を製作す
ることができる。
シメーションフィルタをさらに簡単に構成することによ
り、素子の数を減らしそれに伴って生産費を節減するこ
とができ、生産工程が減ることにより生産性を向上させ
ることができ、計算時間が減り速い速度の装置を製作す
ることができる。
【図１】 本発明によるデシメーションフィルタの回路
図である。
図である。
【図２】 ８ビットにて表示される２個の２進数を加算
することができる８ビット加算器の回路図である。
することができる８ビット加算器の回路図である。
【図３】 本発明によるビットシフト器の１実施の形態
を示す１０段並列入力−並列出力シフトレジスタの回路
図である。
を示す１０段並列入力−並列出力シフトレジスタの回路
図である。
【図４】 従来のデシメーションフィルタに使用される
乗算器の一例を示すブロック図である。
乗算器の一例を示すブロック図である。
【図５】 一般的なＳＭＰＴＥ２６０Ｍ信号インタフェ
イス装置を示すブロック図である。
イス装置を示すブロック図である。
【図６】 従来のＳＭＰＴＥ２６０Ｍ信号インタフェイ
ス装置に適用される２段ＦＩＲフィルタの構成図であ
る。
ス装置に適用される２段ＦＩＲフィルタの構成図であ
る。
【図７】 ４：２：２及び４：２：０フォーマットにお
いて輝度信号と色差信号の位置を示す同映像の一つのフ
レ−ムの説明図である。
いて輝度信号と色差信号の位置を示す同映像の一つのフ
レ−ムの説明図である。
１ カメラ、２ Ａ／Ｄ変換部、３ ＥＣＬ／ＴＴＬ変
換部、４ 映像信号フォーマット変換部、５ ディジタ
ル信号処理部、６Ａ〜６Ｊ フリップフロップ、３０
第１加算器、４０ 遅延器、５０ 第２加算器、６０
第３加算器、７０ ビットシフト器。
換部、４ 映像信号フォーマット変換部、５ ディジタ
ル信号処理部、６Ａ〜６Ｊ フリップフロップ、３０
第１加算器、４０ 遅延器、５０ 第２加算器、６０
第３加算器、７０ ビットシフト器。
Claims (7)
- 【請求項１】 デシメーションフィルタにおいて、 入力信号にその入力信号を加算する第１加算器と、 前記入力信号を所定時間遅延させる遅延器と、 前記入力信号と前記遅延器の出力信号を加算する第２加
算器と、 前記第１加算器の出力信号と前記第２加算器の出力信号
を加算する第３加算器と、 前記第３加算器の出力を所定ビットシフトさせて出力さ
せるビットシフト器とで構成されることを特徴とするデ
シメーションフィルタ。 - 【請求項２】 前記第１、第２及び第３加算器は、最下
位ビットを半加算器にて加算し、残りのビットは全加算
器にて加算することを特徴とする請求項１記載のデシメ
ーションフィルタ。 - 【請求項３】 前記第１加算器と第２加算器は、８ビッ
トを加算することができる構造を有し、前記第３加算器
は、９ビット２進数を加算することができる構造を有す
ることを特徴とする請求項１記載のデシメーションフィ
ルタ。 - 【請求項４】 前記ビットシフト器は、１０ビットデ−
タが並列で入力され、所定ビット右の方へシフトさせ並
列に出力するシフトレジスタであることを特徴とする請
求項１記載のデシメーションフィルタ。 - 【請求項５】 前記ビットシフト器は、前記第３加算器
から出力されるデ−タを貯蔵し、最下位２ビットを除外
した８ビットをシフトさせ出力することを特徴とする請
求項１記載のデシメーションフィルタ。 - 【請求項６】 前記ビットシフト器は、前記第３加算器
から出力されるデ−タを貯蔵し、前記第３加算器の出力
を２ビット右の方へシフトさせて出力させることを特徴
とする請求項１記載のデシメーションフィルタ。 - 【請求項７】 前記遅延器は、前記入力信号を１周期遅
延させて出力することを特徴とする請求項１記載のデシ
メーションフィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996-73630 | 1996-12-27 | ||
| KR1019960073630A KR19980054467A (ko) | 1996-12-27 | 1996-12-27 | 데시메이션(Decimation) 필터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10200916A true JPH10200916A (ja) | 1998-07-31 |
Family
ID=19491403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9333250A Pending JPH10200916A (ja) | 1996-12-27 | 1997-12-03 | デシメーションフィルタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5909383A (ja) |
| JP (1) | JPH10200916A (ja) |
| KR (1) | KR19980054467A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6427158B1 (en) | 2000-12-14 | 2002-07-30 | Texas Instruments Incorporated | FIR decimation filter and method |
| GB2384376A (en) * | 2002-01-22 | 2003-07-23 | Zarlink Semiconductor Inc | Flexible decimator |
| TWI234389B (en) * | 2003-10-30 | 2005-06-11 | Sunplus Technology Co Ltd | Image buffer memory system to reduce the discontinuous change of gray scale and method thereof |
| KR101528828B1 (ko) * | 2008-05-27 | 2015-06-16 | 삼성전자주식회사 | 데시메이션 필터, 아날로그 디지털 변환기, 및 이를포함하는 이미지 센서 |
| US9978156B2 (en) * | 2012-10-03 | 2018-05-22 | Avago Technologies General Ip (Singapore) Pte. Ltd. | High-throughput image and video compression |
| US9363517B2 (en) | 2013-02-28 | 2016-06-07 | Broadcom Corporation | Indexed color history in image coding |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812982B2 (ja) * | 1990-06-08 | 1996-02-07 | シャープ株式会社 | ディジタルディシメーションフィルタ |
| JP2591864B2 (ja) * | 1991-01-30 | 1997-03-19 | 日本電気アイシーマイコンシステム株式会社 | ディジタルフィルタ |
| US5479454A (en) * | 1993-09-21 | 1995-12-26 | Genesis Microchip Inc. | Digital filter with improved numerical precision |
| US5500811A (en) * | 1995-01-23 | 1996-03-19 | Microunity Systems Engineering, Inc. | Finite impulse response filter |
| KR100248021B1 (ko) * | 1995-09-30 | 2000-03-15 | 윤종용 | Csd 필터의 신호처리방법과 그 회로 |
| US5838600A (en) * | 1997-08-18 | 1998-11-17 | Thomson Consumer Electronics | DC gain invariant filter implementation |
-
1996
- 1996-12-27 KR KR1019960073630A patent/KR19980054467A/ko not_active Abandoned
-
1997
- 1997-11-10 US US08/967,094 patent/US5909383A/en not_active Expired - Fee Related
- 1997-12-03 JP JP9333250A patent/JPH10200916A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5909383A (en) | 1999-06-01 |
| KR19980054467A (ko) | 1998-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5784050A (en) | System and method for converting video data between the RGB and YUV color spaces | |
| US7136110B2 (en) | Image signal processing apparatus | |
| US5754163A (en) | Liquid crystal display controlling apparatus | |
| JPH09288563A (ja) | Ｍビットディジタル信号の最下位ｎビットを対称的に短縮する装置 | |
| US5828415A (en) | Apparatus for controlling video down-conversion | |
| JPH10210499A (ja) | Ｙｕｖ−ｒｇｂデジタル変換回路並びにそれを用いた画像表示装置及び電子機器 | |
| JP3322613B2 (ja) | 映像信号変換器 | |
| JP2003069960A (ja) | パノラマ／ウォータガラス機能実現のための映像処理装置およびその実現方法 | |
| US5909383A (en) | Decimation filter | |
| US5867225A (en) | Multiple mode controlling signal processing apparatus | |
| EP0773684A2 (en) | Video down-conversion | |
| JPH09212131A (ja) | 画像処理装置 | |
| US5822009A (en) | Video down-conversion | |
| JPH0795817B2 (ja) | 誤差補正付きデジタルテレビジョン信号処理装置 | |
| JP2002305752A (ja) | 映像信号処理装置 | |
| JP3257145B2 (ja) | 撮像装置 | |
| CN101151656B (zh) | 信号处理装置及图像输出装置 | |
| JP3240743B2 (ja) | 撮像装置 | |
| JPH08335062A (ja) | 走査方式変換方法、走査方式変換装置及び画像表示装置 | |
| JP2670200B2 (ja) | 画像データ再生装置における間引回路 | |
| KR0126779B1 (ko) | 멀티 스크린 처리 시스템 | |
| JPH07284117A (ja) | テレビジョン受信装置 | |
| KR0121239Y1 (ko) | 주사선 보간장치 | |
| JP4439338B2 (ja) | 画像変換装置 | |
| JP3271443B2 (ja) | 撮像装置 |