JPH10207463A - 電子楽音発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 電子的に楽音を発生する装置のトータル的な
省電力化を図ることができる電子楽音発生装置を提供す
る。 【解決手段】 未使用の発音チャネルのタイムスロット
においては、アドレス生成手段２００から出力される波
形メモリ６０の読出アドレスを、前回の読出アドレスの
ままホールドすることにより、この間波形メモリ６０の
出力をスイッチングしない。これにより、この間におい
ては、装置１内部の演算素子等もスイッチングしない。
したがって、スイッチング回数を減らすことができるた
め、装置１のトータル的な省電力化を図ることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子楽器、カラオ
ケ装置、及びデスクトップ・ミュージック（ＤＴＭ：De
sk Top Music）等のＣＭＯＳ（Complementary Metal Ox
ide Semiconductor ）で構成される音源ＬＳＩ（Large
Scale Integrated Circuit）により電子的に楽音を発生
する装置に適用される電子楽音発生装置に関するもので
ある。

【０００２】

【従来の技術】従来より、時分割で複数音を同時に発音
可能な電子楽器が知られている。このような電子楽器
は、鍵盤操作に対応した楽音の波形データを波形ＲＯＭ
（Read Only Memory）から時分割的に読み出し、発音チ
ャネル（楽音生成チャネル）に割り当てて発音すること
により、楽音の発生に用意されているチャネル数分、同
時に発音できるようになされている。

【０００３】

【発明が解決しようとする課題】ところで、上述したよ
うな従来の電子楽器において、消費電力が最も大きいの
はスピーカの駆動回路であり、一般的な音量を得るため
には、スピーカの駆動回路の方が音源回路（トーンジェ
ネレータ）よりも一桁程度大きい電力を要する。

【０００４】そこで、スピーカを省くことにより、主流
である５Ｖ電源から３Ｖ電源に移行して、省電力化を進
めたディジタル電子楽器がある。しかしながら、このよ
うな電子楽器は、スピーカに要する電力以上の省電力化
を図るものではない。

【０００５】すなわち、従来の電子楽器は、スピーカに
て省電力化は進められているものの、音源回路自体にて
省電力化を目指したものがなかったため、トータル的な
省電力化を図ることができなかった。

【０００６】特に、従来の電子楽器の音源回路では、発
音するチャネル、発音しないチャネルに係わらず、用意
されているチャネル数分、全て時分割で演算が行われて
いたため、発音しないチャネルの演算に要する電力が非
常に無駄であった。このため、電池駆動の電子楽器等で
は、電池寿命のために、数日間しか使用できない製品が
あった。

【０００７】そこで、本発明は、上記の欠点を除去する
ために成されたもので、電子的に楽音を発生する装置の
音源ＬＳＩとその周辺ロジック（波形ＲＯＭ等）の省電
力化を進めることにより、トータル的な省電力化を図る
ことが可能な電子楽音発生装置を提供することを目的と
する。

【０００８】

【課題を解決するための手段】第１の発明は、複数の楽
音データを時分割にて生成し、複数の発音チャネル分の
楽音データを出力する電子楽音発生装置であって、楽音
データを生成するための制御データが発音チャネル毎に
外部より記憶される記憶手段と、各発音チャネルのタイ
ムスロットに同期して上記記憶手段から発音チャネル毎
に制御データが読み出されるように上記記憶手段の読み
出しを制御する制御手段と、上記読み出された発音チャ
ネル毎の制御データをラッチするラッチ手段と、上記ラ
ッチ手段に発音チャネル毎に選択的にラッチ信号を供給
するラッチ信号供給手段とを備え、上記ラッチ信号供給
手段は、未使用の発音チャネルのタイムスロットにおい
てはラッチ信号を供給しないことを特徴とする。第２の
発明は、波形メモリの読出アドレスを生成するアドレス
生成手段と、上記アドレス生成手段からの読出アドレス
に従って、上記波形メモリから時分割的に読み出した波
形データにより楽音データを生成する楽音生成手段と、
上記楽音生成手段からの楽音データを累算して、複数の
発音チャネル分の楽音データを出力する累算手段と備
え、上記アドレス生成手段は、未使用の発音チャネルの
タイムスロットにおいては、上記波形メモリの読出アド
レスを前回の読出アドレスのままにホールドすることを
特徴とする。第３の発明は、上記第２の発明において、
外部より発音チャネル毎に制御データが記憶される記憶
手段を更に備え、上記制御データは、発音チャネルが使
用チャネルであるか未使用チャネルであるかを示す情報
を含むことを特徴とする。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。

【００１０】本発明に係る電子楽音発生装置、例えば、
図１に示すような電子楽器１に適用される。

【００１１】この電子楽器１は、上記図１に示すよう
に、鍵盤１０と、操作パネル２０と、シーケンサ（以
下、ＳＥＱと言う）４０と、トーンジェネレータ（以
下、ウェーブジェネレータとも言う）５０と、操作パネ
ル２０、ＳＥＱ４０及びウェーブジェネレータ５０と接
続され鍵盤１０の出力が供給されるホストＣＰＵ（Cent
ralProcessing Unit)３０と、ウェーブジェネレータ５
０と接続されたウェーブテーブル６０と、ウェーブジェ
ネレータ５０の出力が供給されるディジタル／アナログ
コンバータ（以下、ＤＡＣと言う）７０と、ＤＡＣ７０
の出力が供給されるスピーカ８０とを備えている。ま
た、ホストＣＰＵ３０には、他の電子楽器等の図示して
いない外部発音源装置が接続可能であり、この外部発音
源装置からＭＩＤＩ（Musical Instrument Digital Int
erface）信号のような外部制御情報が供給されるように
なされている。

【００１２】ウェーブジェネレータ５０は、ホストＣＰ
Ｕ３０の出力が入力端子Ｉ51を介して供給されるアサイ
メントメモリ１００と、アサイメントメモリ１００の出
力が各々供給されるウェーブテーブルアドレスジェネレ
ータ２００及びエンベロープジェネレータ３００と、エ
ンベロープジェネレータ３００に接続されたエンベロー
プメモリ４００と、アサイメントメモリ１００の出力が
各々供給される累算器５００及びシステムクロックジェ
ネレータ６００と、エンベロープジェネレータ３００の
出力及び入力端子Ｉ54からのウェーブテーブル６０の出
力が供給される乗算器７００とを備えている。また、ア
サイメントメモリ１００には、アドレッシング回路１０
１の出力も供給され、ウェーブテーブルアドレスジェネ
レータ２００の出力は、出力端子Ｉ53を介してウェーブ
テーブル６０に供給されるようになされている。さら
に、エンベロープメモリ４００には、アドレッシング回
路４０１の出力が供給され、エンベロープメモリ４００
の出力は、出力端子Ｉ52を介してホストＣＰＵ３０に供
給されるようになされている。さらにまた、累算器５０
０には、乗算器７００の出力が供給され、累算器５００
の出力は、出力端子Ｉ55を介してＤＡＣ７０に供給され
るようになされている。

【００１３】上述のような電子楽器１は、発音チャネル
（楽音生成チャネル）として、例えば１６チャネルが用
意されており、時分割的に１６チャネル（１６音）の楽
音を生成して同時発音できるようになされている。

【００１４】そこで、まず、電子楽器１の一連の動作に
ついて説明する。

【００１５】ホストＣＰＵ３０は、例えば、マイクロコ
ンピュータ等からなり、鍵盤１０の鍵操作情報、操作パ
ネル２０の操作情報、ＳＥＱ４０の出力情報、及び上述
した外部発音源装置のＭＩＤＩ情報等を受け、これらの
各情報に基づいた発音命令や消音命令等を、入力端子Ｉ
51を介してウェーブジェネレータ５０に供給する。

【００１６】ウェーブジェネレータ５０において、入力
端子Ｉ51を介して供給されたホストＣＰＵ３０からの命
令情報は、アサイメントメモリ１００に格納される。そ
して、アサイメントメモリ１００に格納された情報は、
時分割的に読み出され、この読み出された情報にて、ウ
ェーブテーブル６０の読出アドレスを生成するウェーブ
テーブルアドレスジェネレータ２００、及びエンベロー
プを生成するエンベロープジェネレータ３００が演算処
理を行う。

【００１７】ウェーブテーブルアドレスジェネレータ２
００で生成された読出アドレスは、出力端子Ｉ53を介し
てウェーブテーブル６０に供給される。ウェーブテーブ
ル６０は、ＲＯＭからなり、出力端子Ｉ53からの読出ア
ドレスに従って波形データを入力端子Ｉ54に対して出力
する。したがって、入力端子Ｉ54から乗算器７００に
は、ウェーブテーブル６０の出力である波形データが供
給される。

【００１８】尚、ウェーブテーブル６０は、ＲＡＭ又は
フラッシュＲＡＭで構成し、ウェーブジェネレータ５０
が動作していないときに、ホストＣＰＵ３０がアクセス
（Ｒ／Ｗ）できるようにすることも可能である。

【００１９】また、エンベロープジェネレータ３００で
演算して得られたエンベロープ値も、乗算器７００に供
給される。

【００２０】したがって、乗算器７００により、ウェー
ブテーブルアドレスジェネレータ２００の読出アドレス
に従ってウェーブテーブル６０から読み出された波形デ
ータと、エンベロープジェネレータ３００で得られたエ
ンベロープ値とが乗算される。

【００２１】累算器５００は、乗算器７００の乗算結果
を累算し、１サンプル期間において１６チャネル分の累
算結果を出力する。

【００２２】この累算器５００の累算結果がウェーブジ
ェネレータ５０の出力となり、出力端子Ｉ55を介してＤ
ＡＣ７０に供給され、ＤＡＣ７０でアナログ化された
後、スピーカ８０から放音される。

【００２３】つぎに、ウェーブジェネレータ５０内部に
ついて具体的に説明する。

【００２４】ここで、図２は、ウェーブジェネレータ５
０でのタイミングクロックを示したタイミングチャート
であり、図中のＵＳＥ信号、タイミング信号ｔ０〜ｔ
７、ｔｓ０〜ｔｓ１５は、システムクロックジェネレー
タ６００により発生するようになされている。

【００２５】まず、ＵＳＥ信号は時分割信号であり（こ
こでは、ｃｈ．０〜ｃｈ．１５の１６チャネルの時分
割）、設けられているタイムスロットのチャネルが使用
されているときは「１」、使用されていないときは
「０」となる。したがって、この図では、使用チャネル
がｃｈ．０及びｃｈ．２の２チャネルとなる。

【００２６】また、タイミング信号ｔ０は、ＵＳＥ信号
の値に係わらず、常に出力されるものであり、このタイ
ミング信号ｔ０により各時分割チャネルのＵＳＥ信号が
ラッチされるようになされている。

【００２７】一方、他のタイミング信号ｔ１〜ｔ７は、
ＵＳＥ信号が「０」である場合には、出力されないよう
になされている。すなわち、ウェーブジェネレータ５０
では、ＵＳＥ信号が「１」の場合は、使用チャネルであ
るため、タイミング信号ｔ１〜ｔ７にて後述するパイプ
ラインのラッチクロックが発生し、ＵＳＥ信号が「０」
の場合は、未使用チャネルであるため、上記図２中の点
線で示すように、そのラッチクロックが発生しないよう
になされている。したがって、未使用チャネルであるチ
ャネルｃｈ．１及びｃｈ．３〜ｃｈ．１５のタイムスロ
ットにおいては、タイミング信号ｔ１〜ｔ７のラッチク
ロックが省略されたかたちとなる。

【００２８】タイミング信号ｔｓ０〜ｔｓ１５は、チャ
ネルｃｈ．０〜ｃｈ．１５に各々対応したものであり、
対応チャネルのとき「１」となる信号である。ここで
は、後述する累算器５００にてタイミング信号ｔｓ１の
みを使用している。

【００２９】尚、上述のようなＵＳＥ信号、タイミング
信号ｔ０〜ｔ７、ｔｓ０〜ｔｓ１５を生成するシステム
クロックジェネレータ６００についての詳細は後述す
る。

【００３０】そこで、まず、アサイメントメモリ１００
について具体的に説明する。

【００３１】アサイメントメモリ１００は、例えば、図
３に示すように、各チャネルｃｈ．０〜ｃｈ．１５毎
に、上述したタイミング信号ｔ０〜ｔ７に対応した８ア
ドレスが各々設けられている。

【００３２】タイミング信号ｔ０に対応したアドレスに
は、そのチャネルが使用チャネルか未使用チャネルかを
示すＵＳＥ情報が格納され、タイミング信号ｔ１に対応
したアドレスには、イネーブル情報が格納されるように
なされている。

【００３３】また、タイミング信号ｔ２に対応したアド
レスには、ループトップ情報が格納され、タイミング信
号ｔ３に対応したアドレスには、ループエンド情報が格
納され、タイミング信号ｔ４に対応したアドレスには、
周波数ナンバ（以下、Ｆナンバと言う）情報が格納さ
れ、タイミング信号ｔ５に対応したアドレスには、バイ
アスアドレス情報が格納され、タイミング信号ｔ６に対
応したアドレスには、エンベロープ目標値（以下、Ｅ目
標値と言う）／エンベロープスピード（以下、Ｅスピー
ドと言う）情報が格納され、タイミング信号ｔ７に対応
したアドレスには、ラウドネス情報が格納されるように
なされている。

【００３４】上述のような各チャネル毎の各種の情報は
ホストＣＰＵ３０により格納され、格納された各種の情
報はアドレッシング回路１０１により読み出されるよう
になされている。

【００３５】特に、タイミング信号ｔ０に対応したアド
レスに格納されるＵＳＥ情報は、上述したＵＳＥ信号を
発生させるための情報であり、ホストＣＰＵ３０によ
り、鍵押下時に割り当てられたチャネルのＵＳＥ情報が
「１」にセットされ、離鍵後エンベロープリリースが終
了したチャネルをエンベロープメモリ４００にて確認さ
れると「０」にリセットされるようになされている。

【００３６】尚、アサイメントメモリ１００に格納され
る各種の情報についての詳細は後述する。また、ここで
は、タイミング信号ｔ０〜ｔ７に対応したアドレスに各
種の情報を配置するようにしたが、この配置に制限され
るものではない。

【００３７】つぎに、上述したようなアサイメントメモ
リ１００に格納された各種の情報を読み出して動作する
ウェーブテーブルアドレスジェネレータ２００について
具体的に説明する。

【００３８】ウェーブテーブルアドレスジェネレータ２
００は、例えば、図４に示すように、アサイメントメモ
リ１００から読み出した情報が各々供給されるラッチ回
路２０１〜２０６と、ラッチ回路２０３及び２０６の各
出力が供給される加算器２１０と、ラッチ回路２０２及
び加算器２１０の各出力が供給される比較器２１１と、
ラッチ回路２０４、加算器２１０及び比較器２１１の各
出力が供給される選択器２１２と、ラッチ回路２０１及
び選択器２１２の各出力が供給される加算器２１３と、
加算器２１３の出力が供給されるラッチ回路２０７と、
選択器２１２の出力が供給されるＦＡＣＣメモリ２１４
と、ＦＡＣＣメモリ２１４の出力が供給されるゲート２
１６とを備えており、ラッチ回路２０７の出力がウェー
ブテーブルアドレスジェネレータ２００の出力となって
ウェーブテーブル６０に供給されるようになされてい
る。また、ゲート２１６はラッチ回路２０５の出力によ
って制御され、ゲート２１６の出力は、ラッチ回路２０
６に供給されるようになされている。さらに、ＦＡＣＣ
メモリ２１４には、アドレッシング回路２１５の出力に
より読み出されるようになされている。

【００３９】そして、ラッチ回路２０１〜２０７には、
上記図２に示したようなタイミング信号ｔ１〜ｔ７が各
々与えられており、これらのラッチ回路２０１〜２０７
でパイプラインを構成している。

【００４０】そこで、例えば、ウェーブテーブルアドレ
スジェネレータ２００で使用チャネルであるｃｈ．０に
対する演算が行われる場合、ラッチ回路２０１は、タイ
ミング信号ｔ５の立ち下がりのタイミングで、アサイメ
ントメモリ１００から読み出されたバイアスアドレス情
報を得て、加算器２１３に供給する。このバイアスアド
レス情報は、演算中の波形がウェーブテーブル６０の何
番地から書き込まれているかを示す値、すなわち音色の
スタートアドレスを示す情報である。

【００４１】また、ラッチ回路２０３は、タイミング信
号ｔ４により、アサイメントメモリ１００から読み出さ
れたＦナンバ情報を得て、加算器２１０に供給する。こ
のＦナンバ情報は、周波数を生成するための値であり、
加算器２１０により累算されるものである。

【００４２】また、ラッチ回路２０２は、タイミング信
号ｔ３により、アサイメントメモリ１００から読み出さ
れたループエンド情報を得て、比較器２１１のＡ端子に
供給し、ラッチ回路２０４は、タイミング信号ｔ２によ
り、アサイメントメモリ１００から読み出されたループ
トップ情報を得て、選択器２１２のＢ端子に供給する。
これらのループエンド情報及びループトップ情報は、波
形の読出方式をＨｅａｄ＋Ｌｏｏｐ方式とするための情
報であり、例えば、図５に示すようなアドレスを発生さ
せるための情報である。尚、ウェーブテーブルアドレス
ジェネレータ２００では、１６チャネル分の演算を行う
ため、Ｈｅａｄ＋Ｌｏｏｐ方式により読み出されるアド
レスは、１サンプリング期間に１６種類まで同時に生成
することが可能であることは勿論のことである。

【００４３】また、ラッチ回路２０５は、タイミング信
号ｔ１により、アサイメントメモリ１００から読み出さ
れたイネーブル情報を得て、ゲート２１６に供給する。
このイネーブル情報は、ホストＣＰＵ３０によりキーオ
ンイベント時に一時「ＯＦＦ」されものであり、このと
き、ＦＡＣＣメモリ２１４に記憶されたＦＡＣＣ（Ｆナ
ンバの累算結果）がクリアされる。

【００４４】また、ラッチ回路２０６は、タイミング信
号ｔ４により、ゲート２１６からのＦＡＣＣを得て、加
算器２１０に供給する。

【００４５】そして、加算器２１０は、ラッチ回路２０
３からのＦナンバ情報と、ラッチ回路２０５からのＦＡ
ＣＣとを加算して、その加算結果をＦＡＣＣとして比較
器２１１のＢ端子及び選択器２１２のＡ端子に供給す
る。

【００４６】比較器２１１は、そのＡ端子に供給された
ラッチ回路２０２からのループエンド情報と、そのＢ端
子に供給された加算器２１０からのＦＡＣＣとを比較
し、ループエンド情報が上記加算結果以上であった場合
（Ａ≦Ｂ）、すなわちＦナンバの累算値であるＦＡＣＣ
がループエンドまで達したら、その結果を選択器２１２
に供給する。

【００４７】選択器２１２は、比較器２１１からの比較
結果により、Ｆナンバの累算値がループエンドまで達し
ていたらラッチ回路２０４からのループトップ情報を選
択し、逆にＦナンバの累算値がループエンドまで達して
いなかったら加算器２１０からのＦＡＣＣを選択する。
そして、選択器２１２は、選択したループトップ情報又
はＦＡＣＣをＦＡＣＣメモリ２１４に記憶させると共
に、その情報の上位ビット情報（ｂ１６〜ｂ３１）を加
算器２１３に供給する。

【００４８】加算器２１３は、ラッチ回路２０１からの
バイアスアドレス情報と、選択器２１２からの上位ビッ
ト情報（ｂ１６〜ｂ３１）を加算して、その加算結果を
ラッチ回路２０７に供給する。

【００４９】ラッチ回路２０７は、タイミング信号ｔ４
により、加算器２１３からの加算結果を得て、図示して
いない出力バッファを介して、ウェーブテーブル６０の
読出アドレスとして出力する。

【００５０】また、ＦＡＣＣメモリ２１４に記憶された
情報は、ゲート２１６によりＦＡＣＣとして読み出さ
れ、ラッチ回路２０６に対して出力される。このとき、
ゲート２１６には、ラッチ回路２０５からイネーブル情
報が供給されている。このイネーブル情報は、ホストＣ
ＰＵ３０によりキーオンイベント時に一時「ＯＦＦ」さ
れるようになされており、この時にＦＡＣＣがクリアさ
れる。

【００５１】尚、使用チャネルｃｈ．２時の動作も、上
述した使用チャネルｃｈ．０時と同様であるため、その
詳細な説明は省略する。

【００５２】一方、ウェーブテーブルアドレスジェネレ
ータ２００で未使用チャネルであるｃｈ．１に対する演
算が行われる場合、上記図２中の点線で示したように、
タイミング信号ｔ１〜ｔ７のラッチクロックが発生しな
い。このため、ラッチ回路２０１〜２０７には、タイミ
ング信号ｔ１〜ｔ７のラッチクロックが与えられないた
め、ラッチ回路２０１〜２０７は動作せず、すなわちパ
イプライン処理用ラッチの内容は更新されず、以前に行
われた使用チャネルの演算処理、例えば上述した使用チ
ャネルｃｈ．０の演算処理でラッチされた値が残ること
となる。

【００５３】尚、未使用チャネルｃｈ．３〜ｃｈ．１５
時の動作も、上述した使用チャネルｃｈ．１時と同様で
あるため、その詳細な説明は省略する。

【００５４】したがって、未使用チャネルｃｈ．１及び
ｃｈ．３〜ｃｈ．１５のタイムスロットにおいては、ラ
ッチ回路２０１〜２０７のラッチだけでなく、それ以降
に設けられた各回路（加算器２１０、比較器２１１、選
択器２１２、加算器２１３）も動作せず、この間同じ値
を保持し続け、回路を構成するＣＭＯＳ素子はスイッチ
ングしない状態となる。これにより、ウェーブテーブル
６０の読出アドレスも変化しないため、ウェーブテーブ
ル６０の出力もスイッチングする必要がない。

【００５５】尚、アサイメントメモリ１００とＦＡＣＣ
メモリ２１４は、チャネルの使用、未使用に係わらず、
各々アドレッシング回路１０１とアドレッシング回路２
１５によりアクセスされる。

【００５６】つぎに、エンベロープジェネレータ３００
について具体的に説明する。

【００５７】エンベロープジェネレータ３００は、例え
ば、図６に示すように、アサイメントメモリ１００から
読み出された情報が各々供給されるラッチ回路３０１〜
３０２と、ラッチ回路３０１の出力が供給される乗算器
３０９と、ラッチ回路３０２の出力が各々供給される減
算器３０６及び乗算器３０７と、ラッチ回路３０３及び
エンベロープメモリ４００の各出力が供給されるゲート
３１０と、ゲート３１０の出力が供給されるラッチ回路
３０４と、ラッチ回路３０４及び乗算器３０７の各出力
が供給される加算器３０８と、乗算器３０９の出力が供
給されるラッチ回路３０５とを備えており、ラッチ回路
３０５の出力がエンベロープジェネレータ３００の出力
として乗算器７００に供給されるようになされている。
また、ラッチ回路３０４の出力は減算器３０６にも供給
され、減算器３０６の出力は乗算器３０７にも供給され
るようになされている。さらに、加算器３０８の出力
は、乗算器３０９及びエンベロープメモリ４００に各々
供給されるようになされている。そして、ラッチ回路３
０１、３０２、３０３、３０４及び３０５には、上記図
２に示したようなタイミング信号ｔ７、ｔ６、ｔ１、ｔ
７及びｔ７が各々与えられている。

【００５８】上述のようなエンベロープジェネレータ３
００は、例えば、エンベロープの累算値をＥＡＣＣとし
て、 ＥＡＣＣ＝（Ｅ目標値−ＥＡＣＣ）×Ｅスピード＋ＥＡ
ＣＣ なる演算式により、エンベロープをＥ目標値に徐々に漸
近させるものである。

【００５９】すなわち、このエンベロープジェネレータ
３００において、使用チャネルであるｃｈ．０に対する
演算が行われる場合、ラッチ回路３０１は、タイミング
信号ｔ７の立ち下がりのタイミングで、アサイメントメ
モリ１００から読み出されたラウドネス情報を得て、乗
算器３０９に供給する。このラウドネス情報は、エンベ
ロープ値を全体的に制御するためのパラメータであり、
乗算器３０９でＥＡＣＣと乗算されて出力されるもので
ある。

【００６０】また、ラッチ回路３０２は、タイミング信
号ｔ６により、アサイメントメモリ１００から読み出さ
れたＥ目標値／Ｅスピード情報を得て、Ｅ目標値情報を
減算器３０６のＡ端子に供給すると共に、Ｅスピード情
報を乗算器３０７に供給する。

【００６１】また、ラッチ回路３０３は、タイミング信
号ｔ１により、アサイメントメモリ１００から読み出さ
れたイネーブル情報を得て、ゲート３１０に供給する。
このイネーブル情報は、ホストＣＰＵ３０によりキーオ
ンイベント時に一時「ＯＦＦ」されものであり、この時
にゲート３１０に供給されるＥＡＣＣ（エンベロープの
累算値）がクリアされる。

【００６２】また、ラッチ回路３０４は、タイミング信
号ｔ７により、ゲート３１０からのＥＡＣＣを得て、減
算器３０６のＢ端子及び加算器３０８に供給する。

【００６３】そして、減算器３０６は、そのＡ端子に供
給されたラッチ回路３０２からのＥ目標値情報から、そ
のＢ端子に供給されたラッチ回路３０４からのＥＡＣＣ
を減算する（Ｅ目標値−ＥＡＣＣ）。したがって、この
減算器３０６により、ＥＡＣＣがＥ目標値にどれだけ未
だ到達していないかが求められる。

【００６４】乗算器３０７は、減算器３０６の減算結果
と、ラッチ回路３０２からのＥスピード情報、すなわち
ＥＡＣＣがＥ目標値に到達する際のレートとを乗算し
（（Ｅ目標値−ＥＡＣＣ）×Ｅスピード）、その乗算結
果を加算器３０８に供給する。

【００６５】加算器３０８は、乗算器３０７の乗算結果
と、ラッチ回路３０４からのＥＡＣＣ、すなわち前回の
ＥＡＣＣとを加算し（（Ｅ目標値−ＥＡＣＣ）×Ｅスピ
ード＋ＥＡＣＣ）、その加算結果を今回のＥＡＣＣとし
て、乗算器３０９及びエンベロープメモリ４００に供給
する。

【００６６】乗算器３０９は、加算器３０８からのＥＡ
ＣＣと、ラッチ回路３０１からのラウドネス情報とを乗
算して、その乗算結果をラッチ回路３０５に供給する。

【００６７】ラッチ回路３０５は、タイミング信号ｔ７
により、乗算器３０９からの乗算結果を得る。このラッ
チ回路３０５でラッチされた乗算結果が、このエンベロ
ープジェネレータ３００の出力であるエンベロープ値と
して乗算器２００に供給されることとなる。

【００６８】尚、使用チャネルｃｈ．２時の動作も、上
述した使用チャネルｃｈ．０時と同様であるため、その
詳細な説明は省略する。

【００６９】一方、エンベロープジェネレータ３００で
未使用チャネルであるｃｈ．１に対する演算が行われる
場合、上述したウェーブテーブルアドレスジェネレータ
２００と同様に、上記図２中の点線で示したように、タ
イミング信号ｔ１〜ｔ７のラッチクロックが発生しな
い。このため、ラッチ回路３０１〜３０５には、タイミ
ング信号ｔ７、ｔ６、ｔ１のラッチクロックが与えられ
ないため、ラッチ回路３０１〜３０５は動作せず、以前
に行われた使用チャネルの演算処理、例えば上述した使
用チャネルｃｈ．０の演算処理でラッチされた値が残る
こととなる。

【００７０】尚、未使用チャネルｃｈ．３〜ｃｈ．１５
時の動作も、上述した使用チャネルｃｈ．１時と同様で
あるため、その詳細な説明は省略する。

【００７１】したがって、未使用チャネルｃｈ．１及び
ｃｈ．３〜ｃｈ．１５のタイムスロットにおいては、ラ
ッチ回路３０１〜３０５のラッチだけでなく、減算器３
０６、乗算器３０７、加算器３０８及び乗算器３０９も
動作せず、この間同じ値を保持し続け、回路を構成する
ＣＭＯＳ素子はスイッチングしない状態となる。

【００７２】つぎに、累算器５００について具体的に説
明する。

【００７３】累算器５００は、例えば、図７に示すよう
に、乗算器７００の乗算結果が供給されるラッチ回路５
０１と、アサイメントメモリ１００から読み出された情
報が供給されるラッチ回路５０２と、ラッチ回路５０２
の出力が供給されるラッチ回路５０３と、ラッチ回路５
０１及びラッチ回路５０３の各出力が供給されるゲート
５１０と、ゲート５１０の出力が供給される加算器５１
１と、加算器５１１の出力が供給されるラッチ回路５０
４と、ラッチ回路５０４の出力が各々供給されるラッチ
回路５１３及びゲート５１２とを備えており、ラッチ回
路５１３の出力が累算器５００の出力、すなわちウェー
ブジェネレータ５０の出力としてＤＡＣ７０に供給され
るようになされている。また、ゲート５１２の出力は、
加算器５１１に供給されるようになされている。そし
て、ラッチ回路５０１〜５０４には、上記図２に示した
ようなタイミング信号ｔ０が各々与えられ、ラッチ回路
５１３には、上記図２に示したようなチャネルｃｈ．１
のタイミング信号ｔｓ１が与えれている。また、ゲート
５１２には、上記タイミング信号ｔｓ１がインバータ５
１２ａを介して与えられている。

【００７４】尚、タイミング信号ｔ０は、上述したよう
にチャネルの使用、未使用に係わらず常に出力されるた
め、ラッチ回路５０１〜５０４には、チャネルの使用、
未使用に係わらず、常にタイミング信号ｔ０が与えられ
る。また、タイミング信号ｔｓ１も、チャネルの使用、
未使用に係わらず常に出力されるため、ラッチ回路５１
３及びゲート５１２には、チャネルの使用、未使用に係
わらず、常にタイミング信号ｔｓ１が与えられる。

【００７５】上述のような累算器５００は、時分割にて
生成した１６チャネルの楽音データ（サンプルポイント
値）を累算するものである。

【００７６】ここで、上述したように、ＵＳＥ信号が
「１」の場合、すなわち使用チャネルの場合には、ウェ
ーブテーブルアドレスジェネレータ２００によりウェー
ブテーブル６０から波形データが読み出されると共に、
エンベロープジェネレータ３００によりエンベロープが
生成され、読み出された波形データと生成されたエンベ
ロープが乗算器７００で乗算される。一方、ＵＳＥ信号
が「０」の場合、すなわち未使用チャネルの場合には、
ウェーブテーブルアドレスジェネレータ２００及びエン
ベロープジェネレータ３００は前回のデータを保持する
ようになされているため、乗算器７００からは前回の乗
算結果が出力されることとなる。このため、この場合に
は、その乗算結果をクリア（ゲート）する必要がある。

【００７７】そこで、この累算器５００では、未使用チ
ャネルのタイミングで入力される乗算器７００からのデ
ータをゲートするようになされている。

【００７８】すなわち、先ず、上述したように、エンベ
ロープジェネレータ３００から乗算器７００にタイミン
グ信号ｔ７のタイミングでエンベロープが供給されるこ
とにより、乗算器７００からラッチ回路５０１にも、タ
イミング信号ｔ７のタイミングで乗算結果が供給され
る。

【００７９】ラッチ回路５０１は、タイミングの取りや
すさを考慮して、タイミング信号ｔ７の次のタイミング
信号ｔ０で再ラッチするために設けられたものであり、
このタイミング信号ｔ０により、乗算器７００からの乗
算結果を得て、ゲート５１０に供給する。

【００８０】一方、ラッチ回路５０２及び５０３は、ウ
ェーブテーブルアドレスジェネレータ２００及びエンベ
ロープジェネレータ３００の演算処理によって生じた遅
れを１チャネル分とするために設けられたものである。
したがって、ラッチ回路５０２は、タイミング信号ｔ０
により、アサイメントメモリ１００の出力を得て、次段
のラッチ回路５０３に供給し、ラッチ回路５０３は、タ
イミング信号ｔ０により、ラッチ回路５０２の出力を得
て、コントロール信号としてゲート５１０に供給する。

【００８１】ゲート５１０は、ラッチ回路５０３からの
コントロール信号により、使用チャネルの場合には、ラ
ッチ回路５０１からのデータをそのまま加算器５１１に
供給し、未使用チャネルの場合には、ラッチ回路５０１
からのデータをクリアして加算器５１１に供給する。

【００８２】加算器５１１は、ゲート５１０の出力とゲ
ート５１２の出力を加算してラッチ回路５０４に供給
し、ラッチ回路５０４は、タイミング信号ｔ０により加
算器５１１からの加算結果を得てゲート５１２を介して
加算器５１１に供給する。このような累算処理が、チャ
ネルｃｈ．０〜ｃｈ．１５の間行われる。

【００８３】このとき、ゲート５１２は、インバータ５
１２ａを介して供給されるタイミング信号ｔｓ１によ
り、１６チャネル分の累算処理を開始する時点で、ラッ
チ回路５０４からのデータ（累算結果）をクリアする。
ここで、上述したように、ラッチ回路５０１〜５０３に
より、加算器５１１に供給されるデータは、１チャネル
分遅れたものであるため、チャネルｃｈ．１のときに、
加算器５１１にはチャネルｃｈ．０のデータが入力され
る。そこで、ラッチ回路５０４の内容（累算結果）をク
リアするタイミングを、タイミング信号ｔｓ１のタイミ
ングとしている。

【００８４】上述のようにして得られた１６チャネルの
累算結果は、ラッチ回路５１３に供給され、ラッチ回路
５１３は、タイミング信号ｔｓ１により、１６チャネル
の累算結果を得て、その累算結果を累算器５００の出力
としてＤＡＣ７０に供給する。

【００８５】つぎに、システムクロックジェネレータ６
００について具体的に説明する。

【００８６】システムクロックジェネレータ６００は、
例えば、図８に示すように、アサイメントメモリ１００
から読み出された情報が供給されるラッチ回路６０１
と、カウンタ６０２と、カウンタ６０２の出力が各々供
給されるＡＮＤ回路６０３及びカウンタ６１０と、カウ
ンタ６１０の出力が供給されるＡＮＤ回路６１１と、Ａ
ＮＤ回路６０３の出力が供給されるラッチ回路６０４t0
〜６０４t7と、ラッチ回路６０１及び６０４t0〜６０４
t7の各出力が供給されるゲート６０８と、ＡＮＤ回路６
１１の出力が供給されるラッチ回路６１２ts0 〜６１２
ts15とを備えており、ラッチ回路６０４t0の出力がタイ
ミング信号ｔ０として出力され、ゲート６０８の出力が
タイミング信号ｔ１〜ｔ７として出力され、また、ラッ
チ回路６１２ts0 〜６１２ts15の各出力がタイミング信
号ｔｓ０〜ｔｓ１５として出力されるようになされてい
る。そして、ラッチ回路６０１及びラッチ回路６１２ts
0 〜６１２ts15には、タイミング信号ｔ０が与えられ、
カウンタ６０２及びラッチ回路６０４t0〜６０４t7に
は、クロック信号ｃｋが与えれている。

【００８７】上述のようなシステムクロックジェネレー
タ６００は、上記図２に示したようなタイミング信号ｔ
０〜ｔ７や、タイミング信号ｔｓ０〜ｔｓ１５等、パイ
プラインを構成する各ラッチ回路のラッチクロックを生
成するものである。

【００８８】すなわち、システムクロックジェネレータ
６００において、先ず、ラッチ回路６０１は、タイミン
グ信号ｔ０のタイミングでアサイメントメモリ１００か
らのＵＳＥ情報を得て、ゲート６０８に供給する。

【００８９】同期タイプのカウンタ６０２により発生し
たカウンタ値は、ＡＮＤ回路６０３に入力され、ＡＮＤ
回路６０３にて全て「１」となったときの出力が、ラッ
チ回路６０４t0でクロック信号ｃｋにより得られる。こ
のときのラッチ回路６０４t0の出力がタイミング信号ｔ
０として出力される。

【００９０】また、ラッチ回路６０４t1は、クロック信
号ｃｋにより、ラッチ回路６０４t0の出力を得て、タイ
ミング信号ｔ１としてゲート６０８に供給する。また、
ラッチ回路６０４t2は、クロック信号ｃｋにより、ラッ
チ回路６０４t1の出力を得て、タイミング信号ｔ２とし
てゲート６０８に供給する。さらに、ラッチ回路６０４
t3は、クロック信号ｃｋにより、ラッチ回路６０４t2の
出力を得て、タイミング信号ｔ３としてゲート６０８に
供給する。以降のラッチ回路６０４t3〜６０４t7も同様
にして、クロック信号ｃｋにより、前段のラッチ回路の
出力を得て、タイミング信号ｔ３〜ｔ７としてゲート６
０８に供給する。

【００９１】ゲート６０８は、ラッチ回路６０１からの
ＵＳＥ情報が「１」であった場合、すなわち使用チャネ
ルであった場合、ラッチ回路６０４t1〜６０４t7からの
タイミング信号ｔ１〜ｔ７を出力し、ラッチ回路６０１
からのＵＳＥ情報が「０」であった場合、すなわち未使
用チャネルであった場合、ラッチ回路６０４t1〜６０４
t7からのタイミング信号ｔ１〜ｔ７を出力しない。

【００９２】したがって、このゲート６０８により、使
用チャネルの場合のみ、パイプラインを構成する各ラッ
チ回路のラッチクロックが出力されることとなる。

【００９３】一方、同期タイプのカウンタ６１０は、カ
ウンタ６０２のカウント値に従ったカウンタ値をＡＮＤ
回路６１１に対して発生する。そして、ＡＮＤ回路６１
１にて全て「１」となったときの出力が、ラッチ回路６
１２ts0 でタイミング信号ｔ０により得られる。このと
きのラッチ回路６１２ts0 の出力がタイミング信号ｔｓ
０として出力される。

【００９４】また、ラッチ回路６１２ts1 は、タイミン
グ信号ｔ０により、ラッチ回路６１２ts0 の出力を得
て、タイミング信号ｔｓ１として出力する。また、ラッ
チ回路６１２ts2 は、タイミング信号ｔ０により、ラッ
チ回路６１２ts1 の出力を得て、タイミング信号ｔｓ２
として出力する。以降のラッチ回路６１２ts3 〜６１２
ts15も同様にして、タイミング信号ｔ０により、前段の
ラッチ回路の出力を得て、タイミング信号ｔｓ３〜ｔｓ
１５として出力する。

【００９５】上述のように、電子楽器１では、アサイメ
ントメモリ１００に格納されたＵＳＥ情報により、パイ
プラインを構成する各ラッチ回路のタイミング信号ｔ１
〜ｔ７を、未使用チャネルの場合には発生しないように
して、この間の各回路のスイッチング回数を極力減らす
ように構成したことにより、トータル的な省電力化を図
ることができる。特に、汎用の音源ＬＳＩを構成するの
はスイッチング時の消費電力が大きいＣＭＯＳが主流で
あることから、出力レベルのＬｏｗ／Ｈｉｇｈに係わら
ず、各回路のスイッチング回数を極力減らすことによ
り、さらなる省電力化を図ることができる。また、この
省電力化を図ることにより、電磁波の放射量も相対的に
削減することができる。

【００９６】尚、上述した実施の形態では、上述したウ
ェーブジェネレータ５０は、楽音データを生成するため
に、その外部に設けられたウェーブテーブル６０から波
形データを得るものとしたが、これに限らず、ウェーブ
ジェネレータ５０内部で波形データを生成するようにし
てもよい。すなわち、本発明は、外部に設けられた波形
ＲＯＭから波形データを読み出す方式を採用したウェー
ブジェネレータに限らず、サイン合成方式やＦＭ音源方
式を採用したウェーブジェネレータにも適用することが
できる。

【００９７】また、上述した実施の形態では、スピーカ
８０により生成した楽音を放音するようにしたが、スピ
ーカ８０の代わりにヘッドホン又はイヤホンを設け、こ
のヘッドホン又はイヤホンから放音するようにしてもよ
い。これにより、さらなる省電力化を図ることができ
る。

【００９８】

【発明の効果】以上説明したように第１の本発明によれ
ば、未使用の発音チャネルのタイムスロットにおいて
は、波形メモリの読出アドレスを前回の読出アドレスの
ままホールドすることにより、この間波形メモリの出力
をスイッチングしないように構成した。また、この間に
おいては、装置内部の演算素子等もスイッチングしな
い。したがって、例えばウェーブジェネレータ５０とウ
ェーブテーブル６０の双方のスイッチング回数を減らす
ことができるため、装置のトータル的な省電力化を図る
ことができる。繰り返すが、汎用のＬＳＩを構成するの
は、スイッチングに最も大きな電力を消費するＣＭＯＳ
が主流であることから、本発明を適用して、出力レベル
のＬｏｗ／Ｈｉｇｈに捕らわれず、各素子のスイッチン
グの回数を極力減らすことにより、さらなる省電力化を
進めることができる。このような省電力化を進めること
により、電磁波の放射量も相対的に削減することもでき
る。また、未使用の発音チャネルのタイムスロットにお
いては、それ以前の使用の発音チャネルのタイムスロッ
トで得られた楽音データと同一の楽音データが出力さ
れ、その出力楽音データを累算するまでにゲートするよ
うに構成したことにより、同一の楽音データが出力され
る度に、その同一の楽音データが累算されるということ
を防ぐことができる。したがって、不都合なくトータル
的な省電力化を図ることができる。さらに、未使用の発
音チャネルのタイムスロットにおいては、ラッチ手段に
ラッチクロック信号を与えないことで、ラッチ手段以降
の処理回路がスイッチングしないように構成したことに
より、スイッチング回数を減らすことができる。したが
って、トータル的な省電力化をさらに図ることができ
る。第２の発明によれば、未使用の発音チャネルのタイ
ムスロットにおいては、波形メモリの読出アドレスを前
回の読出アドレスのままホールドすることにより、この
間波形メモリの出力をスイッチングしないように構成し
た。また、この間においては、装置内部の演算素子等も
スイッチングしない。したがって、例えばウェーブジェ
ネレータ５０とウェーブテーブル６０の双方のスイッチ
ング回数を減らすことができるため、装置のトータル的
な省電力化を図ることができる。繰り返すが、汎用のＬ
ＳＩを構成するのは、スイッチングに最も大きな電力を
消費するＣＭＯＳが主流であることから、本発明を適用
して、出力レベルのＬｏｗ／Ｈｉｇｈに捕らわれず、各
素子のスイッチングの回数を極力減らすことにより、さ
らなる省電力化を進めることができる。このような省電
力化を進めることにより、電磁波の放射量も相対的に削
減することもできる。第３の発明によれば、上記第２の
発明において、外部より記憶手段に記憶された制御デー
タにより、使用の発音チャネルか、あるいは未使用の発
音チャネルかを判別して、未使用の発音チャネルのタイ
ムスロットにおいては、波形メモリの出力をスイッチン
グしないように構成したことにより、発音チャネルの使
用又は未使用を外部より任意に設定することができ、ま
た、外部より設定された発音チャネルの使用又は未使用
に基づいて、未使用の発音チャネルのタイムスロットに
おいてのみ、確実に波形メモリの出力をスイッチングし
ないようにすることができる。尚、本発明では、スイッ
チング時に電力を多量に消費する素子としてＣＭＯＳを
示したが、本発明の効果は、同様な特性を持った素子な
らば得られるためＣＭＯＳに限定されない。

【図面の簡単な説明】

【図１】本発明に係る電子楽音発生装置を適用した電子
楽器の構成を示すブロック図である。

【図２】ウェーブジェネレータでのタイミングクロック
を示すタイミングチャートである。

【図３】アサイメントメモリのメモリフォーマットを説
明するための図である。

【図４】ウェーブテーブルアドレスジェネレータの構成
を示すブロック図である。

【図５】Ｈｅａｄ＋Ｌｏｏｐ方式により発生するアドレ
スを説明するための図である。

【図６】エンベロープジェネレータの構成を示すブロッ
ク図である。

【図７】累算器の構成を示すブロック図である。

【図８】システムクロックジェネレータの構成を示すブ
ロック図である。

【符号の説明】

１ 電子楽器 １０ 鍵盤 ２０ 操作パネル ３０ ホストＣＰＵ ４０ シーケンサ ５０ ウェーブジェネレータ ６０ ウェーブテーブル ７０ ＤＡＣ ８０ スピーカ １００ アサイメントメモリ ２００ ウェーブテーブルアドレスジェネレータ ３００ エンベロープジェネレータ ４００ エンベロープメモリ ５００ 累算器 ６００ システムクロックジェネレータ Ｉ51〜Ｉ55 入出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の楽音データを時分割にて生成し、
   複数の発音チャネル分の楽音データを出力する電子楽音
   発生装置であって、 楽音データを生成するための制御データが発音チャネル
   毎に外部より記憶される記憶手段と、 各発音チャネルのタイムスロットに同期して上記記憶手
   段から発音チャネル毎に制御データが読み出されるよう
   に上記記憶手段の読み出しを制御する制御手段と、 上記読み出された発音チャネル毎の制御データをラッチ
   するラッチ手段と、 上記ラッチ手段に発音チャネル毎に選択的にラッチ信号
   を供給するラッチ信号供給手段とを備え、 上記ラッチ信号供給手段は、未使用の発音チャネルのタ
   イムスロットにおいてはラッチ信号を供給しないことを
   特徴とする電子楽音発生装置。
2. 【請求項２】 波形メモリの読出アドレスを生成するア
   ドレス生成手段と、 上記アドレス生成手段からの読出アドレスに従って、上
   記波形メモリから時分割的に読み出した波形データによ
   り楽音データを生成する楽音生成手段と、 上記楽音生成手段からの楽音データを累算して、複数の
   発音チャネル分の楽音データを出力する累算手段と備
   え、 上記アドレス生成手段は、未使用の発音チャネルのタイ
   ムスロットにおいては、上記波形メモリの読出アドレス
   を前回の読出アドレスのままにホールドすることを特徴
   とする電子楽音発生装置。
3. 【請求項３】 外部より発音チャネル毎に制御データが
   記憶される記憶手段を更に備え、 上記制御データは、発音チャネルが使用チャネルである
   か未使用チャネルであるかを示す情報を含むことを特徴
   とする請求項２記載の電子楽音発生装置。