JPH10207771A

JPH10207771A - メモリ動作短縮方法

Info

Publication number: JPH10207771A
Application number: JP9289800A
Authority: JP
Inventors: Michael Andrewarthur Jay; ジェイ・マイケル・アンドリューアーサ; H Freidberg Donald; ドナルド・エイチ・フライドバーグ
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1996-11-12
Filing date: 1997-10-22
Publication date: 1998-08-07
Also published as: US5974514A

Abstract

(57)【要約】【課題】ＳＤＲＡＭに関するフル・バースト読み取り−
修正−書き込み動作に存在する不要なクロック・サイク
ルを除去する。【解決手段】読み取りまたは書き込み動作を切り捨てま
たは中止することによってタグおよびデータを読み書き
する際のオーバーヘッドを減少させる。読み取り動作に
おいては、フル・バースト読み取りを実行して、第１の
データ・ラインのタグを読み、バーストの残りのライン
を読み取っている間にそのタグを更新する。フル・バー
スト動作を使用してタグを書き込むが、その時点でバー
スト動作を中止する。書き込み動作も、読み取り動作の
場合と同様な手段で短縮する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的にマルチプ
ロセッサ・コンピュータ・システムに関するもので、特
にＳＤＲＡＭメモリとの間の読み取り／書き込み動作を
一部切り捨てて実行する方法および装置に関するもので
ある。

【０００２】

【従来の技術】マルチプロセッサ・コンピュータ・シス
テムは、典型的にはディレクトリ・ベースのキャッシュ
を使用する。このタイプのキャッシュは、メモリにデー
タ情報とともにキャッシュ・タグ情報を記憶し、読み取
りまたは書き込み動作がそのメモリにおいて実行される
時は必ず、そのタグを検査することによって、どのプロ
セッサがそのデータの所有者であるかあるいはどのプロ
セッサがそのデータを更新する最後のプロセッサである
かなどデータ情報の現在の状態が判断される。要求され
たメモリ動作のタイプに基づいて、タグを検査すること
によってその他どのような事象が起きなければならない
か判断される。事象には、例えば、別のプロセッサがデ
ータを共有していることのプロセッサへの通知、また
は、新しいデータが書き込まれたのでプロセッサがロー
カル・キャッシュに保持しているデータが今や無効であ
るという情報が、含まれる。そのようなタイプの事象
は、要求されたメモリ動作の前または同時に発生しなけ
ればならない場合がある。

【０００３】メモリが読み書きされる時、要求されたメ
モリ動作に基づいて、現在のタグが常に読み取られ、次
に更新されなければならず、また、新しく更新されたタ
グはメモリに書き込まれなければならない。データ情報
の読み取りまたは書き込みに加えて、これらの手順が発
生する。典型的マルチプロセッサ・システムは、同期Ｄ
ＲＡＭすなわちＳＤＲＡＭメモリを使用することがあ
る。ＳＤＲＡＭメモリは、本質的には伝統的ＤＲＡＭメ
モリに似ているが、メモリ・コントローラに対する一層
単純でかつ効率的なインターフェースを提供する同期レ
ジスタを含む。

【０００４】現世代のＳＤＲＡＭは、バースト・モード
または単一バイト・モードのいずれかで作動するように
構成することができるが、同時に両方のモードで動作す
るように構成することはできない。単一バイト・モード
またはバイト単位モードの書き込み動作においては、各
動作毎に１バイトだけが各チップに書き込まれる。単一
バイト・モードの読み取り動作においては、各動作毎に
１バイトだけが各チップから読み取られる。単一ＲＡＭ
チップの読み取りは、１バイトのデータまたは８ビット
のデータを提供する。各単一モード動作は、メモリ・モ
ジュールにおける各チップから１バイトを読み書きす
る。このようなデータ・ラインは１メモリ・ラインと呼
ばれている。１キャッシュ・ラインは、複数のメモリ・
ラインから成る。単一バイト・モード動作においては、
読み取りまたは書き込みコマンドの各々は、コマンド・
セット全体のオーバーヘッドを必要とし、多くの単一モ
ード動作はキャッシュ・ライン全体に作用することを要
求される。

【０００５】バースト・モードにおいては、１つの読み
取りまたは書き込みコマンドが出され、そのコマンドに
よって複数のメモリ・ラインに作用が及ぶ。この場合各
ラインは連続するクロック・サイクルで作用される。バ
ースト動作全体は１つの単一モード動作より長いが、バ
ースト動作に関しては単一セットのオーバーヘッド・コ
マンドだけが必要とされるので、キャッシュ・ライン全
体に動作が行われる場合より効率的である。

【０００６】ＳＤＲＡＭの基本的動作は、３つのフェー
ズのコマンドを伴う。第１のフェーズは起動(activate)
である。第２および第３のフェーズは、それぞれ読み書
き(read/write)コマンドおよび前準備(precharge)コマ
ンドである。メモリ・コントローラが、起動コマンドを
発して行アドレスを提供する。メモリ・コントローラ
は、次に、列アドレスとともに読み取りまたは書き込み
コマンドを出す。読み取りまたは書き込みフェーズが完
了すると、メモリ・コントローラは、次のメモリ動作に
備えて、前準備コマンドを出し、ＲＡＭをリセットして
アイドル状態に戻す。読み取り動作においては、この動
作を前の動作から切り離すために必要とされる一定の遅
延の後、起動が発生し、次に読み取りコマンドが出され
る。このように、ＲＡＭがデータを取得してそれを出力
する間に内部遅延が存在する。この遅延はＣＡＳ待ち時
間と呼ばれるプログラム可能な特性である。ＣＡＳはCo
lumnAddress Strobe(すなわち列アドレス・ストロボ)を
表し、ＲＡＳはRow AddressStrobe(すなわち行アドレス
・ストロボ)を表す。これらの用語は伝統的ＤＲＡＭ用
語ではあるが、ＳＤＲＡＭにも使用される。読み取りコ
マンドが出された後、ＣＡＳ待ち時間に応じて、第１の
メモリ・ラインの出力が開始する。バースト動作におい
ては、第２、第３および第４のメモリ・ラインは、次の
連続クロック・サイクルにおいて出力される。別のコマ
ンドを発することができるようにするため回復期間(rec
overy period)と呼ばれる待機期間が存在し、動作を完
了するため前準備コマンドが出される。

【０００７】書き込み動作は活動化フェーズを伴い、列
アドレスを使用する書き込みコマンドが発せられる。バ
ースト動作の場合、連続サイクルにおいてデータの第
１、第２、第３および第４のメモリ・ラインが呈示され
る。

【０００８】タグ・データを読みそして書き込む際、別
の前準備コマンドおよび別の起動コマンドを出すことな
しにＲＡＭが読み取りコマンドおよびその後の書き込み
コマンドを許容することができるように、メモリの同じ
位置が使用される。この場合のコマンド・シーケンス
は、データ読み取りに関して、起動、読み取りおよび待
機であり、データ書き込みに関して、データの書き込み
および次にシーケンスの完了としての前準備という順で
ある。

【０００９】ＳＤＲＡＭは、また、データをマスクし
(すなわちデータ出力を不可にし)、その結果チップに対
し書き込まれるデータを無視するように通知する制御信
号を持つ。この信号は、ＤＱＭと呼ばれる。基本的ＤＱ
Ｍ動作は、出力を使用不可にすることである。ＤＱＭ信
号が出された後、読み取り待ち時間またはＣＡＳ待ち時
間に類似した待ち時間がある。従って、数クロックの
後、出力が使用不可にされる。書き込みの場合、ＤＱＭ
信号が出されると、上記数クロック・サイクルの間経過
した書き込みデータは無視される。

【００１０】読み取りまたは書き込みコマンドのフェー
ズのシーケンスがＲＡＭに対するアクセスを制御する。
第１に起動フェーズがあり、次に読み書きコマンド・フ
ェーズがあり、最後に前準備フェーズがある。データ転
送が行われる唯一のフェーズは、読み書きコマンド・フ
ェーズである。起動フェーズおよび前準備フェーズはオ
ーバーヘッドである。また、ＲＡＭにアクセスするＣＡ
ＳまたはＲＡＳのような時間遅延が存在し、これはまた
オーバーヘッドの一部である。バースト動作モードは、
同じオーバーヘッドに関して一層多くのデータ処理を可
能にする。例えば、単一の読み取りまたは書き込み動作
が実行されているとすれば、起動に関して２クロック、
読み取りに関して１クロック、データ取り出しのための
１クロック、実際データに関して１クロック、毎準備コ
マンドを待つ間の１待機クロック、１前準備クロック、
および次の起動コマンドの前に更に１クロックが存在す
る。このように、８クロック・サイクルのうち、実際に
データを移動するのは１サイクルにすぎない。同様に、
書込み動作については、約６サイクルのうち、データが
実際に移動するのは１サイクルにすぎない。バースト・
タイプ動作は、1つの単一モード動作にかかる上記と同
じオーバーヘッド遅延について複数のデータ動作を可能
にする。例えば、起動コマンドが出された後出される読
み取りコマンドは連続するクロックにおける読み取りア
クセス遅延を持ち、キャッシュ・ラインの各メモリ・ラ
インがＳＤＲＡＭから読み取られる。このように、すべ
てのキャッシュ・ライン・データが同じオーバーヘッド
の間に転送されるので、効率は向上する。

【００１１】

【発明が解決しようとする課題】バースト動作に関する
主な問題は、たとえキャッシュ・ラインの一部だけの読
み取りまたは書き込みが必要であるとしても、全サイク
ルをともなわなければならない点である。読み取り動作
の場合、バーストの残りが読み出されるのを待つ間動作
全体が遅延する。書込み動作の場合、全バーストを完了
するにはデータのすべてを書き直さなければならない。
バースト・モード装置に関して、単一読み取りまたは書
き込みを実行すると、そのオーバーヘッドは、単一バー
ストまたは単一バイト動作に関するオーバーヘッドより
も実際に悪い。

【００１２】マルチプロセッサ・システムにおいて、読
み取り(read)、書き込み(write)および読み取り−修正
−書き込み(read-modify-write)というメモリ動作サイ
クルの３つの基礎的なタイプがある。読み取り動作は、
タグおよびデータを読み取り、タグを更新し、メモリに
新しいタグ情報を書き戻すという動作を含む。書き込み
動作は、タグを読み、タグを更新し、新しいタグおよび
データをメモリに書き込む動作を含む。読み取り−修正
−書き込み動作は、タグおよびデータを読み、必要に応
じてデータを更新し、タグを更新し、タグおよびデータ
をメモリに書き戻す動作を含む。最新状態が保持されな
ければならないタグをメモリに持つマルチプロセッサ・
システムでは、あらゆるメモリ・アクセスが、実質的に
は、読み取り−修正−書き込みである。唯一の問題は、
データをどれだけ読み取り、データをどれだけ書き込む
かということである。最も単純なアプローチは、あらゆ
るサイクルを読み取り−修正−書き込みにすることであ
る。

【００１３】図５は、読み取り−修正−書き込みサイク
ルに関する事象のシーケンスを示す。メモリが次のコマ
ンドに備える間、活動(ACT)５１０およびアイドル５１
１クロック期間が存在する。次に読み取りコマンド(RD)
５２０があり、更にもう１つのアイドル・クロック期間
５２１があり、その後、転送されるデータ読み取りの４
サイクル(R0、R1、R2、R3)５２２がある。読み取りから
の回復のための１アイドル期間５２３、データ・バス・
パイプラインを通過する伝播を待つためのもう１つの期
間５２４がある。次に、４データ・サイクル(W0、W1、W
2、W3)５３１をともなう書き込みコマンド(WR)５３０が
発せられ、その後に別の１アイドル期間５３２が続く。
最後に、次のサイクルのための準備を行う前準備(PRE)
５４０が出され、その後にアイドル期間５４１が続く。
そこで、装置は次の起動(ACT)コマンド５５０の準備が
整う。第１の起動５１０から起動５５０までの全期間
は、１７クロック期間である。伝統的なＤＲＡＭを使用
した以前のシステムでは、フル・バースト読み取りまた
はフル・バースト書き込みを行わずに、列アクセスを行
ってタグを書き込む、あるいはタグだけを読みとって新
しいタグおよびデータを書き込むことによって効果的に
バースト読み取りを行うことが可能であった。しかし、
メモリ・コントローラとのインターフェースを大幅に単
純化するＳＤＲＡＭに関しては、フル・バーストの読み
取り−修正−書き込みサイクルを実行しなければならな
いという問題が存在する。

【００１４】解決されなければならない問題は、要する
に、ＳＤＲＡＭに関してバースト・モードを使用する
時、読み取りまたは書き込みが必要な場合すべてのメモ
リ・ラインに対してフル・バースト読み取り−修正−書
き込み動作が実行されなければならない点である。例え
ば、システムが４メモリ・ラインを持ち、１つの読み取
りが要求されるとすれば、３メモリ・ラインを書き込む
３クロックが無駄になる(タグをもつメモリ・ラインは
更新されなければならない)。書き込みについても同様
に、データが書き込まれようとする時、読み取りバース
トの残りを待つため３クロックが無駄になる(タグをも
つメモリ・ラインは読み取られなければならない)。従
って、バースト・モードで動作しながら、１クロック・
サイクルの間に１ブロックにおけるすべてのメモリ・ラ
インをアクセスしないで済むように効率化されたＳＤＲ
ＡＭ使用システムを設計することが求められている。

【００１５】

【課題を解決するための手段】本発明の方法およびシス
テムは、読み取りまたは書き込み動作を切り捨てまたは
中止することによってタグおよびデータを読み書きする
際のオーバーヘッドを減少させる。本発明の切り捨て読
み取り動作においては、フル・バースト読み取りが実行
され、第１のデータ・ラインにおいてタグが読み取ら
れ、バーストの残りのラインが読み取られている間にそ
のタグが更新される。タグはフル・バースト動作を使用
して書き込まれるが、その時点でバースト動作は、ＳＤ
ＲＡＭ書き込み中止機能を使用することによって中止ま
たは切り捨てされる。この機能は、書き込みの第１のラ
インが完了した後に書き込みを中止する前準備コマンド
と実質的に同じはたらきをする。これによって、１７ク
ロック期間からなる１サイクルのうちから３クロック期
間が節約される。

【００１６】本発明の切り捨て書き込み動作は、読み取
り動作の場合と同様である。フル・バースト読み取りが
タグの取り出しで始まり、そのタグは第１ラインに書き
込まれ、第１ラインが読み取られるとその時点でバース
ト読み取り動作は切り捨てられる。フル・バースト書き
込み動作はタグ読み取り直後に始まり、データの最後の
３メモリ・ラインがまず書き込まれる。最後の３ライン
が書かれている間にタグ・データは更新される。次に、
サイクルがまわってバースト書き込み動作の最後のサイ
クルにおいてタグを含む第１のデータ・ラインが書き込
まれる。

【００１７】本発明の技術的利点は、フル・バースト読
み取り−修正−書き込み動作に存在する不要なクロック
・サイクルを、読み取りまたは書き込み動作から除去す
ることによって、メモリのスループットを増加し、メモ
リ・アクセス待ち時間を減少させることである。

【００１８】

【発明の実施の形態】図１は、本発明のＳＤＲＡＭ制御
を使用する複数ノードのマルチプロセッサ・システムの
１つのノードを示している。システム全体は、図１に示
されるノードを複数含むであろう。

【００１９】図示されている実施形態において、各ノー
ドは、最高１６のプロセッサ１１０をサポートすること
ができる。これらのプロセッサは、プロセッサ・エージ
ェント・チップすなわちＰＡＣ１１１に接続している。
各ＰＡＣ１１１の機能は、関連プロセッサからの要求を
クロス・バー・ルータ・チップすなわちＲＡＣ１１２を
経由して記憶アクセスチップすなわちＭＡＣ１１３へ転
送し、次に、応答を要求元プロセッサに返送することで
ある。各ＰＡＣ１１１は、入出力(I/O)サブシステム１
１７を持つ。各ＭＡＣ１１３は、その関連接続メモリ１
１４へのアクセスを制御する。プロセッサ１１０がメモ
リ(または他の資源)へのアクセス要求を生成すると、関
連ＰＡＣ１１１が適切なＲＡＣ１１２を経由してＭＡＣ
１１３へ要求を送る。要求が局所ノード上のメモリ１１
４へ向けられたものであれば、ＭＡＣ１１３はそれに接
続したメモリにアクセスする。要求が別のノード上のメ
モリ１１４へ向けられたものであれば、ＭＡＣ１１３は
要求をＴＡＣ１１５へ転送する。ＴＡＣ１１５は、ノー
ドとＳＣＩリング１１６の間のインターフェースであ
る。ＴＡＣ１１５は、また、ドーナツ形アクセス・チッ
プまたはＳＣＩコントローラとして知られている。ＳＣ
Ｉリング１１６(図示されていない)は、複数ノード・シ
ステムにおけるノードを相互に連結させる。

【００２０】各ＭＡＣ１１３は、４バンクのメモリ１１
４に接続している(図では単純化のため２バンクだけが
示されている)。メモリの各バンクは、４枚の複式イン
ライン・メモリ・モジュール(すなわちＤＩＭＭ)ボード
を含む。ＤＩＭＭの各々(図示されていない)に含まれる
ＳＤＲＡＭは２行に配置される。１行は８８ビット幅
で、１１個のＳＤＲＡＭを含む。

【００２１】図４、メモリにおけるキャッシュ・ライン
の構成を示す。キャッシュ内のタグおよびデータの構成
は、８バイトのタグ、３２バイトのキャッシュ・データ
および４バイトの誤り訂正コード(ＥＣＣ)である。第１
のメモリ・ライン４１０は、８つのタグ・バイト４１
１、２バイトのデータ４１２、４１３および１バイトの
ＥＣＣ４１４を含む。後続のメモリ・ラインの各々は、
１０バイトのデータ４１５および１バイトのＥＣＣ４１
６を含む。ＥＣＣは、エラー検出および訂正のために使
用される。

【００２２】このようなバイト構成は、ＤＩＭＭ上のＳ
ＤＲＡＭの構成に直接対応づけられる。ＤＩＭＭ上の各
ＳＤＲＡＭは、図４に示されるバイトの１列を提供す
る。各ＳＤＲＡＭはフル・バースト読み取りの場合４バ
イトを提供し、フル・バースト書き込みの場合４バイト
を受け取る。それらのバイトは、図４の１列内の各行に
対応する。

【００２３】タグ・データを読み取りまたは書き込むた
め、４つのメモリ・ラインの第１のメモリ・ライン４１
０が読み取りまたは書き込みされなければならない。Ｄ
ＩＭＭ上のＳＤＲＡＭ１行のＳＤＲＡＭの各々は、同じ
コマンドを受け取り並列的に信号を制御する。ＳＤＲＡ
Ｍが読まれる時、ＤＩＭＭ上のすべてのＳＤＲＡＭが読
まれる。１つのＳＤＲＡＭが書かれる時、１つのバンク
のＤＩＭＭ上のすべてのＳＤＲＡＭが書かれる。メモリ
は、バースト長が４であるように構成される。ＳＤＲＡ
Ｍが読み取りを命令されると、各ＳＤＲＡＭは４バイト
のデータを出力しようとする。並列的にアクセスされる
すべてのＳＤＲＡＭは、タグまたはデータを含む１０バ
イトのメモリである１つのメモリ・ラインを形成するよ
うに結合される。４ラインのフル・バースト読み取り
は、３２バイトのデータおよび８バイトのタグを提供す
る。読み取りコマンドが出されると、ＳＤＲＡＭの内部
遅延の後、４つの連続的クロック・サイクルの各々毎に
１つのメモリ・ラインが読み出される。書き込みコマン
ドが出されると、データは、４つの連続的クロック・サ
イクルにおいて書き込まれる。

【００２４】システムがフルの読み取り−修正−書き込
みを実行する必要がある場合がある。フルの読み取り−
修正−書き込みでは、タグが読み取られ、データのすべ
てが読み取られ、データの一部またはすべてが更新さ
れ、タグが更新され、タグおよびデータがフル・バース
トで書き込まれる。

【００２５】上述の通り、図５は、ＳＤＲＡＭが実行す
る上記のような読み取り−修正−書き込みのシーケンス
を示す。しかし、必ずしもフルの読み取り−修正−書き
込みを実行する必要がなく、従って、フルのメモリ・キ
ャッシュ読み取り書き込みを実行するために必要な多く
の時間を使用することが不必要な場合がある。

【００２６】図２は、読み取り部分だけを実行するよう
に切り捨てされる読み取り−修正−書き込み動作のタイ
ミングを示す。先ず、起動コマンド２１０が出され、１
クロック待機２１１が続く。次に、読み取りコマンド２
２０が出され、ＳＤＲＡＭ遅延仕様によって必要とされ
る１クロック待機２１１がそれに続く。この実施は、２
単位のＣＡＳ待ち時間を使用する。従って、２クロック
・サイクルの後、タグ・データを持つ第１のデータ・ラ
イン２２２が読み出される。タグは、メモリ・ボードを
越えてＭＡＣへ渡され、ＭＡＣは、データ・ラインの残
りが読み取られている間に新しいタグ状態の計算を開始
する。このように、４つの連続クロック・サイクル２２
２を通して、キャッシュ・ラインの４メモリ・ラインが
読み取られる。データがレジスタおよびケーブルを経由
してＭＡＣに伝播する間に、１クロック・サイクルの遅
延２２３がある。データ・バスの折り返しに、１クロッ
ク２２４が必要とされる。そこで、ＭＡＣは、タグ・デ
ータ２３１に関する書き込みコマンド２３０を発し、直
ちに前準備コマンド２４０が追随する。

【００２７】前準備コマンドが書き込みコマンドの完了
前に出されると、書き込みを中止して直ちに前準備へ進
むというのがＳＤＲＡＭ動作である。ＳＤＲＡＭが出会
うシーケンスは、起動(ACT)２１０、読み取り(RD)２２
０、到来するフル・バーストの読み取り(R0、R1、R2、R
3)２２２、次に、第１のデータ・ライン２３１の書き込
み(WR)２３０である。次のクロック・サイクルでは、次
のデータを書かないようにＲＡＭに指示するＤＱＭ信号
が出される。１クロックの後、前準備２４０が出され、
書き込みが中止され、そのサイクルでＲＡＭの入力要件
を充足するようにＤＱＭ信号が出される。１クロック周
期２４１のアイドルの後、システムは、次の起動コマン
ド２５０を受ける準備ができる。このように、１つの起
動２１０から次の起動までの期間は１４クロックであ
り、一方、フル読み取り−修正−書き込みサイクル(図
５)は１７クロック期間を必要とする。従って、１７ク
ロック・サイクルのうち３クロック・サイクル、すなわ
ち約１８％の節約となる。

【００２８】タグを読み、タグを更新し、新しいタグを
書き込むために要する時間は、パイプライン機構および
ＭＡＣ接続コントローラ状態機械に含まられるロジック
に基づいてＭＡＣ内では固定されている。ＳＤＲＡＭの
観点からすれば、ＳＤＲＡＭは、タグ読み取りとタグ書
き込みの間に常に６クロック・サイクルを持つ。従っ
て、この場合、図２を参照すれば、第１メモリ・ライン
の読み取り２２２があて、次に残りのバースト読取りの
３クロック、２アイドル・クロック２２３、２２４、そ
してタグの書込み２３０となり、６サイクルの遅延が保
持される。図５に示される読み取り−修正−書き込みの
場合もまったく同様のタイミングとなる。読み取りサイ
クルに対して相対的な書き込みサイクルに関する限り
は、図２と図５のタイミングは同じである。

【００２９】図３は、書き込み部分だけを実行するよう
に切り捨てされる読み取り−修正−書き込み動作のタイ
ミングを示す。まず、行アドレスを使用して起動コマン
ド３１０が出され、２クロックの後、列アドレスを使用
して読み取りコマンド３２０が出される。次のクロック
・サイクルで、次の３クロック・サイクルに関するＤＱ
Ｍ信号３２３が出される。ＤＱＭは、読み取り待ち時間
と同様に２クロックの待ち時間を持つので、読取りの後
２クロックして、ＲＡＭからのタグを含む第１のメモリ
・ライン３３２が読み取られ、ＤＱＭ信号が出されてい
たので、ＳＤＲＡＭの出力ドライバは、次の２つのサイ
クルの間停止される。２アイドル・クロックの後書き込
みコマンドが出され、４メモリ・ラインが書き込まれ
る。従って、第１メモリ・ライン３２２が読み取られて
から３クロック後、書き込みコマンド３３０がＳＤＲＡ
Ｍに出される。しかしながら、本発明の切り捨て書き込
み動作においては、書き込みバーストが第２のメモリ・
ライン３２２で開始するようにアドレス・ビットが制御
される。従って、第２、第３および第４のメモリ・ライ
ンが書き込まれ、次に、タグ・データを持つ第１のメモ
リ・ライン３３１が書き込まれる。このように、タグ読
み取りとタグ書き込みの間のタイミング関係は６クロッ
ク遅延であり、図２および図５の場合と同様である。

【００３０】タグ入力がＭＡＣに存在すると直ちにＭＡ
Ｃはタグを読む。ＭＡＣは、次のクロック・サイクルで
データを書き始める。ライン１、ライン２、ライン３の
書き込みを開始し、そのバーストの終了時点ではタグの
更新が完了しライン・ゼロを書き込む準備ができてい
て、そのタグ・ラインが出力ストリームに送り出され
る。

【００３１】読み取りコマンドが出されが、次に、すべ
てのデータを出力できる状態になる前に書き込みコマン
ドが出される。これは読み取り動作を中止する。ＤＱＭ
のパイプライン構造のため、読み込まれたものの出力は
ＤＱＭ信号によって無効にされる。ボード上のＲＡＭか
らレジスタ・バッファへのバスは、読み取りと書き込み
の間アイドルにされなければならない。同時に２つを出
力する試みは、競合を派生し、部品を破壊する可能性が
ある。このように、折り返しをして次のデータを書き込
む前にアイドルとならなければならない。これは、ＤＱ
Ｍを用いて読み取られたデータを無効にすることによっ
て達成される。

【００３２】このように、ある１つの起動コマンド３１
０から次の起動コマンド３５０までのクロックを数えれ
ばサイクルの流れは次のようになる。すなわち、起動３
１０のため１クロック、１クロック遅延、読み取りコマ
ンド３２０を出すための１クロック、１クロック遅延、
タグ・データを読み取るための１クロック、２クロック
遅延、最後のタグ・データ書き込みを含めて、フル・バ
ースト書き込みのための４クロック、１クロック遅延、
前準備コマンド３４０、１クロック遅延、および次の起
動コマンド、という流れである。ある１つの起動コマン
ドから次の起動コマンドまでの時間は１４クロックであ
る。１７クロックを要する図５のフル読み取り−修正−
書き込みの場合に比較して、本発明のサイクルは３クロ
ック期間節約している。

【００３３】ＤＱＭ信号は、ＳＤＲＡＭ上の出力を使用
不可にする。ＤＱＭは、読み取りまたは書き込みの一部
を無効にするために使用され、この機能によって、フル
読み取りまたは書き込み動作が実行されず、従って時間
が節約される。ＤＱＭ信号はＭＡＣによって発信され
る。

【００３４】ＳＤＲＡＭ仕様は、そのデータ・ピンをＤ
Ｑとして参照する。この場合、Ｑはレジスタの出力であ
り、Ｄはレジスタの入力である。従って、入力でありか
つ出力でもある単一のピンがＤＱピンである。ピンがデ
ータを受け取っている時ピンはＤである。ピンがデータ
を書いている時、ピンはＱである。ＤＱＭのＭはマスク
を表す。従って、ＤＱＭは読み取られているまたは書き
込まれているデータをマスクする手段である。読み取り
動作を実行していてＤＱＭ信号がオンにされると、ＤＱ
Ｍ信号はＳＤＲＡＭの出力ドライバをオフにする。ＳＤ
ＲＡＭはなおバーストを継続するが、その特定のクロッ
ク期間実際にはバスを駆動しない。

【００３５】このように、ＤＱＭをオンにすることによ
って、データは読み取り動作からマスクされ、ＲＡＭは
なおバーストを続行する。従って、ＲＡＭからバースト
の１バイトだけをマスクするためには、ＤＱＭは、所望
のマスク・サイクルに先行するサイクルに関して２クロ
ック・サイクルだけ信号をオンにされる。本発明におい
て、ＤＱＭは、すべてのＳＤＲＡＭから第２、第３およ
び第４のメモリ・ラインをマスクするために使用され
る。従って、タグ・データを含む第１のメモリ・ライン
が読みとられた後、次の３つのサイクルに関してＤＱＭ
信号がオンにされ、バーストの第２、第３および第４の
メモリ・ラインが使用不可にされる。これによって、一
層早期の書込みコマンドの発信が可能となる。この場合
のタイミングは、ＲＡＭがバースト読み取りを完了させ
ている間にデータ・バスを折り返しすることができるの
で、フル読み取り−修正−書き込みの場合に比べて３ク
ロック短い。

【００３６】書き込み動作の間、ＤＱＭはＲＡＭに対し
てデータをその入力として無視するように命令する。従
って、書き込みコマンドが出され、ＤＱＭがオンにされ
ていれば、ＲＡＭは、バーストの間その位置にデータを
書き込むことはしない。従って、タグ・データを含む第
１のメモリ・ラインが更新され書き込まれると、次のサ
イクルでＤＱＭ信号がオンにされる。このように、第１
のラインは書き込まれるが、第２のラインは書き出され
ない。しかし、ＤＱＭを３サイクル全体にわたってオン
にする必要はない。なぜなら、第３のメモリ・ラインの
サイクルの際の前準備コマンドによって読み取り−修正
−書き込み動作を中止させることができるからである。
ＤＱＭ信号は前準備コマンドのサイクルにオンにされ
る。なぜなら、前準備がＲＡＭに読み込まれる際、ＲＡ
Ｍはなお書き込みコマンドを実行していて、従って、デ
ータをなお求めているからである。そこで、ＤＱＭはこ
のサイクルでデータを無視するようにＲＡＭに伝え、前
準備コマンドが現在のバースト・メモリ動作を中止また
は切り捨てる。

【００３７】以上、本発明の詳細を上記特定の実施形態
を使用して記述したが、本発明の理念を離脱することな
く、上記実施形態に種々の変更を行うことが可能である
点は認められるべきであろう。

【００３８】本発明には、例として次のような実施様態
が含まれる。（１）メモリ・キャッシュが特定メモリのバースト長に
等しい複数のメモリ・ラインからなり、上記複数メモリ
・ラインの第１のメモリ・ラインが残りのメモリ・ライ
ンに記憶されているデータの現在時状態を記述するタグ
・データを含むように構成されるメモリ・キャッシュに
関して実行される読み取り−修正−書き込みメモリ動作
の読み取り部分を短縮する方法であって、第１のメモリ
・ラインを読み取るステップと、残りのメモリ・ライン
の読み取りを防止するためマスク信号をオンにするステ
ップと、上記第１のメモリ・ラインから読み取ったタグ
・データを更新するステップと、上記第１のメモリ・ラ
イン以外の上記残りのメモリ・ラインに書き込みを行う
ステップと、上記残りのメモリ・ラインの書き込みの
後、上記更新したタグ・データを用いて上記第１のメモ
リ・ラインに書き込みを行うステップと、を含むメモリ
動作短縮方法。（２）メモリ・キャッシュが特定メモリのバースト長に
等しい複数のメモリ・ラインからなり、上記複数メモリ
・ラインの第１のメモリ・ラインが残りのメモリ・ライ
ンに記憶されているデータの現在時状態を記述するタグ
・データを含むように構成されるメモリ・キャッシュに
関して実行される読み取り−修正−書き込みメモリ動作
の書き込み部分を短縮する方法であって、第１のメモリ
・ラインを読み取るステップと、残りのメモリ・ライン
を読み取るステップと、上記第１のメモリ・ラインから
読み取ったタグ・データを更新するステップと、上記更
新したタグ・データを用いて上記第１のメモリ・ライン
に書き込みを行うステップと、複数のメモリ・ラインの
第２のメモリ・ラインの書き込みを防止するためマスク
信号をオンにするステップと、上記マスク信号がオンに
された後、前準備コマンドを発して、残りのメモリ・ラ
インの書き込みを防止するステップと、を含むメモリ動
作短縮方法。（３）(バースト長−１)に等しいクロック数メモリ動作
が短縮される、上記（１）または（２）に記載のメモリ
動作短縮方法。

【００３９】（４）メモリ動作を実行するモードとして
フル・バースト読み取り−修正−書き込み動作を使用す
るＳＤＲＡＭメモリ・チップを有するコンピュータ・シ
ステムであって、メモリ・バンクに対してコマンドを出
す手段と、プロセッサによって指示されるバースト読み
取り動作またはバースト書き込み動作のいずれかをシミ
ュレートするようにメモリ動作を選択的に短縮する手段
と、を備えるコンピュータ・システム。（５）複数のメモリ・ラインが、キャッシュ・ラインを
形成し、キャッシュ・ラインの第１のメモリ・ラインが
そのキャッシュ・ラインの残りのメモリ・ラインに記憶
されているデータの現在状態を記述するタグ・データを
持つように構成され、上記メモリ動作を選択的に短縮す
る手段が動作の書き込み部分を短縮することによってキ
ャッシュ・ラインのバースト読み取り動作をシミュレー
トするように構成され、上記メモリ動作を選択的に短縮
する手段が、第１ラインの書き込みの後ＤＱＭマスク信
号をオンにする手段およびバーストの残りのメモリ・ラ
インに関する動作を中止するため次のクロック・サイク
ルにおいて前準備コマンドを発する手段を含む、上記
（４）に記載のコンピュータ・システム。（６）複数のメモリ・ラインが、キャッシュ・ラインを
形成し、キャッシュ・ラインの第１のメモリ・ラインが
そのキャッシュ・ラインの残りのメモリ・ラインに記憶
されているデータの現在状態を記述するタグ・データを
持つように構成され、上記メモリ動作を選択的に短縮す
る手段が動作の読み取り部分を短縮することによってキ
ャッシュ・ラインのバースト書き込み動作をシミュレー
トするように構成され、上記メモリ動作を選択的に短縮
する手段が、第１ラインの読み取り後ＤＱＭマスク信号
をオンにする手段および書き込み動作の最後に第１メモ
リ・ラインへの書き込みを行う手段を含む、上記（４）
に記載のコンピュータ・システム。（７）上記メモリ動作を選択的に短縮する手段が、(バ
ースト長−１)に等しいクロック数だけメモリ動作を短
縮する、上記（５）または（６）に記載のコンピュータ
・システム。（８）第１のメモリ・ラインの読み取りと短縮されるメ
モリ動作の第１のメモリ・ラインの書き込みの間のクロ
ック・サイクルの数がフル・バースト読み取り−修正−
書き込み動作における第１のメモリ・ラインの読み取り
と第１のメモリ・ラインの書き込みの間のクロック・サ
イクルと等しい、上記（５）乃至（７）のいずれかに記
載のコンピュータ・システム。（９）上記フル・バースト読み取り−修正−書き込み動
作がメモリ動作を実行する唯一無二のモードである、上
記（４）乃至（８）のいずれかに記載のコンピュータ・
システム。

【００４０】（１０）ＳＤＲＡＭを使用するプロセッサ
・システムにおいてメモリ動作サイクルを短縮する方法
であって、バースト・サイクルの間にＳＤＲＡＭのいく
つかの特定ラインに影響を及ぼすバースト・コマンドの
１つのバースト起動コマンドをＳＤＲＡＭに対して発す
るステップと、上記バースト起動コマンドによって特定
された数のＳＤＲＡＭラインに関してそのバースト・サ
イクルの間にデータを起動するステップと、上記バース
ト起動コマンドによって特定された数のＳＤＲＡＭライ
ンに関する上記データ起動を選択的に禁止するステップ
と、を含むメモリ動作短縮方法。

【００４１】

【発明の効果】本発明によって、ＳＤＲＡＭに関するフ
ル・バースト読み取り−修正−書き込み動作に存在する
不要なクロック・サイクルが、読み取りまたは書き込み
動作から除去され、そのためメモリのスループットが増
加し、メモリ・アクセス待ち時間が減少する。

【図面の簡単な説明】

【図１】本発明のＳＤＲＡＭ制御を使用する複数ノード
のマルチプロセッサ・システムの１つのノードを示すブ
ロック図である。

【図２】本発明の短縮読み取り動作のタイミングを示す
図表である。

【図３】本発明の短縮書き込み動作のタイミングを示す
図表である。

【図４】メモリ・キャッシュ・ラインの構成を示す図表
である。

【図５】フル・バーストの読み取り−修正−書き込み動
作のタイミングを示す図表である。

【符号の説明】

１００プロセッサ１１１プロセッサ・エージェント・チップ(ＰＡＣ) １１２クロス・バー・ルータ・チップ(ＲＡＣ) １１３記憶アクセスチップ(ＭＡＣ) １１４メモリ１１５ドーナッツ型アクセス・チップ(ＴＡＣ) １１７入出力サブシステム２１０、２５０、３１０、３５０、５１０、５５０
起動コマンド２２０、３２０、５２０読み取りコマンド２３０、３３０、５３０書き込みコマンド２４０、３４０５４０前準備コマンド２２２、３２２５２２読み取りサイクル２３１、３３２、５３１書き込みサイクル２１１，２２１、２２３、２２４、２４１、３１１、３
２１、５１１，５２１，、５２３，５２４、５３
２、５４１アイドル・クロック・サイクル２３２、３２３ＤＱＭ信号４１０第１のメモリ・ライン４１１タグ４１２、４１３、４１５データ４１４、４１６ＥＣＣ

Claims

【特許請求の範囲】

【請求項１】メモリ・キャッシュが特定メモリのバース
ト長に等しい複数のメモリ・ラインからなり、上記複数
メモリ・ラインの第１のメモリ・ラインが残りのメモリ
・ラインに記憶されているデータの現在時状態を記述す
るタグ・データを含むように構成されるメモリ・キャッ
シュに関して実行される読み取り−修正−書き込みメモ
リ動作の読み取り部分を短縮する方法であって、第１のメモリ・ラインを読み取るステップと、残りのメモリ・ラインの読み取りを防止するためマスク
信号をオンにするステップと、上記第１のメモリ・ラインから読み取ったタグ・データ
を更新するステップと、上記第１のメモリ・ライン以外の残りのメモリ・ライン
に書き込みを行うステップと、上記残りのメモリ・ラインの書き込みの後、上記更新し
たタグ・データを用いて上記第１のメモリ・ラインに書
き込みを行うステップと、を含むメモリ動作短縮方法。