JPH10208469A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH10208469A JPH10208469A JP9013587A JP1358797A JPH10208469A JP H10208469 A JPH10208469 A JP H10208469A JP 9013587 A JP9013587 A JP 9013587A JP 1358797 A JP1358797 A JP 1358797A JP H10208469 A JPH10208469 A JP H10208469A
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- memory device
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 同期型半導体メモリにおいて，コマンド人力
からの内部動作を高速化する。 【解決手段】 シンクロナスＤＲＡＭ等の同期型半導体
メモリ装置において，外部コマンド信号のラッチを，外
部クロック信号と論理的に等しい信号で行う。ラッチさ
れた信号をデコードし，内部コマンド信号を生成した
後，外部クロック信号とクロックイネーブル信号等によ
り生成される内部クロック信号により，内部コマンド信
号をリリースする。
からの内部動作を高速化する。 【解決手段】 シンクロナスＤＲＡＭ等の同期型半導体
メモリ装置において，外部コマンド信号のラッチを，外
部クロック信号と論理的に等しい信号で行う。ラッチさ
れた信号をデコードし，内部コマンド信号を生成した
後，外部クロック信号とクロックイネーブル信号等によ
り生成される内部クロック信号により，内部コマンド信
号をリリースする。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体メモリ装置
に関し，特に同期型半導体メモリ装置に関する。
に関し，特に同期型半導体メモリ装置に関する。
【０００２】
【従来の技術】代表的な同期型半導体メモリであるシン
クロナスＤＲＡＭの信号入力方式は，例えば，特開平８
−１８０６７７号公報（以下，従来技術１と呼ぶ）に示
されている。ここでは，外部から入力される基準クロッ
ク信号と，これの有効，無効を指示するクロックイネー
ブル信号などから内部クロック信号を生成する。他の同
期回路は，すべて内部クロック信号および，これから生
成されるクロック信号に同期して動作する。
クロナスＤＲＡＭの信号入力方式は，例えば，特開平８
−１８０６７７号公報（以下，従来技術１と呼ぶ）に示
されている。ここでは，外部から入力される基準クロッ
ク信号と，これの有効，無効を指示するクロックイネー
ブル信号などから内部クロック信号を生成する。他の同
期回路は，すべて内部クロック信号および，これから生
成されるクロック信号に同期して動作する。
【０００３】また，外部から入力されるコマンド信号か
ら，内部動作を決定する内部コマンド信号を生成する過
程は，例えば，特開平８−１７１８２号公報（以下，従
来技術２と呼ぶ）に開示されている。
ら，内部動作を決定する内部コマンド信号を生成する過
程は，例えば，特開平８−１７１８２号公報（以下，従
来技術２と呼ぶ）に開示されている。
【０００４】図５は従来技術１及び２に示される半導体
メモリ装置を示すブロック図であり，図６は図５の動作
を示すタイミング図である。図５及び図６において，Ｃ
ＬＫ，ＣＫＥ，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは
それぞれ外部から入力される信号である。
メモリ装置を示すブロック図であり，図６は図５の動作
を示すタイミング図である。図５及び図６において，Ｃ
ＬＫ，ＣＫＥ，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは
それぞれ外部から入力される信号である。
【０００５】このＣＬＫは，外部基準クロック信号であ
り，すべての内部動作はこの信号の立ち上がりエッヂに
同期して行われる。また，ＣＫＥは，外部クロックイネ
ーブル信号であり，この信号レベルが，論理的に「偽」
である場合には，次サイクルのＣＬＫの立ち上がりエッ
ヂは無視され，これによる内部動作は行われない。さら
に，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは，それぞれ
外部コマンド信号であるチップセレクト信号，ロウアド
レスストローブ信号，カラムアドレスストローブ信号，
及びライトイネーブル信号であり，内部の動作はこれら
の信号のＣＬＫが立ち上り時のレベルの組み合わせによ
って決定される。
り，すべての内部動作はこの信号の立ち上がりエッヂに
同期して行われる。また，ＣＫＥは，外部クロックイネ
ーブル信号であり，この信号レベルが，論理的に「偽」
である場合には，次サイクルのＣＬＫの立ち上がりエッ
ヂは無視され，これによる内部動作は行われない。さら
に，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは，それぞれ
外部コマンド信号であるチップセレクト信号，ロウアド
レスストローブ信号，カラムアドレスストローブ信号，
及びライトイネーブル信号であり，内部の動作はこれら
の信号のＣＬＫが立ち上り時のレベルの組み合わせによ
って決定される。
【０００６】レシーバ回路１１〜１６は，各外部入力信
号の外部信号電圧レベル，例えば，ロウ・ボルテイジ・
トランジスタ・トランジスタ・ロジック（ＬＶＴＴＬ）
レベルを，内部信号電圧レベルに変換する。ここで行わ
れるのは，レベル変換のみであり，入力と出力に論理的
な違いはない。
号の外部信号電圧レベル，例えば，ロウ・ボルテイジ・
トランジスタ・トランジスタ・ロジック（ＬＶＴＴＬ）
レベルを，内部信号電圧レベルに変換する。ここで行わ
れるのは，レベル変換のみであり，入力と出力に論理的
な違いはない。
【０００７】内部クロック発生回路１は，ＣＬＫとＣＫ
Ｅ信号から内部基準クロック信号ＩＣＬＫを生成する。
ＩＣＬＫ信号は，ＣＬＫとＣＫＥの論理を含んでおり，
他の内部回路の動作はすべてＩＣＬＫに同期して行わ
れ，結果としてＣＫＥ信号によりＣＬＫ信号を無視する
ことができる。
Ｅ信号から内部基準クロック信号ＩＣＬＫを生成する。
ＩＣＬＫ信号は，ＣＬＫとＣＫＥの論理を含んでおり，
他の内部回路の動作はすべてＩＣＬＫに同期して行わ
れ，結果としてＣＫＥ信号によりＣＬＫ信号を無視する
ことができる。
【０００８】ラッチ回路２１〜２４は，ＩＣＬＫに基づ
き外部コマンド信号をラッチする。これにより，ＣＬＫ
に対する，外部コマンド信号のセットアップ時間，ホー
ルド時間を規定する。このセットアップ時間，ホールド
時間を調整するのが遅延回路５３〜５６である。この遅
延回路５３〜５６において，内部クロック発生回路１に
おいて，ＣＬＫ，ＣＫＥからＩＣＬＫ信号を生成し，各
ラッチ回路２１〜２４に分配するのには，時間がかかる
ので，ほぼこれに見合う遅延を行う。
き外部コマンド信号をラッチする。これにより，ＣＬＫ
に対する，外部コマンド信号のセットアップ時間，ホー
ルド時間を規定する。このセットアップ時間，ホールド
時間を調整するのが遅延回路５３〜５６である。この遅
延回路５３〜５６において，内部クロック発生回路１に
おいて，ＣＬＫ，ＣＫＥからＩＣＬＫ信号を生成し，各
ラッチ回路２１〜２４に分配するのには，時間がかかる
ので，ほぼこれに見合う遅延を行う。
【０００９】コマンドデコーダ３１〜３１＋ｎ（但し，
ｎは自然数）は，ラッチ回路４１〜４１＋ｎより出力さ
れる信号Ｓ８１〜Ｓ８１＋ｎの組み合わせより，複数の
内部コマンド信号Ｓ７１〜Ｓ７１＋ｎの内１つを活性化
する（または，いずれも活性化しない）。
ｎは自然数）は，ラッチ回路４１〜４１＋ｎより出力さ
れる信号Ｓ８１〜Ｓ８１＋ｎの組み合わせより，複数の
内部コマンド信号Ｓ７１〜Ｓ７１＋ｎの内１つを活性化
する（または，いずれも活性化しない）。
【００１０】ラッチ回路４１〜４１＋ｎは，コマンドデ
コーダ３１〜３１＋ｎには，それぞれ異なった経路で信
号Ｓ６１，Ｓ６４が入力されるため，その出力には，ハ
ザードが含まれる。このハザードは，これが入力される
内部回路の誤動作の原因になるので，ラッチ回路４１〜
４１＋ｎでラッチすることにより，このハザードを除去
する。
コーダ３１〜３１＋ｎには，それぞれ異なった経路で信
号Ｓ６１，Ｓ６４が入力されるため，その出力には，ハ
ザードが含まれる。このハザードは，これが入力される
内部回路の誤動作の原因になるので，ラッチ回路４１〜
４１＋ｎでラッチすることにより，このハザードを除去
する。
【００１１】ラッチ回路４１〜４１＋ｎは，内部クロッ
クの遅延信号（ＩＣＬＫＤ）によって駆動される。コマ
ンドデコーダ３１〜３１＋ｎにおいて，信号Ｓ６１〜Ｓ
６４から信号Ｓ７１〜Ｓ７１＋ｎを生成するには，ある
程度遅延時間がかかるので，ＩＣＬＫＤ信号は，ＩＣＬ
Ｋ信号から遅延回路５１によって，コマンドデコーダ３
１〜３１＋ｎの遅延時間にほぼ相当する遅延によって生
成される。
クの遅延信号（ＩＣＬＫＤ）によって駆動される。コマ
ンドデコーダ３１〜３１＋ｎにおいて，信号Ｓ６１〜Ｓ
６４から信号Ｓ７１〜Ｓ７１＋ｎを生成するには，ある
程度遅延時間がかかるので，ＩＣＬＫＤ信号は，ＩＣＬ
Ｋ信号から遅延回路５１によって，コマンドデコーダ３
１〜３１＋ｎの遅延時間にほぼ相当する遅延によって生
成される。
【００１２】ラッチ回路４１〜４１＋ｎの出力信号Ｓ８
１〜Ｓ８１＋ｎは内部コマンド信号であり，シンクロナ
スＤＲＡＭの内部動作はこれらにより開始される。
１〜Ｓ８１＋ｎは内部コマンド信号であり，シンクロナ
スＤＲＡＭの内部動作はこれらにより開始される。
【００１３】以上から，内部コマンド信号Ｓ８１〜Ｓ８
１＋ｎ生成までのクリテイカルパスは，ＣＬＫ入力から
順に，レシーバ１１，１２，内部クロック発生回路１，
ラッチ回路２１〜２４，コマンドデコーダ３１〜３１＋
ｎを経て，ラッチ回路４１〜４１＋ｎに入力され，ここ
で内部コマンド信号Ｓ８１〜Ｓ８１＋ｎとして出力され
る。
１＋ｎ生成までのクリテイカルパスは，ＣＬＫ入力から
順に，レシーバ１１，１２，内部クロック発生回路１，
ラッチ回路２１〜２４，コマンドデコーダ３１〜３１＋
ｎを経て，ラッチ回路４１〜４１＋ｎに入力され，ここ
で内部コマンド信号Ｓ８１〜Ｓ８１＋ｎとして出力され
る。
【００１４】
【発明が解決しようとする課題】しかしながら，従来技
術による半導体メモリ装置では，外部入力信号をラッチ
するために，内部クロック信号の生成を待たなければな
らない。このため，この後に行われるコマンドデコード
以降のすべての動作がこの影響を受け，速度が遅くな
る。
術による半導体メモリ装置では，外部入力信号をラッチ
するために，内部クロック信号の生成を待たなければな
らない。このため，この後に行われるコマンドデコード
以降のすべての動作がこの影響を受け，速度が遅くな
る。
【００１５】そこで，本発明の技術的課題は，外部コマ
ンド信号入力および外部クロック入力信号からの動作が
高速な同期型の半導体メモリ装置を提供することにあ
る。
ンド信号入力および外部クロック入力信号からの動作が
高速な同期型の半導体メモリ装置を提供することにあ
る。
【００１６】
【課題を解決するための手段】前記課題を解決するため
に，本発明においては，外部入力クロック信号に論理的
に等しい信号により，外部入力信号をラッチし，セット
アップ時間，ホールド時間を規定する。その後，内部ク
ロック発生回路とコマンドデコーダの動作を並行に行
う。コマンドデコーダで生成される内部コマンド信号を
内部クロック発生回路で生成される内部クロック信号に
より，他の内部回路へリリースする構成を有している。
に，本発明においては，外部入力クロック信号に論理的
に等しい信号により，外部入力信号をラッチし，セット
アップ時間，ホールド時間を規定する。その後，内部ク
ロック発生回路とコマンドデコーダの動作を並行に行
う。コマンドデコーダで生成される内部コマンド信号を
内部クロック発生回路で生成される内部クロック信号に
より，他の内部回路へリリースする構成を有している。
【００１７】即ち，本発明によれば，外部から入力され
る基準クロック信号に同期して複数の外部入力信号を内
部にラッチする第１のラッチ手段と，前記複数の外部入
力信号の組み合わわせに基づいて内部動作を決定する内
部動作信号を生成する内部動作信号生成手段と，前記内
部動作信号をラッチする第２のラッチ手段とを有し，前
記第１のラッチ手段と，前記第２のラッチ手段とが，異
なる論理の信号によって動作することを特徴とする半導
体メモリ装置が得られる。
る基準クロック信号に同期して複数の外部入力信号を内
部にラッチする第１のラッチ手段と，前記複数の外部入
力信号の組み合わわせに基づいて内部動作を決定する内
部動作信号を生成する内部動作信号生成手段と，前記内
部動作信号をラッチする第２のラッチ手段とを有し，前
記第１のラッチ手段と，前記第２のラッチ手段とが，異
なる論理の信号によって動作することを特徴とする半導
体メモリ装置が得られる。
【００１８】また，本発明によれば，前記半導体メモリ
装置において，前記第１のラッチ手段は，前記基準クロ
ック信号と論理的に等しい信号によって駆動されること
を特徴とする半導体メモリ装置が得られる。
装置において，前記第１のラッチ手段は，前記基準クロ
ック信号と論理的に等しい信号によって駆動されること
を特徴とする半導体メモリ装置が得られる。
【００１９】また，本発明によれば，前記半導体メモリ
装置において，前記第１のラッチ手段は，前記基準クロ
ック信号を基準とする同期クロック生成回路で生成され
る信号によって駆動されることを特徴とする半導体メモ
リ装置が得られる。
装置において，前記第１のラッチ手段は，前記基準クロ
ック信号を基準とする同期クロック生成回路で生成され
る信号によって駆動されることを特徴とする半導体メモ
リ装置が得られる。
【００２０】また，本発明によれば，前記いずれかの半
導体メモリ装置において，前記第２のラッチ手段は，外
部から入力される基準クロックイネーブル信号を論理的
に含む信号によって駆動されることを特徴とする半導体
メモリ装置が得られる。
導体メモリ装置において，前記第２のラッチ手段は，外
部から入力される基準クロックイネーブル信号を論理的
に含む信号によって駆動されることを特徴とする半導体
メモリ装置が得られる。
【００２１】また，本発明によれば，前記いずれかの半
導体メモリ装置において，前記第２のラッチ手段は，内
部動作状態を示す信号を論理的に含む信号によって駆動
されることを特徴とする半導体メモリ装置が得られる。
導体メモリ装置において，前記第２のラッチ手段は，内
部動作状態を示す信号を論理的に含む信号によって駆動
されることを特徴とする半導体メモリ装置が得られる。
【００２２】また，本発明によれば，前記半導体メモリ
装置において，前記内部動作状態を示す信号は，省電力
モードが有効であるか否かを示すことを特徴とする半導
体メモリ装置が得られる。
装置において，前記内部動作状態を示す信号は，省電力
モードが有効であるか否かを示すことを特徴とする半導
体メモリ装置が得られる。
【００２３】さらに，本発明によれば，前記いずれかの
半導体メモリ装置を備えたことを特徴とする情報処理装
置が得られる。
半導体メモリ装置を備えたことを特徴とする情報処理装
置が得られる。
【００２４】
【発明の実施の形態】以下，本発明の実施の形態につい
て説明する。
て説明する。
【００２５】図１は本発明の第１の実施の形態による半
導体メモリ装置の構成を示すブロック図である。また，
図２は図１の半導体メモリ装置の動作を示すタイミング
図である。
導体メモリ装置の構成を示すブロック図である。また，
図２は図１の半導体メモリ装置の動作を示すタイミング
図である。
【００２６】図１及び図２を参照すると，ＣＬＫ，ＣＫ
Ｅ，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは従来技術の
ものと同じく，それぞれ外部から入力される信号であ
り，機能的にも同一である。また，レシーバ回路１１〜
１６は，従来技術によるものと同じく各外部入力信号の
外部信号電圧レベルを，内部信号電圧レベルに変換す
る。
Ｅ，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは従来技術の
ものと同じく，それぞれ外部から入力される信号であ
り，機能的にも同一である。また，レシーバ回路１１〜
１６は，従来技術によるものと同じく各外部入力信号の
外部信号電圧レベルを，内部信号電圧レベルに変換す
る。
【００２７】ラッチ回路２１〜２４は，ＣＬＫに基づき
外部コマンド信号をラッチする。これにより，ＣＬＫに
対する，コマンド信号のセットアップ時間，ホールド時
間を規定する。
外部コマンド信号をラッチする。これにより，ＣＬＫに
対する，コマンド信号のセットアップ時間，ホールド時
間を規定する。
【００２８】このとき，セットアップ時間，ホールド時
間を調整するためには，ＣＬＫ入力信号Ｓ１１生成まで
の時間と，各外部コマンド信号（ＣＳＢ，ＲＡＳＢ，Ｃ
ＡＳＢ，及びＷＥＢ）入力から信号Ｓ１３〜１６生成ま
での時間がほぼ等しいことから，ほとんど遅延を要さな
い。
間を調整するためには，ＣＬＫ入力信号Ｓ１１生成まで
の時間と，各外部コマンド信号（ＣＳＢ，ＲＡＳＢ，Ｃ
ＡＳＢ，及びＷＥＢ）入力から信号Ｓ１３〜１６生成ま
での時間がほぼ等しいことから，ほとんど遅延を要さな
い。
【００２９】内部クロック発生回路１は，従来例と同様
に，ＣＬＫとＣＫＥ信号から内部基準クロック信号ＩＣ
ＬＫを生成する。
に，ＣＬＫとＣＫＥ信号から内部基準クロック信号ＩＣ
ＬＫを生成する。
【００３０】コマンドデコーダ３１〜３１＋ｎ（但し，
ｎは自然数）は，従来例と同様に，ラッチ回路２１〜２
４により出力される信号Ｓ２１〜Ｓ２４の組み合わせに
より，複数の内部コマンド信号Ｓ３１〜Ｓ３１＋ｎの内
１つを活性化する（または，いずれも活性化しない）。
ｎは自然数）は，従来例と同様に，ラッチ回路２１〜２
４により出力される信号Ｓ２１〜Ｓ２４の組み合わせに
より，複数の内部コマンド信号Ｓ３１〜Ｓ３１＋ｎの内
１つを活性化する（または，いずれも活性化しない）。
【００３１】内部クロック発生回路１とコマンドデコー
ダ３１〜３１＋ｎには，それぞれ異なった経路で信号が
入力されるため，その出力には，ハザードが含まれる。
ラッチ回路４１〜４１＋ｎでラッチすることにより，こ
のハザードを除去する。
ダ３１〜３１＋ｎには，それぞれ異なった経路で信号が
入力されるため，その出力には，ハザードが含まれる。
ラッチ回路４１〜４１＋ｎでラッチすることにより，こ
のハザードを除去する。
【００３２】また，本発明の第１の実施の形態にいて
は，従来技術によるものとは異なり，ラッチ回路２１〜
２４がＣＬＫの論理でのみ動作する。したがって，ＣＫ
Ｅを「偽」とすることにより，コマンドデコーダ３１〜
３１＋ｎの動作は停止しない。
は，従来技術によるものとは異なり，ラッチ回路２１〜
２４がＣＬＫの論理でのみ動作する。したがって，ＣＫ
Ｅを「偽」とすることにより，コマンドデコーダ３１〜
３１＋ｎの動作は停止しない。
【００３３】しかし，ラッチ回路４１〜４１＋ｎは，Ｃ
ＬＫとＣＫＥの論理からなるＩＣＬＫ信号によって制御
されるため，ＣＫＥが「偽」となった場合には，内部コ
マンド信号Ｓ４１〜Ｓ４１＋ｎは発生せず，結果とし
て，ＣＫＥ信号によってＣＬＫ信号が無視される事にな
る。
ＬＫとＣＫＥの論理からなるＩＣＬＫ信号によって制御
されるため，ＣＫＥが「偽」となった場合には，内部コ
マンド信号Ｓ４１〜Ｓ４１＋ｎは発生せず，結果とし
て，ＣＫＥ信号によってＣＬＫ信号が無視される事にな
る。
【００３４】以上により，本発明の第１の実施の形態に
よる内部コマンド信号Ｓ４１〜Ｓ４１＋ｎ生成までのク
リティカルパスは，ＣＬＫ入力からレシーバ１１，１
２，内部クロック発生回路１，ラッチ回路４１〜４１＋
ｎ，内部コマンド信号Ｓ４１〜Ｓ４１＋ｎの内のどちら
か遅い方となる。どちらになるかは，それぞれの構成要
素の速度によるが，いずれにしても，その経路は従来技
術によるものより短く，結果としてＣＬＫ／ＣＫＥ入力
から，内部コマンド発生までの時間は短くなる。
よる内部コマンド信号Ｓ４１〜Ｓ４１＋ｎ生成までのク
リティカルパスは，ＣＬＫ入力からレシーバ１１，１
２，内部クロック発生回路１，ラッチ回路４１〜４１＋
ｎ，内部コマンド信号Ｓ４１〜Ｓ４１＋ｎの内のどちら
か遅い方となる。どちらになるかは，それぞれの構成要
素の速度によるが，いずれにしても，その経路は従来技
術によるものより短く，結果としてＣＬＫ／ＣＫＥ入力
から，内部コマンド発生までの時間は短くなる。
【００３５】なお，本第１の実施の形態ではＩＣＬＫ信
号を生成するのにＣＬＫ及びＣＫＥのみを用いて説明し
ているが，他の信号，例えば，省電力モードを示す内部
信号等が内部クロック発生回路１に入力され，これを基
にＩＣＬＫが生成されても，本質的にＣＬＫとＩＣＬＫ
が異なる論理信号となれば問題ない。
号を生成するのにＣＬＫ及びＣＫＥのみを用いて説明し
ているが，他の信号，例えば，省電力モードを示す内部
信号等が内部クロック発生回路１に入力され，これを基
にＩＣＬＫが生成されても，本質的にＣＬＫとＩＣＬＫ
が異なる論理信号となれば問題ない。
【００３６】図３は本発明の第２の実施の形態による半
導体メモリ装置の構成を示すブロック図である。図４は
図３の半導体メモリ装置の動作を示すタイミング図であ
る。
導体メモリ装置の構成を示すブロック図である。図４は
図３の半導体メモリ装置の動作を示すタイミング図であ
る。
【００３７】図３及び図４を参照すると，ＣＬＫ，ＣＫ
Ｅ，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは従来技術に
よるものと同じく，それぞれ外部から入力される信号で
あり，機能的にも同一である。
Ｅ，ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢは従来技術に
よるものと同じく，それぞれ外部から入力される信号で
あり，機能的にも同一である。
【００３８】また，レシーバ回路１１〜１６はレシーバ
回路であり，従来技術及び第１の実施の形態と同じく各
外部入力信号の外部信号電圧レベルを，内部信号電圧レ
ベルに変換する。
回路であり，従来技術及び第１の実施の形態と同じく各
外部入力信号の外部信号電圧レベルを，内部信号電圧レ
ベルに変換する。
【００３９】ＰＬＬ回路２は，入力信号と同一周波数で
位相の異なる信号を出力する。本第２の実施の形態では
位相の前進した信号Ｓ２０を出力する。
位相の異なる信号を出力する。本第２の実施の形態では
位相の前進した信号Ｓ２０を出力する。
【００４０】ラッチ回路２１〜２４は，ＰＬＬ回路２の
出力Ｓ２０に基づき外部コマンド信号をラッチする。こ
れにより，ＣＬＫに対する，コマンド信号のセットアッ
プ時間，ホールド時間を規定する。このとき，セットア
ップ時間，ホールド時間を調整のためには，ＣＬＫ入力
からＳ２００の位相差を，各外部コマンド信号（ＣＳＢ
／ＲＡＳＢ／ＣＡＳＢ／ＷＥＢ）入力からＳ２０２〜Ｓ
２０５生成までの時間に基づいて調整すれば良い。
出力Ｓ２０に基づき外部コマンド信号をラッチする。こ
れにより，ＣＬＫに対する，コマンド信号のセットアッ
プ時間，ホールド時間を規定する。このとき，セットア
ップ時間，ホールド時間を調整のためには，ＣＬＫ入力
からＳ２００の位相差を，各外部コマンド信号（ＣＳＢ
／ＲＡＳＢ／ＣＡＳＢ／ＷＥＢ）入力からＳ２０２〜Ｓ
２０５生成までの時間に基づいて調整すれば良い。
【００４１】一般に知られている様に，ＰＬＬ回路２
は，自由に入力と出力の位相差をつける事ができるの
で，各外部コマンド信号から信号Ｓ１３〜Ｓ１６まで
は，遅延回路を要さない。
は，自由に入力と出力の位相差をつける事ができるの
で，各外部コマンド信号から信号Ｓ１３〜Ｓ１６まで
は，遅延回路を要さない。
【００４２】内部クロック発生回路１は，信号Ｓ２０と
ＣＫＥ信号から内部基準クロック信号ＩＣＬＫを生成す
る。
ＣＫＥ信号から内部基準クロック信号ＩＣＬＫを生成す
る。
【００４３】コマンドデコーダ３１〜３１＋ｎは，従来
技術によるものと同様に，ラッチ回路２１〜２４より出
力される信号Ｓ２１〜Ｓ２４の組み合わせにより，複数
の内部コマンド信号Ｓ３１〜Ｓ３１＋ｎの内１つを活性
化する（または，いずれも活性化しない）。
技術によるものと同様に，ラッチ回路２１〜２４より出
力される信号Ｓ２１〜Ｓ２４の組み合わせにより，複数
の内部コマンド信号Ｓ３１〜Ｓ３１＋ｎの内１つを活性
化する（または，いずれも活性化しない）。
【００４４】内部クロック発生回路１とコマンドデコー
ダ３１〜３１＋ｎとの間では，その動作に各々他方の出
力を必要としない。したがって，これらは完全に並列に
動作させることができる。
ダ３１〜３１＋ｎとの間では，その動作に各々他方の出
力を必要としない。したがって，これらは完全に並列に
動作させることができる。
【００４５】コマンドデコーダ３１〜３１＋ｎには，そ
れぞれ異なった経路で信号が入力されるため，その出力
には，ハザードが含まれる。
れぞれ異なった経路で信号が入力されるため，その出力
には，ハザードが含まれる。
【００４６】ラッチ回路４１〜４１＋ｎは，ラッチする
ことによって，このハザードを除去する。
ことによって，このハザードを除去する。
【００４７】また，本第２の実施の形態では，従来技術
とは異なり，ラッチ回路２１〜２４が内部クロック発生
回路１の論理でのみ動作する。したがって，ＣＫＥを
「偽」とする事により，コマンドデコーダ３１〜３１＋
ｎの動作は停止しない。しかし，ラッチ回路４１〜４１
＋ｎは，信号Ｓ２０とＣＫＥの論理からなるＩＣＬＫ信
号によって制御されるため，ＣＫＥが「偽」となった場
合には，内部コマンド信号Ｓ４１〜Ｓ４１＋ｎは発生せ
ず，結果として，ＣＫＥ信号によって，信号Ｓ２０と位
相のみが異なるＣＬＫ信号が無視される事になる。
とは異なり，ラッチ回路２１〜２４が内部クロック発生
回路１の論理でのみ動作する。したがって，ＣＫＥを
「偽」とする事により，コマンドデコーダ３１〜３１＋
ｎの動作は停止しない。しかし，ラッチ回路４１〜４１
＋ｎは，信号Ｓ２０とＣＫＥの論理からなるＩＣＬＫ信
号によって制御されるため，ＣＫＥが「偽」となった場
合には，内部コマンド信号Ｓ４１〜Ｓ４１＋ｎは発生せ
ず，結果として，ＣＫＥ信号によって，信号Ｓ２０と位
相のみが異なるＣＬＫ信号が無視される事になる。
【００４８】本第２の実施の形態によれば，ラッチ回路
２１〜２４を制御する信号Ｓ２０の位相を自由に選択で
きるために，ＣＬＫ信号に対する外部コマンド信号のセ
ットアップ時間，ホールド時間の規格に関わらず，信号
Ｓ２０に対する信号Ｓ１３〜Ｓ１６のセットアッブ時
間，ホールド時間の調整を自由に行う事ができる。この
ため，実質的に内部コマンド信号Ｓ４１〜Ｓ４１＋ｎ生
成までのクリテイカルパスは外部コマンド信号であるＣ
ＳＢ，ＲＡＳＢ，ＣＡＳＢ，及びＷＥＢの入力から，レ
シーバ１３〜１６，信号Ｓ１２，ラッチ回路２１〜２
４，コマンドデコーダ３１〜３１＋ｎ，ラッチ回路４１
〜４１＋ｎ，内部コマンド信号Ｓ４１〜Ｓ４１＋ｎとな
る。
２１〜２４を制御する信号Ｓ２０の位相を自由に選択で
きるために，ＣＬＫ信号に対する外部コマンド信号のセ
ットアップ時間，ホールド時間の規格に関わらず，信号
Ｓ２０に対する信号Ｓ１３〜Ｓ１６のセットアッブ時
間，ホールド時間の調整を自由に行う事ができる。この
ため，実質的に内部コマンド信号Ｓ４１〜Ｓ４１＋ｎ生
成までのクリテイカルパスは外部コマンド信号であるＣ
ＳＢ，ＲＡＳＢ，ＣＡＳＢ，及びＷＥＢの入力から，レ
シーバ１３〜１６，信号Ｓ１２，ラッチ回路２１〜２
４，コマンドデコーダ３１〜３１＋ｎ，ラッチ回路４１
〜４１＋ｎ，内部コマンド信号Ｓ４１〜Ｓ４１＋ｎとな
る。
【００４９】外部コマンド信号はＣＬＫに対して，セッ
トアップ時間分速く入力されるため，内部コマンド信号
生成も速くなる。
トアップ時間分速く入力されるため，内部コマンド信号
生成も速くなる。
【００５０】なお，本第２の実施の形態では，信号Ｓ２
０を生成するためにＰＬＬ回路を用いているが，機能的
に同一であれば他の回路，例えばＤＬＬ回路等を用いて
も問題はない。
０を生成するためにＰＬＬ回路を用いているが，機能的
に同一であれば他の回路，例えばＤＬＬ回路等を用いて
も問題はない。
【００５１】
【発明の効果】以上説明したように，本発明では，外部
コマンド信号入力および外部クロック入力信号からの動
作が高速な同期型の半導体メモリ装置を提供することが
できる。
コマンド信号入力および外部クロック入力信号からの動
作が高速な同期型の半導体メモリ装置を提供することが
できる。
【図１】本発明の第１の実施の形態による半導体メモリ
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】図１の半導体メモリ装置の動作を示すタイミン
グ図である。
グ図である。
【図３】本発明の第２の実施の形態による半導体メモリ
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図４】図３の半導体メモリ装置の動作を示すタイミン
グ図である。
グ図である。
【図５】従来技術による半導体メモリ装置の構成を示す
ブロック図である。
ブロック図である。
【図６】図５の半導体メモリ装置の動作を示すタイミン
グ図である。
グ図である。
１ 内部クロック発生回路 ２ ＰＬＬ回路 ２１〜２４，４１〜４１＋ｎ ラッチ回路 ３１〜３１＋ｎ 内部コマンド信号発生器（コマンド
デコーダ） ５１，５３〜５６ 遅延回路 ＣＬＫ 外部基準クロック信号 ＣＫＥ 外部クロックイネーブル信号 ＩＣＬＫ 内部クロック信号 ＩＣＬＫＤ 内部クロックの遅延信号 ＣＳＢ 外部コマンド信号（チップセレクト信号） ＲＡＳＢ 外部コマンド信号（ロウアドレスストロー
ブ信号） ＣＡＳＢ 外部コマンド信号（カラムアドレスストロ
ーブ信号） ＷＥＢ 外部コマンド信号（ライトイネーブル信号）
デコーダ） ５１，５３〜５６ 遅延回路 ＣＬＫ 外部基準クロック信号 ＣＫＥ 外部クロックイネーブル信号 ＩＣＬＫ 内部クロック信号 ＩＣＬＫＤ 内部クロックの遅延信号 ＣＳＢ 外部コマンド信号（チップセレクト信号） ＲＡＳＢ 外部コマンド信号（ロウアドレスストロー
ブ信号） ＣＡＳＢ 外部コマンド信号（カラムアドレスストロ
ーブ信号） ＷＥＢ 外部コマンド信号（ライトイネーブル信号）
Claims (7)
- 【請求項１】 外部から入力される基準クロック信号に
同期して複数の外部入力信号を内部にラッチする第１の
ラッチ手段と，前記複数の外部入力信号の組み合わせに
基づいて内部動作を決定する内部動作信号を生成する内
部動作信号生成手段と，前記内部動作信号をラッチする
第２のラッチ手段とを有し，前記第１のラッチ手段と，
前記第２のラッチ手段とが，異なる論理の信号によって
動作することを特徴とする半導体メモリ装置。 - 【請求項２】 請求項１記載の半導体メモリ装置におい
て，前記第１のラッチ手段は，前記基準クロック信号と
論理的に等しい信号によって駆動されることを特徴とす
る半導体メモリ装置。 - 【請求項３】 請求項１記載の半導体メモリ装置におい
て，前記第１のラッチ手段は，前記基準クロック信号を
基準とする同期クロック生成回路で生成される信号によ
って駆動されることを特徴とする半導体メモリ装置。 - 【請求項４】 請求項１乃至３の内のいずれかに記載の
半導体メモリ装置において，前記第２のラッチ手段は，
外部から入力される基準クロックイネーブル信号を論理
的に含む信号によって駆動されることを特徴とする半導
体メモリ装置。 - 【請求項５】 請求項１乃至４の内のいずれかに記載の
半導体メモリ装置において，前記第２のラッチ手段は，
内部動作状態を示す信号を論理的に含む信号によって駆
動されることを特徴とする半導体メモリ装置。 - 【請求項６】 請求項５記載の半導体メモリ装置におい
て，前記内部動作状態を示す信号は，省電力モードが有
効であるか否かを示すことを特徴とする半導体メモリ装
置。 - 【請求項７】 請求項１乃至６の内のいずれかに記載の
半導体メモリ装置を備えたことを特徴とする情報処理装
置。
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|---|---|---|---|
| JP01358797A JP3703241B2 (ja) | 1997-01-28 | 1997-01-28 | 半導体メモリ装置 |
| KR1019980002141A KR100299889B1 (ko) | 1997-01-28 | 1998-01-23 | 동기형신호입력회로를갖는반도체메모리 |
| CN98105745A CN1117378C (zh) | 1997-01-28 | 1998-01-27 | 产生内部指令信号的半导体电路和方法 |
| US09/014,579 US5898331A (en) | 1997-01-28 | 1998-01-28 | Semiconductor memory having signal input circuit of synchronous type |
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|---|---|---|---|
| JP01358797A JP3703241B2 (ja) | 1997-01-28 | 1997-01-28 | 半導体メモリ装置 |
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| JPH10208469A true JPH10208469A (ja) | 1998-08-07 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009104770A (ja) * | 2008-12-22 | 2009-05-14 | Fujitsu Microelectronics Ltd | 半導体装置 |
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|---|---|---|---|---|
| KR100230407B1 (ko) * | 1997-02-17 | 1999-11-15 | 윤종용 | 반도체장치의 클럭 발생회로 및 클럭발생방법 |
| JP3152174B2 (ja) * | 1997-07-29 | 2001-04-03 | 日本電気株式会社 | 半導体記憶装置 |
| JPH11328957A (ja) * | 1998-05-19 | 1999-11-30 | Oki Micro Design:Kk | 半導体記憶装置 |
| JP3125749B2 (ja) * | 1998-06-11 | 2001-01-22 | 日本電気株式会社 | 同期型半導体メモリ |
| US6185711B1 (en) * | 1998-12-03 | 2001-02-06 | Sun Microsystems, Inc. | Methods and apparatus for synchronizing asynchronous test structures and eliminating clock skew considerations |
| KR100445062B1 (ko) * | 2001-11-02 | 2004-08-21 | 주식회사 하이닉스반도체 | 반도체메모리장치의 클럭발생회로 |
| JP2003331577A (ja) * | 2002-05-09 | 2003-11-21 | Fujitsu Ltd | 半導体記憶装置 |
| KR100884586B1 (ko) * | 2002-07-19 | 2009-02-19 | 주식회사 하이닉스반도체 | 클럭버퍼 |
| KR100526461B1 (ko) * | 2004-03-26 | 2005-11-08 | 주식회사 하이닉스반도체 | 메모리장치의 어드레스 래치회로 |
| US7126874B2 (en) * | 2004-08-31 | 2006-10-24 | Micron Technology, Inc. | Memory system and method for strobing data, command and address signals |
| US7512201B2 (en) * | 2005-06-14 | 2009-03-31 | International Business Machines Corporation | Multi-channel synchronization architecture |
| KR101556016B1 (ko) | 2009-03-20 | 2015-10-01 | 삼성전자주식회사 | 전원 절약 모드를 갖는 반도체 메모리 장치 |
| JP2012226800A (ja) * | 2011-04-19 | 2012-11-15 | Elpida Memory Inc | 半導体装置及びその制御方法並びに情報処理システム |
| KR101839892B1 (ko) * | 2011-11-29 | 2018-03-19 | 에스케이하이닉스 주식회사 | 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로 |
| US9431079B1 (en) | 2012-12-13 | 2016-08-30 | Gsi Technology, Inc. | Systems and methods of memory and memory operation involving input latching, self-timing and/or other features |
| US9159391B1 (en) * | 2012-12-13 | 2015-10-13 | Gsi Technology, Inc. | Systems and methods of double/quad data rate memory involving input latching, self-timing and/or other features |
| US9990730B2 (en) | 2014-03-21 | 2018-06-05 | Fluke Corporation | Visible light image with edge marking for enhancing IR imagery |
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|---|---|---|---|---|
| KR950010564B1 (en) * | 1992-10-02 | 1995-09-19 | Samsung Electronics Co Ltd | Data output buffer of synchronous semiconductor memory device |
| US5550748A (en) * | 1994-03-22 | 1996-08-27 | Cadence Design Systems, Inc. | Region search for delay routing and signal net matching |
| JP3157681B2 (ja) * | 1994-06-27 | 2001-04-16 | 日本電気株式会社 | 論理データ入力ラッチ回路 |
| JPH08180677A (ja) * | 1994-12-26 | 1996-07-12 | Hitachi Ltd | 半導体装置 |
| KR0142968B1 (ko) * | 1995-06-30 | 1998-08-17 | 김광호 | 반도체 메모리 장치의 클럭 발생 장치 |
| KR100218734B1 (ko) * | 1996-05-06 | 1999-09-01 | 김영환 | 싱크로노스 메모리의 내부펄스 신호발생 방법 및 그장치 |
-
1997
- 1997-01-28 JP JP01358797A patent/JP3703241B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-23 KR KR1019980002141A patent/KR100299889B1/ko not_active Expired - Fee Related
- 1998-01-27 CN CN98105745A patent/CN1117378C/zh not_active Expired - Fee Related
- 1998-01-28 US US09/014,579 patent/US5898331A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2009104770A (ja) * | 2008-12-22 | 2009-05-14 | Fujitsu Microelectronics Ltd | 半導体装置 |
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|---|---|
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| CN1195864A (zh) | 1998-10-14 |
| US5898331A (en) | 1999-04-27 |
| KR100299889B1 (ko) | 2001-09-06 |
| KR19980070804A (ko) | 1998-10-26 |
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