JPH10208480A - ビット線へ接続したｐチャンネルプルアップソースを有するｓｒａｍセル - Google Patents

ビット線へ接続したｐチャンネルプルアップソースを有するｓｒａｍセル

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JPH10208480A
JPH10208480A JP9352649A JP35264997A JPH10208480A JP H10208480 A JPH10208480 A JP H10208480A JP 9352649 A JP9352649 A JP 9352649A JP 35264997 A JP35264997 A JP 35264997A JP H10208480 A JPH10208480 A JP H10208480A
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drain
transistor
channel transistor
gate
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JP9352649A
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Lewis Hoggs Robert
ルイス ホッジス ロバート
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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Abstract

(57)【要約】 【課題】 スタティックランダムアクセスメモリの占有
面積を減少させる。 【解決手段】 本発明のスタティックランダムアクセス
メモリセルは、第一ビット線への第一上側電源電圧接続
と、第二ビット線への第二上側電源電圧接続と、下側電
源電圧への接続とを具備する格納ラッチを有している。
第一アクセス回路が該格納ラッチを第一ビット線へ接続
させ且つ第二アクセス回路が該格納ラッチを第二ビット
線へ接続させ、該格納ラッチは第一アクセス回路及び第
二アクセス回路を使用してアクセスされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路技術に関す
るものであって、更に詳細には、スタティックランダム
アクセスメモリ装置に関するものである。
【０００２】
【従来の技術】一般的に、半導体メモリは２つのタイ
プ、即ち揮発性メモリ及び非揮発性メモリに分割するこ
とが可能である。揮発性メモリは、パワーを取除いた場
合に格納（記憶）したデータを失い、一方非揮発性メモ
リは、パワー即ち電力を取除いた場合にも格納（記憶）
データを維持する。半導体メモリの最も基本的な部分は
データ格納（記憶）セルであり、それは特定され且つ繰
返しアクセス可能な位置において２つの良好に定義され
た状態を格納することの可能なものとすることが可能で
ある。半導体メモリにおいて、最も一般的な格納装置要
素はラッチ又はコンデンサのいずれかである。メモリビ
ットがラッチ内に格納されているか、又は双安定フリッ
プフロップ内に格納されている場合に、そのセルはスタ
ティックセルと言われる。何故ならば、パワー即ち電力
が該セルへ印加されている限り、そのデータをリフレッ
シュすることを必要としないからである。ラッチされた
半導体格納セルは種々の形態における双安定トランジス
タフリップフロップである。半導体フリップフロップ
は、金属・酸化物・半導体（ＭＯＳ）又はバイポーラト
ランジスタのいずれかを使用して構成することが可能で
ある。
【０００３】スタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）セルは揮発性メモリセルである。ＳＲＡＭメモ
リセルは、通常、４トランジスタ又は６トランジスタメ
モリセルのいずれかである。各ＳＲＡＭセルは、ビット
線対及びワード線へ結合されている。データは、ビット
線対を介して選択されたＳＲＡＭセルへ書込まれるか又
はそれから読取られる。ＳＲＡＭは、通常、データ処理
システムにおけるキャッシュメモリのような高速動作を
必要とする適用場面において使用される信頼性を低下さ
せることなしに、ＳＲＡＭについては無制限の回数の書
込動作を実施することが可能である。
【０００４】図１を参照して理解することが可能である
ように、スタティックランダムアクセスメモリセル１０
０は、２個の負荷要素Ｌ１及びＬ２と２個の格納トラン
ジスタＴ１及びＴ２を有している。更に、２個のアクセ
ストランジスタＴ３及びＴ４がＳＲＡＭセル１００へア
クセスするために設けられている。図１において、これ
らのトランジスタはＭＯＳトランジスタであり、負荷装
置Ｌ１及びＬ２は、例えば、ＮＭＯＳセルにおいてデプ
リションモードトランジスタとすることが可能である。
これらの負荷装置は、典型的に、ＣＭＯＳセルにおいて
はＰＭＯＳトランジスタであり且つ負荷抵抗が混合ＭＯ
Ｓ又はＲ負荷セルにおいて使用される。典型的に、格納
トランジスタＴ１及びＴ２及びアクセストランジスタＴ
３及びＴ４はエンハンスメント型のＮＭＯＳトランジス
タである。パワー即ち電力が負荷装置Ｌ１及びＬ２を上
側電源電圧ＶＣＣへ接続し且つトランジスタＴ１及びＴ
２のドレインを下側電源電圧ＶＳＳへ接続することによ
ってセル１００へ供給される。
【０００５】反対の電圧形態においてフリップフロップ
の２つの側部内における電圧レベルとしてデータが格納
される。換言すると、一方の状態においてはノードＢが
低である場合にノードＡは高であり且つ第二状態におい
てはノードＢが高である場合にノードＡが低であって、
その結果２つの安定な状態が得られる。
【０００６】負荷Ｌ１及びＬ２が上側電源電圧Ｖｃｃへ
接続されているＰチャンネルプルアプトランジスタであ
る場合には、メモリアレイ全体にわたってＶｃｃの経路
付けを行なうために使用するバス配線条件は、チップ上
のかなりの面積を必要とし且つスタティックランダムア
クセスメモリセルにおいてセル寸法のスケーリングを行
なう場合の重要な制限事項となる。従って、セルへの上
側電源電圧のルーチング即ち経路付けによって発生され
るスケーリングの制限事項を減少させることを可能とす
る改良したＳＲＡＭセルを提供することが好適である。
【０００７】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、上側電源電圧の経路付けによって発生する
スケーリングの制限を減少させることを可能としたスタ
ティックランダムアクセスメモリを提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は、データの読取
り及び書込みのために２つの接続部を有する格納ラッチ
を具備するスタティックランダムアクセスメモリを提供
している。これらの接続部へのアクセスは、第一アクセ
ス回路及び第二アクセス回路によって与えられ、その場
合に、第一アクセス回路は該ラッチから第一ビット線へ
の接続を与え且つ第二アクセス回路は該ラッチから第二
ビット線への接続を与える。これらのアクセス回路はワ
ード線によって制御される。第一電源電圧が、該第一及
び第二ビット線への接続によって該ラッチへ供給され
る。更に、該ラッチは第二電源電圧へ接続している。
【０００９】
【発明の実施の形態】以下に説明する処理ステップ及び
構成は集積回路を製造するための完全な処理の流れを構
成するものではない。本発明は、当該技術分野において
現在使用されている集積回路製造技術に関連して実施す
ることが可能であり、従って、本発明の重要な特徴を理
解するのに必要な処理ステップについて重点的に説明す
る。尚、添付の図面は、縮尺通りに描いたものではな
く、重要な特徴をより良く示すために適宜拡縮して示し
てある。
【００１０】図２を参照すると、本発明に基づくＳＲＡ
Ｍセル２００の概略図が示されている。理解されるよう
に、ＳＲＡＭセル２００は、負荷要素Ｌ１及びＬ２が上
側電源電圧Ｖｃｃへ直接接続されていないという点を除
いて、図１に示したＳＲＡＭセル１００と同様である。
その代わりに、本発明によれば、負荷要素Ｌ１はビット
線２０２へ接続しており、一方負荷要素Ｌ２はビット線
２０４へ接続している。ビット線２０４はビット線２０
２に対して相補的なビット線である。
【００１１】ビット線２０２及び２０４はＶｃｃへプレ
チャージされる。セルの読取りの場合には、いずれのト
ランジスタがターンオンされたかに依存して、いずれか
のトランジスタＴ１又はＴ２及びアクセストランジスタ
を介して一方又は他方のビット線が放電を開始する。充
電された電圧が多くの場合においては１Ｖの１０分の数
Ｖである場合には、センスアンプ（不図示）がその差を
検知し且つＳＲＡＭセル２００内のデータを読取ること
が可能である。セルを読取ったすぐ後に、プレチャージ
サイクルが再度開始する。
【００１２】次に、図３を参照すると、６−Ｔ ＳＲＡ
Ｍセルの概略図が示されている。ＳＲＡＭセル３００は
トランジスタＳ１−Ｓ６を有している。トランジスタＳ
１−Ｓ４はＳＲＡＭセル３００内においてラッチを形成
している。トランジスタＳ１，Ｓ２，Ｓ５，Ｓ６はＮＭ
ＯＳトランジスタであり、一方トランジスタＳ３及びＳ
４はＰＭＯＳトランジスタである。該ラッチは一対の交
差結合させたインバータとして特性付けることが可能で
あり、その場合に、第一インバータはトランジスタＳ１
とＳ３とによって形成されており且つ第二インバータは
トランジスタＳ２とＳ４とによって形成されている。ト
ランジスタＳ１及びＳ２は、それらのドレインを下側電
源電圧ＶＳＳへ接続している。上側電源電圧は、トラン
ジスタＳ３及びＳ４のソースを夫々ビット線３０２及び
３０４へ接続することによって供給される。
【００１３】図示例においては、トランジスタＳ１及び
Ｓ２が格納トランジスタであり、一方トランジスタＳ３
及びＳ４はＳＲＡＭセル３００における負荷要素を形成
している。トランジスタＳ５及びＳ６はアクセストラン
ジスタであって、該ラッチからのデータの読取り及びそ
れへのデータの書込みを制御するための第一及び第二ア
クセス回路を形成している。トランジスタＳ５及びＳ６
はビット線３０２及び相補的ビット線３０４へ接続して
いる。アクセストランジスタＳ５及びＳ６のゲートはワ
ード線３０６によって制御される。図示例において理解
することが可能であるように、トランジスタＳ３はビッ
ト線３０２へ接続しており、一方トランジスタＳ４は相
補的ビット線３０４へ接続している。これらのビット線
は図示例においてはＳＲＡＭセル３００へパワー即ち電
力を供給する。本発明によれば、プルアップトランジス
タＳ３及びＳ４は金属・酸化物・半導体（ＭＯＳ）Ｐチ
ャンネル薄膜トランジスタ（ＴＦＴ）とすることが可能
である。ＴＦＴは典型的なＰチャンネルプルアップトラ
ンジスタよりもより小型のセルを与える。
【００１４】次に、図４を参照すると、本発明に基づく
プルアップトランジスタ及びアクセストランジスタの概
略断面図が示されている。特に、図４は単一のビット線
接続を共用する２つの隣接するセルに対するアクセスト
ランジスタとプルアップトランジスタとを示している。
基板４００は基板４００内及びその上に延在するフィー
ルド酸化膜４０２を有している。ゲート酸化物層が基板
４００の上に形成されている（不図示）。ポリシリコン
層４０４が基板４００及びフィールド酸化膜４０２の表
面と接触してその上に形成されている。ポリシリコン層
４０４は図示例においてはＰＯＬＹ−１層である。ポリ
シリコン層４０４の一部を除去してゲート４０６及び４
０８を形成している。更に、図４において見ることが可
能であるように、側壁４１０，４１２，４１４，４１６
が形成されている。ゲート４０６及び４０８は、図３に
おけるトランジスタＳ５のようなアクセストランジスタ
のゲートである。ソース／ドレイン領域４１８，４２
０，４２２が基板４００内に形成されている。酸化物層
４２４が、図４に示されているように、一部を除去され
て該構成体の上に形成されている。
【００１５】次いで、ポリシリコン層４２６が形成され
ている。ポリシリコン層４２６は、図示例においては、
ＰＯＬＹ−２層であり、ポリシリコン層４２６の一部を
除去してゲート４２８及び４３０を形成している。ポリ
シリコン層４３１は酸化物層４２４の上側に形成されて
いる。これらのゲートは、図３におけるトランジスタＳ
３のようなプルアップトランジスタのゲートである。ゲ
ート酸化物層４３２がポリシリコンゲート４２８及び４
３０の上側に形成されている。その後に、ＰＯＬＹ−３
層であるポリシリコン層４３４が形成されている。チャ
ンネル部分４３６及び４３８はポリシリコン層４３４の
ドープした部分であって、それはこれらのプルアップト
ランジスタに対するチャンネルを形成しており、これら
のプルアップトランジスタは薄膜トランジスタである。
深フィールド層間酸化物層４４０が本構成体の上に形成
されており、平坦化層４４２が形成されている。平坦化
層４４２はＢＰＳＧ層又はＰＳＧ層であるとすることが
可能である。上側に存在する酸化物層を貫通して開口を
形成し且つそれを導体で充填することによってビット線
接続部４４６が設けられている。図示例においては、ビ
ット線４４６はタングステンプラグ（栓）の形態とする
ことが可能である。全体層４５０と共にコネクタ４４８
が設けられている。ビット線接続部４４６は薄膜プルア
ップトランジスタ及びアクセストランジスタに対してビ
ット線への接続を提供している。ソース／ドレイン４２
２はＰチャンネルトランジスタへの共通ノードを提供し
ている。この共通ノードはアクセストランジスタとプル
アップトランジスタとの間に位置されている。付加的な
Ｎチャンネルトランジスタもこの共通ノードへ接続され
る。
【００１６】次に、図５を参照すると、本発明に基づく
メモリ５００のブロック図が示されている。メモリ５０
０は、メモリアレイ５０２、行デコーダ５０４、列入力
／出力（Ｉ／Ｏ）５０６、列選択５０８を包含してい
る。メモリアレイ５０２は行及び列のマトリクス上に配
列されており且つワード線及びビット線対へ接続されて
いる複数個のメモリセル５１０−５２０を包含してい
る。該メモリセルはワード線とビット線対との交差点に
位置されている。図２及び３に示したセルは、本発明に
従って、図４に示したメモリセル内において実現されて
いる。
【００１７】ワード線５２２，５２４，５２６が行デコ
ーダ５０４へ接続している。ビット線５２８，５３０，
５３２，５３４が列Ｉ／Ｏ５０６及び列選択５０８へ接
続している。ビット線５２８及び５３０が１つのビット
線対を形成しており、一方ビット線５３２及び５３４が
別のビット線対を形成している。列選択５０８が列アド
レスとして示したアドレス信号を受取り、一方行デコー
ダ５０４は行アドレスとして示したアドレス信号を受取
る。これらのアドレスは、本発明に基づいて読取り又は
書込みを行なうためにメモリアレイ５０２内のセルを選
択するために使用される。
【００１８】従って、本発明は、セルを直接的に上側電
源電圧へ接続する代わりに、ビット線へ接続させること
によってセル面積をより小さなものとすることを可能と
している。更に、本発明は、スタンダードなＣＭＯＳ処
理と適合性のあるセルを提供している。
【００１９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来公知のスタティックランダムアクセスメ
モリセルを示した概略図。
【図２】 本発明に基づくＳＲＡＭセルを示した概略
図。
【図３】 本発明に基づく６−Ｔ ＳＲＡＭセルを示し
た概略図。
【図４】 本発明に基づくプルアップトランジスタ及び
アクセストランジスタを示した概略断面図。
【図５】 本発明に基づくメモリを示した概略ブロック
図。
【符号の説明】
２００ ＳＲＡＭセル ２０２，２０４ ビット線 Ｌ１，Ｌ２ 負荷要素 Ｔ１，Ｔ２ 格納トランジスタ Ｔ３，Ｔ４ アクセストランジスタ Ｖｃｃ 上側電源電圧 Ｖｓｓ 下側電源電圧

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 スタティックランダムアクセスメモリに
    おいて、 第一ビット線への第一上側電源電圧接続と、第二ビット
    線への第二上側電源電圧接続と、下側電源電圧への接続
    とを具備する格納ラッチ、 前記格納ラッチを前記第一ビット線へ接続する第一アク
    セス回路、 前記格納ラッチを前記第二ビット線へ接続する第二アク
    セス回路、 を有しており、前記格納ラッチ内のデータが前記第一ア
    クセス回路及び前記第二アクセス回路を使用してアクセ
    スされることを特徴とするスタティックランダムアクセ
    スメモリ。
  2. 【請求項２】 請求項１において、前記第一アクセス回
    路が、前記ビット線へ接続した第一ソース／ドレイン
    と、前記格納ラッチへ接続した第二ソース／ドレインと
    を具備する第一トランジスタであり、且つ前記第二アク
    セス回路が、前記第二ビット線へ接続した第一ソース／
    ドレインと前記格納ラッチへ接続した第二ソース／ドレ
    インとを具備する第二トランジスタであることを特徴と
    するスタティックランダムアクセスメモリ。
  3. 【請求項３】 請求項２において、前記第一トランジス
    タ及び第二トランジスタの各々がワード線へ接続してい
    るゲートを有していることを特徴とするスタティックラ
    ンダムアクセスメモリ。
  4. 【請求項４】 請求項３において、前記格納ラッチが第
    一インバータと第二インバータとを有しており、前記第
    一及び第二インバータが一対の交差結合したインバータ
    を形成していることを特徴とするスタティックランダム
    アクセスメモリ。
  5. 【請求項５】 請求項４において、前記一対の交差結合
    したインバータが４個のトランジスタを包含しているこ
    とを特徴とするスタティックランダムアクセスメモリ。
  6. 【請求項６】 請求項５において、前記４個のトランジ
    スタが、２個のＰチャンネルトラナジスタと２個のＮチ
    ャンネルトランジスタとを有しており、前記２個のＰチ
    ャンネルトランジスタが前記交差結合したインバータ内
    のプルアップトランジスタであることを特徴とするスタ
    ティックランダムアクセスメモリ。
  7. 【請求項７】 請求項３において、前記格納ラッチが、
    第一トランジスタと第二トランジスタとを有しており、
    前記第一トランジスタが、第一負荷へ接続した第一ソー
    ス／ドレインを具備しており、且つ前記第二トランジス
    タが第二負荷へ接続した第一ソース／ドレインを具備し
    ており、前記第一負荷が前記第一ビット線への接続を具
    備しており且つ前記第二負荷が前記第二ビット線への接
    続を具備しており、前記第一トランジスタが下側電源電
    圧へ接続している第二ソース／ドレインを具備しており
    且つ前記第二トランジスタが前記下側電源電圧へ接続し
    ている第二ソース／ドレインを具備しており、前記第一
    トランジスタが前記第二トランジスタの第一ソース／ド
    レインへ接続しているゲートを具備しており、且つ前記
    第二トランジスタが前記第一トランジスタの第一ソース
    ／ドレインへ接続しているゲートを具備していることを
    特徴とするスタティックランダムアクセスメモリ。
  8. 【請求項８】 請求項７において、前記第一負荷及び第
    二負荷が抵抗であることを特徴とするスタティックラン
    ダムアクセスメモリ。
  9. 【請求項９】 請求項７において、前記第一負荷及び前
    記第二負荷がＰチャンネルトランジスタであることを特
    徴とするスタティックランダムアクセスメモリ。
  10. 【請求項１０】 請求項１において、前記格納ラッチが
    ゲートと、前記第一ビット線へ接続している第一ソース
    ／ドレインと、前記ゲートへ接続している第二ソース／
    ドレインとを具備している第一Ｐチャンネルトランジス
    タ、 ゲートと、前記第二ビット線へ接続している第一ソース
    ／ドレインと、前記ゲートへ接続している第二ソース／
    ドレインとを具備している第二Ｐチャンネルトランジス
    タ、 前記下側電源電圧へ接続している第一ソース／ドレイン
    と、前記第一Ｐチャンネルトランジスタの第二ソース／
    ドレインへ接続している第二ソース／ドレインと、前記
    第二Ｐチャンネルトランジスタのソース／ドレインへ接
    続しているゲートとを具備する第一Ｎチャンネルトラン
    ジスタ、 前記下側電源電圧へ接続している第一ソース／ドレイン
    と、前記第二Ｐチャンネルトランジスタの第二ソース／
    ドレインへ接続している第二ソース／ドレインと、前記
    第二Ｐチャンネルトランジスタの第二ソース／ドレイン
    へ接続しているゲートと、前記第一Ｐチャンネルトラン
    ジスタのソース／ドレインへ接続しているゲートとを具
    備する第二Ｎチャンネルトランジスタ、を有することを
    特徴とするスタティックランダムアクセスメモリ。
  11. 【請求項１１】 請求項１０において、前記第二アクセ
    ストランジスタが、 前記第一Ｎチャンネルトランジスタの第二ソース／ドレ
    インへ接続している第一ソース／ドレインと、前記第一
    ビット線へ接続している第二ソース／ドレインと、前記
    ワード線へ接続しているゲートとを具備する第三Ｎチャ
    ンネルトランジスタ、 前記第二Ｎチャンネルトランジスタの第二ソース／ドレ
    インへ接続している第一ソース／ドレインと、前記第二
    ビット線へ接続している第二ソース／ドレインと、ワー
    ド線へ接続しているゲートとを具備する第四Ｎチャンネ
    ルトランジスタ、を有することを特徴とするスタティッ
    クランダムアクセスメモリ。
  12. 【請求項１２】 請求項１において、前記格納ラッチ
    が、 第一ソース／ドレインと、第二ソース／ドレインと、ゲ
    ートとを具備する第一トランジスタ、 第一ソース／ドレインと、第二ソース／ドレインと、ゲ
    ートとを具備する第二トランジスタであって、前記第二
    トランジスタのゲートが前記第一トランジスタの第一ソ
    ース／ドレインへ接続しており、前記第一トランジスタ
    のゲートが前記第二トランジスタの第一ソース／ドレイ
    ンへ接続しており、且つ前記第一トランジスタのゲート
    及び前記第二トランジスタのゲートが下側電源電圧へ接
    続している第二トランジスタ、 前記トランジスタの第一ソース／ドレインへ接続してい
    る第一接続部と前記ビット線への第二接続部とを具備す
    る第一負荷装置、 前記第二トランジスタの第一ソース／ドレインへの第一
    接続部と前記第二ビット線への第二接続部とを具備する
    第二負荷装置、を有することを特徴とするスタティック
    ランダムアクセスメモリ。
  13. 【請求項１３】 請求項１１において、前記第二ビット
    線が前記第一ビット線と相補的なビット線であることを
    特徴とするスタティックランダムアクセスメモリ。
  14. 【請求項１４】 請求項１３において、前記第一負荷装
    置がＰチャンネルトランジスタであり且つ前記第二負荷
    装置がＰチャンネルトランジスタであることを特徴とす
    るスタティックランダムアクセスメモリ。
  15. 【請求項１５】 請求項１３において、前記第一負荷装
    置が薄膜トランジスタであり且つ前記第二負荷装置が薄
    膜トランジスタであることを特徴とするスタティックラ
    ンダムアクセスメモリ。
  16. 【請求項１６】 スタティックランダムアクセスメモリ
    において、 複数個のワード線、 第一複数個のビット線、 第二複数個のビット線、 複数個のセル、を有しており、前記複数個のセル内の各
    セルが、 前記第一複数個のビット線内の１本のビット線への及び
    前記第二複数個のビット線内の１個のビット線への第一
    電源電圧接続部と、第二電源電圧接続への接続部とを具
    備する格納ラッチ、 前記格納ラッチへ接続している第一ソース／ドレイン
    と、前記第一複数個のビット線内の前記ビット線へ接続
    している第二ソース／ドレインと、前記複数個のワード
    線内の１本のワード線へ接続しているゲートとを具備す
    る第一アクセストランジスタ、 前記格納ラッチへ接続している第一ソース／ドレイン
    と、前記第二複数個のビット線内の前記ビット線へ接続
    している第二ソース／ドレインと、前記ワード線へ接続
    しているゲートとを具備する第二アクセストランジス
    タ、を有していることを特徴とするスタティックランダ
    ムアクセスメモリ。
  17. 【請求項１７】 請求項１６において、前記第一アクセ
    ストランジスタがＮチャンネルトランジスタであり且つ
    前記第二アクセストランジスタがＮチャンネルトランジ
    スタであることを特徴とするスタティックランダムアク
    セスメモリ。
  18. 【請求項１８】 請求項１６において、前記格納ラッチ
    が一対の交差結合したインバータを有していることを特
    徴とするスタティックランダムアクセスメモリ。
  19. 【請求項１９】 請求項１８において、前記一対の交差
    結合したインバータが４個のトランジスタを包含してい
    ることを特徴とするスタティックランダムアクセスメモ
    リ。
  20. 【請求項２０】 請求項１９において、前記４個のトラ
    ンジスタが２個のＰチャンネルトランジスタと２個のＮ
    チャンネルトランジスタであり、前記Ｐチャンネルトラ
    ンジスタがプルアップトランジスタであることを特徴と
    するスタティックランダムアクセスメモリ。
  21. 【請求項２１】 請求項２０において、前記Ｐチャンネ
    ルトランジスタが薄膜トランジスタであることを特徴と
    するスタティックランダムアクセスメモリ。
  22. 【請求項２２】 請求項１６において、前記格納ラッチ
    が、 第一ソース／ドレインと、第二ソース／ドレインとゲー
    トとを具備する第一Ｐチャンネルトランジスタであっ
    て、前記第一ソース／ドレインが前記第一複数個のビッ
    ト線内の前記ビット線へ接続しており且つ前記第二ソー
    ス／ドレインが前記ゲートへ接続している第一Ｐチャン
    ネルトランジスタ、 第一ソース／ドレインと、第二ソース／ドレインと、ゲ
    ートとを具備する第二Ｐチャンネルトランジスタであっ
    て、前記第一ソース／ドレインが前記第二複数個のビッ
    ト線内の前記ビット線へ接続しており且つ前記第二ソー
    ス／ドレインが前記ゲートへ接続している第二Ｐチャン
    ネルトランジスタ、 前記第一電源電圧へ接続している第一ソース／ドレイン
    と、前記第一Ｐチャンネルトランジスタの前記第二ソー
    ス／ドレインへ接続している第二ソース／ドレインと、
    前記第一Ｐチャンネルトランジスタのソース／ドレイン
    へ接続しているゲートとを具備する第一Ｎチャンネルト
    ランジスタ、 前記第一Ｎチャンネルトランジスタの第二ソース／ドレ
    インへ接続している第一ソース／ドレインと、前記第一
    複数個のビット線のうちの前記ビット線へ接続している
    第二ソース／ドレインと、前記ワード線へ接続している
    ゲートとを具備する第三Ｎチャンネルトランジスタ、 前記第二Ｎチャンネルトランジスタの第二ソース／ドレ
    インへ接続している第一ソース／ドレインと、前記複数
    個のビット線のうちの前記ビット線へ接続している第二
    ソース／ドレインと、前記ワード線へ接続しているゲー
    トとを具備する第四Ｎチャンネルトランジスタ、を有し
    ていることを特徴とするスタティックランダムアクセス
    メモリ。
  23. 【請求項２３】 請求項２２において、前記第一Ｐチャ
    ンネルトランジスタ及び第二Ｐチャンネルトランジスタ
    が薄膜トランジスタであることを特徴とするスタティッ
    クランダムアクセスメモリ。
  24. 【請求項２４】 請求項２２において、前記第一Ｐチャ
    ンネルトランジスタ及び前記第二Ｐチャンネルトランジ
    スタが金属・酸化物・半導体トランジスタであることを
    特徴とするスタティックランダムアクセスメモリ。
  25. 【請求項２５】 スタティックランダムアクセスメモリ
    において、 第一ソース／ドレインと、第二ソース／ドレインと、ゲ
    ートとを具備している第一Ｐチャンネルトランジスタで
    あって、前記第一ソース／ドレインが第一ビット線へ接
    続しており且つ前記第二ソース／ドレインが前記第一Ｐ
    チャンネルトランジスタのゲートへ接続している第一Ｐ
    チャンネルトランジスタ、 第一ソース／ドレインと、第二ソース／ドレインと、ゲ
    ートとを具備している第二Ｐチャンネルトランジスタで
    あって、前記第二Ｐチャンネルトランジスタの第一ソー
    ス／ドレインが第二ビット線へ接続しており且つ前記第
    二Ｐチャンネルトランジスタの第二ソース／ドレインが
    前記第二Ｐチャンネルトランジスタのゲートへ接続して
    いる第二Ｐチャンネルトランジスタ、 電源電圧へ接続している第一ソース／ドレインと、前記
    第一Ｐチャンネルトランジスタの第二ソース／ドレイン
    へ接続している第二ソース／ドレインと、前記第二Ｐチ
    ャンネルトランジスタのソース／ドレインへ接続してい
    るゲートとを具備している第一Ｎチャンネルトランジス
    タ、 前記電源電圧へ接続している第一ソース／ドレインと、
    前記第二Ｐチャンネルトランジスタのソース／ドレイン
    へ接続している第二ソース／ドレインと、前記第一Ｐチ
    ャンネルトランジスタのソース／ドレインへ接続してい
    るゲートとを具備する第二Ｐチャンネルトランジスタ、 前記第二Ｎチャンネルトランジスタの第二ソース／ドレ
    インへ接続している第一ソース／ドレインと、前記第二
    ビット線へ接続している第二ソース／ドレインと、ワー
    ド線へ接続しているゲートとを具備する第三Ｎチャンネ
    ルトランジスタ、を有しており、前記第三Ｎチャンネル
    トランジスタ及び前記第四Ｎチャンネルトランジスタが
    アクセストランジスタであることを特徴とするスタティ
    ックランダムアクセスメモリ。
  26. 【請求項２６】 請求項２５において、前記第一Ｐチャ
    ンネルトランジスタ及び前記第二Ｐチャンネルトランジ
    スタが薄膜トランジスタであることを特徴とするスタテ
    ィックランダムアクセスメモリ。
  27. 【請求項２７】 請求項２５において、前記トランジス
    タが金属・酸化物・半導体トランジスタであることを特
    徴とするスタティックランダムアクセスメモリ。
JP9352649A 1996-12-31 1997-12-22 ビット線へ接続したｐチャンネルプルアップソースを有するｓｒａｍセル Pending JPH10208480A (ja)

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US08/775,141 US6011711A (en) 1996-12-31 1996-12-31 SRAM cell with p-channel pull-up sources connected to bit lines

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