JPH10209083A - チタンと窒素を含有する薄膜の蒸着法 - Google Patents
チタンと窒素を含有する薄膜の蒸着法Info
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Abstract
用の窒化チタンベース膜を蒸着すること。 【解決手段】 本発明の一実施態様は、半導体ウェーハ
をTiCl4 と、H2 と、N2 とに実質的に同時にさら
す工程と、上記半導体ウェーハをプラズマにさらして、
上記のTiCl4 、H2 及びN2 と、上記プラズマとの
組合により上記半導体ウェーハ上にTiNベース膜を蒸
着形成する工程とから成る、TiNベース膜を半導体ウ
ェーハ上に蒸着する方法である。本発明の別の実施態様
は、上記半導体ウェーハを更にSiH4 にさらして半導
体ウェーハ上にTiSix Ny 膜を形成することを含
む。本発明の他の実施態様は、上記半導体ウェーハを更
にB2H6 にさらして半導体ウェーハ上にTiNx By
層を形成することを含む。
Description
デバイスの製法、特定的にはTiNをベースとする膜の
形成に関する。
ア、トレンチ及び層間配線積層(interconnect stack)
での拡散障壁として用いられる。かかる膜は化学蒸着
(CVD)タングステンの「接着」層として、CVDタ
ングステン、CVDアルミニウムの核生成層としてコン
タクト、ビア及びビア用のライナとして、コンデンサ電
極として、及び反射防止膜としても用いられる。障壁層
が良好であるには、ステップカバレッジが良好でコンタ
クト、ビア及びトレンチ底部でボイドのないプラッグ形
成と充分な障壁厚を達成させること、拡散障壁の性質が
良好で金属及びその他の材料の下層への拡散を防止する
こと、熱サイクル中は不活性であり隣接材料との反応性
が低いこと、並びに低抵抗率、低コンタクト/ビア抵
抗、低接合漏れ、等の電気的性質が受け入れられること
が要件である。
ッタリングを用いる物理気相蒸着法(PVD)により形
成する。この型式のスパッタリング法は照準線技術であ
り、ステップカバリッジの悪い膜ができる。最小構成寸
法は縮小化の傾向にあり、コンタクト/ビア/トレンチ
のアスペクト比は増大化の傾向にあるので、等角写像膜
(conformal films) 形成法は需要が高い。
バレッジが得られる可能性が高く、過去数年間TiNベ
ース膜の製造で注目されてきている。現在、CVD法で
は2型式が開発されている。一つは、テトラス(ジメチ
ルアミノ)−チタン(TDMAT)、テトラス(ジエチ
ルアミノ)−チタン(TDEAT)、等の金属有機(M
O)前駆物質に基づくものであり、もう一つはTiCl
4 /NH3 、等の無機前駆物質に基づくものである。M
Oに基づく方法は、炭素含有量が高く、安定性の低い膜
ができる。TiCl4 /NH3 法は、高蒸着温度が必要
となり、NH4Cl塩生が関係する幾つかの問題があ
る。
[N(C2 H5 )2 ]4 /NH3 /SiH4 化学薬品を
用いる。この方法の欠点としては、Ti前駆物質とNH
3 とが気相反応であること、前駆物質としてのTiCl
4 を用いた膜に較べて形成膜は密度が低く、安定性が劣
ること、及びTiCl4 に較べて金属有機前駆物質の蒸
気圧が低いことである。
る方法が開発されている(F.H.M.サンダース(San
ders) とG.バースプイ(Verspui) :プラズマ補助化学
蒸着法によるTiN生長への温度の影響、161固体薄
膜L87−L90(1988))。この方法は、H2 、
N2 及びTiCl4 の組合せをプラズマと一緒に用いて
工具上にTiN層を形成させて、工具を防食するもので
ある。
用、ゲート誘電体用及びコンデンサ電極用の下記の長所
がある窒化チタンベース膜の蒸着にある。本発明の長所
は、標準的PVDで形成したTiNベース膜よりもステ
ップカバレッジが良いこと、膜蒸着にTiCl4を用い
ること(TiCl4 はMO前駆物質よりも蒸気圧が高
く、安価である)、MOCVDで形成した膜よりも本発
明で形成した膜の純度、密度及び安定性が高いこと、N
H4 Cl塩の生成が極めて少ないこと、標準的方法より
も蒸着温度が低いこと、並びにSi/N原子比、B/N
原子比の制御に自由度があることである。
ェーハをTiCl4 と、H2 と、N2 とに実質的に同時
にさらす工程、並びに上記半導体ウェーハをプラズマに
さらして、上記のTiCl4 、H2 及びN2 と、上記プ
ラズマとの組合せにより上記半導体ウェーハ上にTiN
ベース膜を蒸着形成する工程を含む、TiNベース膜を
半導体ウェーハ上に蒸着する方法によって達成される。
上記課題の達成は、上記半導体ウェーハを更にSiH4
にさらして半導体ウェーハ上にTiSix Ny 膜を形成
すること、また、上記半導体ウェーハを更にB2 H6 に
さらして半導体ウェーハ上にTiNx By 層を形成する
ことをも含む。
ス膜の新規形成を中心として展開するもので、図1、図
2及び図3に示すように、本発明の新規のTiNベース
膜は、コンタクト/ビア/トレンチ用のライナ、導電性
ゲート構造の下層をなす拡散障壁/接着層又は蓄積コン
デンサー用の電極(複数)を形成するのに用いられる。
化学気相蒸着法である。本発明のこの実施態様はTiC
l4 、N2 及びH2 をプラズマと一緒に用い、TiN層
を形成するもので、この反応は次の様に進む。
入し、TiCl4 と、N2 と、H2とをプラズマ(好ま
しくは窒素プラズマ)を室内に生成させながら室内に圧
送する。これらのガスとプラズマとの組合せでウェーハ
上へのTiN膜の化学蒸着が生ずる。上記のように、
(先行技術の溶液を劣化させた)有害な塩は何等生成し
ない。好ましくは、上記反応は、下記条件下でプラズマ
反応器(又は高密度プラズマ反応器)内で起る。 TiCl4 流量:約20〜100sccm(N2 を担体
ガスとして用いる);N2 流量:約200〜500sc
cm; H2 流量:約300〜550sccm; ウェーハ保持体温度:約350°〜500℃; 全圧:約0.5〜1.5Torr; 電極間隔:約500〜750ミル; RF電力密度:約1〜2.5W/cm2 ;及び 蒸着時間:約10〜60秒(好ましくは約25秒)。 本発明のこの実施態様では、約10〜30nmの層が形
成する。
な化学気相法に関連する。本発明のこの実施態様はCV
D法と、TiCl4 、N2 、SiH4 及びH2 をプラズ
マと一緒に用いてTiSix Ny 層を形成させる。この
反応は次の様に進む。
入し、TiCl4 、N2 、SiH4及びH2 を、プラズ
マ(好ましくは窒素プラズマ)を室内で生成させながら
室内に圧送する。これらのガスとプラズマとの組合せで
ウェーハ上にTiSix Nyの化学蒸着が生ずる。上記
のように、(先行技術の溶液を劣化させた)有害な塩は
何等生成しない。好ましくは、上記反応は、プラズマ反
応器(又は高密度プラズマ反応器)内で起る。好ましく
は、下記反応条件が用いられる。 TiCl4 流量:約20〜100sccm(N2 を担体
ガスとして用いる); SiH4 流量:約2〜10sccm; N2 流量:約200〜500sccm; H2 流量:約300〜550sccm; ウェーハ保持体温度:約350°〜500℃; 全圧:約0.5〜1.5Torr; 電極間隔:約500〜750ミル; RF電力密度:約1〜2.5W/cm2 ;及び 蒸着時間:約10〜60秒(好ましくは約10〜30
秒)。 本発明のこの実施態様では、約10〜30nmの層が形
成する。
化学気相蒸着法に関連する。本発明のこの実施態様は、
CVD法を用い、しかもTiCl4 、N2 、B2 H6 及
びH2 をプラズマと一緒に用いてTiSix Ny 層を形
成する。この反応は次の様に進む。
入し、TiCl4 、N2 、B2 H6及びH2 を、プラズ
マ(好ましくは窒素プラズマ)を室内で生成しながら室
内に圧送する。これらのガスとプラズマとの組合せで、
ウェーハ上にTiNx By の化学蒸着が生ずる。上記の
ように、(先行技術の溶液を劣化させた)有害な塩は何
等生成しない。好ましくは、上記の反応は、N2 プラズ
マを用いて、プラズマ反応器(又は高密度プラズマ反応
器)内で起る。好ましくは、下記の反応条件が用いられ
る。 TiCl4 流量:約20〜100sccm(N2 を担体
ガスとして用いる); 10%B2 H6 /90%N2 流量:約20〜100sc
cm; N2 流量:約150〜450sccm; H2 流量:約300〜550sccm; ウェーハ保持体温度:約350°〜500℃; 全圧:約0.5〜1.5Torr; 電極間隔:約500〜750ミル; RF電力密度:約1〜2.5W/cm2 ;及び 蒸着時間:約10〜60秒(好ましくは約25秒)。 本発明のこの実施態様では、約10〜30nmの層が形
成する。
は、好ましくはRFプラズマ電力印加電極を用いてプラ
ズマCVD反応器内で実施する。ウェーハを反応器内に
導入し、基板保持体を所定蒸着温度(300°〜550
℃)に加熱したのち、所要反応物質を反応器内に流入
し、流入を約5〜10秒で安定させる。流入が安定した
あとの反応器内の全圧は、好ましくは0.5〜5Tor
rの範囲とする。RF電力を次いで印加する。好ましい
電力密度は約0.5〜2.5W/cm2 である。この工
程の持続時間は、膜の所望厚さで決める。TiCl4 と
SiH4 又はB2 H5 の流入を停止させてから、H2 /
N2 の流入とRF電力の印加を好ましくは更に数秒持続
して、残留Ti、Si又はB前駆物質の反応を完全にす
る。
仕方で実施できる。図1は直接蓄積コンデンサに接続し
たコンタクトを示しているが、本発明の実施態様はどん
なコンタクト/ビア/トレンチの形成にも用いられる。
図1は半導体デバイスの断面図である。具体的には、図
1は本発明のTiNをベースとするライナで内張りした
コンタクト/ビア/トレンチ20を示す。ライナ2は、
本発明の第1の実施態様で形成したTiN、本発明の第
2の実施態様で形成したTiSix Ny 又は本発明の第
3の実施態様で形成したTiNix By から成るもので
よい。これらのライナはいずれも拡散障壁として有用で
あり、ビア/コンタクト/トレンチ金属3(好ましく
は、タングステン、アルミニウム、銅又はこれらの任意
の組合せ)のシリコン、シリサイド又は誘電材料(例え
ばPSG、BPSG、SOG、HSQ、エーロゲル、キ
セロゲル又は他の任意の酸化物若しくは窒化物系材料)
との拡散/反応を防止する。更に、本発明で形成したラ
イナは、タングステン・メタリゼイションとアルミニウ
ム・リフローの密着を促進する。更に、本発明で形成し
たライナは、標準MOCVD法よりも抵抗率が低くな
り、従って、本発明を用いるコンタクト/ビア/トレン
チはコンタクト/ビア抵抗が低くなる。ダマシン法又は
別の他の方法と併用して本発明を上記のようにしてコン
タクト/ビア/トレンチの形状に対して用いてもよい。
更に、本発明はアルミニウム、銅、タングステン又は他
の任意のメタリゼイションの型式に対しても使用でき
る。本発明は加圧埋め込み法でも使用できる。
用いた記憶デバイス(好ましくはDRAM)用蓄積コン
デンサの断面図である。頂部電極26及び/又は蓄積ノ
ード22は、本発明の実施態様を用いて形成したTi
N、TiSix Ny 又はTiNix By から成る。本発
明の実施態様を用いて形成した頂部と底部電極は、MO
CVD膜よりも質量密度が高くなり、洩れ電流は低下す
る。好ましくは、誘電層24は蓄積ノード22上に形成
する。誘電層24は酸化物、窒化物又はこれら2種の組
合せ(例えば、酸化物−窒化物−酸化物積層又は酸化物
−窒化物積層又はオキシ窒化物)から成る。更に、誘電
層24は五酸化タンタル(Ta2 O5 )、チタン酸バリ
ウム・ストロンチウム又は略してBST(Ba1-x Sr
x TiO3)、チタン酸ストロンチウム(SrTi
O3 )、タンタル酸ストロンチウム・ビスマス又は略し
てSBT及びチタン酸鉛ジルコニウム又は略してPZT
(Pb1-x Zrx TiO3 )から成るものでもよい。高
誘電率材料(例えばK≧−20)の使用が好ましい。例
えば、約400℃で蒸着した厚さ15nmのTa2 O5
膜を使用できる。
のに本発明を用いる半導体の断面図である。ゲート構造
14は、多結晶シリコン(好ましくは、ドーピング処理
したもの)、シリサイド化多結晶シリコン又は金属を用
いて形成できる。しかし、積層(好ましくは、多結晶シ
リコン−金属積層、更に好ましくは、多結晶シリコン−
タン積層)を用いるとゲート構造のシート抵抗が低下
し、従ってデバイスはRC定数が低下する(従って性能
は向上する)。しかし、タングステンと多結晶シリコン
との反応を防止するために拡散障壁が必要となる。更
に、タングステン層とゲート絶縁体5との密着を向上さ
せるために、タングステンをベースとするゲート構造で
は密着促進剤が必要となる。具体的には、本発明の実施
態様を用いて形成したTiN、TiSix Ny 又はTi
Nx By 層をゲート構造14の多結晶シリコン部とゲー
ト14の上層タングステン部との間に、又はゲート絶縁
体5(好ましくは酸化物、窒化物又はこれらの組合せ)
と好ましくはタングステンから成るゲート構造14との
間に用いる。
が、上記の記載は限定を目的とするものではない。本発
明の上記の実施態様及び他の実施態様のいろいろな改変
と組合せが上記から当業者にとって容易と考えられる。
従って、請求項はこのような改変又は実施態様を含むも
のである。
る。 (1) TiNベース膜を半導体ウェーハ上に蒸着する
方法において、上記半導体ウェーハをTiCl4 と、H
2 と、N2 とに実質的に同時にさらす工程、及び上記半
導体ウェーハをプラズマにさらし、上記のTiCl4 、
H2 及びN2 と、上記プラズマとの組合せにより上記半
導体ウェーハ上にTiNベース膜を蒸着形成する工程を
含む、上記方法。 (2) 半導体ウェーハを更にSiH4 にさらして半導
体基板上にTiSixNy 層を形成させる、第1項記載
の方法。 (3) 半導体ウェーハを更にB2 H6 にさらして半導
体ウェーハ上にTiNx By 層を形成させる、第1項記
載の方法。 (4) 本発明の一実施態様は、半導体ウェーハをTi
Cl4 と、H2 と、N2 とに実質的に同時にさらす工
程、並びに上記半導体ウェーハをプラズマにさらして、
上記TiCl4 、H2 及びN2 と、上記プラズマとの組
合により上記半導体ウェーハ上にTiNベース膜を蒸着
形成する工程とから成る、TiNベース膜を半導体ウェ
ーハ上に蒸着する方法である。本発明の別の実施態様
は、上記の半導体ウェーハを更にSiH4 にさらして半
導体ウェーハ上にTiSix Ny 膜を形成することを含
む。本発明の他の実施態様は、上記半導体ウェーハを更
にB2H6 にさらして半導体ウェーハ上にTiNx By
層を形成することを含む。
ト/ビア/トレンチの断面図である。
コンデンサ構造の断面図である。
バイスの断面図である。
Claims (1)
- 【請求項1】 TiNベース膜を半導体ウェーハ上に蒸
着する方法において、上記半導体ウェーハをTiCl4
と、H2 と、N2 とに実質的に同時にさらす工程、並び
に上記半導体ウェーハをプラズマにさらし、上記のTi
Cl4 、H2及びN2 と、上記プラズマとの組合せによ
り上記半導体ウェーハ上にTiNベース膜を蒸着形成す
る工程を含む、上記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3587797P | 1997-01-21 | 1997-01-21 | |
| US035877 | 1997-01-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209083A true JPH10209083A (ja) | 1998-08-07 |
| JP4169383B2 JP4169383B2 (ja) | 2008-10-22 |
Family
ID=21885319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02373498A Expired - Fee Related JP4169383B2 (ja) | 1997-01-21 | 1998-01-21 | チタンと窒素を含有する薄膜の蒸着法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6365517B1 (ja) |
| EP (1) | EP0854505A3 (ja) |
| JP (1) | JP4169383B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153519A (en) | 1997-03-31 | 2000-11-28 | Motorola, Inc. | Method of forming a barrier layer |
| US6445023B1 (en) | 1999-03-16 | 2002-09-03 | Micron Technology, Inc. | Mixed metal nitride and boride barrier layers |
| US6329670B1 (en) | 1999-04-06 | 2001-12-11 | Micron Technology, Inc. | Conductive material for integrated circuit fabrication |
| US6555183B2 (en) * | 1999-06-11 | 2003-04-29 | Applied Materials, Inc. | Plasma treatment of a titanium nitride film formed by chemical vapor deposition |
| US6635939B2 (en) | 1999-08-24 | 2003-10-21 | Micron Technology, Inc. | Boron incorporated diffusion barrier material |
| JP4282245B2 (ja) * | 2001-01-31 | 2009-06-17 | 富士通株式会社 | 容量素子及びその製造方法並びに半導体装置 |
| US9139906B2 (en) | 2001-03-06 | 2015-09-22 | Asm America, Inc. | Doping with ALD technology |
| US7563715B2 (en) | 2005-12-05 | 2009-07-21 | Asm International N.V. | Method of producing thin films |
| US6900498B2 (en) * | 2001-05-08 | 2005-05-31 | Advanced Technology Materials, Inc. | Barrier structures for integration of high K oxides with Cu and Al electrodes |
| US7045406B2 (en) | 2002-12-03 | 2006-05-16 | Asm International, N.V. | Method of forming an electrode with adjusted work function |
| US6858524B2 (en) | 2002-12-03 | 2005-02-22 | Asm International, Nv | Method of depositing barrier layer for metal gates |
| US7122414B2 (en) | 2002-12-03 | 2006-10-17 | Asm International, Inc. | Method to fabricate dual metal CMOS devices |
| US7732307B2 (en) * | 2004-06-14 | 2010-06-08 | Aviza Technology Limited | Method of forming amorphous TiN by thermal chemical vapor deposition (CVD) |
| KR101427142B1 (ko) | 2006-10-05 | 2014-08-07 | 에이에스엠 아메리카, 인코포레이티드 | 금속 규산염 막의 원자층 증착 |
| US8945675B2 (en) | 2008-05-29 | 2015-02-03 | Asm International N.V. | Methods for forming conductive titanium oxide thin films |
| US8557702B2 (en) | 2009-02-02 | 2013-10-15 | Asm America, Inc. | Plasma-enhanced atomic layers deposition of conductive material over dielectric layers |
| US9540729B1 (en) | 2015-08-25 | 2017-01-10 | Asm Ip Holding B.V. | Deposition of titanium nanolaminates for use in integrated circuit fabrication |
| US9523148B1 (en) | 2015-08-25 | 2016-12-20 | Asm Ip Holdings B.V. | Process for deposition of titanium oxynitride for use in integrated circuit fabrication |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246159A (ja) * | 1989-03-18 | 1990-10-01 | Oki Electric Ind Co Ltd | 半導体装置の配線構造及びその形成方法 |
| EP0478233B1 (en) * | 1990-09-27 | 1996-01-03 | AT&T Corp. | Process for fabricating integrated circuits |
| KR100228259B1 (ko) * | 1990-10-24 | 1999-11-01 | 고지마 마따오 | 박막의 형성방법 및 반도체장치 |
| JPH10508656A (ja) * | 1994-10-11 | 1998-08-25 | ゲレスト インコーポレーテツド | コンフオーマルなチタン系フイルムおよびその製造方法 |
| JPH08170174A (ja) * | 1994-12-14 | 1996-07-02 | Nec Corp | TiN膜の形成方法 |
| DE69625265T2 (de) * | 1995-03-28 | 2003-09-04 | Texas Instruments Inc., Dallas | Halbleiterstrukturen |
| JP3851686B2 (ja) * | 1996-06-08 | 2006-11-29 | キヤノンアネルバ株式会社 | プラズマcvdによる薄膜形成方法 |
| US5770520A (en) * | 1996-12-05 | 1998-06-23 | Lsi Logic Corporation | Method of making a barrier layer for via or contact opening of integrated circuit structure |
-
1998
- 1998-01-19 EP EP98100811A patent/EP0854505A3/en not_active Withdrawn
- 1998-01-21 JP JP02373498A patent/JP4169383B2/ja not_active Expired - Fee Related
- 1998-01-21 US US09/010,373 patent/US6365517B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0854505A3 (en) | 1998-11-11 |
| JP4169383B2 (ja) | 2008-10-22 |
| US6365517B1 (en) | 2002-04-02 |
| EP0854505A2 (en) | 1998-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050111 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061220 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070322 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070327 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070330 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071206 |
|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080805 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |