JPH10209156A - 半導体装置及びその形成方法 - Google Patents
半導体装置及びその形成方法Info
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- JPH10209156A JPH10209156A JP9008871A JP887197A JPH10209156A JP H10209156 A JPH10209156 A JP H10209156A JP 9008871 A JP9008871 A JP 9008871A JP 887197 A JP887197 A JP 887197A JP H10209156 A JPH10209156 A JP H10209156A
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 電気抵抗が低く、且つＥＭ耐性が高い半導体
装置及びその形成方法を提供する。 【解決手段】 バリアメタル層の上に、Ｃｕに０．５重
量％のＴａを添加したＣｕ−Ｔａ膜１５を形成し、この
上にキャップメタル層を形成して配線層１７′とし、こ
れを高温ＲＩＥ法によってエッチングする。その後、水
素還元雰囲気中で、約４５０°Ｃ、約１２０分の熱処理
を行う。この熱処理により、Ｃｕ−Ｔａ層１５のＣｕ粒
界にＴａが析出する。ＴａはＣｕと合金を形成しにく
く、Ｃｕ結晶への固溶度が低いため、上記の熱処理を行
うと、ＴａはＣｕの粒界に析出する。Ｔａが粒界に析出
すると粒界拡散が抑制されてボイドが発生しにくくな
り、ＥＭ耐性が向上する。
装置及びその形成方法を提供する。 【解決手段】 バリアメタル層の上に、Ｃｕに０．５重
量％のＴａを添加したＣｕ−Ｔａ膜１５を形成し、この
上にキャップメタル層を形成して配線層１７′とし、こ
れを高温ＲＩＥ法によってエッチングする。その後、水
素還元雰囲気中で、約４５０°Ｃ、約１２０分の熱処理
を行う。この熱処理により、Ｃｕ−Ｔａ層１５のＣｕ粒
界にＴａが析出する。ＴａはＣｕと合金を形成しにく
く、Ｃｕ結晶への固溶度が低いため、上記の熱処理を行
うと、ＴａはＣｕの粒界に析出する。Ｔａが粒界に析出
すると粒界拡散が抑制されてボイドが発生しにくくな
り、ＥＭ耐性が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の形成方法に係り、特に、電気抵抗が低く、エレクトロ
マイグレーションに対する耐性が高い導電材料を用いた
半導体装置及びその形成方法に関する。
の形成方法に係り、特に、電気抵抗が低く、エレクトロ
マイグレーションに対する耐性が高い導電材料を用いた
半導体装置及びその形成方法に関する。
【０００２】
【従来の技術】ＵＬＳＩ（Ｕｌｔｒａ Ｌａｒｇｅ Ｓ
ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ−ｃｉｒｃｕｉｔ）の
ように高集積化の進んだ半導体装置では、デバイスの動
作速度の向上が要求されるだけでなく、配線部分がエレ
クトロマイグレーションに対する十分な耐性を備えた、
長期の使用に耐えうる高い信頼性が要求される。
ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ−ｃｉｒｃｕｉｔ）の
ように高集積化の進んだ半導体装置では、デバイスの動
作速度の向上が要求されるだけでなく、配線部分がエレ
クトロマイグレーションに対する十分な耐性を備えた、
長期の使用に耐えうる高い信頼性が要求される。
【０００３】デバイスの動作速度に関しては、配線部分
のＲＣ遅延時間を小さくすることによって動作速度を高
めることができる。したがって、低誘電率膜等の使用に
よる誘電体部分の静電容量（Ｃ）の低減とともに、配線
材料については電気抵抗（Ｒ）の低減が要請されてい
る。ＬＳＩの配線材料として最も一般的なものは、加工
が容易なアルミニウム（Ａｌ）合金である。Ａｌ合金
は、Ａｌ−０．５％Ｃｕ（Ａｌに銅を０．５％添加した
ことを意味する。以下同様。）やＡｌ−１％Ｓｉなどの
かたちで用いられ、その比抵抗は２．５〜３．２μΩｃ
ｍ程度である。
のＲＣ遅延時間を小さくすることによって動作速度を高
めることができる。したがって、低誘電率膜等の使用に
よる誘電体部分の静電容量（Ｃ）の低減とともに、配線
材料については電気抵抗（Ｒ）の低減が要請されてい
る。ＬＳＩの配線材料として最も一般的なものは、加工
が容易なアルミニウム（Ａｌ）合金である。Ａｌ合金
は、Ａｌ−０．５％Ｃｕ（Ａｌに銅を０．５％添加した
ことを意味する。以下同様。）やＡｌ−１％Ｓｉなどの
かたちで用いられ、その比抵抗は２．５〜３．２μΩｃ
ｍ程度である。
【０００４】一方、ＬＳＩの集積度の向上により配線が
細くなり、電流密度が大きくなった結果、Ａｌ合金のエ
レクトロマイグレーションに対する耐性（以下「ＥＭ耐
性」という。）が問題となっている。エレクトロマイグ
レーションは、配線材料を構成する金属イオンが電子流
との衝突によって移動し、ボイドが成長して断線に至る
現象であり、主として結晶粒界（以下単に「粒界」とも
いう。）において配線材料を構成する金属イオンが拡散
（粒界拡散）することによって生じる。したがって、Ｅ
Ｍ耐性も、主としてこの粒界拡散の度合いに支配され
る。
細くなり、電流密度が大きくなった結果、Ａｌ合金のエ
レクトロマイグレーションに対する耐性（以下「ＥＭ耐
性」という。）が問題となっている。エレクトロマイグ
レーションは、配線材料を構成する金属イオンが電子流
との衝突によって移動し、ボイドが成長して断線に至る
現象であり、主として結晶粒界（以下単に「粒界」とも
いう。）において配線材料を構成する金属イオンが拡散
（粒界拡散）することによって生じる。したがって、Ｅ
Ｍ耐性も、主としてこの粒界拡散の度合いに支配され
る。
【０００５】ところで、Ａｌ合金よりも比抵抗が小さい
材料としてＣｕ及びＡｇがある。Ｃｕは比抵抗が１．８
μΩｃｍと小さく、デバイスの高速化に有利である。こ
れに対して、Ａｇは最も比抵抗が低い金属材料である
が、酸化膜との反応性が高く、ＬＳＩ用の配線材料とし
て使用するのは困難と考えられている。一方、ＥＭ耐性
に関する信頼性の面でも、Ｃｕ配線は、Ａｌ合金配線に
比べて２〜３倍程度ＥＭ耐性が高い。かかる観点から、
ＣｕをＵＬＳＩの配線材料として用いることが検討され
ている。
材料としてＣｕ及びＡｇがある。Ｃｕは比抵抗が１．８
μΩｃｍと小さく、デバイスの高速化に有利である。こ
れに対して、Ａｇは最も比抵抗が低い金属材料である
が、酸化膜との反応性が高く、ＬＳＩ用の配線材料とし
て使用するのは困難と考えられている。一方、ＥＭ耐性
に関する信頼性の面でも、Ｃｕ配線は、Ａｌ合金配線に
比べて２〜３倍程度ＥＭ耐性が高い。かかる観点から、
ＣｕをＵＬＳＩの配線材料として用いることが検討され
ている。
【０００６】
【発明が解決しようとする課題】前述のようにＥＭ耐性
は、粒界拡散の度合いに依存することから、粒界に不純
物や配線材料との化合物を析出させて質量輸送経路を塞
ぎ、これによりボイドの発生を抑えてＥＭ耐性を向上さ
せ得ることが知られている。これについては、例えば特
開平４−３６４７３３号公報（特願平３−１３９８７
１）を参照することができる。ＣｕはＡｌに比べてＥＭ
耐性が高いとはいえ、デバイスの長期信頼性を更に高め
るためには、エレクトロマイグレーションの発生をより
低減させることが必要である。
は、粒界拡散の度合いに依存することから、粒界に不純
物や配線材料との化合物を析出させて質量輸送経路を塞
ぎ、これによりボイドの発生を抑えてＥＭ耐性を向上さ
せ得ることが知られている。これについては、例えば特
開平４−３６４７３３号公報（特願平３−１３９８７
１）を参照することができる。ＣｕはＡｌに比べてＥＭ
耐性が高いとはいえ、デバイスの長期信頼性を更に高め
るためには、エレクトロマイグレーションの発生をより
低減させることが必要である。
【０００７】しかしながら、Ｃｕにエレクトロマイグレ
ーションの発生を抑えるための不純物を添加すると、Ｅ
Ｍ耐性は向上するものの添加した不純物に基づく不純物
散乱によって電気抵抗が上昇する。このため、単にＣｕ
に不純物を添加するというだけでは、高速動作を実現す
るために低抵抗のＣｕを使うことのメリットが薄れてし
まうという問題がある。
ーションの発生を抑えるための不純物を添加すると、Ｅ
Ｍ耐性は向上するものの添加した不純物に基づく不純物
散乱によって電気抵抗が上昇する。このため、単にＣｕ
に不純物を添加するというだけでは、高速動作を実現す
るために低抵抗のＣｕを使うことのメリットが薄れてし
まうという問題がある。
【０００８】本発明は上記事情に基づいてなされたもの
であり、電気抵抗が低く、且つＥＭ耐性が高い導電材料
を用いた半導体装置及びその形成方法を提供することを
目的とする。
であり、電気抵抗が低く、且つＥＭ耐性が高い導電材料
を用いた半導体装置及びその形成方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、導電材料に、銅（Ｃｕ）
を基としてタンタル（Ｔａ）を添加したＣｕ−Ｔａを用
いることを特徴とする。また、本発明の半導体装置の形
成方法は、銅（Ｃｕ）を基としてタンタル（Ｔａ）を添
加したＣｕ−Ｔａ層を形成する工程と、Ｃｕ−Ｔａ層の
熱処理によってＣｕの粒界にＴａを析出させる工程とを
有することを特徴とする。
めに、本発明の半導体装置は、導電材料に、銅（Ｃｕ）
を基としてタンタル（Ｔａ）を添加したＣｕ−Ｔａを用
いることを特徴とする。また、本発明の半導体装置の形
成方法は、銅（Ｃｕ）を基としてタンタル（Ｔａ）を添
加したＣｕ−Ｔａ層を形成する工程と、Ｃｕ−Ｔａ層の
熱処理によってＣｕの粒界にＴａを析出させる工程とを
有することを特徴とする。
【００１０】Ｃｕを基としてＴａを添加したＣｕ−Ｔａ
膜は、熱処理を行うことによってＣｕの結晶粒界にＴａ
が析出する。Ｃｕの結晶粒界に析出したＴａは、結晶粒
界におけるＣｕの質量輸送経路を塞ぐことになり、この
ため粒界拡散が抑制され、ボイドが発生しにくくなり、
その結果ＣｕのＥＭ耐性が向上する。また、ＴａはＣｕ
中へ固溶しにくいため、Ｃｕの不純物散乱は抑制され、
電気抵抗は低く抑えられる。
膜は、熱処理を行うことによってＣｕの結晶粒界にＴａ
が析出する。Ｃｕの結晶粒界に析出したＴａは、結晶粒
界におけるＣｕの質量輸送経路を塞ぐことになり、この
ため粒界拡散が抑制され、ボイドが発生しにくくなり、
その結果ＣｕのＥＭ耐性が向上する。また、ＴａはＣｕ
中へ固溶しにくいため、Ｃｕの不純物散乱は抑制され、
電気抵抗は低く抑えられる。
【００１１】
【発明の実施の形態】以下に図面を参照して、本発明の
一実施形態について説明する。図１（ａ）（ｂ）（ｃ）
は、第１実施形態の半導体装置の配線及びその形成工程
を説明するための断面図である。半導体装置の配線を形
成する前提として、まず通常のＬＳＩ製造工程により、
シリコン基板１１に素子分離領域、不純物拡散層、ゲー
ト電極などのトランジスタ部分（不図示）を形成し、次
いで、素子間を絶縁する二酸化シリコン（ＳｉＯ2 ）膜
１２を、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法によって約６００ｎｍ程度の膜厚
で形成し、所定位置にコンタクトホール（不図示）を開
孔しておく。
一実施形態について説明する。図１（ａ）（ｂ）（ｃ）
は、第１実施形態の半導体装置の配線及びその形成工程
を説明するための断面図である。半導体装置の配線を形
成する前提として、まず通常のＬＳＩ製造工程により、
シリコン基板１１に素子分離領域、不純物拡散層、ゲー
ト電極などのトランジスタ部分（不図示）を形成し、次
いで、素子間を絶縁する二酸化シリコン（ＳｉＯ2 ）膜
１２を、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法によって約６００ｎｍ程度の膜厚
で形成し、所定位置にコンタクトホール（不図示）を開
孔しておく。
【００１２】続いて、図１（ａ）に示すように、ＳｉＯ
2 膜１２の上に、膜厚約３０ｎｍのチタン（Ｔｉ）膜１
３をスパッタリング法で成膜する。このときの成膜条件
は、ターゲットにＴｉを使用し、アルゴン（Ａｒ）ガス
を４０ＳＣＣＭの流量で流し、圧力を０．６７Ｐａ、温
度を１５０°Ｃとする。次に、この上に膜厚約７０ｎｍ
の窒化チタン（ＴｉＮ）膜１４をスパッタリング法によ
り成膜する。このときの成膜条件は、ターゲットにＴｉ
を使用し、Ａｒと窒素（Ｎ2 ）の混合ガスを、Ａｒにつ
いては３０ＳＣＣＭ、Ｎ2 については１００ＳＣＣＭの
流量で流し、圧力を０．６７Ｐａ、温度を１５０°Ｃと
する。このＴｉ膜１３とＴｉＮ膜１４の２層が金属配線
のバリアメタル層となる。
2 膜１２の上に、膜厚約３０ｎｍのチタン（Ｔｉ）膜１
３をスパッタリング法で成膜する。このときの成膜条件
は、ターゲットにＴｉを使用し、アルゴン（Ａｒ）ガス
を４０ＳＣＣＭの流量で流し、圧力を０．６７Ｐａ、温
度を１５０°Ｃとする。次に、この上に膜厚約７０ｎｍ
の窒化チタン（ＴｉＮ）膜１４をスパッタリング法によ
り成膜する。このときの成膜条件は、ターゲットにＴｉ
を使用し、Ａｒと窒素（Ｎ2 ）の混合ガスを、Ａｒにつ
いては３０ＳＣＣＭ、Ｎ2 については１００ＳＣＣＭの
流量で流し、圧力を０．６７Ｐａ、温度を１５０°Ｃと
する。このＴｉ膜１３とＴｉＮ膜１４の２層が金属配線
のバリアメタル層となる。
【００１３】次に、このバリアメタル層の上に、配線層
の大部分を占めるＣｕに０．５重量％のタンタル（Ｔ
ａ）を添加したＣｕ−Ｔａ膜１５をスパッタリング法に
より約５００ｎｍの膜厚で形成する。このときの成膜条
件は、ターゲットとしてＴａを０．５重量％添加したＣ
ｕを使用し、Ａｒガスを４０ＳＣＣＭの流量で流し、圧
力を０．６７Ｐａ、温度を３００°Ｃとする。更にこの
上に、キャップメタル層となるＴｉＮ膜１６をスパッタ
リング法により約２５ｎｍの膜厚で形成する。このとき
の成膜条件は、バリアメタル層のＴｉＮ膜１４の場合と
同様である。尚、上記のＴｉ膜１３、ＴｉＮ膜１４、Ｃ
ｕ−Ｔａ膜１５、ＴｉＮ膜１６を併せた全体を配線層１
７′とする。
の大部分を占めるＣｕに０．５重量％のタンタル（Ｔ
ａ）を添加したＣｕ−Ｔａ膜１５をスパッタリング法に
より約５００ｎｍの膜厚で形成する。このときの成膜条
件は、ターゲットとしてＴａを０．５重量％添加したＣ
ｕを使用し、Ａｒガスを４０ＳＣＣＭの流量で流し、圧
力を０．６７Ｐａ、温度を３００°Ｃとする。更にこの
上に、キャップメタル層となるＴｉＮ膜１６をスパッタ
リング法により約２５ｎｍの膜厚で形成する。このとき
の成膜条件は、バリアメタル層のＴｉＮ膜１４の場合と
同様である。尚、上記のＴｉ膜１３、ＴｉＮ膜１４、Ｃ
ｕ−Ｔａ膜１５、ＴｉＮ膜１６を併せた全体を配線層１
７′とする。
【００１４】続いて、配線層１７′の上に通常のプラズ
マＣＶＤ法によってＳｉＯ2 膜を堆積し、これをパター
ニングして、図１（ｂ）に示すような膜厚約２００ｎｍ
のＳｉＯ2 からなる無機マスク１８を形成する。そし
て、高温ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法によって配線層１７′全体を一度にエッチン
グする。このときのエッチング条件は、平行平板ＲＩＥ
装置を使用し、エッチングガスとして流量５０ＳＣＣＭ
の四塩化シリコン（ＳｉＣｌ4 ）ガス及び流量１５０Ｓ
ＣＣＭのＮ2 ガスを混合したものを使用し、圧力は１
３．３Ｐａ、温度は３００°Ｃとする。これにより、図
１（ｃ）に示すような形状の金属配線１７が形成され
る。尚、エッチング後にＴｉＮ膜１６からなるキャップ
メタル層の上に無機マスク１８が約５０ｎｍの厚さで残
存するが、その後の工程で特にこれを除去する必要はな
い。
マＣＶＤ法によってＳｉＯ2 膜を堆積し、これをパター
ニングして、図１（ｂ）に示すような膜厚約２００ｎｍ
のＳｉＯ2 からなる無機マスク１８を形成する。そし
て、高温ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法によって配線層１７′全体を一度にエッチン
グする。このときのエッチング条件は、平行平板ＲＩＥ
装置を使用し、エッチングガスとして流量５０ＳＣＣＭ
の四塩化シリコン（ＳｉＣｌ4 ）ガス及び流量１５０Ｓ
ＣＣＭのＮ2 ガスを混合したものを使用し、圧力は１
３．３Ｐａ、温度は３００°Ｃとする。これにより、図
１（ｃ）に示すような形状の金属配線１７が形成され
る。尚、エッチング後にＴｉＮ膜１６からなるキャップ
メタル層の上に無機マスク１８が約５０ｎｍの厚さで残
存するが、その後の工程で特にこれを除去する必要はな
い。
【００１５】その後、水素還元雰囲気中で熱処理を行
う。熱処理の温度は約４５０°Ｃ、時間は約１２０分と
する。この熱処理によって、Ｃｕ−Ｔａ膜１５のＣｕの
結晶粒界にＴａが析出する。この熱処理が終了したら、
図１（ｃ）に示した金属配線１７又は残った無機マスク
１８の上部に通常のカバー膜を形成し、必要なパッドの
開孔等を行う。
う。熱処理の温度は約４５０°Ｃ、時間は約１２０分と
する。この熱処理によって、Ｃｕ−Ｔａ膜１５のＣｕの
結晶粒界にＴａが析出する。この熱処理が終了したら、
図１（ｃ）に示した金属配線１７又は残った無機マスク
１８の上部に通常のカバー膜を形成し、必要なパッドの
開孔等を行う。
【００１６】ところで、Ｃｕ単体で配線を形成した場合
におけるＣｕイオンの拡散の活性化エネルギーは、酸化
膜形成面における表面拡散で約１．４ｅＶ、格子拡散で
約１．２ｅＶ、そして粒界拡散で約０．６ｅＶである。
このように、粒界拡散の活性化エネルギーは最も低く、
したがって、前述のようにＣｕのエレクトロマイグレー
ションもＡｌの場合と同様に、主として粒界拡散に起因
して生じる。この粒界拡散を抑えるには、前述のように
粒界に不純物を析出させることが有効であるが、不純物
をＣｕに添加すると、その種類及び温度によって決まる
ある濃度で不純物がＣｕバルクに固溶するため、不純物
散乱に起因するＣｕの電気抵抗の上昇を招く。
におけるＣｕイオンの拡散の活性化エネルギーは、酸化
膜形成面における表面拡散で約１．４ｅＶ、格子拡散で
約１．２ｅＶ、そして粒界拡散で約０．６ｅＶである。
このように、粒界拡散の活性化エネルギーは最も低く、
したがって、前述のようにＣｕのエレクトロマイグレー
ションもＡｌの場合と同様に、主として粒界拡散に起因
して生じる。この粒界拡散を抑えるには、前述のように
粒界に不純物を析出させることが有効であるが、不純物
をＣｕに添加すると、その種類及び温度によって決まる
ある濃度で不純物がＣｕバルクに固溶するため、不純物
散乱に起因するＣｕの電気抵抗の上昇を招く。
【００１７】ところが、Ｔａという物質はＣｕと合金を
形成しにくく、Ｃｕ結晶への固溶度が低い。このため、
少量のＴａを添加したＣｕ−Ｔａ膜１５について、上記
のように４５０°Ｃ程度の熱処理を約１２０分ほど行う
と、Ｃｕの結晶粒が成長するのに伴って、ＴａはＣｕの
結晶中へ固溶せずにＣｕの粒界に析出する。図２は、こ
の様子を模式的に示した図である。図２において、破線
は粒界を示し、この破線で囲まれたそれぞれの領域がＣ
ｕの一つの結晶粒を示す。また、同図で黒く塗りつぶし
た部分は析出したＴａを表す。同図に示すように、Ｔａ
の析出は、複数の結晶粒が接する粒界部分で、より起こ
り易い。このように粒界にＴａが析出すると、粒界にお
けるＣｕの質量輸送経路が塞がれて粒界拡散が抑制さ
れ、ボイドが発生しにくくなり、結果としてＥＭ耐性が
向上する。実験的には、Ｃｕに０．０５重量％以上のＴ
ａを添加するとＥＭ耐性向上の効果が現れはじめ、Ｔａ
の割合を多くするに従って析出するＴａの量が増加して
ＥＭ耐性はより向上する。
形成しにくく、Ｃｕ結晶への固溶度が低い。このため、
少量のＴａを添加したＣｕ−Ｔａ膜１５について、上記
のように４５０°Ｃ程度の熱処理を約１２０分ほど行う
と、Ｃｕの結晶粒が成長するのに伴って、ＴａはＣｕの
結晶中へ固溶せずにＣｕの粒界に析出する。図２は、こ
の様子を模式的に示した図である。図２において、破線
は粒界を示し、この破線で囲まれたそれぞれの領域がＣ
ｕの一つの結晶粒を示す。また、同図で黒く塗りつぶし
た部分は析出したＴａを表す。同図に示すように、Ｔａ
の析出は、複数の結晶粒が接する粒界部分で、より起こ
り易い。このように粒界にＴａが析出すると、粒界にお
けるＣｕの質量輸送経路が塞がれて粒界拡散が抑制さ
れ、ボイドが発生しにくくなり、結果としてＥＭ耐性が
向上する。実験的には、Ｃｕに０．０５重量％以上のＴ
ａを添加するとＥＭ耐性向上の効果が現れはじめ、Ｔａ
の割合を多くするに従って析出するＴａの量が増加して
ＥＭ耐性はより向上する。
【００１８】一方、ＴａはＣｕへの固溶度が低いため、
図１のように最初にＣｕ中に少量のＴａを添加しておい
ても、その大部分が熱処理によって上記のように粒界に
析出し、結晶粒の中にほとんど残らない。このため熱処
理後においては、Ｔａに起因する不純物散乱は抑制さ
れ、電気抵抗は低く抑えられる。しかし、添加するＴａ
の割合を多くしていくと結晶中にわずかに固溶するＴａ
の量も増加するので、低抵抗のＣｕを用いたことのメリ
ットが薄れる。このため、Ｃｕに添加するＴａの割合
は、１０重量％程度に止めることが望ましい。これらの
点を考慮して、本実施形態のＣｕ−Ｔａ膜１５では、Ｃ
ｕに添加するＴａの割合を０．５重量％とする。
図１のように最初にＣｕ中に少量のＴａを添加しておい
ても、その大部分が熱処理によって上記のように粒界に
析出し、結晶粒の中にほとんど残らない。このため熱処
理後においては、Ｔａに起因する不純物散乱は抑制さ
れ、電気抵抗は低く抑えられる。しかし、添加するＴａ
の割合を多くしていくと結晶中にわずかに固溶するＴａ
の量も増加するので、低抵抗のＣｕを用いたことのメリ
ットが薄れる。このため、Ｃｕに添加するＴａの割合
は、１０重量％程度に止めることが望ましい。これらの
点を考慮して、本実施形態のＣｕ−Ｔａ膜１５では、Ｃ
ｕに添加するＴａの割合を０．５重量％とする。
【００１９】次に、図３を参照して、本発明の第２実施
形態について説明する。図３（ａ）（ｂ）（ｃ）は、第
２実施形態の半導体装置及びその形成工程を説明するた
めの断面図である。尚、図３において、図１の第１実施
形態と同一構造部分については同一の符号を付してその
詳細な説明を省略し、以下では主として第１実施形態と
異なる部分について説明する。
形態について説明する。図３（ａ）（ｂ）（ｃ）は、第
２実施形態の半導体装置及びその形成工程を説明するた
めの断面図である。尚、図３において、図１の第１実施
形態と同一構造部分については同一の符号を付してその
詳細な説明を省略し、以下では主として第１実施形態と
異なる部分について説明する。
【００２０】第１実施形態では、Ｔｉ膜１３の上にＴｉ
Ｎ膜１４を形成したが、本実施形態では、図３（ａ）に
示すように、Ｔｉ膜１３の上に約７０ｎｍの膜厚の窒化
タンタル（ＴａＮ）膜２４をスパッタリング法により成
膜する。このときの成膜条件は、ターゲットにＴａを使
用し、Ａｒと窒素（Ｎ2 ）の混合ガスを、Ａｒについて
は３０ＳＣＣＭ、Ｎ2 についてはは１００ＳＣＣＭの流
量で流し、圧力を０．６７Ｐａ、温度を１５０°Ｃとす
る。本実施形態では、Ｔｉ膜１３とＴａＮ膜２４の２層
が金属配線のバリアメタル層となる。
Ｎ膜１４を形成したが、本実施形態では、図３（ａ）に
示すように、Ｔｉ膜１３の上に約７０ｎｍの膜厚の窒化
タンタル（ＴａＮ）膜２４をスパッタリング法により成
膜する。このときの成膜条件は、ターゲットにＴａを使
用し、Ａｒと窒素（Ｎ2 ）の混合ガスを、Ａｒについて
は３０ＳＣＣＭ、Ｎ2 についてはは１００ＳＣＣＭの流
量で流し、圧力を０．６７Ｐａ、温度を１５０°Ｃとす
る。本実施形態では、Ｔｉ膜１３とＴａＮ膜２４の２層
が金属配線のバリアメタル層となる。
【００２１】また、第１実施形態ではＣｕ−Ｔａ膜１５
の上にキャップメタル層となるＴｉＮ膜１６を形成した
が、本実施形態では、Ｃｕ−Ｔａ膜１５の上に酸化窒化
チタン（ＴｉＯＮ）層２６を約２５ｎｍの厚さに形成
し、これをキャップメタル層とする。このときの成膜条
件は、Ｔｉターゲットを使用し、ＡｒとＮ2 とＯ2 の混
合ガスを、Ａｒについては３０ＳＣＣＭ、Ｎ2 について
は１００ＳＣＣＭ、Ｏ2については５ＳＣＣＭの流量で
流す。圧力は０．６７Ｐａ、温度は１５０°Ｃである。
本実施形態では、上記のＴｉ膜１３、ＴａＮ膜２４、Ｃ
ｕ−Ｔａ膜１５、ＴｉＯＮ膜２６を併せた全体を配線層
２７′とする。
の上にキャップメタル層となるＴｉＮ膜１６を形成した
が、本実施形態では、Ｃｕ−Ｔａ膜１５の上に酸化窒化
チタン（ＴｉＯＮ）層２６を約２５ｎｍの厚さに形成
し、これをキャップメタル層とする。このときの成膜条
件は、Ｔｉターゲットを使用し、ＡｒとＮ2 とＯ2 の混
合ガスを、Ａｒについては３０ＳＣＣＭ、Ｎ2 について
は１００ＳＣＣＭ、Ｏ2については５ＳＣＣＭの流量で
流す。圧力は０．６７Ｐａ、温度は１５０°Ｃである。
本実施形態では、上記のＴｉ膜１３、ＴａＮ膜２４、Ｃ
ｕ−Ｔａ膜１５、ＴｉＯＮ膜２６を併せた全体を配線層
２７′とする。
【００２２】その後の工程は第１実施形態と同様であ
り、図３（ｂ）に示すように配線層２７′の上にＳｉＯ
2 からなる無機マスク１８（２００ｎｍ）を形成し、高
温ＲＩＥ法によって配線層２７′全体を一度にエッチン
グし、図３（ｃ）に示すような形状の金属配線２７を形
成する。そして、水素還元雰囲気中で熱処理を行うこと
によって、Ｃｕ−Ｔａ膜１５のＣｕの結晶粒界にＴａを
析出させる。熱処理が終了したら、図３（ｃ）に示した
金属配線２７又は残った無機マスク１８の上部に通常の
カバー膜を形成し、必要なパッドの開孔等を行う。
り、図３（ｂ）に示すように配線層２７′の上にＳｉＯ
2 からなる無機マスク１８（２００ｎｍ）を形成し、高
温ＲＩＥ法によって配線層２７′全体を一度にエッチン
グし、図３（ｃ）に示すような形状の金属配線２７を形
成する。そして、水素還元雰囲気中で熱処理を行うこと
によって、Ｃｕ−Ｔａ膜１５のＣｕの結晶粒界にＴａを
析出させる。熱処理が終了したら、図３（ｃ）に示した
金属配線２７又は残った無機マスク１８の上部に通常の
カバー膜を形成し、必要なパッドの開孔等を行う。
【００２３】本実施形態の場合も、第１実施形態と同様
にＣｕ−Ｔａ膜１５に少量のＴａを添加したので、熱処
理によってＣｕの結晶粒界に析出したＴａによって粒界
におけるＣｕの質量輸送経路が塞がれてボイドが発生し
にくくなり、結果としてＥＭ耐性が向上する。また、Ｃ
ｕ中に添加したＴａの量は少量であるため、Ｔａに起因
する不純物散乱は抑制され、Ｃｕの低い電気抵抗が維持
される。
にＣｕ−Ｔａ膜１５に少量のＴａを添加したので、熱処
理によってＣｕの結晶粒界に析出したＴａによって粒界
におけるＣｕの質量輸送経路が塞がれてボイドが発生し
にくくなり、結果としてＥＭ耐性が向上する。また、Ｃ
ｕ中に添加したＴａの量は少量であるため、Ｔａに起因
する不純物散乱は抑制され、Ｃｕの低い電気抵抗が維持
される。
【００２４】尚、本発明は上記各実施形態に限定される
ものではなく、その要旨の範囲内で種々の変更が可能で
ある。たとえば、上記各実施形態では、Ｃｕ−Ｔａ膜１
５をＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）の一つであるスパッタリング法によって
形成したが、他のＰＶＤ法やＣＶＤ法によって形成して
もよい。また、上記各実施形態では、Ｃｕ−Ｔａ膜１５
として、Ｃｕに０．５重量％のＴａを添加したものを用
いたが、Ｃｕの粒界拡散を抑えることができ、且つＣｕ
の特徴である低抵抗性が十分に維持される範囲であれ
ば、Ｔａの割合は上記の数値に限定されない。更に、上
記各実施形態では、Ｃｕ−Ｔａ膜１５を、主として素子
間を電気的に接続する配線に用いたが、本発明はこれに
限定されず、例えばＣｕ−Ｔａ膜を多層配線間の電気的
な接続などにも用いることができる。
ものではなく、その要旨の範囲内で種々の変更が可能で
ある。たとえば、上記各実施形態では、Ｃｕ−Ｔａ膜１
５をＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）の一つであるスパッタリング法によって
形成したが、他のＰＶＤ法やＣＶＤ法によって形成して
もよい。また、上記各実施形態では、Ｃｕ−Ｔａ膜１５
として、Ｃｕに０．５重量％のＴａを添加したものを用
いたが、Ｃｕの粒界拡散を抑えることができ、且つＣｕ
の特徴である低抵抗性が十分に維持される範囲であれ
ば、Ｔａの割合は上記の数値に限定されない。更に、上
記各実施形態では、Ｃｕ−Ｔａ膜１５を、主として素子
間を電気的に接続する配線に用いたが、本発明はこれに
限定されず、例えばＣｕ−Ｔａ膜を多層配線間の電気的
な接続などにも用いることができる。
【００２５】また、上記第１実施形態ではバリアメタル
層としてＴｉ層１３とＴｉＮ層１４を用い、第２実施形
態では、バリアメタル層としてＴｉ層１３とＴａＮ層２
４を用いたが、これら以外の物質、例えばジルコニウム
（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）等の金属あ
るいはこれらの窒化物、炭化物、酸化窒化物から選択し
た物質をバリア層として用いることもできる。同様に、
上記第１実施形態ではキャップメタル層としてＴｉＮを
用い、第２実施形態ではキャップメタル層としてＴｉＯ
Ｎを用いたが、これら以外の物質、例えばジルコニウム
（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）等の金属あ
るいはこれらの窒化物、炭化物、酸化窒化物、あるいは
炭素（Ｃ）、シリコン（Ｓｉ）、酸化窒化シリコン（Ｓ
ｉＯＮ）、炭化シリコン（ＳｉＣ）の中から選択した物
質を用いることもできる。
層としてＴｉ層１３とＴｉＮ層１４を用い、第２実施形
態では、バリアメタル層としてＴｉ層１３とＴａＮ層２
４を用いたが、これら以外の物質、例えばジルコニウム
（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）等の金属あ
るいはこれらの窒化物、炭化物、酸化窒化物から選択し
た物質をバリア層として用いることもできる。同様に、
上記第１実施形態ではキャップメタル層としてＴｉＮを
用い、第２実施形態ではキャップメタル層としてＴｉＯ
Ｎを用いたが、これら以外の物質、例えばジルコニウム
（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、
ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）等の金属あ
るいはこれらの窒化物、炭化物、酸化窒化物、あるいは
炭素（Ｃ）、シリコン（Ｓｉ）、酸化窒化シリコン（Ｓ
ｉＯＮ）、炭化シリコン（ＳｉＣ）の中から選択した物
質を用いることもできる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
銅（Ｃｕ）を基としてタンタル（Ｔａ）を添加したＣｕ
−Ｔａを導電材料に用いることにより、これを熱処理し
てＣｕの結晶粒界にＴａを析出させると、Ｃｕの粒界拡
散が抑制されてエレクトロマイグレーションに対する耐
性が上がるため、半導体装置の長期信頼性が向上する。
また、ＴａはＣｕに固溶しにくいため、Ｃｕに少量のＴ
ａを添加しても、Ｃｕ本来の低抵抗性は十分に維持さ
れ、したがって、配線部分のＲＣ遅延時間を小さくする
ことができ、その結果、半導体装置の動作速度を高める
ことができる。
銅（Ｃｕ）を基としてタンタル（Ｔａ）を添加したＣｕ
−Ｔａを導電材料に用いることにより、これを熱処理し
てＣｕの結晶粒界にＴａを析出させると、Ｃｕの粒界拡
散が抑制されてエレクトロマイグレーションに対する耐
性が上がるため、半導体装置の長期信頼性が向上する。
また、ＴａはＣｕに固溶しにくいため、Ｃｕに少量のＴ
ａを添加しても、Ｃｕ本来の低抵抗性は十分に維持さ
れ、したがって、配線部分のＲＣ遅延時間を小さくする
ことができ、その結果、半導体装置の動作速度を高める
ことができる。
【図１】本発明の第１実施形態の半導体装置及びその形
成工程を説明するための断面図であり、（ａ）はシリコ
ン基板１１にＳｉＯ2 膜１２、Ｔｉ膜１３、ＴｉＮ膜１
４、Ｃｕ−Ｔａ膜１５、ＴｉＮ膜１６を積層した状態を
示し、（ｂ）は配線層１７′の上に無機マスク１８を形
成した状態を示し、（ｃ）は金属配線１７を形成した状
態を示す。
成工程を説明するための断面図であり、（ａ）はシリコ
ン基板１１にＳｉＯ2 膜１２、Ｔｉ膜１３、ＴｉＮ膜１
４、Ｃｕ−Ｔａ膜１５、ＴｉＮ膜１６を積層した状態を
示し、（ｂ）は配線層１７′の上に無機マスク１８を形
成した状態を示し、（ｃ）は金属配線１７を形成した状
態を示す。
【図２】Ｃｕの結晶粒界にＴａが析出した状態を示した
模式図である。
模式図である。
【図３】本発明の第２実施形態の半導体装置及びその形
成工程を説明するための断面図であり、（ａ）はシリコ
ン基板１１にＳｉＯ2 膜１２、Ｔｉ膜１３、ＴａＮ膜２
４、Ｃｕ−Ｔａ膜１５、ＴｉＯＮ膜２６を積層した状態
を示し、（ｂ）は配線層２７′の上に無機マスク１８を
形成した状態を示し、（ｃ）は金属配線２７を形成した
状態を示す。
成工程を説明するための断面図であり、（ａ）はシリコ
ン基板１１にＳｉＯ2 膜１２、Ｔｉ膜１３、ＴａＮ膜２
４、Ｃｕ−Ｔａ膜１５、ＴｉＯＮ膜２６を積層した状態
を示し、（ｂ）は配線層２７′の上に無機マスク１８を
形成した状態を示し、（ｃ）は金属配線２７を形成した
状態を示す。
１１ シリコン基板 １２ ＳｉＯ2 膜 １３ Ｔｉ膜 １４ ＴｉＮ膜 １５ Ｃｕ−Ｔａ膜 １６ ＴｉＮ膜 １７ 金属配線 １７′ 配線層 １８ 無機マスク ２４ ＴａＮ膜 ２６ ＴｉＯＮ膜 ２７ 金属配線 ２７′ 配線層
Claims (9)
- 【請求項１】 導電材料に、銅（Ｃｕ）を基としてタン
タル（Ｔａ）を添加したＣｕ−Ｔａを用いることを特徴
とする半導体装置。 - 【請求項２】 前記Ｃｕ−Ｔａは、銅（Ｃｕ）の粒界に
タンタル（Ｔａ）が析出していることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記Ｃｕ−Ｔａは、銅（Ｃｕ）に０．０
５重量％以上１０重量％以下のタンタル（Ｔａ）を添加
したものであることを特徴とする請求項１記載の半導体
装置。 - 【請求項４】 前記導電材料は、素子間の配線又は多層
配線間の電気的な接続に用いるものであることを特徴と
する請求項１記載の半導体装置。 - 【請求項５】 前記Ｃｕ−Ｔａを用いて形成した導電層
の下部に、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコ
ニウム（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）及び
これらの窒化物、炭化物、酸化窒化物を含む物質群から
選択した一つ又は二つ以上の物質からなるバリア層を有
することを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記Ｃｕ−Ｔａを用いて形成した導電層
の上部に、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコ
ニウム（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）、こ
れらの窒化物、炭化物、酸化窒化物、及び炭素（Ｃ）、
シリコン（Ｓｉ）、酸化窒化シリコン（ＳｉＯＮ）、炭
化シリコン（ＳｉＣ）を含む物質群から選択した一つ又
は二つ以上の物質からなるキャップ層を有することを特
徴とする請求項１記載の半導体装置。 - 【請求項７】 銅（Ｃｕ）を基としてタンタル（Ｔａ）
を添加したＣｕ−Ｔａ層を形成する工程と、 前記Ｃｕ−Ｔａ層の熱処理によってＣｕの粒界にＴａを
析出させる工程と、 を有することを特徴とする半導体装置の形成方法。 - 【請求項８】 前記Ｃｕ−Ｔａ層は、物理的気相成長
（ＰＶＤ）法又は化学的気相成長（ＣＶＤ）法により形
成したことを特徴とする請求項７記載の半導体装置の形
成方法。 - 【請求項９】 絶縁体の上にバリア層を形成する工程
と、 前記バリア層の上に銅（Ｃｕ）を基としてタンタル（Ｔ
ａ）を添加したＣｕ−Ｔａ層を形成する工程と、 前記Ｃｕ−Ｔａ層の上にキャップ層を形成する工程と、 前記バリア層、前記Ｃｕ−Ｔａ層及び前記キャップ層を
パターニングする工程と、 前記Ｃｕ−Ｔａ層に対して熱処理を行う工程と、 を有することを特徴とする半導体装置の形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008871A JPH10209156A (ja) | 1997-01-21 | 1997-01-21 | 半導体装置及びその形成方法 |
| US09/009,271 US6111318A (en) | 1997-01-21 | 1998-01-20 | Semiconductor device comprising Cu--Ta and method for forming the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008871A JPH10209156A (ja) | 1997-01-21 | 1997-01-21 | 半導体装置及びその形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209156A true JPH10209156A (ja) | 1998-08-07 |
Family
ID=11704758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9008871A Pending JPH10209156A (ja) | 1997-01-21 | 1997-01-21 | 半導体装置及びその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6111318A (ja) |
| JP (1) | JPH10209156A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000048241A1 (fr) * | 1999-02-15 | 2000-08-17 | Asahi Glass Company, Limited | Dispositif de circuit integre et procede de fabrication |
| KR20000059847A (ko) * | 1999-03-09 | 2000-10-05 | 윤종용 | 보이드를 억제하는 반도체장치의 금속배선 구조 제조방법 |
| GB2336469B (en) * | 1998-04-17 | 2001-02-21 | Nec Corp | Semiconductor device and manufacturing method of the same |
| JP2008252103A (ja) * | 2008-04-21 | 2008-10-16 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US8003527B2 (en) | 2009-08-06 | 2011-08-23 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349255A (ja) * | 1999-06-03 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| US6426289B1 (en) * | 2000-03-24 | 2002-07-30 | Micron Technology, Inc. | Method of fabricating a barrier layer associated with a conductor layer in damascene structures |
| KR101064402B1 (ko) * | 2009-01-12 | 2011-09-14 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치 |
| JP5582727B2 (ja) | 2009-01-19 | 2014-09-03 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| JP2024017007A (ja) | 2022-07-27 | 2024-02-08 | キオクシア株式会社 | 記憶装置及び導電層 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3883947A (en) * | 1971-11-05 | 1975-05-20 | Bosch Gmbh Robert | Method of making a thin film electronic circuit unit |
| US4517033A (en) * | 1982-11-01 | 1985-05-14 | Mitsubishi Denki Kabushiki Kaisha | Contact material for vacuum circuit breaker |
| JPH0250432A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | 半導体装置 |
-
1997
- 1997-01-21 JP JP9008871A patent/JPH10209156A/ja active Pending
-
1998
- 1998-01-20 US US09/009,271 patent/US6111318A/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2336469B (en) * | 1998-04-17 | 2001-02-21 | Nec Corp | Semiconductor device and manufacturing method of the same |
| US6890852B2 (en) | 1998-04-17 | 2005-05-10 | Nec Electronics Corporation | Semiconductor device and manufacturing method of the same |
| WO2000048241A1 (fr) * | 1999-02-15 | 2000-08-17 | Asahi Glass Company, Limited | Dispositif de circuit integre et procede de fabrication |
| US6639318B1 (en) | 1999-02-15 | 2003-10-28 | Asahi Glass Company, Limited | Integrated circuit device and its manufacturing method |
| KR20000059847A (ko) * | 1999-03-09 | 2000-10-05 | 윤종용 | 보이드를 억제하는 반도체장치의 금속배선 구조 제조방법 |
| JP2008252103A (ja) * | 2008-04-21 | 2008-10-16 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US8003527B2 (en) | 2009-08-06 | 2011-08-23 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device |
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| Publication number | Publication date |
|---|---|
| US6111318A (en) | 2000-08-29 |
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