JPH10209371A

JPH10209371A - Ｉｃメモリ

Info

Publication number: JPH10209371A
Application number: JP9006219A
Authority: JP
Inventors: Tomio Suzuki; 富夫鈴木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-01-17
Filing date: 1997-01-17
Publication date: 1998-08-07

Abstract

(57)【要約】【課題】インジェクション不良をなくすことができる
と共に、チップコストを削減することができるＩＣメモ
リを得る。【解決手段】複数の半導体チップで形成されたマルチ
チップ型のＩＣメモリにおいて、メモリセルアレイを有
する記憶回路部を半導体基板上に形成した少なくとも１
つの第１チップと、外部から信号が入力される入力回路
部、外部へ信号を出力する出力回路部、各内部回路への
電源を供給する電源回路部を半導体基板上に形成した第
２チップとを備え、上記第１チップを、第２チップ上に
貼り合わせて接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに関
するものであり、特に複数の半導体チップを用いて半導
体メモリを構成したマルチチップＩＣメモリに関するも
のである。

【０００２】

【従来の技術】図７は、従来における８Ｍ×３２のＤＲ
ＡＭを形成するＩＣメモリの回路例を示した概略ブロッ
ク図である。図７において、ＩＣメモリ１５０は、メモ
リセルアレイ１５１と、ロウデコーダ１５２と、コラム
デコーダ及び増幅回路１５３と、プリデコーダ１５４
と、入出力回路１５５と、電源回路１５６と、制御回路
１５７と、入力バッファ１５８と、アドレスバッファ１
５９とからなる。入出力回路１５５は、外部からのデー
タの入出力を行い、電源回路１５６は、外部から供給さ
れる電源に基づき各内部回路用のそれぞれの電圧及びパ
ワーオンリセット用信号等を発生させる。

【０００３】また、制御回路１５７は、ロウデコーダ１
５２、コラムデコーダ及び増幅回路１５３、プリデコー
ダ１５４、入出力回路１５５、電源回路１５６及びアド
レスバッファ１５９の制御を行う。入力バッファ１５８
は、ライトイネーブル信号及びチップイネーブル信号等
の外部からの制御信号が入力され、アドレスバッファ１
５９は、外部からのアドレスデータが入力される。な
お、上記コラムデコーダ及び増幅回路１５３には、セン
スアンプ、コラムデコーダ、Ｉ／Ｏスイッチトランジス
タ、プリアンプ等を含む。

【０００４】図８は、上記図７で示したＤＲＡＭを１チ
ップで形成した場合における、各回路のレイアウトを示
した図である。図８において、チップ２００には、２０
１及び２０２の部分にそれぞれ電源回路１５６が形成さ
れ、２０３の部分には、制御回路１５７及び入力バッフ
ァ１５８が形成され、２０４〜２０７の部分にメモリセ
ルアレイ１５１と、ロウデコーダ１５２と、コラムデコ
ーダ及び増幅回路１５３と、プリデコーダ１５４とが形
成され、２０８及び２０９の部分に入出力回路１５５及
びアドレスバッファ１５９が形成される。

【０００５】図９は、上記図８で示したチップ２００で
形成されるＩＣメモリ１５０のピン配置例を示した図で
あり、図１０は、図９で示したＩＣパッケージ内の構造
例を示した概略図である。図１０において、ＩＣメモリ
１５０は、上記チップ２００に形成された各パッド３０
１がボンディングワイヤ３０２でリードフレーム３０３
の所定の箇所にそれぞれ電気的に接続されている。

【０００６】

【発明が解決しようとする課題】上記入力バッファ１５
８、アドレスバッファ１５９等における入力には、入力
保護回路が設けられており、該入力保護回路はサージ吸
収を行う素子（以下、フィールドトランジスタと呼ぶ）
が形成されている。図１１は、フィールドトランジスタ
の構造例を示したチップ断面図である。フィールドトラ
ンジスタ４００は、ｐ形シリコン基板４０１に形成され
た２つのｎ⁺拡散領域４０２及び４０３の間に分離酸化
膜領域４０４を形成してなる。ｎ⁺拡散領域４０２は、
絶縁膜４０５内に形成されたアルミ配線４０６に接続さ
れてｎチャネル型ＭＯＳトランジスタのソースをなし、
ｎ⁺拡散領域４０３は、絶縁膜４０５内に形成されたア
ルミ配線４０７に接続されてｎチャネル型ＭＯＳトラン
ジスタのドレインをなす。

【０００７】上記フィールドトランジスタ４００のドレ
インは、上記図７及び図９で示したＶss端子に接続され
ており、フィールドトランジスタ４００のソースに大き
なアンダーショートが発生した信号が入力されると、ｐ
形シリコン基板４０１へ電子が注入される。例えば高速
に動作するシステムの場合−３〜−４Ｖのアンダーショ
ートが発生し、ｐ形シリコン基板４０１は、Ｖss又は−
１〜−２Ｖ程度にバイアスされているため、フィールド
トランジスタ４００のソースをなすｎ⁺拡散領域４０２
とｐ形シリコン基板４００が順バイアスとなり、ｐ形シ
リコン基板４００に電子が注入される。

【０００８】上記図７から図１１で示したＤＲＡＭは、
１チップで形成されているため、上記フィールドトラン
ジスタ４００のソースをなすｎ⁺拡散領域４０２とメモ
リセルアレイ１５１が、同一基板に形成されている。こ
のため、ｎ⁺拡散領域４０２から注入された上記電子が
メモリセルアレイ１５１まで到達し、メモリセルに記憶
されたデータを破壊するという、いわゆるインジェクシ
ョン不良が発生するという問題があった。

【０００９】更に、上記のように８Ｍ×３２のＤＲＡＭ
を１チップで形成した場合、チップサイズは約３００ｍ
ｍ²になる。しかし、チップサイズが１００ｍｍ²を超え
ると急激に歩留まりが低下し、チップコストが上昇する
という問題があった。

【００１０】本発明は、上記のような問題を解決するた
めになされたものであり、上記インジェクション不良を
なくすことができると共に、チップコストを削減するこ
とができるＩＣメモリを得ることを目的とする。

【００１１】

【課題を解決するための手段】本第１の発明に係るＩＣ
メモリは、複数の半導体チップで形成されたマルチチッ
プ型のＩＣメモリにおいて、メモリセルアレイを有する
記憶回路部を半導体基板上に形成した少なくとも１つの
第１チップと、外部から信号が入力される入力回路部、
外部へ信号を出力する出力回路部、各内部回路部への電
源を供給する電源回路部を半導体基板上に形成した第２
チップとを備え、上記第１チップは、第２チップ上に貼
り合わせて接続されるものである。

【００１２】本第２の発明に係るＩＣメモリは、第１の
発明において、上記第１チップが、バンプを用いて第２
チップ上に接続されるものである。

【００１３】本第３の発明に係るＩＣメモリは、第１又
は第２の発明において、半導体基板上に形成した２つの
ｎ⁺拡散領域の間に分離酸化膜領域を形成してなるサー
ジ吸収を行うための素子を、上記第２チップに形成する
ものである。

【００１４】本第４の発明に係るＩＣメモリは、第１か
ら第３の発明において、上記第１チップに形成される半
導体素子の膜厚を薄くし、上記第２チップに形成される
半導体素子の膜厚を厚くして形成するものである。

【００１５】本第５の発明に係るＩＣメモリは、第４の
発明において、上記第１チップに形成されるトランジス
タのゲート酸化膜の厚さを薄くし、上記第２チップに形
成されるトランジスタのゲート酸化膜の厚さを厚くして
形成するものである。

【００１６】本第６の発明に係るＩＣメモリは、第１か
ら第５の発明において、上記第１チップに形成される配
線層を薄膜で形成し、上記第２チップに形成される配線
層を厚膜で形成するものである。

【００１７】本第７の発明に係るＩＣメモリは、第１か
ら第６の発明において、上記第２チップの空き領域にデ
カップル用コンデンサを形成するものである。

【００１８】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。実施の形態１．図１は、本発明の実施の形態１における
マルチチップＩＣメモリの回路例を示したブロック図で
ある。

【００１９】図１おいて、ＩＣメモリ１は、メモリセル
アレイ２ａ，２ｂ，２ｃ，２ｄと、ロウデコーダ３ａ，
３ｂ，３ｃ，３ｄと、コラムデコーダ及び増幅回路４
ａ，４ｂ，４ｃ，４ｄと、プリデコーダ５ａ，５ｂ，５
ｃ，５ｄと、外部とのデータの入出力を行う入出力回路
６ａ，６ｂ，６ｃ，６ｄと、ロウデコーダ３ａ、コラム
デコーダ及び増幅回路４ａ、プリデコーダ５ａ並びに入
出力回路６ａの制御を行う制御回路７ａと、ロウデコー
ダ３ｂ、コラムデコーダ及び増幅回路４ｂ、プリデコー
ダ５ｂ並びに入出力回路６ｂの制御を行う制御回路７ｂ
と、ロウデコーダ３ｃ、コラムデコーダ及び増幅回路４
ｃ、プリデコーダ５ｃ並びに入出力回路６ｃの制御を行
う制御回路７ｃと、ロウデコーダ３ｄ、コラムデコーダ
及び増幅回路４ｄ、プリデコーダ５ｄ並びに入出力回路
６ｄの制御を行う制御回路７ｄとを備える。

【００２０】更に、ＩＣメモリ１は、外部から供給され
る電源に基づき、内部回路用の降圧電源電圧intＶcc、
シリコン基板バイアス用電圧Ｖbb、ワード線駆動用の昇
圧電圧Ｖpp、セルプレート用電圧Ｖcp及びビット線電位
保持用電圧ＶBLを発生させ、更に電源投入時のパワーオ
ンリセット用の信号ＰＯＲ等を発生させる電源回路８、
外部から入力されたロウアドレスストローブ信号、チッ
プイネーブル信号及びライトイネーブル信号に基づいて
生成した信号を制御回路７ａ〜７ｄに出力する入力バッ
ファ９と、上記制御回路７ａ〜７ｄからのイネーブル信
号によって制御され、外部からのアドレス信号に基づい
て内部アドレス信号を生成するアドレスバッファ１０と
を備える。

【００２１】上記入力バッファ９は、ロウアドレススト
ローブ信号／ＲＡＳが入力される／ＲＡＳ端子、チップ
イネーブル信号／ＣＥ0，／ＣＥ1，／ＣＥ2，／ＣＥ3が
入力される／ＣＥ0，／ＣＥ1，／ＣＥ2，／ＣＥ3の各端
子及びライトイネーブル信号／ＷＥが入力される／ＷＥ
端子にそれぞれ接続され、更に、各制御回路７ａ〜７ｄ
にそれぞれ接続される。また、上記アドレスバッファ１
０は、アドレス信号Ａ0〜Ａ13が入力されるＡ0〜Ａ13の
各端子にそれぞれ接続され、更に各プリデコーダ５ａ〜
５ｄにそれぞれ接続される。なお、／は、信号レベルの
反転を示している。

【００２２】上記各制御回路７ａ〜７ｄは、それぞれ対
応する、ロウデコーダ３ａ〜３ｄ、コラムデコーダ及び
増幅回路４ａ〜４ｄ、プリデコーダ５ａ〜５ｄ並びに入
出力回路６ａ〜６ｄに接続され、更に、電源回路８及び
アドレスバッファ１０にそれぞれ接続される。また、ロ
ウデコーダ３ａ〜３ｄ、並びにコラムデコーダ及び増幅
回路４ａ〜４ｄは、それぞれ対応するメモリセルアレイ
２ａ〜２ｄに接続され、更にコラムデコーダ及び増幅回
路４ａ〜４ｄは、それぞれ対応する入出力回路６ａ〜６
ｄに接続される。上記プリデコーダ５ａ〜５ｄは、それ
ぞれ対応するロウデコーダ３ａ〜３ｄに接続されると共
に、それぞれ対応するコラムデコーダ及び増幅回路４ａ
〜４ｄに接続される。更に、コラムデコーダ及び増幅回
路４ａ〜４ｄは、対応する入出力回路６ａ〜６ｄに接続
される。

【００２３】上記入出力回路６ａは、データ入出力端子
ＤＱ0〜ＤＱ7の各端子に接続され、入出力回路６ｂは、
データ入出力端子ＤＱ8〜ＤＱ15の各端子に接続され、
入出力回路６ｃは、データ入出力端子ＤＱ16〜ＤＱ23の
各端子に接続され、入出力回路６ｄは、データ入出力端
子ＤＱ24〜ＤＱ31の各端子に接続される。上記電源回路
８は、電源端子Ｖdd及びＶssに接続され、更に、各回路
へ電源の供給等を行うがその接続は省略する。なお、Ｉ
Ｃメモリ１には、電源端子Ｖdd及びＶssとは別に、電源
端子ＶddQ及びＶssQを備えており、該電源端子ＶddQ及
びＶssQは、各回路の所定の箇所に接続されるがここで
はその接続を省略している。

【００２４】上記コラムデコーダ及び増幅回路４ａ〜４
ｄは、対応するロウデコーダ３ａ〜３ｄにより選択され
たワード線によって接続されるメモリセルのデータを増
幅するためのセンスアンプと、対応するプリデコーダ５
ａ〜５ｄの出力に基づいて該センスアンプを選択するた
めのコラムデコーダと、コラムデコーダからの出力信号
に基づいて上記センスアンプをローカルＩ／Ｏ線へ接続
するためのＩ／Ｏスイッチトランジスタと、該ローカル
Ｉ／Ｏ線へ読み出された信号を増幅するプリアンプ等を
含む。更に、上記コラムデコーダ及び増幅回路４ａ〜４
ｄは、対応する入出力回路６ａ〜６ｄの出力信号に基づ
いて、対応するメモリセルアレイ２ａ〜２ｄへデータを
書き込むためのライト回路を含むようにしてもよい。

【００２５】上記プリデコーダ５ａ〜５ｄは、アドレス
バッファ１０から入力された内部アドレス信号からプリ
デコード信号を生成し、該プリデコード信号を対応する
ロウデコーダ３ａ〜３ｄ、並びにコラムデコーダ及び増
幅回路４ａ〜４ｄに出力する。また、上記入出力回路６
ａ〜６ｄは、対応するコラムデコーダ及び増幅回路４ａ
〜４ｄにおけるプリアンプの出力信号に基づいて各デー
タ端子からデータを出力する。なお、上記メモリセルア
レイ２ａ〜２ｄ、ロウデコーダ３ａ〜３ｄ、コラムデコ
ーダ及び増幅回路４ａ〜４ｄ、プリデコーダ５ａ〜５ｄ
及び制御回路７ａ〜７ｄが記憶回路部をなし、入出力回
路６ａ〜６ｄ、入力バッファ９及びアドレスバッファ１
０が入力回路部をなし、入出力回路６ａ〜６ｄは出力回
路部をもなす。また、上記電源回路８が電源回路部をな
す。

【００２６】上記のような構成において、メモリセルア
レイ２ａ、ロウデコーダ３ａ、コラムデコーダ及び増幅
回路４ａ、プリデコーダ５ａ並びに制御回路７ａを１つ
のチップで形成してチップ２０とし、メモリセルアレイ
２ｂ、ロウデコーダ３ｂ、コラムデコーダ及び増幅回路
４ｂ、プリデコーダ５ｂ並びに制御回路７ｂを１つのチ
ップで形成してチップ３０とし、メモリセルアレイ２
ｃ、ロウデコーダ３ｃ、コラムデコーダ及び増幅回路４
ｃ、プリデコーダ５ｃ並びに制御回路７ｃを１つのチッ
プで形成してチップ４０とし、メモリセルアレイ２ｄ、
ロウデコーダ３ｄ、コラムデコーダ及び増幅回路４ｄ、
プリデコーダ５ｄ並びに制御回路７ｄを１つのチップで
形成してチップ５０とする。

【００２７】更に、上記入出力回路６ａ〜６ｄ、電源回
路８、入力バッファ９及びアドレスバッファ１０を１つ
のチップで形成してチップ６０とし、該チップ６０上
に、上記各チップ２０，３０，４０，５０をそれぞれ配
置して接続する。ここで、上記制御回路７ａ〜７ｄは、
それぞれ形成されたチップをイネーブルにする信号が入
力されると、電源回路８に信号を出力し、電源回路８
は、該信号を受けなかった制御回路が形成された各チッ
プに対して供給する電源の容量を小さくする。なお、上
記チップ２０，３０，４０，５０が第１チップをなし、
上記チップ６０が第２チップをなす。

【００２８】次に、図２は、上記チップ２０，３０，４
０，５０をチップ６０上に配置するレイアウト例を示し
た図である。図２において、チップ２０には、２１〜２
４の部分にメモリセルアレイ２ａ、ロウデコーダ３ａ、
コラムデコーダ及び増幅回路４ａ、並びにプリデコーダ
５ａが形成され、２５の部分に制御回路７ａが形成され
る。チップ３０には、３１〜３４の部分にメモリセルア
レイ２ｂ、ロウデコーダ３ｂ、コラムデコーダ及び増幅
回路４ｂ、並びにプリデコーダ５ｂが形成され、３５の
部分に制御回路７ｂが形成される。

【００２９】同様に、チップ４０には、４１〜４４の部
分にメモリセルアレイ２ｃ、ロウデコーダ３ｃ、コラム
デコーダ及び増幅回路４ｃ、並びにプリデコーダ５ｃが
形成され、４５の部分に制御回路７ｃが形成される。チ
ップ５０には、５１〜５４の部分にメモリセルアレイ２
ｄ、ロウデコーダ３ｄ、コラムデコーダ及び増幅回路４
ｄ、並びにプリデコーダ５ｄが形成され、５５の部分に
制御回路７ｄが形成される。また、チップ６０には、６
１〜６４の部分に入出力回路６ａ〜６ｄ、入力バッファ
９及びアドレスバッファ１０が形成され、６５の部分に
電源回路８が形成される。更に、チップ６０上には上記
チップ２０，３０，４０，５０がそれぞれ配置されると
共に接続される。

【００３０】通常、集積度が高い回路部分の不良率は高
く、更にチップサイズが１００ｍｍ²を超えると急激に
歩留まりが低下することから、集積度が高くなる回路部
分を上記チップ２０，３０，４０，５０に分割して形成
する共に、チップ２０，３０，４０，５０のチップサイ
ズを１００ｍｍ²を超えないようにすることにより、歩
留まりを良くしてチップコストを低下させることができ
る。なお、本実施の形態１においては、集積度が高くな
る部分を、４つのチップ２０，３０，４０，５０に分割
して形成したが、これに限定するものではなく、チップ
２０，３０，４０，５０のチップサイズが１００ｍｍ²
を超える場合、集積度が高くなる部分を更に多くのチッ
プに分割するようにして、チップサイズが１００ｍｍ²
以下になるようにすればよい。

【００３１】次に、図３は、チップ６０上にチップ２０
を接続する接続方法を示した概略の断面図であり、図３
を用いて、チップ６０上にチップ２０，３０，４０，５
０を接続する方法についてチップ２０を例にして説明す
る。なお、図３においては、説明を分かりやすくするた
めに、チップ２０及び６０に形成された各デバイスは省
略しており、チップ２０及び６０の接続に関する部分の
みを示している。また、図３では、チップ２０及び６０
の一部分のみを示している。

【００３２】図３において、チップ２０の各デバイスが
形成された１方の面には、接続用の電極７１及び７２が
形成されており、該電極７１及び７２上にはそれぞれ絶
縁膜７３が形成されていない。同様に、チップ６０の各
デバイスが形成された１方の面には、接続用の電極７５
及び７６が形成され、更にボンディングワイヤを用いて
リードフレームに接続するためのパッド７７が形成され
ており、該電極７５，７６及びパッド７７上にはそれぞ
れ絶縁膜７８が形成されていない。上記電極７１と電極
７５、及び電極７２と電極７６とはそれぞれ対応した位
置に形成されており、バンプ８１を用いて電極７１と電
極７５が接続され、バンプ８２を用いて電極７２と電極
７６が接続される。

【００３３】図４は、本実施の形態１のＩＣメモリにお
けるＩＣパッケージ内の構造例を示した概略図である。
図４において、ＩＣメモリ１は、チップ２０，３０，４
０，５０を上記図３で示した方法で接続したチップ６０
に形成された各パッド７７が、ボンディングワイヤ８５
でリードフレーム８６の所定の箇所にそれぞれ電気的に
接続されている。

【００３４】次に、図５は、上記図１で示したアドレス
バッファ１０の一部分を示す回路例である。なお、図５
で示すパッド７７は、パッド７７ａとする。図５におい
て、外部からアドレス信号が入力されるパッド７７に
は、フィールドトランジスタを有する入力保護回路９１
が接続されている。該入力保護回路９１は、フィールド
トランジスタ９２、ｎチャネル型ＭＯＳトランジスタ９
３及び２つの抵抗９４，９５で形成されている。

【００３５】パッド７７ａには、抵抗９４を介してフィ
ールドトランジスタ９２のソースが接続されており、該
接続部には抵抗９５を介してｎチャネル型ＭＯＳトラン
ジスタ９３のドレインが接続される。フィールドトラン
ジスタ９２のドレイン、ｎチャネル型ＭＯＳトランジス
タ９３のゲート及びソースは、それぞれＶss端子に接続
される。ｎチャネル型ＭＯＳトランジスタ９３のドレイ
ンと抵抗９５との接続部は、ＮＯＲ回路９６の一方の入
力端子に接続され、ＮＯＲ回路９６の他方の入力端子に
は、パッド７７に不定入力電位が印加されたときに、Ｎ
ＯＲ回路９６に流れる電流を防止するためのアドレスバ
ッファ・イネーブル信号／ＣＡＩが入力される。

【００３６】上記ＮＯＲ回路９７の出力には、インバー
タ回路９７を介して、トランスミッションゲート９８に
接続され、該トランスミッションゲート９８は、２つの
インバータ回路９９，１００で形成したラッチ回路１０
１に接続され、該ラッチ回路１０１は、インバータ回路
１０２を介して各プリデコーダ５ａ〜５ｄに接続され
る。また、パッド７７に入力された信号を所定のタイミ
ングで上記ラッチ回路１０１にラッチさせるためのアド
レスラッチ信号／ＣＡＬが、トランスミッションゲート
９８を形成するｎチャネル型ＭＯＳトランジスタのゲー
ト及びインバータ回路１０３を介してｐチャネル型ＭＯ
Ｓトランジスタのゲートにそれぞれ入力される。

【００３７】このような構成において、上記入力保護回
路９１を含めたアドレスバッファ１０は、上記図２で示
したチップ６０に形成されており、フィールドトランジ
スタ９２もチップ６０に形成されている。ここで、メモ
リセルアレイ２ａ〜２ｄは、チップ６０に形成されてお
らず、チップ２０，３０，４０，５０にそれぞれ形成さ
れている。このことから、フィールドトランジスタ９２
とメモリセルアレイ２ａ〜２ｄが同一チップに形成され
ていないため、パッド７７から入力される信号における
アンダーシュートによって発生するインジェクション不
良を防止することができる。なお、上記入力保護回路９
１を構成するｎチャネル型ＭＯＳトランジスタ９３は、
動作チェック用に使用されるものである。

【００３８】図６は、上記図１で示した入出力回路６ａ
〜６ｄの一部分を示す回路例である。なお、図６で示す
パッド７７をパッド７７ｂとする。図６において、パッ
ド７７ｂには、ｎチャネル型ＭＯＳトランジスタ１１１
のソースとｎチャネル型ＭＯＳトランジスタ１１２のド
レインが接続されており、ｎチャネル型ＭＯＳトランジ
スタ１１１のドレインはＩＣメモリ１の電源端子ＶddQ
に接続されており、ｎチャネル型ＭＯＳトランジスタ１
１２のソースはＩＣメモリ１の電源端子ＶssQに接続さ
れている。

【００３９】ｎチャネル型ＭＯＳトランジスタ１１１の
ゲートは、レベル変換回路１１３の出力に接続されてお
り、該レベル変換回路１１３の入力はＮＡＮＤ回路１１
４の出力に接続されている。ＮＡＮＤ回路１１４の一方
の入力にはＮＡＮＤ回路１１５の一方の入力が接続され
ており、該接続部には、制御回路からのアウトプットイ
ネーブル信号ＯＥＭが入力される。

【００４０】ＮＡＮＤ回路１１４の他方の入力端子に
は、入出力回路に対応するコラムデコーダ及び増幅回路
からのデータ信号DATAが入力され、ＮＡＮＤ回路１１５
の他方の入力には、入出力回路に対応するコラムデコー
ダ及び増幅回路からの反転データ信号／DATAが入力され
る。ＮＡＮＤ回路１１５の出力は、インバータ回路１１
６の入力に接続され、インバータ回路１１６の出力は、
ｎチャネル型ＭＯＳトランジスタ１１２のゲートに接続
される。

【００４１】また、上記レベル変換回路１１３におい
て、電源端子１１７は電源回路８に接続され、電源回路
８から昇圧電圧Ｖppが供給され、電源端子１１８はＩＣ
メモリ１のＶss端子に接続される。なお、上記電源端子
１１７をＩＣメモリ１のＶdd端子に接続してもよい。こ
のように、レベル変換回路１１３の電源端子１１７，１
１８と、ｎチャネル型ＭＯＳトランジスタ１１１，１１
２に接続される電源を分けることにより、パッド７７ｂ
からデータが出力されるデータ出力時に発生するノイズ
が、チップ基板を介してレベル変換回路１１３に回り込
むことを防止できる。また、レベル変換回路１１３の電
源端子１１７に昇圧電圧Ｖppを供給することにより、パ
ッド７７ｂから出力される信号の「Ｈ」レベルを高くす
ることができる。

【００４２】ここで、上記ＮＡＮＤ回路１１４及び１１
５の各入力は、コラムデコーダ及び増幅回路に接続され
ることから、上記入出力回路６ａ〜６ｄにおいて、上記
ＮＡＮＤ回路１１４及び１１５の部分だけを、対応する
チップ２０，３０，４０，５０に形成することができ
る。このようにすることで、配線を短くすることがで
き、配線の簡略化を行うことができると共に、バンプの
数を削減することができるため、コストダウンを行うこ
とができる。

【００４３】更に、上記チップ６０における６１〜６５
の領域以外の空き領域に、２層の金属配線層と分離酸化
膜を形成することによってデカップル用コンデンサを形
成することができる。ＩＣメモリ１をチップ６０上にチ
ップ２０，３０，４０，５０を接続するマルチチップ構
造にしたことから、従来の１チップで形成した場合と比
較して、チップ６０に上記空き領域を大きく形成するこ
とができるため、従来よりも大きな容量のデカップル用
コンデンサを形成することができ、従来、外付けされて
いたデカップル用コンデンサを削減することができる。

【００４４】このようにチップ６０に形成したデカップ
ル用コンデンサを、ＩＣメモリ１のＶddQ端子及びＶssQ
端子間、又は電源回路８の昇圧電圧Ｖppを出力する端子
及びＩＣメモリ１のＶss端子間に接続することにより、
ノイズの低減を図ることができる。また、チップ２０，
３０，４０，５０で消費される電源用のデカップル用コ
ンデンサとして使用することもできる。

【００４５】上記のように、本発明の実施の形態１にお
けるマルチチップＩＣメモリは、集積度の高い回路部分
である、メモリセルアレイ２ａ〜２ｄ、ロウデコーダ３
ａ〜３ｄ、コラムデコーダ及び増幅回路４ａ〜４ｄ、プ
リデコーダ５ａ〜５ｄ及び制御回路７ａ〜７ｄをそれぞ
れチップ２０，３０，４０，５０に形成し、比較的集積
度の低い回路部分である入出力回路６ａ〜６ｄ、電源回
路８、入力バッファ９及びアドレスバッファ１０をチッ
プ６０に形成し、上記チップ２０，３０，４０，５０を
それぞれチップ６０上に配置して接続した。

【００４６】このことから、従来は同一平面上に２次元
的にレイアウトされていたものを、チップを重ねて接続
するようにしたため、３次元的にレイアウトできるよう
になり、各部分を接続する信号線の長さを短くすること
ができ、動作の高速化を図る上で有利となる。また、チ
ップ２０，３０，４０，５０とチップ６０との製造プロ
セスを別々にできることから、チップ２０，３０，４
０，５０は、配線層を微細化に適した薄膜で形成し、チ
ップ６０は、あまり微細化する必要がないため厚膜で形
成することが容易となる。このため、チップ６０の配線
は、抵抗値を小さくすることができ、離れた場所に形成
された回路を接続する配線は、チップ６０に形成し、近
い場所に形成された回路を接続する配線は、チップ２
０，３０，４０，５０に形成することにより、回路の高
速化を図ることができる。

【００４７】更に、チップ２０，３０，４０，５０に形
成されたトランジスタ、及びチップ６０に形成されたト
ランジスタのゲート酸化厚膜を変えることも容易にでき
る。すなわち、サージ等が入力される可能性のある、チ
ップ６０に形成された入力バッファ、アドレスバッファ
及び入出力回路等を形成するトランジスタは、ゲート酸
化膜の厚いものを使用し、チップ２０，３０，４０，５
０に形成された制御回路等を形成するトランジスタは、
ゲート酸化膜の薄い微細化に適したものを使用する。こ
のようにすることによって、微細化したときに生じる入
出力部でのサージ耐圧低下を回避することができる。ま
た、メモリセルアレイをチップ２０，３０，４０，５０
に形成し、フィールドトランジスタをチップ６０に形成
し、メモリセルアレイとフィールドトランジスタとを異
なるチップにそれぞれ形成することができ、インジェク
ション不良を防止することができる。

【００４８】また、製造不良が発生しやすい集積度の高
い回路部分をチップ２０，３０，４０，５０に形成し
て、チップ２０，３０，４０，５０の各チップサイズを
１００ｍｍ²以下にすることにより、歩留まりを良くす
ることができチップコストの低下を図ることができる。

【００４９】

【発明の効果】第１の発明に係るＩＣメモリは、メモリ
セルアレイを有する記憶回路部を半導体基板上に形成し
た少なくとも１つの第１チップを、外部から信号が入力
される入力回路部、外部へ信号を出力する出力回路部、
各内部回路への電源を供給する電源回路部を半導体基板
上に形成した第２チップ上に貼り合わせて接続するよう
にした。このことから、従来は同一平面上に２次元的に
レイアウトされていたものを、チップを重ねて接続する
ようにしたため、３次元的にレイアウトできるようにな
り、各部分を接続する信号線の長さを短くすることがで
き、動作の高速化を図る上で有利となる。また、製造不
良が発生しやすい集積度の高い記憶回路部を第１チップ
に形成して、第１チップのチップサイズを１００ｍｍ²
以下にすることにより、歩留まりを良くすることができ
チップコストの低下を図ることができる。

【００５０】第２の発明に係るＩＣメモリは、第１の発
明において、具体的には、バンプを用いて第２チップ上
に第１チップを接続した。このことから、従来は同一平
面上に２次元的にレイアウトされていたものを、チップ
を重ねてバンプで接続するようにしたため、３次元的に
レイアウトできるようになり、各部分を接続する信号線
の長さを短くすることができ、動作の高速化を図る上で
有利となる。また、製造不良が発生しやすい集積度の高
い記憶回路部を第１チップに形成して、第１チップのチ
ップサイズを１００ｍｍ²以下にすることにより、歩留
まりを良くすることができチップコストの低下を図るこ
とができる。

【００５１】第３の発明に係るＩＣメモリは、第１又は
第２の発明において、半導体基板上に形成した２つのｎ
⁺拡散領域の間に分離酸化膜領域を形成してなる、サー
ジ吸収を行うための素子を、第２チップに形成した。こ
のことから、メモリセルアレイを第１チップに形成し、
上記サージ吸収を行うための素子を第２チップに形成し
たことから、メモリセルアレイに起きるインジェクショ
ン不良を防止することができる。

【００５２】第４の発明に係るＩＣメモリは、第１から
第３の発明において、第１チップに形成する半導体素子
の膜厚を薄くし、第２チップに形成する半導体素子の膜
厚を厚くした。このことから、第１チップと第２チップ
との製造プロセスを別々にでき、サージ等が入力される
可能性のある、第２チップに形成された半導体素子の膜
圧を厚くすることにより、微細化したときに生じる入出
力部でのサージ耐圧低下を回避することができる。

【００５３】第５の発明に係るＩＣメモリは、第４の発
明において、具体的には、第１チップに形成されるトラ
ンジスタのゲート酸化膜の厚さを薄くし、第２チップに
形成されるトランジスタゲート酸化膜の厚さを厚くし
た。このことから、第１チップと第２チップとの製造プ
ロセスを別々にでき、サージ等が入力される可能性のあ
る、第２チップに形成されたトランジスタは、ゲート酸
化膜の厚いものを使用し、第１チップに形成されたトラ
ンジスタは、ゲート酸化膜の薄い微細化に適したものを
使用する。このようにすることによって、微細化したと
きに生じる入出力部でのサージ耐圧低下を回避すること
ができる。

【００５４】第６の発明に係るＩＣメモリは、第１から
第５の発明において、第１チップに形成される配線層を
薄膜で形成し、第２チップに形成される配線層を厚膜で
形成した。このことから、第１チップと第２チップとの
製造プロセスを別々にでき、第１チップは、配線層を微
細化に適した薄膜で形成し、第２チップは、あまり微細
化する必要がないため厚膜で形成することが容易にでき
る。このため、第１チップの配線は、抵抗値を小さくす
ることができ、離れた場所に形成された回路を接続する
配線は、第１チップに形成し、近い場所に形成された回
路を接続する配線は、第２チップに形成することによ
り、回路の高速化を図ることができる。

【００５５】第７の発明に係るＩＣメモリは、第１から
第６の発明において、素子が形成されていない第２チッ
プの空き領域に、デカップル用コンデンサを形成した。
このことから、従来と比較して、第２チップに上記空き
領域を大きく形成することができるため、従来よりも大
きな容量のデカップル用コンデンサを形成することがで
き、外付けされていた従来のデカップル用コンデンサを
削減することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるマルチチップ
ＩＣメモリの回路例を示したブロック図である。

【図２】チップ２０，３０，４０，５０をチップ６０
上に配置するレイアウト例を示した図である。

【図３】チップ６０上にチップ２０を接続する接続方
法を示した概略の断面図である。

【図４】本発明の実施の形態１におけるＩＣメモリの
ＩＣパッケージ内の構造例を示した概略図である。

【図５】図１で示したアドレスバッファ１０の一部分
を示す回路例である。

【図６】図１で示した入出力回路６ａ〜６ｄの一部分
を示す回路例である。

【図７】従来におけるＤＲＡＭを形成するＩＣメモリ
の回路例を示した概略ブロック図である。

【図８】図７で示したＤＲＡＭを１チップで形成した
場合における、各回路のレイアウトを示した図である。

【図９】図８で示したチップ２００で形成されるＩＣ
メモリ１５０のピン配置例を示した図である。

【図１０】図９で示したＩＣパッケージ内の構造例を
示した概略図である。

【図１１】フィールドトランジスタの構造例を示した
チップ断面図である。

【符号の説明】

１ＩＣメモリ、２ａ〜２ｄメモリセルアレイ、
３ａ〜３ｄロウデコーダ、４ａ〜４ｄコラムデコ
ーダ及び増幅回路、５ａ〜５ｄプリデコーダ、６
ａ〜６ｄ入出力回路、７ａ〜７ｄ制御回路、８
電源回路、９入力バッファ、１０アドレスバッ
ファ、２０，３０，４０，５０，６０チップ、８
１バンプ

Claims

【特許請求の範囲】

【請求項１】複数の半導体チップで形成されたマルチ
チップ型のＩＣメモリにおいて、メモリセルアレイを有する記憶回路部を半導体基板上に
形成した少なくとも１つの第１チップと、外部から信号が入力される入力回路部、外部へ信号を出
力する出力回路部、各内部回路への電源を供給する電源
回路部を半導体基板上に形成した第２チップとを備え、上記第１チップは、第２チップ上に貼り合わせて接続さ
れることを特徴とするＩＣメモリ。
【請求項２】上記第１チップは、バンプを用いて第２
チップ上に接続されることを特徴とする請求項１に記載
のＩＣメモリ。
【請求項３】上記第２チップは、半導体基板上に形成
した２つのｎ⁺拡散領域の間に分離酸化膜領域を形成し
てなる、サージ吸収を行うための素子が形成されること
を特徴とする請求項１又は請求項２のいずれかに記載の
ＩＣメモリ。
【請求項４】上記第１チップに形成される半導体素子
の膜厚を薄くし、上記第２チップに形成される半導体素
子の膜厚を厚くして形成することを特徴とする請求項１
から請求項３のいずれかに記載のＩＣメモリ。
【請求項５】上記第１チップに形成されるトランジス
タのゲート酸化膜の厚さを薄くし、上記第２チップに形
成されるトランジスタのゲート酸化膜の厚さを厚くして
形成することを特徴とする請求項４に記載のＩＣメモ
リ。
【請求項６】上記第１チップに形成される配線層を薄
膜で形成し、上記第２チップに形成される配線層を厚膜
で形成することを特徴とする請求項１から請求項５のい
ずれかに記載のＩＣメモリ。
【請求項７】上記第２チップは、空き領域にデカップ
ル用コンデンサが形成されることを特徴とする請求項１
から請求項６のいずれかに記載のＩＣメモリ。