JPH10209376A - 半導体デバイス試験システムおよび方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＪＴＡＧ回路の試験の間のクロックサイクル
を節減する。 【解決手段】 半導体デバイスを試験するためのシステ
ムであって、所定の仕方で機能を果たすための機能回路
と、機能回路の正しい動作を試験するためのテスト回路
とをそなえた半導体チップが設けられる。テスト回路に
は、命令データを復号する復号回路（命令復号）と、復
号された命令を記憶する命令保持レジスタ（命令保持レ
ジスタ）と、命令保持レジスタの出力を受けて、予想さ
れる命令復号と比較するために復号された命令データを
出力する命令復号テストレジスタ（命令復号テストレジ
スタ）とが含まれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に、ＩＥＥＥ規
格１１４９．１−１９９０またはＩＥＥＥ規格１１４
９．１−１９９０（ＩＥＥＥ規格１１４９．１ａ−１９
９３を含む）に適合する装置もしくは同様のスキャン構
成を試験するためのシステムおよび方法に関するもので
あるが、特定用途の集積回路（ＡＳＩＣ：Ａｐｐｌｉｃ
ａｔｉｏｎＳｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ）のこのような試験に限定されないこ
とが好ましい。

【０００２】

【従来の技術】ＩＥＥＥ規格１１４９．１（共同試験操
作グループ規格：ＪＴＡＧ−Ｊｏｉｎｔ Ｔｅｓｔ Ａ
ｃｔｉｏｎ Ｇｒｏｕｐ Ｓｔａｎｄａｒｄ）はＡＳＩ
Ｃの相互接続試験のためのバウンダリスキャンの構成を
作成している。ＪＴＡＧ規格は、（入力ピンで直列デー
タを受ける）スキャン入力および（出力ピンでＡＳＩＣ
からの直列データを受ける）スキャン出力をそなえた、
その回路の一部として被試験ＡＳＩＣ上に配置されたス
キャン形構成である。ＡＳＩＣには、任意の時点での所
望の動作モードを示すモードピン、クロックピン、およ
びリセットピンも含まれている。

【０００３】ＡＳＩＣは、パッケージ（たとえば、デュ
アルインラインパッケージすなわちＤＩＰ、リードレス
チップキャリアすなわちＬＣＣ、ピングリッドアレー、
クワッドフラットパック等）に組み立てる前と組み立て
た後に、試験される。パッケージに組み立てる前に、特
別のプローブカード、ならびに入力信号、出力信号、お
よび双方向信号の組で構成されるテストベクトルを使用
する特別なマシンによってＡＳＩＣを調べることができ
る。これらのテストベクトルを使用してプローブマシン
に情報を与えることにより、ＡＳＩＣに電気的な刺激を
与えて、検証することができる。各ベクトルには、１組
の入力信号（刺激）および１組の出力信号が含まれる。
各テストベクトルに対する入力刺激の印加後に、プロー
ブマシンはその１組の出力信号を検証する。

【０００４】予備組み立てされたＡＳＩＣが機能を果た
すことが検証されると、これらのＡＳＩＣが組み立てら
れてパッケージングされた部品とされ、今度は１組のプ
ローブの代わりにソケットをそなえた同じ型の装置を使
用して再試験される。同じ組のテストベクトルを使用し
て、組み立て後の動作を検証する。

【０００５】ＪＴＡＧ規格は、ＡＳＩＣと、ＡＳＩＣを
回路基板に搭載した後の基板レベルの相互接続との両方
で使用するためのものである。現在使用されている径路
の密度のため、そしてこれらの回路基板に搭載されてい
る間にアクセスすることができるピンを使用しないＡＳ
ＩＣを使用するため、組み立て後に回路基板とそれに搭
載されたＡＳＩＣを試験することがますます難しくなり
つつある。ＪＴＡＧ１１４９．１規格は、正常なＡＳＩ
Ｃ機能回路とＡＳＩＣのピンとの間に配置されたバウン
ダリスキャンレジスタを使用する個別ＡＳＩＣに組み込
まれた特別の回路を含む構成である。ＪＴＡＧ規格の特
別な試験機能により、ＡＳＩＣ上のＪＴＡＧ回路はＡＳ
ＩＣのインタフェースを引き継ぎ、ＡＳＩＣの出力信号
を駆動する。これにより、回路基板上でＡＳＩＣが相互
接続されるＡＳＩＣのＪＴＡＧバウンダリスキャンによ
りＡＳＩＣの出力信号を捕捉することができる。ＡＳＩ
Ｃが回路基板上に搭載されている間にＡＳＩＣの内部動
作を試験するためにも、ＪＴＡＧ回路を同様に使用する
ことができる。これは、クロック（ＴＣＫ）、テストモ
ード選択（ＴＭＳ）、テストデータイン（ＴＤＩ）、テ
ストデータアウト（ＴＤＯ）、および選択的テストリセ
ット信号（ＴＲＳＴ＿）の５個の信号直列インタフェー
スを介して外部標準ＪＴＡＧ制御器の制御下で行われ
る。

【０００６】最初に、スキャン入力を介して命令がスキ
ャンされて、命令シフトレジスタに入れられる。スキャ
ンの終わりに、命令シフトレジスタの中の命令が直ちに
復号され（命令によって規定された機能を遂行するため
に、すべての制御信号が適当な状態に設定されるように
組み合わせ論理を介して伸長され）、復号された命令ま
たは命令復号が１組の並列ラッチに記憶される。これら
の命令復号は、試験論理の動作を制御するために使用さ
れる。

【０００７】１１４９．１のＪＴＡＧ規格は３つの命令
しか必要としないが、無制限の数の選択的な命令があ
り、各命令はそれ自身の復号をそなえている。各復号
は、試験論理の動作を指定するために使用される制御論
理の組み合わせである。ＪＴＡＧ規格の回路を完全に試
験するために、各命令は命令シフトレジスタにシフトし
て入れなければならず、復号の各ビットの状態を判定す
るために測定を行わなければならない。ＡＳＩＣの外部
ピンの応答に基づいてこれらの復号ビットの状態を検証
する際の困難さのために、各命令の各ビットに対して数
千個までのテストベクトルが必要とされることがあるの
で、ベクトルの数が膨大となり、試験時間が長くなり、
余計なテスタのコストが生じる。各命令は完全に試験し
なければならず、そして各命令の試験は多数のテストベ
クトルを必要とするので、ほんの２、３個より多いＪＴ
ＡＧ命令を使用するＡＳＩＣは許容できない数のテスト
ベクトルを必要とする。（「テストベクトル」という用
語は任意の時点におけるＡＳＩＣのピンの状態の記述で
ある。）ＡＳＩＣ上でＪＴＡＧ回路を試験するために必
要とされるテストベクトルの数を減らすことにより、テ
スタの時間と費用を大量に節減できることは明らかであ
る。

【０００８】

【発明が解決しようとする課題】本発明が扱う問題は、
ＪＴＡＧ回路自体の試験である。ＪＴＡＧ回路は各ＡＳ
ＩＣの中に含まれているので、これを検証してからでな
いと、ＡＳＩＣが使用可能であると確かめることができ
ない。従来技術ではテスト命令をシフトインし、これに
応答してチップが何をしたかを観察することによりこの
試験が行われ、命令が送られた後、デバイスの動作の観
測により復号のチェックが行われた。この試験はプロー
ブで行われ、上記のようにＡＳＩＣが組み立てられた後
に繰り返される。ＡＳＩＣの正しい動作を検証する唯一
の方法は、与えられた入力刺激に対するＡＳＩＣの出力
ピンの応答を監視することであるので、ＪＴＡＧ回路の
試験は複雑であり、時間のかかるものである。ＩＥＥＥ
規格１１４９．１ａ−１９９０は３つの特定の命令を必
要とするだけであるが、これによりＡＳＩＣ設計者およ
びシステムエンジニアが定めるような無限の数の命令を
使用することができ、システムの試験が容易になる。こ
れらの試験は、出力を監視して正しい応答が行われるこ
とを検証しながら、スキャンしてＪＴＡＧ命令を入れた
後、ＡＳＩＣの入力を操作することにより行われる。各
命令は多数のビットに復号される（これらの多数のビッ
トはＪＴＡＧ回路を制御するために使用され、スキャン
により新しい命令が入れられた直後に更新される）の
で、そして各命令に対して正しく復号されるように各ビ
ットを検証しなければならないので、完全な検証のため
には何千何万ものベクトルが必要とされることがある。
その結果、試験時間が長くなり、これに伴って試験コス
トが高くなる。

【０００９】

【課題を解決するための手段】本発明によるシステム
は、既にＡＳＩＣに存在し、命令復号論理を検証するた
めに必要とされるテストベクトルの数を大幅に削減する
ＪＴＡＧ規格試験回路のための高速試験手段である。本
発明の１つの目的はＪＴＡＧ回路の試験の間のクロック
サイクルを節減することである。テスト命令の実際の復
号を本発明に従って観測することができる。同じ論理ゲ
ートを使用して多数の命令を復号するので、ＪＴＡＧ回
路の中で復号回路が正しく動作することを検証するため
に、削減されたテストベクトルの組を使用することがで
きる。本発明はＪＴＡＧ回路自体の正しい動作を検証す
る。

【００１０】これは、この特別試験直前の命令から復号
を捕捉することにより行われる。従来技術の手順に従っ
て復号が行われていることを検証するためには何万クロ
ックサイクルも必要であるのに対して、わずかなクロッ
クサイクル内に復号を送出することができる。命令が使
用する復号論理のほとんどは他の命令に共通であるの
で、論理の影響は復号のその部分を使用する単一の命令
によって検証するだけでよい。命令復号テストレジスタ
が含まれている場合には、その単一の検証に続いて、以
後の命令に対する復号の検証は、その復号を試験しなけ
ればならない命令を単にシフトインし、テスト命令をシ
フトインし、命令復号テストレジスタに保持されている
値をシフトアウトし、それを予想された結果と比較する
ことにより行うことができる。この比較値はテストベク
トルに含まれ、テスタにより行われる。命令復号テスト
レジスタには、前のＪＴＡＧ命令の復号が自動的にロー
ドされる。この方法により、命令復号テストレジスタが
含まれていないＡＳＩＣの復号検証に必要とされる冗長
性が大幅に削減される。

【００１１】本発明の実施例では、命令復号テストレジ
スタと呼ばれる付加的なテストレジスタが設けられる。
この命令復号テストレジスタを使用して、前のＪＴＡＧ
命令の復号を捕捉する。この前のＪＴＡＧ命令の復号は
シフトアウトし、検証することができる。ＪＴＡＧ命令
がＡＳＩＣにシフトインされると、この命令復号テスト
レジスタは、その復号が新しい命令の復号に置き換えら
れる前に、前の命令の復号を捕捉する。ほとんどの復号
ビットは数個の異なる命令により使用されるので、復号
ビットに対するＡＳＩＣの正しい応答は一度だけ示せば
よく、その後は命令復号テストレジスタを介して復号を
単にスキャンアウトするだけでその復号ビットを使用す
る残りの命令を検証することができる。これにより、前
は数千ベクトル必要としたのに対しわずかなベクトルで
行われるので、テスタの時間と費用が節減される。

【００１２】更に詳しく述べると、本発明によれば、各
命令が正しく復号されることを検証するために必要なテ
ストベクトルの数を削減するための手段が設けられる。
この手段には、現在の命令の復号に置き換えられる前に
（従来技術のところで説明したラッチからの）前のＪＴ
ＡＧ命令の復号がロードされるシフトレジスタが含まれ
る。このシフトレジスタに保持されたデータは次に、標
準のＪＴＡＧプロトコルを使用してシフトアウトし、検
査してそれが正しいことを確かめることができる。”
ｎ”ビットの命令復号と”ｍ”個の命令で構成される回
路が与えられた場合、従来技術のＪＴＡＧプロトコルと
システムを使用すると、”ｎ”ビットの”ｍ”倍の命令
復号を試験しなければならない。しかし、復号を捕捉し
てシフトアウトすることにより検査するために本発明に
より付加されたもう１つのシフトレジスタ段（命令復号
テストレジスタ）の付加により、復号ビットが使用可能
であることを一度確かめさえすればよい。その後は、デ
バイスのピンの反応ではなくて、単にビットの状態をチ
ェックするだけで後続の各命令を検証することができ
る。

【００１３】ＡＴＳＣがＪＴＡＧ命令を１０個だけ、命
令復号を１０ビットだけ使用すると仮定した場合、各Ｊ
ＴＡＧ命令でその特定の命令に対する１０個の命令復号
ビットのすべての正しい動作を検証するために２０００
個のテストベクトルが必要であれば、従来技術のシステ
ムおよびプロトコルを使用すると２０，０００個のテス
トベクトルが必要になる。しかし、本発明を使用すれ
ば、ＡＳＩＣのシステムピンでの応答を使用して復号を
検証するためには、ほんのわずかの命令しか必要でな
く、残りの命令は簡単なＪＴＡＧスキャンを使用して検
証することができる。３個の命令が各々２０００個のテ
ストベクトルで、残りの７個の命令は各々５０個のテス
トベクトルであるとすれば、試験は２０，０００個のテ
ストベクトルの代わりに６，３５０個のテストベクトル
で済むことになる。この数は、含まれる命令の型、使用
される命令の数、および使用される命令復号のビット数
によって変わるが、この例は本発明の概念の概略の見当
を与える。

【００１４】もう１つの例では、与えられたＡＳＩＣが
シフトのためにバウンダリスキャンレジスタを選択する
数個の異なる命令を使用する。各命令に対してバウンダ
リスキャンレジスタが選択されたことを示すために、従
来技術では選択されたレジスタ（１８３ビット長であっ
た）を通してデータ流をシフトする必要があった。この
ＡＳＩＣでは、２０命令復号ビットの中の４ビットを使
用して正しい径路を選択し、命令長は８ビットである。
したがって、復号の検証に従来技術のＪＴＡＧ回路を使
用すれば、その４復号ビットが正しいことを検証するた
めだけに約２００個のテストベクトルが必要になる。そ
の特定のシフトレジスタを選択した命令が６個あるとす
れば、従来技術のシステムとプロトコルを使用すれば復
号ビットの２０％を試験するために１２００個のテスト
ベクトルが必要となる。これに対して本発明を使用すれ
ば、約５００個のテストベクトルで済む。更に、これら
の５００個のテストベクトルは最後の５個の命令のビッ
トの他の８０％の検証をも行う。

【００１５】

【発明の実施の形態】図１には、実施例についての以下
の説明を簡単にするために、非常に簡単な従来技術の集
積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉ
ｔ）が示されている。この回路は、そのクロック（ＣＬ
Ｋ）入力の立ち上がりエッジで、そのＤ入力からのデー
タをラッチし、その値をＱ出力に送出するレジスタであ
る。

【００１６】図１のテストは２段階で行われる。第１段
階では、ＩＣはそれがまだウェーハ上にある間に試験さ
れる。これはテスタを使用して行われる。テスタは、Ｉ
Ｃのパッド上に置かれるプローブを含み、入力Ｄおよび
ＣＬＫに結合されたパッドに信号を印加し、出力Ｑに結
合されたパッドで応答を測定する。これらのテストに合
格した後、ウェーハは個別のダイ（パッケーシングの前
の個別のＩＣ）に分割された後、パッケーシ内に置かれ
る。これらのパッケージはデュアルインラインパッケー
ジ（ＤＩＰ）、リードレスチップキャリャ（ＬＣＣ）、
シングルインラインパッケージ（ＳＩＰ）、ピングリッ
ドアレー（ＰＧＡ）、または他の多数のパッケーシング
方法の中の１つとすることができる。しかし各パッケー
ジには、信号がパッケージを通ってＩＣに出入りできる
ようにダイを保持し、ダイをパッケージの外部に接続す
るための機構が含まれる。以下の説明では、ＩＣ上のこ
れらの接続を「ピン」と呼ぶことにする。

【００１７】与えられた時点での出力値の測定が続く、
単一組の入力刺激の印加が１つのテストベクトルと呼ば
れる。テストベクトルには、印加すべき入力値、および
ある時点にその組の入力から生じる予想出力値が含まれ
ている。テスタは入力を印加し、出力値を測定し、これ
らの出力値をテストベクトルに含まれる値と比較しなけ
ればならない。予想出力と測定された出力が一致しない
ときには、誤りのフラグが立てられる。以下の説明で
は、高入力値および低入力値に対して”Ｈ”および”
Ｌ”がそれぞれ使用され、出力値に対して”１”（高）
および”０”（低）が使用される。

【００１８】図１のＩＣの場合、テストはほんのわずか
のベクトルで構成されるが、図２の表にはこのようなベ
クトルが１２個示されている。テストベクトル＃１はＤ
入力およびＣＬＫ入力を低レベルに設定する。これによ
りＱ出力は不確定である。既にそれをＩＣにクロックイ
ンすることなく、Ｑ出力の値を予言することはできない
からである。テストベクトル＃２には、入力Ｄの低レベ
ルおよびＣＬＫ入力の高レベルが含まれ、Ｑ出力は低レ
ベルとなる。それが、正しく動作している場合に出力さ
れる値だからである。テストベクトル＃３には、入力Ｄ
の高レベルおよびＣＬＫ入力の低レベルが含まれ、Ｑ出
力は低レベルとなる。テストベクトル＃４には、入力Ｄ
の高レベルおよびＣＬＫ入力の高レベルが含まれ、Ｑ出
力は高レベルとなる。完全なテストを行うために、出力
をチェックして、現在の入力値および出力値のすべての
組み合わせに基づいて出力が遷移するか見る。その結
果、簡単な機能テストに対して１０個から１２個のベク
トルとなる。図１の回路をテストするための１２個のこ
のようなベクトルが従来技術の図２に示されている。代
表的なＩＣには図１の簡単な回路よりずっと複雑な回路
が含まれているので、ここに示されているよりずっと多
くのテストベクトルが必要となる。代表的なＩＣでは、
その中に含まれている内部回路（たとえば、レジスタ、
ラッチ、ＮＡＮＤゲート等）の数のため、百万個オーダ
のテストベクトルが必要となることが容易にあり得る。

【００１９】ＩＥＥＥ規格１１４９．１ａ−１９９０
（ＪＴＡＧ）は、テスト論理をＩＣに挿入して、従来技
術の図３に示すようなＪＴＡＧ回路をも含むシステムの
中でＩＣ自身を使用して、それ自身と他のＩＣとの間の
相互接続をテストすることができるようにする方法を指
定している。ＪＴＡＧ回路自身には、ＪＴＡＧテストア
クセスポート（ＴＡＰ）、ＪＴＡＧインタフェースピン
ＴＣＫ、ＴＭＳ、ＴＤＩ、およびＴＤＯを除く各入力お
よび出力に対するバウンダリスキャンセルを含むバウン
ダリスキャンレジスタ、ＪＴＡＧ特有のシフトレジスタ
であるバイパスレジスタ、命令シフトレジスタ、命令復
号論理、および命令保持レジスタが含まれる。更にこの
回路では、たとえば図３に示されるＩＤコードレジスタ
のような付加的な回路を使用することができる。

【００２０】図３のＪＴＡＧ回路は、ＩＣに対する外部
インタフェースを試験するため、内部回路を試験するた
め、そして特別な試験に対するＩＣの領域を設定するた
めに使用される。ＪＴＡＧ動作は、命令スキャンとデー
タスキャンと呼ばれる２つの型のスキャンを使用する。
命令スキャンは、命令シフトレジスタを選択し、ＴＤＩ
ピンを介してデータをそのシフトレジスタにシフトイン
するＪＴＡＧのＴＡＰ制御器で構成される。シフトの終
わりに、命令シフトレジスタにシフトインされたデータ
が命令復号論理により復号された（１組の制御ビットに
伸長された、以後命令復号と呼ぶ）後、命令復号保持レ
ジスタにラッチインされ、次の命令シフトの終わりに更
新されるまでそこに保持される。これらの命令復号を使
用して、データスキャン、バウンダリスキャンレジスタ
の動作（「テスト」または「正常」モード）、およびＩ
Ｃ設計者によって規定される任意の数のＩＣ特有のタス
クに対してどのレジスタを選択するかの選択が行われ
る。これらのビットの正確な使用は周知であり、本発明
の説明に関連していないので、ここでは更に説明しな
い。

【００２１】データスキャンは、命令復号ビットによっ
て指定されたレジスタが（１）データを捕捉し、（２）
（新しいデータをシフトインしながら）そのデータをシ
フトアウトした後、（３）シフトの終わりに新しいデー
タを与えられた位置に更新する、３段階のプロセスで構
成される。この動作の詳細は周知であり、本発明に対し
ては重要でないので、省略する。

【００２２】ＪＴＡＧ回路はシステムレベルの相互接続
を試験するために使用されることになっているので、Ｊ
ＴＡＧ回路は「テスト」モードまたは「正常」モードで
使用される。「正常」モードでは、入力ピンからの値は
入力スキャンセルを通してコア論理（ＪＴＡＧ無しで存
在する入出力バッファと異なるＩＣの部分）に直接送ら
れ、コア論理からの値は出力スキャンセルを通して出力
ピンに送られる。このモードにより、ＩＣのコア論理は
ＪＴＡＧがＩＣ内に存在しないかのように動作すること
ができる。ＩＣが「正常」モードで動作しているとき、
外部ＪＴＡＧ制御器（ＩＣの一部ではなく、ＪＴＡＧイ
ンタフェースピンＴＭＳおよびＴＤＩを制御するために
使用される回路）によってそうするように指示されたと
きは常に、バウンダリスキャンレジスタを使用して、Ｉ
Ｃのピン上に存在する値の「早撮り写真」が撮られる。

【００２３】ＩＣがＪＴＡＧ「テスト」モードにあると
き、コア論理入力に与えられるデータがバウンダリスキ
ャン入力セルに含まれる保持ラッチから供給され、ＩＣ
出力バッファに与えられるデータがバウンダリスキャン
出力セルに含まれるラッチから供給されるように、バウ
ンダリスキャンセルは制御される。この機能により、バ
ウンダリスキャンレジスタはコア論理を隔離して、ＪＴ
ＡＧ制御器と異なる外部Ｉ／Ｏによる影響を受けないよ
うにできる。

【００２４】「テスト」モードは、相互接続試験のため
のシステムにＩＣが搭載されている間に使用される（そ
してＩＣのコア論理を試験するためにも使用することが
できる）。これは、一続きのデータスキャンを使用し
て、ＩＣの出力ピンを駆動する際に使用するためにバウ
ンダリスキャンレジスタの出力セルに値をロードするこ
とにより、そしてその出力セルに接続されるどちらかの
ＩＣのバウンダリスキャンレジスタの入力セルでそれら
の値を捕捉することにより、行われる。この捕捉された
データはシフトアウトされ、予想されるデータ値と比較
され、システムレベルのＩＣの相互接続が選択的である
か判定される。

【００２５】ＪＴＡＧ回路がＩＣの中に含まれているの
で、ＪＴＡＧ回路が完全に使用可能であることが検証さ
れてからでなければ、ＩＣは完全に使用可能であると宣
言することができない。この検証の、より複雑な領域の
１つはＪＴＡＧ命令復号の領域である。復号は、それを
介してＪＴＡＧ回路がデータスキャン径路の選択、テス
トモードまたは正常モードの選択、特別な試験の特徴の
開始、ＩＣ特有の試験動作の制御等を制御する機構であ
る。これらの命令復号はＩＣのピンでアクセスすること
ができないので、簡単に、または素早く試験することは
できない。しかし、各命令の各命令復号ビットを試験し
て正しい動作を確認してからでなければ、ＩＣが機能的
に健全であると宣言することはできない。

【００２６】本発明無しで必要とされる検証の部分集合
は次のとおりである。 ａ）多数の命令が同じスキャン径路を選択するという事
実、そしてバウンダリスキャン径路（１つまたは複数）
および内部スキャン径路（１つまたは複数）のようなス
キャン径路が、単一のスキャンを完了するために多数の
テストベクトルを必要とするシフトレジスタの長いチェ
ーンであるという事実にかかわらず、各命令に対するデ
ータスキャン、 ｂ）入力に一続きのベクトルを印加することにより、そ
して出力を測定して入力値がＩＣを通って伝搬されたか
判定することにより、命令が正しいモード（「テスト」
モードか「正常」モードのいずれか）にあったことを確
実にするための命令毎のテスト、 ｃ）たとえば、このような命令毎に内部テスト機能を開
始する命令復号のような任意の特別の命令復号を試験す
ることにより、各命令がそれに対応する内部テスト機能
を開始するか判定すること、 ｄ）（ＩＣのピンのプルアップをターンオフする命令復
号ビットのような）特別の命令復号の検証することによ
り、このような特別の命令復号がそれらを作動させる命
令に対してだけでなく、それらを作動させないと考えら
れる命令に対しても正しい状態にあるようにすること。

【００２７】再び注意すべきことは、命令復号はＪＴＡ
Ｇ命令毎に規定された値をそなえているので、可能なＪ
ＴＡＧ命令毎に命令復号ビット毎の検証の何かある方法
を遂行しなければならない。これには混合的な影響があ
る。命令毎に、単一の命令復号ビットを検証するため
に、たとえば簡単な１０００個のベクトル試験を行わな
ければならないからである。これにより、ＩＣ内の命令
復号のビット当たり、数万個のテストベクトルとなる。

【００２８】図４は、図３の回路に本発明の特徴（命令
復号テストレジスタ）を付加したものを示す。命令復号
テストレジスタの拡大ブロック図が図５に示されてい
る。

【００２９】ＩＣが本発明による回路を含むときには、
テストベクトル数は大幅に削減される。これは、単一の
命令に対する命令復号ビットを検証するために必要なベ
クトルが削減されることと、本発明により単一データス
キャンでの検査のため、与えられた命令に対するすべて
の命令復号ビットをシフトアウトされることとの組み合
わせによる。

【００３０】命令復号の値はＪＴＡＧデータスキャン径
路を介してアクセスできるので、たとえば命令Ａがスキ
ャン入力（ＴＤＩ）を介してＩＣの命令シフトレジスタ
にシフトインされ、ＪＴＡＧデータスキャンのための径
路として命令復号テストレジスタを選択するためのＩＮ
ＤＥＣ命令がスキャン入力を介してＩＣの命令シフトレ
ジスタにシフトインされた後、データスキャンを行うこ
とにより、スキャン出力（ＴＤＯ）を介して命令Ａに対
する命令復号の組全体がシフトされる。この手法と命令
復号テストレジスタを使用して、本発明無しの場合に必
要とされる従来の検証の部分集合は本発明により次のよ
うに削減される。 ａ）各データスキャン径路は特定の命令復号により選択
される。これは命令当たり、径路当たりのデータスキャ
ンではなく、径路当たりのデータスキャンを必要とす
る。 ｂ）「テスト」／「正常」モードの命令復号を検証する
ことにより、「テスト」モードと「正常」モードの両方
に対して動作する。これにより、スキャン入力を介して
命令シフトレジスタにすべての命令を一度に１つずつシ
フトインし、これに対応して入力に一続きのベクトルを
印加し、出力を測定して入力値がＩＣを伝搬したか見る
代わりに、２つの命令と、これに対応して入力に一続き
のベクトルを印加し、出力を測定して入力値がＩＣを伝
搬したか見ることが必要になる。 ｃ）内部テスト機能を開始する復号のような任意の特別
な命令復号を１つの命令に対してだけ試験することによ
り、その特別な命令復号がその内部テスト機能と内部テ
スト機能を開始しない１つの命令を開始したか判定す
る。 ｄ）（ＩＣのピンのプルアップをターンオフするための
命令復号ビットのような）特別な命令復号が、上記の
ｃ）のように活性と非活性の命令に対して検証される。 ｅ）テストの残りは、その復号を検証しなければならな
い命令を単に入力し、ＩＮＤＥＣ命令を入力し、検証の
ために対応する復号をスキャンアウトするシーケンスで
ある。

【００３１】動作について説明する。デバイスがテスト
モードにあるとき、命令シフトレジスタにデータをクロ
ックインためのＴＣＬＫ入力を使用して、１１４９．１
規格に従って、ＡＳＩＣのＪＴＡＧ回路が実行すべきテ
スト命令がまずＴＤＩ入力ピン上のＡＳＩＣに直列伝送
される。命令を受けて命令シフトレジスタに入れた後、
命令は命令復号回路により順次復号されて、伸長された
テスト命令となる。命令復号回路は代表的には、熟練し
た当業者には周知のように、復号のための従来の組み合
わせ論理、または他の復号回路で構成される。次に、復
号された命令が命令保持レジスタに捕捉される。命令保
持レジスタの出力は、所望のテストを行うためにＡＳＩ
Ｃ上の種々の回路を駆動する。同時に、命令復号保持レ
ジスタ内のデータが命令復号テストレジスタにより捕捉
される。

【００３２】命令復号テストレジスタは並列ロード直列
シフトレジスタである。命令復号テストレジスタが命令
保持レジスタからの復号された命令でロードされた後、
この命令はＴＤＩ直列テストデータ入力ピン上に送られ
る制御信号に応答してＴＤＯ直列テストデータ出力ピン
を介してシフトアウトされる。命令復号テストレジスタ
の内容はもう１つのデバイスが捕捉し、特定のテスト命
令について予想される復号と比較される。このようにし
て、ＪＴＡＧ命令の復号を正しいと検証するか、または
正しくないと識別することができる。ここに説明してい
る本発明を使用することにより、命令レジスタ、シフト
レジスタ、命令復号回路、および命令保持レジスタの正
しい動作の迅速な検証が可能となる。この正しい動作の
迅速な検証が、従来技術のＪＴＡＧ回路では不可能であ
った。

【００３３】考えられる代替構成は、命令保持レジスタ
の内容を受けるための命令復号テストレジスタだけでな
く、基板上の比較器および予想される復号データワード
を受けるための付加的なテストレジスタをも含むもので
ある。この構成では、ＴＤＩ入力を使用して、予想され
る復号データワードが比較器論理にシフトインされた
後、命令を復号するために上記のステップが遂行され
る。この場合、上記のように予想される復号とチップ外
で比較するために命令復号テストレジスタの内容を直列
に送出する代わりに、基板上の比較器が命令復号レジス
タの内容を予想される復号と比較し、比較の結果に基づ
いて一致または不一致があったことを示すインジケータ
を出力する。

【００３４】本発明を特定の実施例により説明してきた
が、熟練した当業者は多数の変更および変形を直ちに思
いつくことができるはずである。したがって、特許請求
の範囲は従来技術に照らして、このような変更および変
形をすべて包含するようにできる限り広く解すべきであ
る。

【００３５】以上の説明に関して更に以下の項を開示す
る。 （１）半導体デバイスを試験するためのシステムであっ
て、所定の仕方で機能を果たすための機能回路と、該機
能回路の正しい動作を試験するためのテスト回路とをそ
なえた半導体チップ、を具備し、前記テスト回路が、
（ｉ）命令データを復号するための復号回路と、（ｉ
ｉ）前記復号された命令を記憶するための命令保持レジ
スタと、（ｉｉｉ）前記命令保持レジスタの出力を受け
て、予想される命令復号と比較するために復号された命
令データを出力するための命令復号テストレジスタと、
を含む半導体デバイス試験システム。

【００３６】（２）第１項記載の半導体デバイス試験シ
ステムであって、前記命令復号テストレジスタが、前記
命令復号テストレジスタの内容を予想される復号された
命令データと比較するための比較回路を含む、半導体デ
バイス試験システム。 （３）第１項記載の半導体デバイス試験システムであっ
て、前記テスト回路がＩＥＥＥ規格１１４９．１−１９
９０に適合する、半導体デバイス試験システム。 （４）第２項記載の半導体デバイス試験システムであっ
て、前記テスト回路がＩＥＥＥ規格１１４９．１−１９
９０に適合する、半導体デバイス試験システム。

【００３７】（５）第１項記載の半導体デバイス試験シ
ステムであって、前記デバイスが集積回路である、半導
体デバイス試験システム。 （６）第２項記載の半導体デバイス試験システムであっ
て、前記デバイスが集積回路である、半導体デバイス試
験システム。 （７）第３項記載の半導体デバイス試験システムであっ
て、前記デバイスが集積回路である、半導体デバイス試
験システム。 （８）第４項記載の半導体デバイス試験システムであっ
て、前記デバイスが集積回路である、半導体デバイス試
験システム。

【００３８】（９）第１項記載の半導体デバイス試験シ
ステムであって、前記デバイスがテストモードにあるこ
とに応答して前記機能回路の入力に前記命令データを印
加する回路と、前記チップのテスト回路に応答して前記
チップの内部動作を捕捉し、観測する回路とをさらに具
備する半導体デバイス試験システム。 （１０）第２項記載の半導体デバイス試験システムであ
って、前記デバイスがテストモードにあることに応答し
て前記機能回路の入力に前記命令データを印加する回路
と、前記チップのテスト回路に応答して前記チップの内
部動作を捕捉し、観測する回路とをさらに具備する半導
体デバイス試験システム。 （１１）第３項記載の半導体デバイス試験システムであ
って、前記デバイスがテストモードにあることに応答し
て前記機能回路の入力に前記命令データを印加する回路
と、前記チップのテスト回路に応答して前記チップの内
部動作を捕捉し、観測する回路とをさらに具備する半導
体デバイス試験システム。 （１２）第４項記載の半導体デバイス試験システムであ
って、前記デバイスがテストモードにあることに応答し
て前記機能回路の入力に前記命令データを印加する回路
と、前記チップのテスト回路に応答して前記チップの内
部動作を捕捉し、観測する回路とをさらに具備する半導
体デバイス試験システム。

【００３９】（１３）第１項記載の半導体デバイス試験
システムであって、さらに前記命令復号テストレジスタ
の出力を前記予想出力と比較するための回路を前記チッ
プの外部に含む、半導体デバイス試験システム。 （１４）第２項記載の半導体デバイス試験システムであ
って、さらに前記命令復号テストレジスタの出力を前記
予想出力と比較するための回路を前記チップの外部に含
む、半導体デバイス試験システム。 （１５）第１２項記載の半導体デバイス試験システムで
あって、さらに前記命令復号テストレジスタの出力を前
記予想出力と比較するための回路を前記チップの外部に
含む、半導体デバイス試験システム。

【００４０】（１６）テスト回路をそなえた集積回路で
あって、 （ａ）集積回路に対して所望の機能を与えるためのアプ
リケーション論理回路と、 （ｂ）前記アプリケーション論理回路の動作を検証する
ためのテスト回路と、を具備し、前記テスト回路は
（ｉ）直列テストデータおよび命令を受信するためのテ
ストデータ入力と、（ｉｉ）直列テストデータおよび命
令を送信するためのテストデータ出力と、（ｉｉｉ）テ
スト命令を受信するために前記テストデータ入力に結合
された命令シフトレジスタと、（ｉｖ）前記命令シフト
レジスタで受信された複数の所定のテスト命令を復号す
るために前記命令シフトレジスタに結合された命令復号
回路と、（ｖ）前記命令復号回路の出力を受信し、特定
のテスト命令を表すテスト制御信号を出力するための命
令復号保持レジスタと、（ｖｉ）前記命令復号保持レジ
スタの出力を受信するための命令復号テストレジスタ
と、を具備する集積回路。

【００４１】（１７）第１６項記載の集積回路であっ
て、前記テスト回路はさらに、（ｖｉｉ）前記命令復号
テストレジスタの内容を予想される復号されたテスト命
令と比較するための比較回路を具備する集積回路。 （１８）第１６項記載の集積回路であって、復号された
テスト命令を前記予想される復号と比較するための外部
比較器に前記命令復号テストレジスタの内容を送信する
ために、前記命令復号テストレジスタが前記テストデー
タ出力に結合される、集積回路。

【００４２】（１９）半導体デバイスを試験するための
方法であって、 （ａ）所定の仕方で機能を果たすための機能回路と、該
機能回路の正しい動作を試験するためのテスト回路とを
そなえた半導体チップを設け、該テスト回路が、（ｉ）
命令データを復号するための復号回路と、（ｉｉ）前記
復号された命令を記憶するための命令保持レジスタと、
（ｉｉｉ）前記命令保持レジスタの出力を受けるための
命令復号テストレジスタと、を含むようにし、 （ｂ）前記復号回路で前記命令データを復号し、 （ｃ）前記命令保持レジスタに前記復号された命令を記
憶させ、 （ｄ）復号された命令データを前記命令復号テストレジ
スタに捕捉し、 （ｅ）比較のため前記命令復号テストレジスタの内容を
出力する、 ステップを含む半導体デバイス試験方法。

【００４３】（２０）第１９項記載の半導体デバイス試
験方法であって、前記テスト回路がＩＥＥＥ規格１１４
９．１−１９９０に適合する、半導体デバイス試験方
法。 （２１）第１９項記載の半導体デバイス試験方法であっ
て、前記デバイスが集積回路である、半導体デバイス試
験方法。 （２２）第２０項記載の半導体デバイス試験方法であっ
て、前記デバイスが集積回路である、半導体デバイス試
験システム。

【００４４】（２３）第１９項記載の半導体デバイス試
験方法であって、さらに前記機能回路の入力に前記命令
データを印加し、前記チップの出力に応答して前記チッ
プの内部動作を捕捉し、観測するステップを含む半導体
デバイス試験システム。 （２４）第２０項記載の半導体デバイス試験方法であっ
て、さらに前記機能回路の入力に前記命令データを印加
し、前記チップの出力に応答して前記チップの内部動作
を捕捉し、観測するステップを含む半導体デバイス試験
システム。 （２５）第２１項記載の半導体デバイス試験方法であっ
て、さらに前記機能回路の入力に前記命令データを印加
し、前記チップの出力に応答して前記チップの内部動作
を捕捉し、観測するステップを含む半導体デバイス試験
システム。

【００４５】（２６）半導体デバイスを試験するための
システムであって、所定の仕方で機能を果たすための機
能回路と、機能回路の正しい動作を試験するためのテス
ト回路とをそなえた半導体チップが設けられる。テスト
回路には、命令データを復号する復号回路（命令復号）
と、復号された命令を記憶する命令保持レジスタ（命令
保持レジスタ）と、命令保持レジスタの出力を受けて、
予想される命令復号と比較するために復号された命令デ
ータを出力する命令復号テストレジスタ（命令復号テス
トレジスタ）とが含まれる。

【図面の簡単な説明】

【図１】本発明に従う手順を説明する際に使用するため
の簡単な従来技術の集積回路のブロック図。

【図２】従来技術による簡単な回路のテストベクトルを
示す図表。

【図３】従来技術によるＪＴＡＧ付きの簡単な集積回路
を示す図。

【図４】ＪＴＡＧと本発明による特徴をそなえた簡単な
集積回路を示す図。

【図５】図４の命令復号テストレジスタブロックのブロ
ック図。

【符号の説明】

ＴＤＩ 直列テストデータ入力ピン ＴＤＯ 直列テストデータ出力ピン

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体デバイスを試験するためのシステ
   ムであって、該システムは、 所定の仕方で機能を果たすための機能回路と、該機能回
   路の正しい動作を試験するためのテスト回路とをそなえ
   た半導体チップを具備し、前記テスト回路が、 （ｉ）命令データを復号するための復号回路と、 （ｉｉ）前記復号された命令を記憶するための命令保持
   レジスタと、 （ｉｉｉ）前記命令保持レジスタの出力を受けて、予想
   される命令復号と比較するために復号された命令データ
   を出力するための命令復号テストレジスタと、 を含む半導体デバイス試験システム。
2. 【請求項２】 半導体デバイスを試験するための方法で
   あって、該方法は、 （ａ）所定の仕方で機能を果たすための機能回路と、該
   機能回路の正しい動作を試験するためのテスト回路とを
   そなえた半導体チップを設け、 該テスト回路が、 （ｉ）命令データを復号するための復号回路と、 （ｉｉ）前記復号された命令を記憶するための命令保持
   レジスタと、 （ｉｉｉ）前記命令保持レジスタの出力を受けるための
   命令復号テストレジスタと、 を含むようにし、 （ｂ）前記復号回路で前記命令データを復号し、 （ｃ）前記命令保持レジスタに前記復号された命令を記
   憶させ、 （ｄ）復号された命令データを前記命令復号テストレジ
   スタに捕捉し、 （ｅ）比較のため前記命令復号テストレジスタの内容を
   出力する、 ステップを含む半導体デバイス試験方法。