JPH1020974A - バス構造及び入出力バッファ - Google Patents

バス構造及び入出力バッファ

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JPH1020974A
JPH1020974A JP8173910A JP17391096A JPH1020974A JP H1020974 A JPH1020974 A JP H1020974A JP 8173910 A JP8173910 A JP 8173910A JP 17391096 A JP17391096 A JP 17391096A JP H1020974 A JPH1020974 A JP H1020974A
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Masao Taguchi
眞男 田口
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】本発明は、ＳＳＴＬのシステムに於て、高速転
送モードから低速転送モードに切り替えて十分な消費電
力削減を実現することを目的とする。 【解決手段】信号を伝送するバスとこのバスに信号を送
出する経路に設けられた信号の反射を防止する反射防止
抵抗とを有する装置は、終端電圧源と、終端抵抗と、終
端電圧源とバスとの間に設けられ、第１のモードではバ
スを終端抵抗を介して終端電圧源に接続し、第２のモー
ドではバスを終端電圧源から分断するスイッチ手段を含
むことを特徴とする

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の集積回路チ
ップ間の入出力インターフェースに関し、詳しくは高周
波数信号による高速データ転送と低周波数信号による低
速データ転送とに対応した入出力インターフェースに関
する。
【０００２】
【従来の技術】マイクロプロセッサの高速化に伴って、
ＬＳＩチップ間のデータ転送に於ても、より高い周波数
を用いたより高速なデータ転送が要求される。しかしな
がら従来のＬＳＩの入出力レベルであるＴＴＬレベルや
ＣＭＯＳレベルに於ては、信号周波数が５０ＭＨｚを越
えるあたりから信号の反射の影響やクロストークの影響
が大きくなり、正常なデータ転送が困難になる。
【０００３】これを解決するために、信号レベルを１Ｖ
以下に抑さえた小振幅信号を用いるＣＴＴ（Center Tap
ped Termination ）やＧＴＬ（Gunning Trasnceiver Lo
gic）等の入出力インターフェースが提案されている。
しかしこれらの入出力インターフェース方式も、周波数
限界やチップの消費電力等の点に於て十分満足できるも
のではない。
【０００４】これらの問題に対応するために、発明者は
高速小振幅インターフェース規格ＳＳＴＬ（Stub Serie
s Terminated Logic）を提唱し、この規格はＪＥＤＥＣ
（米国電子工業会の下部組織）によって業界標準化規格
として認められた。図２０に、ＳＳＴＬのバス構造を示
す。
【０００５】図２０に示されるように、ＳＳＴＬに於て
は、特性インピーダンスＺ0 を有するバス１０に特性イ
ンピーダンスＺ1 を有するスタブ部分（配線分岐部分）
１１を結合する際、両者間に抵抗Ｒｓを挿入する。この
抵抗Ｒｓは、 Ｚ0 ／２ ＋ Ｒｓ ＝ Ｚ1 （１） の関係を満たすような大きさである。この場合、デバイ
ス端で反射した信号がバス１０に戻る際に、スタブ部分
１１とその先とでインピーダンスの整合が取られている
ために反射が起こらない。従って、伝送信号に過渡応答
が現われることなく、高速なデータ転送が可能となる。
更にＳＳＴＬに於ては、図２０に示されるように、終端
電圧Ｖｔｔが終端抵抗Ｒｔを介してバス１０に接続され
ている。終端電圧Ｖｔｔは電源電圧よりも低く設定さ
れ、また終端抵抗Ｒｔの値を適切な値に設定することに
よって、バス１０の終端に於ける信号の反射を防ぐ。
【０００６】実使用時に於て、終端電圧Ｖｔｔは約1.5
Ｖであり、レシーバ（バスからの信号入力部）で使用す
る参照基準電圧Ｖｒｅｆもまた約1.5 Ｖに設定される。
更に終端抵抗Ｒｔは約50Ω、抵抗Ｒｓは約25Ωである。
【０００７】
【発明が解決しようとする課題】上述のＳＳＴＬは、高
速なデータ転送が可能であるが、省電力性に劣るという
問題がある。一般に、パーソナルコンピュータやＥＷＳ
等に於ては、例えば一定時間キーボード等からの入力が
無い場合に、クロックを低速化することによって消費電
力を節約するような対策が取られている。しかしながら
ＳＳＴＬに準拠するシステムに於ては、信号入力側で、
高速データ転送用の入力バッファが必要となりこれが多
くの電力を消費し、また更にバス側では、終端抵抗Ｒｔ
が電力を消費する。これらの理由によって、ＳＳＴＬの
システムに於ては、単にクロックを低速化するだけでは
十分な消費電力低下がはかれない。
【０００８】従って、ＳＳＴＬのシステムに於て、高速
転送モードから低速転送モードに切り替えて十分な消費
電力削減を可能とするような、入出力インターフェース
及びバス構造が必要となる。また、高速データ転送を可
能にするというＳＳＴＬの本来の主旨を考えた場合に
は、ＳＳＴＬの高速度動作特性を更に向上させることが
出来れば非常に有用である。そのような方策の一つとし
て、ＳＳＴＬのシステムに組み込むチップに対して、シ
ステムの高速動作特性を向上させるような特徴を与える
ことが考えられる。しかしながらＳＳＴＬに用いられる
チップは、用途の多様性を考えた場合、ＬＶＴＴＬに基
づくシステムに於ても使用できることが望ましい。
【０００９】一般には、ＳＳＴＬに用いられるチップ
は、そのままＬＶＴＴＬに適用することが出来る。つま
り、あるチップをＬＶＴＴＬを用いた相対的に低速なシ
ステムに組み込むことも出来るし、同一のチップをＳＳ
ＴＬを用いた高速なシステムに組み込むことも出来る。
しかし、ＳＳＴＬの高速動作特性を更に向上させるよう
な特性をチップに与えてチップを特殊化させた場合、そ
のようなチップはＬＶＴＴＬのシステムに於て適切に使
用できなくなる恐れがある。
【００１０】従って、ＳＳＴＬの高速動作特性を更に向
上させると共にＬＶＴＴＬのシステムにも使用可能な入
出力インターフェース、及びそのような入出力インター
フェースを備えたチップが必要となる。従って本発明
は、ＳＳＴＬのシステムに於て、高速転送モードから低
速転送モードに切り替えて十分な消費電力削減を可能と
するような、入出力インターフェース及びバス構造を提
供することを目的とする。
【００１１】更に本発明は、ＳＳＴＬの高速動作特性を
更に向上させると共にＬＶＴＴＬのシステムにも使用可
能な入出力インターフェース、及びそのような入出力イ
ンターフェースを備えたチップを提供することを目的と
する。
【００１２】
【課題を解決するための手段】請求項１の発明に於いて
は、信号を伝送するバスと該バスに該信号を送出する経
路に設けられた該信号の反射を防止する反射防止抵抗と
を有する装置は、終端電圧源と、終端抵抗と、該終端電
圧源と該バスとの間に設けられ、第１のモードでは該バ
スを該終端抵抗を介して該終端電圧源に接続し、第２の
モードでは該バスを該終端電圧源から分断するスイッチ
手段を含むことを特徴とする。
【００１３】請求項２の発明に於ては、請求項１記載の
装置に於て、前記第１のモードでは前記信号を第１の周
波数で伝送し、前記第２のモードでは該信号を第２の周
波数で伝送し、該第１の周波数は該第２の周波数よりも
高いことを特徴とする。請求項３の発明に於ては、請求
項１又は２記載の装置に於て、前記スイッチ手段は制御
信号によってＯＮ／ＯＦＦが制御されるＣＭＯＳトラン
ジスタであり、前記終端抵抗は該ＣＭＯＳトランジスタ
の内部抵抗であることを特徴とする。
【００１４】請求項４の発明に於ては、請求項３記載の
装置に於て、該制御信号を生成するプロセッサを更に含
むことを特徴とする。請求項５の発明に於ては、信号を
伝送するバスと、該バスに該信号を送出する経路に設け
られた該信号の反射を防止する反射防止抵抗と、該バス
を終端電圧に接続する終端抵抗を有する装置に於て、第
１の周波数で該信号を伝送する第１のモードから該第１
の周波数より低い第２の周波数で該信号を伝送する第２
のモードに切り替える方法は、該信号を伝送する周波数
を該第１の周波数から該第２の周波数に変化させ、該装
置の動作が該第２の周波数で安定に動作するまで待ち、
該終端電圧を該バスから分断することにより該信号の振
幅を増大させる各段階を含むことを特徴とする。
【００１５】請求項６の発明に於ては、信号を伝送する
バスと、該バスに該信号を送出する経路に設けられた該
信号の反射を防止する反射防止抵抗とを有する装置に於
て、第１の周波数で該信号を伝送する第１のモードから
該第１の周波数より高い第２の周波数で該信号を伝送す
る第２のモードに切り替える方法は、該バスを終端抵抗
を介して終端電圧に接続することによって該信号の振幅
を減少させ、該信号の該振幅が安定するまで待ち、該信
号を伝送する周波数を該第１の周波数から該第２の周波
数に変化させる各段階を含むことを特徴とする。
【００１６】請求項７の発明に於ては、信号を伝送する
バスに接続され該信号を受け取る入力バッファ回路は、
該信号が第１の周波数で伝送される第１のモードで動作
し、該信号を受け取る第１のバッファと、該信号が該第
１の周波数より低い第２の周波数で伝送される第２のモ
ードで動作し、該信号を受け取る第２のバッファと、該
第１のバッファの出力と該第２のバッファの出力とを結
合して内部回路に供給する結合手段を含み、該第２のバ
ッファの動作時消費電力は該第１のバッファの動作時消
費電力より低いことを特徴とする。
【００１７】請求項８の発明に於ては、請求項７記載の
入力バッファ回路に於て、前記第１のバッファは参照基
準電圧との比較により前記信号のレベルを判定する差動
増幅器であり、前記第２のバッファはＣＭＯＳトランジ
スタによるゲートであることを特徴とする。
【００１８】請求項９の発明に於ては、請求項７記載の
入力バッファ回路に於て、前記第１のバッファは前記第
１のモードに加え前記第２のモードでも動作し、参照基
準電圧との比較により前記信号のレベルを判定する第１
の差動増幅器であって、前記第２のバッファは該第１の
バッファに並列に接続され、該参照基準電圧との比較に
より該信号のレベルを判定する第２の差動増幅器であっ
て、該第１の差動増幅器を構成するトランジスタのゲー
ト幅が該第２の差動増幅器を構成するトランジスタのゲ
ート幅よりも広いことを特徴とする。
【００１９】請求項１０の発明に於ては、請求項９記載
の入力バッファ回路に於て、前記参照基準電圧を発生す
る参照基準電圧内部発生手段と、前記第１のモードに於
ては外部から印加された該参照基準電圧を前記第１のバ
ッファ及び前記第２のバッファに供給し、前記第２のモ
ードに於ては該参照基準電圧内部発生手段によって内部
発生された該参照基準電圧を該第１のバッファ及び該第
２のバッファに供給するスイッチ手段を更に含むことを
特徴とする。
【００２０】請求項１１の発明に於ては、信号を伝送す
るバスに接続される装置の出力バッファは、該信号を該
バスに送出する第１のバッファと、該第１のバッファに
並列に接続され該信号を該バスに送出する第２のバッフ
ァと、該第１のバッファ及び該第２のバッファを駆動す
る第１のモードと該第１のバッファのみを駆動する第２
のモードとを切り替える駆動能力切り換え手段を含み、
該バスに該信号を送出する経路に設けられた該信号の反
射を防止する反射防止抵抗と該バスを終端電圧に接続す
る終端抵抗とを有するシステムに該装置が組み込まれる
場合は該第１のモードを使用し、該終端抵抗を使用しな
いシステムに該装置が組み込まれる場合は該第２のモー
ドを使用することを特徴とする。
【００２１】請求項１２の発明に於ては、請求項１１記
載の出力バッファに於て、前記駆動能力切り換え手段
は、制御信号を受け取る手段と、該制御信号に基づいて
前記第１のモードと前記第２のモードとを切り替える手
段とを含むことを特徴とする。請求項１３の発明に於て
は、請求項１２記載の出力バッファに於て、前記制御信
号は、前記装置の外部から供給されることを特徴とす
る。
【００２２】請求項１４の発明に於ては、請求項１２記
載の出力バッファに於て、前記装置に外部から供給され
る参照基準電圧のレベルを判定することにより前記制御
信号を生成する手段を更に含む。請求項１５の発明に於
ては、請求項１２記載の出力バッファに於て、前記装置
に設けられたレジスタに格納された情報に基づいて、前
記制御信号が生成されることを特徴とする。
【００２３】請求項１６の発明に於ては、請求項１１記
載の出力バッファに於て、前記第１のバッファ及び前記
第２のバッファは、電源電圧とグランドの間で直列接続
されたＰＭＯＳトランジスタとＮＭＯＳトランジスタで
あり、該ＰＭＯＳトランジスタと該ＮＭＯＳトランジス
タとの間の接続点を該第１のバッファと該第２のバッフ
ァとの間で接続し、該接続点に現われる信号を出力とす
る。
【００２４】請求項１７の発明に於ては、信号を伝送す
るバスに接続される装置は、該信号を該バスに送出する
第１のバッファと、該第１のバッファに並列に接続され
該信号を該バスに送出する第２のバッファと、該第１の
バッファ及び該第２のバッファを駆動する第１のモード
と該第１のバッファのみを駆動する第２のモードとを切
り替える駆動能力切り換え手段を含み、該バスに該信号
を送出する経路に設けられた該信号の反射を防止する反
射防止抵抗と該バスを終端電圧に接続する終端抵抗とを
有するシステムに組み込まれる場合は該第１のモードを
使用し、該終端抵抗を使用しないシステムに組み込まれ
る場合は該第２のモードを使用することを特徴とする。
【００２５】請求項１８の発明に於ては、請求項１７記
載の装置に於て、前記駆動能力切り換え手段は、制御信
号を受け取る手段と、該制御信号に基づいて前記第１の
モードと前記第２のモードとを切り替える手段とを含む
ことを特徴とする。請求項１９の発明に於ては、請求項
１８記載の装置に於て、前記制御信号は外部から供給さ
れることを特徴とする。
【００２６】請求項２０の発明に於ては、請求項１８記
載の装置に於て、外部から供給される参照基準電圧のレ
ベルを判定することにより前記制御信号を生成する手段
を更に含むことを特徴とする。請求項２１の発明に於て
は、請求項１８記載の装置に於て、レジスタと、該レジ
スタに格納された情報に基づいて前記制御信号を生成す
る手段を更に含むことを特徴とする。
【００２７】請求項２２の発明に於ては、請求項１８記
載の装置に於て、前記第１のバッファ及び前記第２のバ
ッファは、電源電圧とグランドの間で直列接続されたＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタであり、該
ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタとの間
の接続点を該第１のバッファと該第２のバッファとの間
で接続し、該接続点に現われる信号を出力とすることを
特徴とする。
【００２８】請求項２３の発明に於ては、ＤＲＡＭは、
レジスタに格納された情報に基づいて制御信号を生成す
る手段と、データ信号をバスに送出する第１のバッファ
と、該第１のバッファに並列に接続され該データ信号を
該バスに送出する第２のバッファと、該第１のバッファ
及び該第２のバッファを駆動する第１のモードと該第１
のバッファのみを駆動する第２のモードとを該制御信号
に基づき切り替える駆動能力切り換え手段を含み、該バ
スに該データ信号を送出する経路に設けられた該データ
信号の反射を防止する反射防止抵抗と該バスを終端電圧
に接続する終端抵抗とを有するシステムに組み込まれる
場合は該第１のモードを使用し、該終端抵抗を使用しな
いシステムに組み込まれる場合は該第２のモードを使用
することを特徴とする。
【００２９】請求項２４の発明に於ては、ＤＲＡＭは、
レジスタに格納された情報に基づいて制御信号を生成す
る手段と、データ信号が第１の周波数で伝送される第１
のモードで動作するよう該制御信号によって制御され、
該データ信号を受け取る第１のバッファと、該データ信
号が該第１の周波数より低い第２の周波数で伝送される
第２のモードで動作するよう該制御信号によって制御さ
れ、該データ信号を受け取る第２のバッファと、該第１
のバッファの出力と該第２のバッファの出力とを結合し
て内部回路に供給する結合手段を含み、該第２のバッフ
ァの動作時消費電力は該第１のバッファの動作時消費電
力より低いことを特徴とする。
【００３０】請求項２５の発明に於ては、バス駆動方法
は、信号を伝送するバスに接続される装置の出力バッフ
ァに於て、該信号を第１のバッファより該バスに送出す
る第１のモードと、該信号を第２のバッファより該バス
に送出する第２のモードを有し、該第１のバッファの駆
動力を該第２のバッファの駆動力よりも大きくすること
を特徴とする。
【００３１】請求項２６の発明に於ては、信号を伝送す
るバスに接続される装置の出力バッファは、該信号を該
バスに送出する第１のバッファと、該第１のバッファよ
りも小さい駆動力を有し該第１のバッファに並列に接続
され該信号を該バスに送出する第２のバッファと、該第
１のバッファのみを駆動する第１のモードと該第２のバ
ッファのみを駆動する第２のモードとを切り替える駆動
能力切り換え手段を含み、該バスに該信号を送出する経
路に設けられた該信号の反射を防止する反射防止抵抗と
該バスを終端電圧に接続する終端抵抗とを有するシステ
ムに該装置が組み込まれる場合は該第１のモードを使用
し、該終端抵抗を使用しないシステムに該装置が組み込
まれる場合は該第２のモードを使用することを特徴とす
る。
【００３２】請求項２７の発明に於ては、信号を伝送す
るバスに接続される装置は、該信号を該バスに送出する
第１のバッファと、該第１のバッファよりも小さい駆動
力を有し該第１のバッファに並列に接続され該信号を該
バスに送出する第２のバッファと、該第１のバッファの
みを駆動する第１のモードと該第２のバッファのみを駆
動する第２のモードとを切り替える駆動能力切り換え手
段を含み、該バスに該信号を送出する経路に設けられた
該信号の反射を防止する反射防止抵抗と該バスを終端電
圧に接続する終端抵抗とを有するシステムに組み込まれ
る場合は該第１のモードを使用し、該終端抵抗を使用し
ないシステムに組み込まれる場合は該第２のモードを使
用することを特徴とする。
【００３３】請求項２８の発明に於ては、ＤＲＡＭは、
レジスタに格納された情報に基づいて制御信号を生成す
る手段と、データ信号をバスに送出する第１のバッファ
と、該第１のバッファよりも小さい駆動力を有し該第１
のバッファに並列に接続され該データ信号を該バスに送
出する第２のバッファと、該第１のバッファのみを駆動
する第１のモードと該第２のバッファのみを駆動する第
２のモードとを該制御信号に基づき切り替える駆動能力
切り換え手段を含み、該バスに該データ信号を送出する
経路に設けられた該データ信号の反射を防止する反射防
止抵抗と該バスを終端電圧に接続する終端抵抗とを有す
るシステムに組み込まれる場合は該第１のモードを使用
し、該終端抵抗を使用しないシステムに組み込まれる場
合は該第２のモードを使用することを特徴とする。
【００３４】請求項１乃至４記載の発明に於ては、ＳＳ
ＴＬのシステムで用いられるバス構造に於て、終端抵抗
をスイッチ手段によりバスから分断することによって、
高速転送モードから低速転送モードに切り替える際に十
分な消費電力削減を実現することが出来る。
【００３５】請求項５及び６記載の発明に於ては、ＳＳ
ＴＬのシステムに於て、高速転送モードから低速転送モ
ードに切り替えて消費電力削減をはかる際に、スムーズ
なモードの切り替えをはかることが出来る。請求項７乃
至１０記載の発明に於ては、ＳＳＴＬのシステムで用い
られる入力バッファに於て、高速動作で高消費電力のバ
ッファと低速動作で低消費電力のバッファとを切り替え
ることによって、高速転送モードから低速転送モードに
切り替える際に十分な消費電力削減をはかることが出来
る。
【００３６】請求項１１乃至１６記載の発明に於ては、
出力バッファは、ＳＳＴＬのシステムに於ては高い出力
駆動能力を有してＳＳＴＬの高速動作特性を更に向上さ
せると共に、ＬＶＴＴＬのシステムに於ては低い出力駆
動能力を有してＬＶＴＴＬでも適切に使用可能であるよ
うに動作することが出来る。
【００３７】請求項１７乃至２２記載の発明に於ては、
装置の出力バッファは、ＳＳＴＬのシステムに於ては高
い出力駆動能力を有してＳＳＴＬの高速動作特性を更に
向上させると共に、ＬＶＴＴＬのシステムに於ては低い
出力駆動能力を有してＬＶＴＴＬでも適切に使用可能で
あるように動作する。
【００３８】請求項２３記載の発明に於ては、ＤＲＡＭ
は、レジスタに格納した情報によって出力バッファの出
力駆動能力を制御することによって、ＳＳＴＬのシステ
ムに於ては高い出力駆動能力によりＳＳＴＬの高速動作
特性を更に向上させると共に、ＬＶＴＴＬのシステムに
於ても低い出力駆動能力により適切に動作可能である。
【００３９】請求項２４記載の発明に於ては、ＤＲＡＭ
は、レジスタに格納した情報により高速動作で高消費電
力の入力バッファと低速動作で低消費電力の入力バッフ
ァとを切り替えることによって、ＳＳＴＬのシステムに
於て高速転送モードから低速転送モードに切り替える際
に十分な消費電力削減をはかることが出来る。
【００４０】
【発明の実施の形態】以下に本発明の原理と実施例を添
付の図面を用いて説明する。図１は、本発明の第１の原
理によるバス構造を示す。図１のバス構造は、バス１
０、出力バッファ２０をバス１０に接続するための抵抗
Ｒｓ、終端電圧Ｖｔｔをバス１０に接続するための終端
抵抗Ｒｔ、及びスイッチ手段２１及び２２を含む。信号
が出力バッファ２０から送出され、バス１０を介して入
力バッファ２３に伝送される。入力バッファ２３には参
照電圧Ｖｒｅｆが供給され、入力信号電圧と比較するこ
とにより入力信号のハイ或いはローを決定する。スイッ
チ手段２１及び２２には制御信号Ｓが供給され、スイッ
チ手段２１及び２２の開閉を制御する。
【００４１】高速動作（高消費電力）モードに於ては、
制御信号Ｓによってスイッチ手段２１及び２２は閉じら
れ、図１のバス構造はＳＳＴＬのバス構造と同一とな
る。従って、信号反射が防がれることによって、高周波
数の信号を用いた高速なデータ転送を行うことが出来
る。この時、終端電圧Ｖｔｔがスイッチ手段２１及び２
２と終端抵抗Ｒｔとを介してバス１０に接続されるの
で、バス１０上を伝送される信号の振幅は比較的小さ
い。
【００４２】低速動作（低消費電力）モードに於ては、
制御信号Ｓによりスイッチ手段２１及び２２が開かれ
て、終端電圧Ｖｔｔがバス１０から分離される。その結
果、図１のバス構造はＬＶＴＴＬのバス構造と類似とな
る。即ち、抵抗Ｒｓが挿入されていることを除けばＬＶ
ＴＴＬと等価である。この時、終端電圧Ｖｔｔが分離さ
れ終端抵抗Ｒｔは機能上存在しないので、バス１０上を
伝送される信号の振幅は、高速動作モードの場合の信号
振幅に比較して大きくなる。この状態では、終端抵抗Ｒ
ｔに於ての電力消費がゼロであるので、高速動作モード
の場合に比較して電力消費量を削減することが出来る。
また更に、信号周波数（クロック周波数）を低下させる
ことにり低周波数で大振幅の信号伝送を実現すること
で、電力消費量を削減することが出来る。
【００４３】図２に、本発明の第１の原理による信号伝
送システムを示す。図２に於て、図１と同一の要素は同
一の記号で参照され、その説明は省略される。図２の信
号伝送システムは、バス１０、出力バッファ２０、入力
バッファ２３、抵抗Ｒｓ、ＭＰＵ（マイクロプロセッ
サ）２４、及びターミネータユニット３０を含む。ター
ミネータユニット３０は、インバータ３１、ＰＭＯＳト
ランジスタ３２、ＮＭＯＳトランジスタ３３、ＰＭＯＳ
トランジスタ３４、及びＮＭＯＳトランジスタ３５を含
む。ここでＰＭＯＳトランジスタ３２及びＮＭＯＳトラ
ンジスタ３３は、図１のスイッチ手段２１及びそれに対
応する終端抵抗Ｒｔに相当し、ＰＭＯＳトランジスタ３
４及びＮＭＯＳトランジスタ３５が図１のスイッチ手段
２２及びそれに対応する終端抵抗Ｒｔに相当する。即
ち、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジス
タ３３の対は、オン／オフ機能を有すると同時に、約50
Ωの内部抵抗を有することによって終端抵抗Ｒｔの役目
を果たす。ＰＭＯＳトランジスタ３４及びＮＭＯＳトラ
ンジスタ３５の対に関しても同様である。なお、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとの対が用いら
れている理由は、抵抗値の非線形特性を抑圧するためで
ある。この実施例においてはＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタのＣＭＯＳタイプが用いられてい
るが、ＮＭＯＳトランジスタ及びもう一つのＮＭＯＳト
ランジスタを用いても同様に実現できる。このようなＮ
ＭＯＳトランジスタとＣＭＯＳとの関係は公知である。
【００４４】ＭＰＵ２４は、制御信号ＬＰ（図１の制御
信号Ｓに対応）をターミネータユニット３０に供給す
る。制御信号ＬＰはＭＰＵ２４によって、高速動作モー
ド時はＬＯＷ（論理レベル０）に設定され、低速動作モ
ード時にはＨＩＧＨ（論理レベル１）に設定される。
【００４５】制御信号ＬＰがＬＯＷの場合、ＰＭＯＳト
ランジスタ３２及びＰＭＯＳトランジスタ３４はＯＮに
なる。またこの時、インバータ３１の出力はＨＩＧＨに
なるので、ＮＭＯＳトランジスタ３３及びＮＭＯＳトラ
ンジスタ３５もＯＮになる。即ちバス１０は、終端抵抗
Ｒｔを介して終端電圧Ｖｔｔに接続されることになる。
この状態に於ては、図２の信号伝送システムはＳＳＴＬ
に準拠した構成となっており、小振幅で高周波数の信号
を伝送することになる。
【００４６】制御信号ＬＰがＨＩＧＨの場合、ＰＭＯＳ
トランジスタ３２及びＰＭＯＳトランジスタ３４はＯＦ
Ｆになる。またこの時、インバータ３１の出力はＬＯＷ
になるので、ＮＭＯＳトランジスタ３３及びＮＭＯＳト
ランジスタ３５もＯＦＦになる。即ちバス１０は、終端
電圧Ｖｔｔから分離されることになる。この状態に於て
は、図２の信号伝送システムはＬＶＴＴＬに類似の構成
となり、大振幅で低周波数の信号を伝送することにな
る。即ち、低速な伝送速度で低消費電力のシステムが実
現される。
【００４７】図２に於ては説明の都合上バス配線を一本
だけ示したが、実際にはバスの配線本数は、システム全
体で１００本近い数になる場合もある。このため終端抵
抗の数が膨大になり、ＭＰＵ２４から見込んだ場合の制
御信号ＬＰ用の端子の入力容量が大きくなってしまう。
従って、低速動作（低消費電力）モード／高速動作（高
消費電力）モードの切り替えを、瞬時にして終えること
は出来ない。そこで以下に説明する様な手順によって、
両モード間の切り替えを行う。
【００４８】図３は、高速動作（高消費電力）モードか
ら低速動作（低消費電力）モードに移行する際の制御手
順を示すフローチャートである。ステップＳ１に於て、
低速動作モードに移行するコマンドがＭＰＵから発行さ
れる。
【００４９】ステップＳ２に於て、コマンドに応答し
て、クロック周波数を低下させる。この際、終端抵抗の
無い状態に於てもシステムが動作可能な周波数まで、ク
ロック周波数を低下させる。ステップＳ３に於て、周波
数の低下したクロックでシステム全体が安定するまで、
クロックパルスをシステムに送り続ける。
【００５０】ステップＳ４に於て、制御信号ＬＰをＨＩ
ＧＨにする。これによって、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタの対（図２参照）がＯＦＦにな
り、バス上の信号振幅が大きくなる。これを短い時間レ
ンジで考えると、トランジスタ対がＯＦＦになるのは瞬
時にして起こるのではなく、徐々に抵抗値が増大する形
で起こる。従ってバス上の信号振幅は、徐々に増大す
る。
【００５１】図４は、低速動作（低消費電力）モードか
ら高速動作（高消費電力）モードに移行する際の制御手
順を示すフローチャートである。ステップＳ１１に於
て、高速動作モードに移行するコマンドがＭＰＵから発
行される。
【００５２】ステップＳ１２に於て、制御信号ＬＰをＬ
ＯＷにする。これによって、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタの対（図２参照）がＯＮになり、
バス上の信号振幅が小さくなる。これを短い時間レンジ
で考えると、トランジスタ対がＯＮになるのは瞬時にし
て起こるのではなく、徐々に抵抗値が減少する形で起こ
る。従ってバス上の信号振幅は、徐々に減少する。
【００５３】ステップＳ１３に於て、バス上の信号振幅
が安定するまで、クロックパルスをシステムに送り続け
る。ステップＳ１４に於て、クロック周波数を上げる。
なお図２のシステムに於て、システム立ち上げ時は、高
速動作モード或いは低速動作モードの何れかになるよう
に設定しておく。
【００５４】図５（Ａ）及び（Ｂ）は、本発明の第２の
原理による入力バッファユニットの構成を示し、この入
力バッファユニットは、低速動作（低消費電力）モード
及び高速動作（高消費電力）モードの両方に対応可能な
ように構成されている。図５（Ａ）に示される入力バッ
ファユニットは、高速・高消費電力バッファ４０、低速
・低消費電力バッファ４１、及び信号結合手段４２を含
む。
【００５５】高速・高消費電力バッファ４０は、一般に
用いられる差動入力型のアンプであり、参照基準電圧Ｖ
ｒｅｆを受け取る。入力信号と参照基準電圧Ｖｒｅｆと
を比較して、入力信号が参照基準電圧Ｖｒｅｆより大き
いときにＨＩＧＨ信号を出力し、入力信号が参照基準電
圧Ｖｒｅｆより小さいときにＬＯＷ信号を出力する。ま
た高速・高消費電力バッファ４０は、制御信号ＬＰを受
け取り、これがＬＯＷの時にのみ動作するよう制御され
る。
【００５６】低速・低消費電力バッファ４１は、ＣＭＯ
Ｓを用いた通常のバッファである。但し、低速・低消費
電力バッファ４１は、制御信号ＬＰを受け取り、これが
ＨＩＧＨの時のみ動作するように制御される。信号結合
手段４２は、高速・高消費電力バッファ４０或いは低速
・低消費電力バッファ４１からの信号を、内部回路に供
給する。
【００５７】高速動作（高消費電力）モードに於ては制
御信号ＬＰがＬＯＷに設定される。従って、高速・高消
費電力バッファ４０が使用されて、高周波数信号のデー
タが高速に内部回路に供給される。低速動作（低消費電
力）モードに於ては制御信号ＬＰがＨＩＧＨに設定され
る。従って、低速・低消費電力バッファ４１が使用され
て、低周波数信号のデータが過剰な電力消費を伴うこと
なく内部回路に供給される。
【００５８】図５（Ｂ）は、本発明の第２の原理による
入力バッファユニット構成の変形を示す。図５（Ｂ）の
入力バッファユニットは、第１のバッファ４３と、第２
のバッファ４４と、スイッチ手段４５とを含む。第１の
バッファ４３及び第２のバッファ４４は共に、差動入力
型のアンプである。但し、第１のバッファ４３で用いら
れるＭＯＳトランジスタは、第２のバッファ４４で用い
られるＭＯＳトランジスタに比較して広いゲート幅を有
する。第１のバッファ４３のＭＯＳトランジスタのゲー
ト幅は、例えば、第２のバッファ４４のＭＯＳトランジ
スタのゲート幅の５倍である。また制御信号ＬＰが第１
のバッファ４３に供給され、第１のバッファ４３の動作
／非動作を制御する。具体的には、高速動作モードでは
制御信号ＬＰがＬＯＷであり、第１のバッファ４３は動
作状態となり、低速動作モードでは制御信号ＬＰがＨＩ
ＧＨであり、第１のバッファ４３は非動作状態となる。
【００５９】従って、高速動作モードでは、第１のバッ
ファ４３と第２のバッファ４４が並列に動作する。この
時、第２のバッファ４４のゲート幅を基準ゲート幅とし
て、第１のバッファ４３のゲート幅が基準ゲート幅の５
倍であるとすると、第１のバッファ４３と第２のバッフ
ァ４４とで基準ゲート幅の６倍のゲート幅の入力バッフ
ァとなる。従って、入力信号に対する応答が速く、高周
波数の信号入力が可能となる。しかしながらこの状態で
は、第２のバッファ４４の消費電力の略６倍の電力を消
費することになる。
【００６０】それに対し低速動作モードでは、第２のバ
ッファ４４のみが動作する。この時、高速動作モード時
に比較してゲート幅が１／６となるため入力信号に対す
る応答が遅く、低周波数の信号入力のみが可能となる。
しかしながらこの状態では、高速動作モード時に比較し
て約１／６の消費電力ですむことになる。
【００６１】なおスイッチ手段４５は、制御信号ＬＰの
制御によって、高速動作モード時には外部印加された参
照基準電圧Ｖｒｅｆを供給し、低速動作モード時には内
部発生させた参照基準電圧Ｖｒｅｆを供給するためのも
のである。但し、参照基準電圧Ｖｒｅｆは、高速動作モ
ードと低速動作モードの両方のモードにおいて、外部か
ら入力するようにしてもよい。従ってスイッチ手段４５
は、本発明の第２の原理に必要なものではなく、参照基
準電圧Ｖｒｅｆの与え方の一つのバリエーションとして
示してある。
【００６２】このように第２の原理による入力バッファ
ユニットに於ては、高消費電力であるが高速データ転送
に適したバッファと、低速データ転送であるが低消費電
力であるバッファとを、制御信号の値に従って切り替え
る。従って、ＳＳＴＬに準拠したシステムに於て、低速
動作モードに切り替えて消費電力の削減をはかることが
可能となる。なお制御信号は外部プロセッサから与えら
れるが、制御信号入力端子を設けて制御信号を受け取る
ようにしてもよいし、ＤＲＡＭ等に於ては、モードレジ
スタにコマンドとして書き込んでチップ内部に対する制
御信号を発生させてもよい。
【００６３】図６は、本発明の第２の原理による入力バ
ッファユニットの第１の実施例を示す。図６の入力バッ
ファユニットは、図５（Ａ）に示された構成に対応す
る。図６の入力バッファユニットは、高速・高消費電力
バッファ５０、低速・低消費電力バッファ６０、信号結
合ユニット７０を含む。
【００６４】高速・高消費電力バッファ５０は、ＰＭＯ
Ｓトランジスタ５１乃至５４、ＮＭＯＳトランジスタ５
５乃至５７、ＰＭＯＳトランジスタ５８、及びＮＭＯＳ
トランジスタ５９を含む。ＰＭＯＳトランジスタ５８及
びＮＭＯＳトランジスタ５９はインバータを構成し、供
給された制御信号ＬＰを反転して反転制御信号／ＬＰを
生成する（／は信号の反転を示す）。またＰＭＯＳトラ
ンジスタ５２及び５３とＮＭＯＳトランジスタ５５乃至
５７が、差動増幅器を構成する。差動増幅器の動作／非
動作は、ＰＭＯＳトランジスタ５１及び５４とＮＭＯＳ
トランジスタ５７に印加される反転制御信号／ＬＰによ
って制御される。
【００６５】高速動作モードの時、制御信号ＬＰはＬＯ
Ｗであり、反転制御信号／ＬＰはＨＩＧＨとなる。これ
によりＰＭＯＳトランジスタ５１及び５４はＯＦＦとな
り、ＮＭＯＳトランジスタ５７はＯＮとなる。従って、
ＰＭＯＳトランジスタ５２及び５３とＮＭＯＳトランジ
スタ５５乃至５７が差動増幅器として動作する。差動増
幅器は、ＮＭＯＳトランジスタ５５のゲート入力である
入力信号と、ＮＭＯＳトランジスタ５６のゲート入力で
ある参照基準電圧Ｖｒｅｆとを比較する。入力信号が参
照基準電圧Ｖｒｅｆより高い電圧の場合に、高速・高消
費電力バッファ５０はＬＯＷ信号を出力する。逆に、入
力信号が参照基準電圧Ｖｒｅｆより低い電圧の場合に
は、高速・高消費電力バッファ５０はＨＩＧＨ信号を出
力する。
【００６６】低速動作モードの時、制御信号ＬＰはＨＩ
ＧＨであり、反転制御信号／ＬＰはＬＯＷとなる。これ
によりＰＭＯＳトランジスタ５１及び５４はＯＮとな
り、ＮＭＯＳトランジスタ５７はＯＦＦとなる。従っ
て、高速・高消費電力バッファ５０は常にＨＩＧＨ信号
を出力する。
【００６７】低速・低消費電力バッファ６０は、ＰＭＯ
Ｓトランジスタ６１及び６２と、ＮＭＯＳトランジスタ
６３及び６４を含む。ＰＭＯＳトランジスタ６１及び６
２とＮＭＯＳトランジスタ６３及び６４は、制御信号Ｌ
Ｐと入力信号を２つの入力とするＮＡＮＤ回路を構成す
る。
【００６８】高速動作モードの時、制御信号ＬＰはＬＯ
Ｗである。これによりＰＭＯＳトランジスタ６２はＯＮ
となり、ＮＭＯＳトランジスタ６３はＯＦＦとなる。従
って、低速・低消費電力バッファ６０は、常にＨＩＧＨ
信号を出力する。低速動作モードの時、制御信号ＬＰは
ＨＩＧＨである。これにより、ＰＭＯＳトランジスタ６
１及び６２とＮＭＯＳトランジスタ６３及び６４からな
るＮＡＮＤ回路は、信号入力に対するインバータとして
動作する。従って、低速・低消費電力バッファ６０は、
信号入力の反転信号を出力する。
【００６９】信号結合ユニット７０は、ＰＭＯＳトラン
ジスタ７１及び７２と、ＮＭＯＳトランジスタ７３及び
７４を含む。ＰＭＯＳトランジスタ７１及び７２とＮＭ
ＯＳトランジスタ７３及び７４とは、ＮＡＮＤ回路を構
成する。高速動作モードと低速動作モードとの各モード
に於て、高速・高消費電力バッファ５０と低速・低消費
電力バッファ６０との動作していない方のバッファは、
常にＨＩＧＨ信号を供給する。また動作している方のバ
ッファは、入力信号の反転信号を供給する。従って、Ｎ
ＡＮＤ回路である信号結合ユニット７０の出力は、反転
信号が更に反転されて入力信号と同一の信号となり、内
部回路に供給される。
【００７０】図７は、本発明の第２の原理による入力バ
ッファユニットの第２の実施例を示す。図７の入力バッ
ファユニットは、図５（Ｂ）に示された構成に対応す
る。図７の入力バッファユニットは、第１のバッファ８
０、第２のバッファ９０、及びインバータ１００を含
む。
【００７１】第１のバッファ８０は、ＰＭＯＳトランジ
スタ８１乃至８３、ＮＭＯＳトランジスタ８４乃至８
６、ＰＭＯＳトランジスタ８７及び８８、及びＮＭＯＳ
トランジスタ８９を含む。ＰＭＯＳトランジスタ８８及
びＮＭＯＳトランジスタ８９はインバータを構成し、供
給された制御信号ＬＰを反転して反転制御信号／ＬＰを
生成する。またＰＭＯＳトランジスタ８１及び８２とＮ
ＭＯＳトランジスタ８４乃至８６が、差動増幅器を構成
する。この差動増幅器の動作／非動作は、ＰＭＯＳトラ
ンジスタ８３及び８７に印加される反転制御信号／ＬＰ
によって制御される。
【００７２】高速動作モードの時、制御信号ＬＰはＬＯ
Ｗであり、反転制御信号／ＬＰはＨＩＧＨとなる。これ
によりＰＭＯＳトランジスタ８３及び８７はＯＦＦとな
り、またＮＭＯＳトランジスタ８６がＯＮになる。従っ
て、ＰＭＯＳトランジスタ８１及び８２とＮＭＯＳトラ
ンジスタ８４乃至８６が差動増幅器として動作する。差
動増幅器は、ＮＭＯＳトランジスタ８４のゲート入力で
ある入力信号と、ＮＭＯＳトランジスタ８５のゲート入
力である参照基準電圧Ｖｒｅｆとを比較する。入力信号
が参照基準電圧Ｖｒｅｆより高い電圧の場合に、第１の
バッファ８０はＬＯＷ信号を出力する。逆に、入力信号
が参照基準電圧Ｖｒｅｆより低い電圧の場合には、第１
のバッファ８０はＨＩＧＨ信号を出力する。
【００７３】低速動作モードの時、制御信号ＬＰはＨＩ
ＧＨであり、反転制御信号／ＬＰはＬＯＷとなる。これ
によりＰＭＯＳトランジスタ８３及び８７はＯＮとな
り、ＮＭＯＳトランジスタ８６はＯＦＦとなる。この
時、ＰＭＯＳトランジスタ８１はＯＦＦとなる。更に、
ＰＭＯＳトランジスタ８７がＯＮであるから、入力信号
のいかんに関わらずＮＭＯＳトランジスタ８４はＯＦＦ
になる。従って、第１のバッファ８０の出力は常に浮動
状態となる。
【００７４】第２のバッファ９０は、ＰＭＯＳトランジ
スタ９１及び９２と、ＮＭＯＳトランジスタ９３乃至９
４を含む。これらのトランジスタは、差動増幅器を構成
する。従って、動作モードの種類に関わらず、入力信号
が参照基準電圧Ｖｒｅｆより高い電圧の場合に、第２の
バッファ９０はＬＯＷ信号を出力する。逆に、入力信号
が参照基準電圧Ｖｒｅｆより低い電圧の場合には、第２
のバッファ９０はＨＩＧＨ信号を出力する。
【００７５】インバータ１００は、ＰＭＯＳトランジス
タ１０１とＮＭＯＳトランジスタ１０２とを含む。高速
動作モード時には、第１のバッファ８０と第２のバッフ
ァ９０は共に動作し、入力信号の反転信号を供給する。
従って、インバータ１００の出力は、反転信号が更に反
転されて元の入力信号に戻る。低速動作モード時には、
第１のバッファ８０の出力は浮遊状態であるから無視す
ることが出来る。従って、インバータ１００の出力は、
第２のバッファ９０からの出力信号を反転した元の入力
信号となる。
【００７６】図８は、本発明の第２の原理による入力バ
ッファユニットの第３の実施例を示す。図８の入力バッ
ファユニットは、図５（Ｂ）に示された構成に対応す
る。図８に於て、図７と同一の要素は同一の番号によっ
て参照され、その説明は省略される。
【００７７】図８の入力バッファユニットは、図７の入
力バッファユニット同様に、第１のバッファ８０、第２
のバッファ９０、及びインバータ１００を含む。但し、
図８の第３の実施例の入力バッファユニットに供給され
る参照基準電圧Ｖｒｅｆは、低速動作モードに於ては、
この入力バッファユニットを有するチップの内部で発生
される。このための参照基準電圧切り替え／内部発生回
路は、ＰＭＯＳトランジスタ１１０、インバータ１１１
及び１１２、ＮＭＯＳトランジスタ１１３及び１１４、
及び抵抗Ｒ１とＲ２を含む。
【００７８】制御信号ＬＰがインバータ１１２に入力さ
れ、インバータ１１２の出力がＰＭＯＳトランジスタ１
１０のゲート入力、インバータ１１１の入力、及びＮＭ
ＯＳトランジスタ１１４のゲート入力に供給される。更
に、インバータ１１１の出力が、ＮＭＯＳトランジスタ
１１３のゲート入力に供給される。ＮＭＯＳトランジス
タ１１４及び１１３は直列に接続され、ＮＭＯＳトラン
ジスタ１１４のソース側に外部参照基準電圧Ｖｒｅｆが
入力され、ＮＭＯＳトランジスタ１１３のドレイン側
は、直列接続された抵抗Ｒ１及びＲ２間の結合点に接続
される。ＰＭＯＳトランジスタ１１０のドレイン側は、
直列接続された抵抗Ｒ１及びＲ２の抵抗Ｒ１側に接続さ
れ、抵抗Ｒ２側は接地される。
【００７９】高速動作モードの時、制御信号ＬＰはＬＯ
Ｗであり、インバータ１１２の出力はＨＩＧＨになる。
従ってＰＭＯＳトランジスタ１１０はＯＦＦとなり、Ｎ
ＭＯＳトランジスタ１１４はＯＮになる。この時インバ
ータ１１１の出力はＬＯＷであるからＮＭＯＳトランジ
スタ１１３はＯＦＦである。従って、外部参照基準電圧
Ｖｒｅｆが、第１のバッファ８０及び第２のバッファ９
０に供給される。
【００８０】なおこの場合、ＰＭＯＳトランジスタ１１
０がＯＦＦされるので、抵抗Ｒ１及びＲ２に余分な電流
が流れることがなく、電力消費量の節約につながる。低
速動作モードの時、制御信号ＬＰはＨＩＧＨであり、イ
ンバータ１１２の出力はＬＯＷになる。従ってＰＭＯＳ
トランジスタ１１０はＯＮとなり、抵抗Ｒ１及びＲ２に
電流が流れ、両抵抗間の結合点に参照基準電圧Ｖｒｅｆ
が生成される。またＮＭＯＳトランジスタ１１４はＯＦ
Ｆになる。更に、インバータ１１１の出力はＨＩＧＨに
なるから、ＮＭＯＳトランジスタ１１３はＯＮである。
従って、内部生成された参照基準電圧Ｖｒｅｆが、第１
のバッファ８０及び第２のバッファ９０に供給される。
【００８１】図９は、本発明の第１の原理によるバス構
造と本発明の第２の原理による入力バッファとを用いた
システムの一例である。図９に於て、図２と同一の構成
要素は同一の番号で参照され、その説明は省略される。
図９のシステムは、ターミネータユニット３０Ａ及び３
０Ｂ、終端抵抗Ｒｔａ、バス１０、複数のスタブ部分１
１、各スタブ部分１１とバス１０の間に挿入された抵抗
Ｒｓ、及び各スタブ部分１１に接続されたドライバ１２
と複数のメモリ１３とを含む。図９に示されるターミネ
ータユニット３０Ａ及び３０Ｂは、２つに分割した構成
となっている以外は図２のターミネータユニット３０と
同一であるので、その説明を省略する。なおこの例に於
ては、終端抵抗Ｒｔａが、ターミネータユニット３０Ａ
及び３０Ｂとバス１０との間に接続されている。このよ
うに、ターミネータユニットのトランジスタの内部抵抗
だけではなく、直列に接続された抵抗Ｒｔａとトランジ
スタの内部抵抗とを合わせて終端抵抗とする構成として
もよい。ここで制御信号ＬＰは、プロセッサ（図示せ
ず）より供給される。
【００８２】図１０は、メモリ１３（図９）の概略構成
を示すブロック図であり、このメモリ１３に於ては本発
明の第２の原理が応用されている。図１０のメモリ１３
は、一例としてシンクロナス型ＤＲＡＭを想定してお
り、クロックバッファ２３１、コマンドデコーダ２３
２、アドレスバッファ／レジスタ＆バンクセレクト２３
３、Ｉ／Ｏデータバッファ／レジスタ２３４、複数の制
御信号ラッチ２３５、モードレジスタ２３６、複数のコ
ラムアドレスカウンタ２３７、及び複数のバンクからな
るメモリコア２３８を含む。
【００８３】クロックバッファ２３１は、外部から供給
されたクロック信号をバッファして、メモリ１３内の各
ブロックに同期信号を供給する。コマンドデコーダ２３
２は、コマンド入力をバッファしてデコードし、デコー
ド結果を制御信号ラッチ２３５及びモードレジスタ２３
６に供給する。アドレスバッファ／レジスタ＆バンクセ
レクト２３３は、データ書き込み／読み出しの対象とな
るバンクアドレス及びバンク内アドレスを入力として受
け取りバッファし、モードレジスタ２３６、コラムアド
レスカウンタ２３７、及びメモリコア２３８に供給す
る。ここでモードレジスタ２３６に供給されるのは、メ
モリ１３の動作モードを設定するためにアドレス入力か
ら入力されたデータであり、またメモリコア２３８に供
給されるのは、入力されたアドレスの内のローアドレス
である。Ｉ／Ｏデータバッファ／レジスタ２３４は、デ
ータ信号の入出力に用いられるバッファ／レジスタであ
り、メモリコア２３８に対するデータ書き込み／読み出
しを介在するバッファである。
【００８４】制御信号ラッチ２３５は、コマンドデコー
ダ２３２から入力を受け取り、メモリコア２３８の各バ
ンクに対するＲＡＳ、ＣＡＳ、ＷＥ等の制御信号を格納
する。コラムアドレスカウンタ２３７は、アドレスバッ
ファ／レジスタ＆バンクセレクト２３３及びモードレジ
スタ２３６から入力を受け取る。モードレジスタ２３６
からの入力が例えばバーストモードを指定するときに
は、コラムアドレスカウンタ２３７は、連続したコラム
アドレスを生成して、メモリコア２３８の各バンクに生
成されたコラムアドレスを供給する。
【００８５】図１０に於て、クロックバッファ２３１、
コマンドデコーダ２３２、アドレスバッファ／レジスタ
＆バンクセレクト２３３、及びＩ／Ｏデータバッファ／
レジスタ２３４の各バッファには、本発明の第２の原理
による入力バッファが用いられる。即ちこれらの入力バ
ッファに於ては、高消費電力であるが高速データ転送に
適したバッファと、低速データ転送であるが低消費電力
であるバッファとを、制御信号の値に従って切り替え
る。これにより、ＳＳＴＬに準拠したシステムに於て、
低速動作モードに切り替えて消費電力の削減をはかるこ
とが出来る。
【００８６】図１０に示されるように、モードレジスタ
２３６から、メモリ１３内の各バッファに対して制御信
号ＬＰが供給される。一般にモードレジスタ２３６は、
バースト長、バーストタイプ、ＣＡＳレイテンシー等の
情報を格納し、この情報に応じてコラムアドレスカウン
タ２３７を制御する。本発明の第２の原理を応用したメ
モリ１３に於ては更に、高速動作モード或いは低速動作
モードを指定する情報を格納し、この情報に応じて制御
信号ＬＰを制御する。制御信号ＬＰは、上記第２の原理
の第１乃至第３の実施例の場合と同様に、高速動作モー
ド時にＬＯＷになり低速動作モード時にはＨＩＧＨにな
る。
【００８７】図１１は、メモリ１３のモードレジスタ２
３６に格納されるデータ構造を示す図である。図のＡ０
乃至Ａ１１の各ビットは、モードレジスタ２３６設定の
ために用いられるメモリ１３の入力ピンに対応する。図
１１に示されるように、ビットＡ０乃至Ａ２は、バース
ト長を指定するために用いられる。ビットＡ３は、シー
ケンシャルかインターリーブかのバーストタイプを指定
するために用いられる。ビットＡ４乃至Ａ６は、ＣＡＳ
レイテンシーを指定するために用いられる。またＡ７乃
至Ａ１１は、現在使用されておらず、通常はゼロを設定
する。本発明に於ては、例えばビットＡ７を用いて、高
速動作（高消費電力）モードか低速動作（低消費電力）
モードかを指定する。例えば、ビットＡ７が０に設定さ
れた時にメモリ１３は低速動作モードで動作し、ビット
Ａ７が１に設定された時にメモリ１３は高速動作モード
で動作する。
【００８８】図１２は、メモリ１３のモード設定及びモ
ード変更に伴うクロックの変化を示したタイムチャート
である。この図に於ては、低速動作モードから高速動作
モードに推移する例が示される。図に示されるように、
クロックＣＬＫは当初、低速動作モードに応じた大振幅
で低周波数のクロック信号となっている。ここで信号Ｃ
ＫＥをＨＩＧＨにして、信号／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、及び／ＷＥをＬＯＷにすることによってモードレジ
スタ２３６へのデータ設定が行われる。この時、ピンＡ
０乃至Ａ１１に入力される信号は、ビットＡ７が１にな
る信号である。
【００８９】その後プロセッサからの制御信号ＬＰがＬ
ＯＷになる。これにより図９に於いて、抵抗Ｒｔａ及び
ターミネータユニット３０Ａ及び３０Ｂを介して、バス
１０が終端電圧Ｖｔｔに接続される。従って、バスはＳ
ＳＴＬに基づく高速データ転送用に変更される。実際に
は、制御信号ＬＰがＬＯＷになっても、ターミネータユ
ニット３０Ａ及び３０Ｂのトランジスタの内部抵抗は瞬
時に変化するのではなく、徐々に変化する。従って図１
２のクロックＣＬＫや信号Ａ０乃至Ａ１１に示されるよ
うに、制御信号ＬＰがＬＯＷになってから、バス上の信
号の振幅は徐々に減少していく。信号が減少して安定状
態になるまで、複数個のクロックパルスがダミーサイク
ルとして見過ごされる。バス上の信号の振幅が安定状態
になったら、クロックＣＬＫが高速化される。
【００９０】図１３は、メモリ１３のモード設定及びモ
ード変更に伴うクロックの変化を示したタイムチャート
である。この図に於ては、高速動作モードから低速動作
モードに推移する例が示される。図に示されるように、
クロックＣＬＫは当初、高速動作モードに応じた小振幅
で高周波数のクロック信号となっている。ここで信号Ｃ
ＫＥをＨＩＧＨにして、信号／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、及び／ＷＥをＬＯＷにすることによってモードレジ
スタ２３６へのデータ設定が行われる。この時、ピンＡ
０乃至Ａ１１に入力される信号は、ビットＡ７が０にな
る信号である。これと同時に、クロックＣＬＫが、高速
のクロックから低速のクロックへと切り替えられる。
【００９１】その後プロセッサからの制御信号ＬＰがＨ
ＩＧＨになる。これにより図９に於いて、ターミネータ
ユニット３０Ａ及び３０Ｂが、バス１０を終端電圧Ｖｔ
ｔから分断する。従って、バスは低消費電力・低速デー
タ転送用に変更される。実際には、制御信号ＬＰがＨＩ
ＧＨになっても、ターミネータユニット３０Ａ及び３０
Ｂのトランジスタの内部抵抗は瞬時に変化するのではな
く、徐々に変化する。従って図１２のクロックＣＬＫや
信号Ａ０乃至Ａ１１に示されるように、制御信号ＬＰが
ＨＩＧＨになってから、バス上の信号の振幅は徐々に増
大していく。
【００９２】図１４は、本発明の第２の原理を応用した
メモリ１３の変形例であるメモリ１３Ａを示す。メモリ
１３Ａに於ては、メモリ１３のコマンドデコーダ２３２
及びアドレスバッファ／レジスタ＆バンクセレクト２３
３が、コマンドデコーダ２３２Ａ及びアドレスバッファ
／レジスタ＆バンクセレクト２３３Ａに置き換えられて
いる。ここでコマンドデコーダ２３２Ａ及びアドレスバ
ッファ／レジスタ＆バンクセレクト２３３Ａは、低速動
作・低消費電力のバッファでありモード切り替え機能を
有さない。
【００９３】この変形例においては、クロックバッファ
２３１とＩ／Ｏデータバッファ／レジスタ２３４のみが
高速動作／低速動作の切り換え機能を有している。まず
クロックバッファ２３１に関しては、クロック信号には
高速性とタイミング精度が要求されるので、低速動作用
バッファでは不十分であり、高速動作用バッファと切り
替えられる必要がある。他のバッファに関しては、メモ
リ１３Ａの外部にバッファＩＣを入れて波形を整形すれ
ば、高速動作時に対しても十分対応出来る場合が多い。
従って、コマンドデコーダ２３２Ａ及びアドレスバッフ
ァ／レジスタ＆バンクセレクト２３３Ａはモード切り換
え機能を有する必要がない。
【００９４】コマンド入力やアドレス入力は信号の流れ
が一方向に限られているので、コマンド入力やアドレス
入力に対してはバッファＩＣの使用が可能である。しか
しデータ入出力は信号の流れが双方向であるので、バッ
ファＩＣではなくトランシーバを使用する必要がある。
しかし一般にトランシーバは動作速度が遅いという問題
がある。従ってこの問題をを避けるため、Ｉ／Ｏデータ
バッファ／レジスタ２３４は、高速動作／低速動作の切
り換え機能を有する必要がある。
【００９５】図１５は、本発明の第３の原理による出力
バッファユニットの構成を示す図である。本発明の第１
の原理及び第２の原理は、あるＳＳＴＬのシステムに於
て、高速動作・高消費電力のモードと低速動作・低消費
電力のモードとを切り替えることによって、十分な電力
の削減を達成するものであった。この第３の原理は、Ｓ
ＳＴＬの高速動作特性を更に向上させると共に、同一の
チップをＳＳＴＬのシステムにもＬＶＴＴＬのシステム
にも組み込み可能にするものである。
【００９６】図１５の出力バッファユニットは、出力駆
動能力切り替え手段１２０と出力バッファ１３０とを含
む。出力バッファ１３０は、ＰＭＯＳトランジスタ１３
２及び１３４と、ＮＭＯＳトランジスタ１３１及び１３
３とを含む。出力駆動能力切り換え手段１２０は、内部
回路からデータ信号を受け取り、出力端子Ｌ１乃至Ｌ４
に信号を出力する。何れの端子に信号を出力するかは、
供給される制御信号ＳＴによって決定される。
【００９７】出力端子Ｌ１乃至Ｌ４は、各々、出力バッ
ファ１３０のトランジスタ１３１乃至１３４のゲート入
力に供給される。この図に於ては、ＮＭＯＳトランジス
タ１３１及びＰＭＯＳトランジスタ１３２が、ＳＳＴＬ
のシステム及びＬＶＴＴＬのシステム両方に於て用いら
れ、ＮＭＯＳトランジスタ１３３及びＰＭＯＳトランジ
スタ１３４は、ＳＳＴＬのシステム専用である。
【００９８】ＬＶＴＴＬのシステムに組み込む場合に
は、制御信号ＳＴが例えばＬＯＷに設定される。この
時、出力駆動能力切り換え手段１２０は、データ信号の
反転信号を出力端子Ｌ１及びＬ２にのみ出力する。即
ち、データ信号がＨＩＧＨの場合には、出力端子Ｌ１及
びＬ２がＬＯＷになるように、出力駆動能力切り換え手
段１２０が動作する。従って、出力バッファ１３０のＰ
ＭＯＳトランジスタ１３２がＯＮになり、ＮＭＯＳトラ
ンジスタ１３１がＯＦＦとなり、出力信号Ｄout として
ＨＩＧＨ信号が得られる。データ信号がＬＯＷの場合に
は、出力端子Ｌ１及びＬ２がＨＩＧＨになるように、出
力駆動能力切り換え手段１２０が動作する。従って、出
力バッファ１３０のＰＭＯＳトランジスタ１３２がＯＦ
Ｆになり、ＮＭＯＳトランジスタ１３１がＯＮとなり、
出力信号Ｄout としてＬＯＷ信号が得られる。
【００９９】ＳＳＴＬのシステムに組み込む場合には、
制御信号ＳＴが例えばＨＩＧＨに設定される。この時、
出力駆動能力切り換え手段１２０は、データ信号の反転
信号を出力端子Ｌ１乃至Ｌ４全てに出力する。即ち、デ
ータ信号がＨＩＧＨの場合には、出力端子Ｌ１乃至Ｌ４
全てがＬＯＷとなるように、出力駆動能力切り換え手段
１２０が動作する。従って、出力バッファ１３０のＰＭ
ＯＳトランジスタ１３２及び１３４がＯＮになり、ＮＭ
ＯＳトランジスタ１３１及び１３３がＯＦＦとなり、出
力信号Ｄout としてＨＩＧＨ信号が得られる。データ信
号がＬＯＷの場合には、出力端子Ｌ１乃至Ｌ４全てがＨ
ＩＧＨになるように、出力駆動能力切り換え手段１２０
が動作する。従って、出力バッファ１３０のＰＭＯＳト
ランジスタ１３２及び１３４がＯＦＦになり、ＮＭＯＳ
トランジスタ１３１及び１３３がＯＮとなり、出力信号
Ｄout としてＬＯＷ信号が得られる。
【０１００】このように、ＬＶＴＴＬのシステムに組み
込まれるときには、ＮＭＯＳトランジスタ１３１及びＰ
ＭＯＳトランジスタ１３２が出力バッファに於て用いら
れる。ＬＶＴＴＬでは終端抵抗が無いので、これらのト
ランジスタの寸法は、抵抗（図２０のＲｓ）等による信
号反射に対して信号波形がもっとも良好になるようにす
る。出力バッファ１３０の駆動力が大きすぎると、例え
ば図２０のＲｓに於て信号の反射を起こし、信号波形が
乱れる。具体的にはＮＭＯＳトランジスタ１３１のゲー
ト幅が200 〜300 μm でゲート長が1.2 μm 程度、ＰＭ
ＯＳトランジスタ１３２のゲート幅が800 〜1000μm で
ゲート長が1.2 μm 程度が適当である。勿論、本発明の
出力バッファユニットを、図２０のＲｓが設けられてい
ないＬＶＴＴＬシステムに組み込むことも出来る。
【０１０１】ＳＳＴＬのシステムに組み込まれるときに
は、ＮＭＯＳトランジスタ１３１及び１３３とＰＭＯＳ
トランジスタ１３２及び１３４が出力バッファに於て用
いられる。従って、ＬＶＴＴＬシステムに組み込む場合
よりも大きな電流駆動力を有することになる。ＳＳＴＬ
のシステムに於ては、信号反射防止のための抵抗（図２
０のＲｓ）が組み込まれているので、大きな電流駆動力
で信号を出力しても信号に過渡応答が現われることがな
く、電流駆動力の大きい分より迅速に信号を立ち上げる
ことが出来る。ＳＳＴＬレベルはＬＶＴＴＬレベルより
も振幅が小さいので、ＳＳＴＬレベルを出力する時は、
ＬＶＴＴＬレベルを出力するときよりも電流駆動力が小
さくても十分高度に信号を伝送できるように思えるが、
発明者の検討の結果、ＳＳＴＬレベルの出力時の電流駆
動力を大きくした方が、抵抗Ｒｓまでの伝送時間が短く
なり、トータルとしてより高速化できることが判明し
た。従って、このような構成とすることによってＳＳＴ
Ｌの高速動作特性を更に向上させることが出来る。なお
ＳＳＴＬのシステムに於ては、ＮＭＯＳトランジスタ１
３１及び１３３合わせてゲート幅が240 μm でゲート長
が1.2 μm 程度、ＰＭＯＳトランジスタ１３２及び１３
４合わせてゲート幅が900 μm でゲート長が1.2 μm 程
度が適当である。尚、前記実施例では、ＬＶＴＴＬシス
テムに組み込む場合は、ＰＭＯＳ１３２又はＮＭＯＳ１
３１を動作させ、ＳＳＴＬシステムに組み込む場合は、
ＰＭＯＳ１３２、１３４、又はＮＭＯＳ１３１、１３３
を動作させるようにしているが、ＰＭＯＳ１３２、ＮＭ
ＯＳ１３１の駆動力をそれぞれＰＭＯＳ１３４、ＮＭＯ
Ｓ１３３の駆動力よりも大きい適当な値に選択すれば、
ＬＶＴＴＬシステムに組み込む場合は、ＰＭＯＳ１３４
又はＮＭＯＳ１３３を動作させ、ＳＳＴＬシステムに組
み込む場合は、ＰＭＯＳ１３２又はＮＭＯＳ１３１を動
作させるように構成することも出来る。
【０１０２】このように本発明の第３の原理による出力
バッファユニットを用いることによって、ＳＳＴＬの高
速動作特性を更に向上させることが出来ると共に、同一
のチップをＳＳＴＬのシステムにもＬＶＴＴＬのシステ
ムにも組み込み可能にすることが出来る。
【０１０３】図１６は、本発明の第３の原理による出力
バッファユニットの実施例を示す図である。図１６の出
力バッファユニットは、出力バッファ１３０、出力駆動
能力切り換えユニット１４０、参照基準電圧判定回路１
５０、及び参照基準電圧内部発生回路１６０を含む。図
１６に於て、図１５と同一の要素は同一の符号で参照さ
れ、その説明は省略される。
【０１０４】出力駆動能力切り換えユニット１４０は、
ＮＯＲ回路１４１及び１４２、ＮＡＮＤ回路１４３及び
１４４、及びインバータ１４５乃至１４９を含む。出力
駆動能力切り換えユニット１４０は、ＴＳＣ信号、デー
タ信号、及び制御信号ＳＴを受け取る。ＴＳＣ信号は３
状態バッファを実現するためのものであり、この信号が
ＨＩＧＨの時に出力端子Ｄout は浮遊状態となる。信号
を出力する際には、ＴＳＣ信号はＬＯＷに設定される。
【０１０５】まずＴＳＣ信号がＨＩＧＨの場合を考える
と、この時、ＮＯＲ回路１４１の出力は常にＬＯＷであ
る。従って、インバータ１４７の出力及びＮＡＮＤ回路
１４３の出力は、共にＨＩＧＨとなる。またＴＳＣ信号
の反転信号を入力されるＮＡＮＤ回路１４４は、常にＨ
ＩＧＨを出力する。従って、インバータ１４８の出力及
びＮＯＲ回路１４２の出力は、共にＬＯＷとなる。従っ
て、出力端子Ｌ２及びＬ４がＨＩＧＨ、出力端子Ｌ１及
びＬ３がＬＯＷとなるので、出力バッファ１３０のトラ
ンジスタは全てＯＦＦになる。これにより出力端子Ｄou
t は浮遊状態となる。
【０１０６】信号を出力する場合は、ＴＳＣ信号はＬＯ
Ｗに設定される。また制御信号ＳＴは、ＬＶＴＴＬシス
テムの場合ＬＯＷである。この時ＮＡＮＤ回路１４３の
出力、即ち出力端子Ｌ４は常にＨＩＧＨとなる。またＮ
ＯＲ回路１４２には制御信号ＳＴの反転信号が入力され
るので、ＮＯＲ回路１４２の出力、即ち出力端子Ｌ３は
常にＬＯＷである。従って、入力バッファ１３０のＮＭ
ＯＳトランジスタ１３３及びＰＭＯＳトランジスタ１３
４は動作しない。ＴＳＣ信号がＬＯＷであるから、ＮＯ
Ｒ回路１４１及びＮＡＮＤ回路１４４はインバータとし
て動作する。従って、インバータ１４８及び１４７の出
力、即ち出力端子Ｌ１及びＬ２は、データ信号の反転信
号を出力する。これにより入力バッファ１３０の出力信
号Ｄout は、トランジスタ１３１及び１３２によって駆
動されるデータ信号となる。
【０１０７】ＳＳＴＬシステムの場合、制御信号ＳＴは
ＨＩＧＨである。従って、一方の入力に制御信号ＳＴが
供給されるＮＡＮＤ回路１４３は、もう一方の入力に対
するインバータとして動作する。また、一方の入力に制
御信号ＳＴの反転信号が入力されるＮＯＲ回路１４２
は、もう一方の入力に対するインバータとして動作す
る。従って、出力端子Ｌ１乃至Ｌ４には、データ信号の
反転信号が出力される。これにより入力バッファ１３０
の出力信号Ｄout は、トランジスタ１３１乃至１３４に
よって駆動されるデータ信号となる。
【０１０８】参照基準電圧判定回路１５０は、参照基準
電圧Ｖｒｅｆを入力として参照基準電圧Ｖｒｅｆのレベ
ルを判定し、ＬＶＴＴＬの時には制御信号ＳＴをＬＯＷ
とし、ＳＳＴＬの時には制御信号ＳＴをＨＩＧＨとす
る。入力される参照基準電圧Ｖｒｅｆは、例えば、ＬＶ
ＴＴＬの場合に3.3 ＶでありＳＳＴＬの場合に1.5 Ｖで
ある。
【０１０９】参照基準電圧判定回路１５０は、抵抗Ｒ１
乃至Ｒ３、コンデンサＣ、ＰＭＯＳトランジスタ１５１
乃至１５４、及びＮＭＯＳトランジスタ１５５乃至１５
７を含む。抵抗Ｒ１及びコンデンサＣは、ハイカットフ
ィルタを構成する。ハイカットフィルタを通過した参照
基準電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ１５３及び
１５４とＮＭＯＳトランジスタ１５５乃至１５７とより
なる差動増幅器に入力される。差動増幅器のもう一方の
入力には、直列接続された抵抗Ｒ２及びＲ３によって生
成された判定電圧Ｖが供給される。この判定電圧Ｖは、
約２Ｖに設定される。差動増幅器は、参照基準電圧Ｖｒ
ｅｆと判定電圧Ｖとを比較し、参照基準電圧の方が大き
い場合にはＬＯＷの制御信号ＳＴを出力する。逆に参照
基準電圧の方が小さい場合には、差動増幅器はＨＩＧＨ
の制御信号ＳＴを出力する。
【０１１０】ハイカットフィルタを通過した参照基準電
圧Ｖｒｅｆはまた、差動増幅器の電源側に挿入されたＰ
ＭＯＳトランジスタ１５１及び１５２に供給される。こ
れはＬＶＴＴＬの時に、差動増幅器の電源をカットして
無駄な電力消費を抑さえるためである。従って、参照基
準電圧ＶｒｅｆがＬＶＴＴＬのレベルの時には、実際に
は差動増幅器は作動することなく、ＬＯＷの制御信号Ｓ
Ｔを出力する。
【０１１１】参照基準電圧内部発生回路１６０は、参照
基準電圧判定回路１５０で生成された制御信号ＳＴによ
って制御される。参照基準電圧内部発生回路１６０は、
ＳＳＴＬの場合には外部入力された参照基準電圧Ｖｒｅ
ｆをチップ内の各入力バッファに供給し、ＬＶＴＴＬの
場合には内部生成された参照基準電圧Ｖｒｅｆをチップ
内の各入力バッファに供給する。
【０１１２】参照基準電圧内部発生回路１６０は、イン
バータ１６１、ＮＭＯＳトランジスタ１６２及び１６
３、及び抵抗Ｒ４及びＲ５を含む。ＬＶＴＴＬの場合は
制御信号ＳＴがＬＯＷであるから、ＮＭＯＳトランジス
タ１６３はＯＦＦになり、インバータ１６１の出力はＨ
ＩＧＨとなる。またＮＭＯＳトランジスタ１６２は、イ
ンバータ１６１のＨＩＧＨ出力を受け取るのでＯＮとな
る。抵抗Ｒ４及びＲ５は直列に接続されて電圧分割を行
い参照基準電圧Ｖｒｅｆを内部発生させる。この内部発
生された参照基準電圧Ｖｒｅｆが、ＮＭＯＳトランジス
タ１６２を介してチップ内の各入力バッファに供給され
る。ＳＳＴＬの場合には制御信号ＳＴがＨＩＧＨである
ので、ＮＭＯＳトランジスタ１６２及び１６３は、各
々、ＯＦＦ及びＯＮとなる。従ってこの場合、外部入力
された参照基準電圧Ｖｒｅｆが、ＮＭＯＳトランジスタ
１６３を介してチップ内の各入力バッファに供給され
る。
【０１１３】図１７は、参照基準電圧判定回路１５０の
変形例を示す。図１７の参照基準電圧判定回路１５０Ａ
に於ては、図１６の参照基準電圧判定回路１５０のＰＭ
ＯＳトランジスタ１５１及び１５２とＮＭＯＳトランジ
スタ１５６が、各々極性が反転され、ＮＭＯＳトランジ
スタ１５１Ａ及び１５２ＡとＰＭＯＳトランジスタ１５
６Ａとなっている。また抵抗Ｒ２及びＲ３も各々、抵抗
Ｒ２Ａ及びＲ３Ａに変更されている。
【０１１４】図１７の参照基準電圧判定回路１５０Ａに
入力される参照基準電圧Ｖｒｅｆは、例えば、ＬＶＴＴ
Ｌの場合に０ＶでありＳＳＴＬの場合に1.5 Ｖである。
また直列接続された抵抗Ｒ２Ａ及びＲ３Ａは判定電圧Ｖ
として、０Ｖと1.5 Ｖとの中間の電圧を生成する。これ
によって、図１６の場合と同様に、ＬＶＴＴＬの時に制
御信号ＳＴはＬＯＷとなり、ＳＳＴＬの時に制御信号Ｓ
ＴはＨＩＧＨとなる。
【０１１５】上に述べられた本発明の第３の原理の実施
例に於ては、参照基準電圧Ｖｒｅｆを判定して駆動力の
切り換えを行う例が示された。しかしながら本発明の第
３の原理はこの実施例に限られることなく、例えば、制
御信号ＳＴを直接外部から入力する端子を設けてもよい
し、またＤＲＡＭ等の場合にはモードレジスタにコマン
ドを与えて論理的に制御信号ＳＴを設定するようにして
もよい。
【０１１６】図１８は、本発明の第３の原理を応用した
シンクロナスＤＲＡＭの構造を示す。図１８に於て、図
１０と同一の構成要素は同一の番号で参照され、その説
明は省略される。図１８のメモリ１３Ｂは、図１０のメ
モリ１３とは各バッファ部分及びモードレジスタが異な
るだけである。即ち、メモリ１３Ｂは、クロックバッフ
ァ２３１Ｂ、コマンドデコーダ２３２Ｂ、アドレスバッ
ファ／レジスタ＆バンクセレクト２３３Ｂ、Ｉ／Ｏデー
タバッファ／レジスタ２３４Ｂ、及びモードレジスタ２
３６Ｂを含む。クロックバッファ２３１Ｂ、コマンドデ
コーダ２３２Ｂ、及びアドレスバッファ／レジスタ＆バ
ンクセレクト２３３Ｂは高速動作用のバッファであれば
よい。但しＳＳＴＬのシステムに於て消費電力削減のた
めに低速動作モードをも用いる場合には、高速動作（高
消費電力）用バッファと低速動作（低消費電力）用バッ
ファを切り替えられる機能を有していてもよい。
【０１１７】Ｉ／Ｏデータバッファ／レジスタ２３４Ｂ
は、本発明の第３の原理による出力バッファを用いる。
モードレジスタ２３６ＢにはＳＳＴＬ或いはＬＶＴＴＬ
を示す情報が格納されており、この情報に基づき制御信
号ＳＴを制御する。なおモードレジスタ２３６Ｂに対す
るこの情報の設定は、図１１に示されたのと同様に行う
ことが出来る。但しこの情報に関するモード設定は、シ
ステム実装時やシステム立ち上げ時に、ＳＴＴＬのシス
テムであるのかＬＶＴＴＬのシステムであるのかを指定
することによって行うことになる。
【０１１８】モードレジスタ２３６Ｂからの制御信号Ｓ
Ｔは、Ｉ／Ｏデータバッファ／レジスタ２３４Ｂに供給
される。この制御信号ＳＴに基づいて、Ｉ／Ｏデータバ
ッファ／レジスタ２３４Ｂの出力バッファは、ＳＳＴＬ
のシステム時には出力駆動能力を高めることが出来る。
【０１１９】尚、第２の原理による図１０のＤＲＡＭに
於て、高速・高消費電力と低速・低消費電力に切り替え
るための制御信号ＬＰは、モードレジスタ２３６に格納
されている。しかし現在一般に用いられるＤＲＡＭには
使用していないＮＣピンが数多く存在するので、消費電
力切り換え機能を持たせるためにそれらのピンの幾つか
を制御入力ピンとしてもよい。
【０１２０】図１９は、図１０のＤＲＡＭの変形例を示
す構成図である。図１９に於て、図１０と同一の構成要
素は同一の番号によって参照され、その説明は省略され
る。図１９のＤＲＡＭは、モードレジスタ２３６Ｃ及び
制御信号入力バッファ２３９を含む。図１９に示される
ように、制御信号ＬＰは、制御信号入力バッファ２３９
に外部から入力される。制御信号入力バッファ２３は、
入力された制御信号ＬＰを各バッファに供給する。
【０１２１】また同様に、第３の原理による図１８のＤ
ＲＡＭに於て、制御信号ＳＴを現在未使用のＮＣピンか
ら入力してもよいことは言うまでもない。
【０１２２】
【発明の効果】請求項１乃至４記載の発明に於ては、Ｓ
ＳＴＬのシステムで用いられるバス構造に於て、終端抵
抗をスイッチ手段によりバスから分断することによっ
て、高速転送モードから低速転送モードに切り替える際
に十分な消費電力削減を実現することが出来る。
【０１２３】請求項５及び６記載の発明に於ては、ＳＳ
ＴＬのシステムに於て、高速転送モードから低速転送モ
ードに切り替えて消費電力削減をはかる際に、スムーズ
なモードの切り替えをはかることが出来る。請求項７乃
至１０記載の発明に於ては、ＳＳＴＬのシステムで用い
られる入力バッファに於て、高速動作で高消費電力のバ
ッファと低速動作で低消費電力のバッファとを切り替え
ることによって、高速転送モードから低速転送モードに
切り替える際に十分な消費電力削減をはかることが出来
る。
【０１２４】請求項１１乃至１６記載の発明に於ては、
出力バッファは、ＳＳＴＬのシステムに於ては高い出力
駆動能力を有してＳＳＴＬの高速動作特性を更に向上さ
せると共に、ＬＶＴＴＬのシステムに於ては低い出力駆
動能力を有してＬＶＴＴＬでも適切に使用可能であるよ
うに動作することが出来る。
【０１２５】請求項１７乃至２２記載の発明に於ては、
装置の出力バッファは、ＳＳＴＬのシステムに於ては高
い出力駆動能力を有してＳＳＴＬの高速動作特性を更に
向上させると共に、ＬＶＴＴＬのシステムに於ては低い
出力駆動能力を有してＬＶＴＴＬでも適切に使用可能で
あるように動作する。
【０１２６】請求項２３記載の発明に於ては、ＤＲＡＭ
は、レジスタに格納した情報によって出力バッファの出
力駆動能力を制御することによって、ＳＳＴＬのシステ
ムに於ては高い出力駆動能力によりＳＳＴＬの高速動作
特性を更に向上させると共に、ＬＶＴＴＬのシステムに
於ても低い出力駆動能力により適切に動作可能である。
【０１２７】請求項２４記載の発明に於ては、ＤＲＡＭ
は、レジスタに格納した情報により高速動作で高消費電
力の入力バッファと低速動作で低消費電力の入力バッフ
ァとを切り替えることによって、ＳＳＴＬのシステムに
於て高速転送モードから低速転送モードに切り替える際
に十分な消費電力削減をはかることが出来る。
【図面の簡単な説明】
【図１】本発明の第１の原理によるバス構造を示す図で
ある。
【図２】本発明の第１の原理による第１の実施例を示す
図である。
【図３】本発明の第１の原理の第１の実施例に於て、高
速動作モードから低速動作モードに移行する際の制御手
順を示すフローチャートである。
【図４】本発明の第１の原理の第１の実施例に於て、低
速動作モードから高速動作モードに移行する際の制御手
順を示すフローチャートである。
【図５】（Ａ）及び（Ｂ）は、本発明の第２の原理によ
る入力バッファユニットを示す図である。
【図６】本発明の第２の原理の第１の実施例による入力
バッファユニットを示す回路図である。
【図７】本発明の第２の原理の第２の実施例による入力
バッファユニットを示す回路図である。
【図８】本発明の第２の原理の第３の実施例による入力
バッファユニットを示す回路図である。
【図９】本発明の第１の原理及び第２の原理を適用した
システムの構成を示す図である。
【図１０】図９のシステムに用いられるメモリの構成を
示す構成図である。
【図１１】図１０のメモリのモードレジスタに格納され
るデータのデータ構造を示す図である。
【図１２】図９のシステムに於て、低速動作モードから
高速動作モードに移行する過程を示すタイムチャートで
ある。
【図１３】図９のシステムに於て、高速動作モードから
低速動作モードに移行する過程を示すタイムチャートで
ある。
【図１４】図１０のメモリの構成の変形例を示す構成図
である。
【図１５】本発明の第３の原理による出力バッファユニ
ットを示す図である。
【図１６】本発明の第３の原理による出力バッファユニ
ットの実施例を示す回路図である。
【図１７】図１６の出力バッファユニットに於て用いら
れる参照基準電圧判定回路の変形例を示す回路図であ
る。
【図１８】本発明の第３の原理を応用したＤＲＡＭの構
成を示す構成図である。
【図１９】図１０のメモリの変形例を示す構成図であ
る。
【図２０】ＳＳＴＬに基づく従来のシステム構成を示す
図である。
【符号の説明】
１０ バス １１ スタブ部分 １３ メモリ ２０ 出力バッファ ２１、２２ スイッチ手段 ２３ 入力バッファ ２４ ＭＰＵ ３０、３０Ａ、３０Ｂ ターミネータユニット ４０ 高速・高消費電力バッファ ４１ 低速・低消費電力バッファ ４２ 結合手段 ４３ 第１のバッファ ４４ 第２のバッファ ４５ スイッチ手段 ５０ 高速・高消費電力バッファ ６０ 低速・低消費電力バッファ ７０ 信号結合ユニット ８０ 第１のバッファ ９０ 第２のバッファ １００ インバータ １２０ 出力駆動能力切り替え手段 １３０ 出力バッファ １４０ 出力駆動能力切り換えユニット １５０、１５０Ａ 参照基準電圧判定回路 １６０ 参照基準電圧内部発生回路 ２３１ クロックバッファ ２３２、２３２Ａ、２３２Ｂ コマンドデコーダ ２３３、２３３Ａ、２３３Ｂ アドレスバッファ／レジ
スタ＆バンクセレクト ２３４ Ｉ／Ｏデータバッファ／レジスタ ２３５ 制御信号ラッチ ２３６ モードレジスタ ２３７ コラムアドレスカウンタ ２３８ メモリコア
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/094 Ｂ

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 信号を伝送するバスと、該バスに該信号
    を送出する経路に設けられた該信号の反射を防止する反
    射防止抵抗とを有する装置であって、 終端電圧源と、 終端抵抗と、 該終端電圧源と該バスとの間に設けられ、第１のモード
    では該バスを該終端抵抗を介して該終端電圧源に接続
    し、第２のモードでは該バスを該終端電圧源から分断す
    るスイッチ手段を含むことを特徴とする装置。
  2. 【請求項２】 前記第１のモードでは前記信号を第１の
    周波数で伝送し、前記第２のモードでは該信号を第２の
    周波数で伝送し、該第１の周波数は該第２の周波数より
    も高いことを特徴とする請求項１記載の装置。
  3. 【請求項３】 前記スイッチ手段は制御信号によってＯ
    Ｎ／ＯＦＦが制御されるＣＭＯＳトランジスタであり、
    前記終端抵抗は該ＣＭＯＳトランジスタの内部抵抗であ
    ることを特徴とする請求項１又は２記載の装置。
  4. 【請求項４】 該制御信号を生成するプロセッサを更に
    含むことを特徴とする請求項３記載の装置。
  5. 【請求項５】 信号を伝送するバスと、該バスに該信号
    を送出する経路に設けられた該信号の反射を防止する反
    射防止抵抗と、該バスを終端電圧に接続する終端抵抗を
    有する装置に於て、第１の周波数で該信号を伝送する第
    １のモードから該第１の周波数より低い第２の周波数で
    該信号を伝送する第２のモードに切り替える方法であっ
    て、 ａ）該信号を伝送する周波数を該第１の周波数から該第
    ２の周波数に変化させ、 ｂ）該装置の動作が該第２の周波数で安定に動作するま
    で待ち、 ｃ）該終端電圧を該バスから分断することにより該信号
    の振幅を増大させる各段階を含むことを特徴とする方
    法。
  6. 【請求項６】 信号を伝送するバスと、該バスに該信号
    を送出する経路に設けられた該信号の反射を防止する反
    射防止抵抗とを有する装置に於て、第１の周波数で該信
    号を伝送する第１のモードから該第１の周波数より高い
    第２の周波数で該信号を伝送する第２のモードに切り替
    える方法であって、 ａ）該バスを終端抵抗を介して終端電圧に接続すること
    によって該信号の振幅を減少させ、 ｂ）該信号の該振幅が安定するまで待ち、 ｃ）該信号を伝送する周波数を該第１の周波数から該第
    ２の周波数に変化させる各段階を含むことを特徴とする
    方法。
  7. 【請求項７】 信号を伝送するバスに接続され該信号を
    受け取る入力バッファ回路であって、 該信号が第１の周波数で伝送される第１のモードで動作
    し、該信号を受け取る第１のバッファと、 該信号が該第１の周波数より低い第２の周波数で伝送さ
    れる第２のモードで動作し、該信号を受け取る第２のバ
    ッファと、 該第１のバッファの出力と該第２のバッファの出力とを
    結合して内部回路に供給する結合手段を含み、該第２の
    バッファの動作時消費電力は該第１のバッファの動作時
    消費電力より低いことを特徴とする入力バッファ回路。
  8. 【請求項８】 前記第１のバッファは参照基準電圧との
    比較により前記信号のレベルを判定する差動増幅器であ
    り、前記第２のバッファはＣＭＯＳトランジスタによる
    ゲートであることを特徴とする請求項７記載の入力バッ
    ファ回路。
  9. 【請求項９】 前記第１のバッファは前記第１のモード
    に加え前記第２のモードでも動作し、参照基準電圧との
    比較により前記信号のレベルを判定する第１の差動増幅
    器であって、前記第２のバッファは該第１のバッファに
    並列に接続され、該参照基準電圧との比較により該信号
    のレベルを判定する第２の差動増幅器であって、該第１
    の差動増幅器を構成するトランジスタのゲート幅が該第
    ２の差動増幅器を構成するトランジスタのゲート幅より
    も広いことを特徴とする請求項７記載の入力バッファ回
    路。
  10. 【請求項１０】 前記参照基準電圧を発生する参照基準
    電圧内部発生手段と、 前記第１のモードに於ては外部から印加された該参照基
    準電圧を前記第１のバッファ及び前記第２のバッファに
    供給し、前記第２のモードに於ては該参照基準電圧内部
    発生手段によって内部発生された該参照基準電圧を該第
    １のバッファ及び該第２のバッファに供給するスイッチ
    手段を更に含むことを特徴とする請求項９記載の入力バ
    ッファ回路。
  11. 【請求項１１】 信号を伝送するバスに接続される装置
    の出力バッファであって、 該信号を該バスに送出する第１のバッファと、 該第１のバッファに並列に接続され該信号を該バスに送
    出する第２のバッファと、 該第１のバッファ及び該第２のバッファを駆動する第１
    のモードと該第１のバッファのみを駆動する第２のモー
    ドとを切り替える駆動能力切り換え手段を含み、該バス
    に該信号を送出する経路に設けられた該信号の反射を防
    止する反射防止抵抗と該バスを終端電圧に接続する終端
    抵抗とを有するシステムに該装置が組み込まれる場合は
    該第１のモードを使用し、該終端抵抗を使用しないシス
    テムに該装置が組み込まれる場合は該第２のモードを使
    用することを特徴とする出力バッファ。
  12. 【請求項１２】 前記駆動能力切り換え手段は、制御信
    号を受け取る手段と、該制御信号に基づいて前記第１の
    モードと前記第２のモードとを切り替える手段とを含む
    ことを特徴とする請求項１１記載の出力バッファ。
  13. 【請求項１３】 前記制御信号は、前記装置の外部から
    供給されることを特徴とする請求項１２記載の出力バッ
    ファ。
  14. 【請求項１４】 前記装置に外部から供給される参照基
    準電圧のレベルを判定することにより前記制御信号を生
    成する手段を更に含む請求項１２記載の出力バッファ。
  15. 【請求項１５】 前記装置に設けられたレジスタに格納
    された情報に基づいて、前記制御信号が生成されること
    を特徴とする請求項１２記載の出力バッファ。
  16. 【請求項１６】 前記第１のバッファ及び前記第２のバ
    ッファは、電源電圧とグランドの間で直列接続されたＰ
    ＭＯＳトランジスタとＮＭＯＳトランジスタであり、該
    ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタとの間
    の接続点を該第１のバッファと該第２のバッファとの間
    で接続し、該接続点に現われる信号を出力とする請求項
    １１記載の出力バッファ。
  17. 【請求項１７】 信号を伝送するバスに接続される装置
    であって、 該信号を該バスに送出する第１のバッファと、 該第１のバッファに並列に接続され該信号を該バスに送
    出する第２のバッファと、 該第１のバッファ及び該第２のバッファを駆動する第１
    のモードと該第１のバッファのみを駆動する第２のモー
    ドとを切り替える駆動能力切り換え手段を含み、該バス
    に該信号を送出する経路に設けられた該信号の反射を防
    止する反射防止抵抗と該バスを終端電圧に接続する終端
    抵抗とを有するシステムに組み込まれる場合は該第１の
    モードを使用し、該終端抵抗を使用しないシステムに組
    み込まれる場合は該第２のモードを使用することを特徴
    とする装置。
  18. 【請求項１８】 前記駆動能力切り換え手段は、制御信
    号を受け取る手段と、該制御信号に基づいて前記第１の
    モードと前記第２のモードとを切り替える手段とを含む
    ことを特徴とする請求項１７記載の装置。
  19. 【請求項１９】 前記制御信号は外部から供給されるこ
    とを特徴とする請求項１８記載の装置。
  20. 【請求項２０】 外部から供給される参照基準電圧のレ
    ベルを判定することにより前記制御信号を生成する手段
    を更に含むことを特徴とする請求項１８記載の装置。
  21. 【請求項２１】 レジスタと、 該レジスタに格納された情報に基づいて前記制御信号を
    生成する手段を更に含むことを特徴とする請求項１８記
    載の装置。
  22. 【請求項２２】 前記第１のバッファ及び前記第２のバ
    ッファは、電源電圧とグランドの間で直列接続されたＰ
    ＭＯＳトランジスタとＮＭＯＳトランジスタであり、該
    ＰＭＯＳトランジスタと該ＮＭＯＳトランジスタとの間
    の接続点を該第１のバッファと該第２のバッファとの間
    で接続し、該接続点に現われる信号を出力とすることを
    特徴とする請求項１８記載の装置。
  23. 【請求項２３】 レジスタに格納された情報に基づいて
    制御信号を生成する手段と、 データ信号をバスに送出する第１のバッファと、 該第１のバッファに並列に接続され該データ信号を該バ
    スに送出する第２のバッファと、 該第１のバッファ及び該第２のバッファを駆動する第１
    のモードと該第１のバッファのみを駆動する第２のモー
    ドとを該制御信号に基づき切り替える駆動能力切り換え
    手段を含み、該バスに該データ信号を送出する経路に設
    けられた該データ信号の反射を防止する反射防止抵抗と
    該バスを終端電圧に接続する終端抵抗とを有するシステ
    ムに組み込まれる場合は該第１のモードを使用し、該終
    端抵抗を使用しないシステムに組み込まれる場合は該第
    ２のモードを使用することを特徴とするＤＲＡＭ。
  24. 【請求項２４】 レジスタに格納された情報に基づいて
    制御信号を生成する手段と、 データ信号が第１の周波数で伝送される第１のモードで
    動作するよう該制御信号によって制御され、該データ信
    号を受け取る第１のバッファと、 該データ信号が該第１の周波数より低い第２の周波数で
    伝送される第２のモードで動作するよう該制御信号によ
    って制御され、該データ信号を受け取る第２のバッファ
    と、 該第１のバッファの出力と該第２のバッファの出力とを
    結合して内部回路に供給する結合手段を含み、該第２の
    バッファの動作時消費電力は該第１のバッファの動作時
    消費電力より低いことを特徴とするＤＲＡＭ。
  25. 【請求項２５】 信号を伝送するバスに接続される装置
    の出力バッファに於て、 該信号を第１のバッファより該バスに送出する第１のモ
    ードと、 該信号を第２のバッファより該バスに送出する第２のモ
    ードを有し、該第１のバッファの駆動力を該第２のバッ
    ファの駆動力よりも大きくすることを特徴とするバス駆
    動方法。
  26. 【請求項２６】 信号を伝送するバスに接続される装置
    の出力バッファであって、 該信号を該バスに送出する第１のバッファと、 該第１のバッファよりも小さい駆動力を有し該第１のバ
    ッファに並列に接続され該信号を該バスに送出する第２
    のバッファと、 該第１のバッファのみを駆動する第１のモードと該第２
    のバッファのみを駆動する第２のモードとを切り替える
    駆動能力切り換え手段を含み、該バスに該信号を送出す
    る経路に設けられた該信号の反射を防止する反射防止抵
    抗と該バスを終端電圧に接続する終端抵抗とを有するシ
    ステムに該装置が組み込まれる場合は該第１のモードを
    使用し、該終端抵抗を使用しないシステムに該装置が組
    み込まれる場合は該第２のモードを使用することを特徴
    とする出力バッファ。
  27. 【請求項２７】 信号を伝送するバスに接続される装置
    であって、 該信号を該バスに送出する第１のバッファと、 該第１のバッファよりも小さい駆動力を有し該第１のバ
    ッファに並列に接続され該信号を該バスに送出する第２
    のバッファと、 該第１のバッファのみを駆動する第１のモードと該第２
    のバッファのみを駆動する第２のモードとを切り替える
    駆動能力切り換え手段を含み、該バスに該信号を送出す
    る経路に設けられた該信号の反射を防止する反射防止抵
    抗と該バスを終端電圧に接続する終端抵抗とを有するシ
    ステムに組み込まれる場合は該第１のモードを使用し、
    該終端抵抗を使用しないシステムに組み込まれる場合は
    該第２のモードを使用することを特徴とする装置。
  28. 【請求項２８】 レジスタに格納された情報に基づいて
    制御信号を生成する手段と、 データ信号をバスに送出する第１のバッファと、 該第１のバッファよりも小さい駆動力を有し該第１のバ
    ッファに並列に接続され該データ信号を該バスに送出す
    る第２のバッファと、 該第１のバッファのみを駆動する第１のモードと該第２
    のバッファのみを駆動する第２のモードとを該制御信号
    に基づき切り替える駆動能力切り換え手段を含み、該バ
    スに該データ信号を送出する経路に設けられた該データ
    信号の反射を防止する反射防止抵抗と該バスを終端電圧
    に接続する終端抵抗とを有するシステムに組み込まれる
    場合は該第１のモードを使用し、該終端抵抗を使用しな
    いシステムに組み込まれる場合は該第２のモードを使用
    することを特徴とするＤＲＡＭ。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002230963A (ja) * 2000-12-04 2002-08-16 Internatl Business Mach Corp <Ibm> 選択可能クロックを有する同期メモリ・モジュール及びメモリ・システム
JP2002367376A (ja) * 2001-06-12 2002-12-20 Mitsubishi Electric Corp 半導体装置
KR100464437B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
US6917546B2 (en) 2001-08-24 2005-07-12 Elpida Memory, Inc. Memory device and memory system
US7106092B2 (en) 2002-10-23 2006-09-12 Renesas Technology Corp. Semiconductor device with bus terminating function
JP2006252769A (ja) * 1997-04-30 2006-09-21 Samsung Electronics Co Ltd 半導体装置及びその駆動方法
KR100670702B1 (ko) 2004-10-30 2007-01-17 주식회사 하이닉스반도체 온다이 터미네이션 회로를 구비한 반도체 메모리 장치
JP2007200354A (ja) * 2007-04-13 2007-08-09 Fujitsu Ltd シリアルバス高速化回路
JP2007272929A (ja) * 2001-03-13 2007-10-18 Micron Technology Inc リードデータ用のシステムレイテンシーレベライゼーション
JP2008501197A (ja) * 2004-06-01 2008-01-17 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． バスコントローラ
JP2008103073A (ja) * 2002-11-20 2008-05-01 Micron Technology Inc モジュール・レジスタを介する能動終端の制御方法及びシステム
JP2010518547A (ja) * 2007-02-16 2010-05-27 モスエイド テクノロジーズ インコーポレイテッド メモリシステムのクロックモード決定
WO2015193992A1 (ja) * 2014-06-18 2015-12-23 ゼンテルジャパン株式会社 半導体回路装置及び半導体メモリシステム
JP2016514316A (ja) * 2013-03-07 2016-05-19 クアルコム，インコーポレイテッド 双方向バス上の信号をバス速度に基づいて選択的に終端するための方法および装置
JP2019012544A (ja) * 2015-09-24 2019-01-24 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 調節可能な電圧および終端を持つメモリインタフェースおよび使用の方法

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825698B2 (en) * 2001-08-29 2004-11-30 Altera Corporation Programmable high speed I/O interface
TW381385B (en) * 1997-08-20 2000-02-01 Advantest Corp Signal transmission circuit, CMOS semiconductor device and circuit board
US6822267B1 (en) * 1997-08-20 2004-11-23 Advantest Corporation Signal transmission circuit, CMOS semiconductor device, and circuit board
US7065682B1 (en) * 1997-12-19 2006-06-20 Micron Electronics, Inc. Method for monitoring tests run on a personal computer
JP2000122761A (ja) * 1998-10-14 2000-04-28 Hitachi Ltd バスシステム及びそれを用いたメモリシステム
US6108740A (en) * 1998-10-14 2000-08-22 Lsi Logic Corporation Method and apparatus for terminating a bus such that stub length requirements are met
US6441627B1 (en) 1998-10-26 2002-08-27 Micron Technology, Inc. Socket test device for detecting characteristics of socket signals
JP4226710B2 (ja) 1999-01-25 2009-02-18 富士通マイクロエレクトロニクス株式会社 入力バッファ回路、及び半導体装置の動作試験方法
US6611552B2 (en) * 1999-01-28 2003-08-26 Intel Corporation Universal serial bus transceiver and associated methods
US6222389B1 (en) * 1999-03-25 2001-04-24 International Business Machines Corporation Assisted gunning transceiver logic (AGTL) bus driver
US6424177B1 (en) * 1999-06-28 2002-07-23 Broadcom Corporation Universal single-ended parallel bus
US6715014B1 (en) * 2000-05-25 2004-03-30 Hewlett-Packard Development Company, L.P. Module array
US6552569B2 (en) 2000-12-22 2003-04-22 National Semiconductor Corporation Dual purpose low power input circuit for a memory device interface
TW588235B (en) * 2001-04-02 2004-05-21 Via Tech Inc Motherboard with less power consumption
EP1852976B1 (en) * 2001-08-29 2009-12-02 Altera Corporation Programmable high-speed I/O interface
EP1306849B1 (en) * 2001-10-19 2008-02-27 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
US7702293B2 (en) * 2001-11-02 2010-04-20 Nokia Corporation Multi-mode I/O circuitry supporting low interference signaling schemes for high speed digital interfaces
US6937111B2 (en) 2001-11-21 2005-08-30 Hynix Semiconductor Inc. Device and system having self-terminated driver and active terminator for high speed interface
US6825692B1 (en) 2002-01-25 2004-11-30 Altera Corporation Input buffer for multiple differential I/O standards
KR100422451B1 (ko) 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
US6965529B2 (en) * 2002-06-21 2005-11-15 Intel Coproration Memory bus termination
US6836142B2 (en) * 2002-07-12 2004-12-28 Xilinx, Inc. Asymmetric bidirectional bus implemented using an I/O device with a digitally controlled impedance
JP4221238B2 (ja) 2002-09-26 2009-02-12 エルピーダメモリ株式会社 メモリモジュール
US6711091B1 (en) * 2002-09-27 2004-03-23 Infineon Technologies Ag Indication of the system operation frequency to a DRAM during power-up
KR100480916B1 (ko) * 2002-10-30 2005-04-07 주식회사 하이닉스반도체 전류 소모를 줄인 입력 버퍼 회로
US20040098545A1 (en) * 2002-11-15 2004-05-20 Pline Steven L. Transferring data in selectable transfer modes
US20050052912A1 (en) * 2003-09-04 2005-03-10 Mike Cogdill Circuit and system for addressing memory modules
KR100582358B1 (ko) * 2003-12-29 2006-05-22 주식회사 하이닉스반도체 반도체 기억 소자의 온 다이 터미네이션 구동 회로 및 방법
TWI260415B (en) * 2004-03-31 2006-08-21 Nanya Technology Corp Apparatus and method for testing semiconductor device
US20050289284A1 (en) * 2004-06-24 2005-12-29 Ge Chang High speed memory modules
US7295042B2 (en) * 2004-07-20 2007-11-13 Analog Devices, Inc. Buffer
US7188208B2 (en) * 2004-09-07 2007-03-06 Intel Corporation Side-by-side inverted memory address and command buses
US7365570B2 (en) * 2005-05-25 2008-04-29 Micron Technology, Inc. Pseudo-differential output driver with high immunity to noise and jitter
US7355450B1 (en) 2005-05-27 2008-04-08 Altera Corporation Differential input buffers for low power supply
US8921109B2 (en) 2005-09-19 2014-12-30 Histogenics Corporation Cell-support matrix having narrowly defined uniformly vertically and non-randomly organized porosity and pore density and a method for preparation thereof
JP4524662B2 (ja) 2005-10-21 2010-08-18 エルピーダメモリ株式会社 半導体メモリチップ
JP2008042376A (ja) * 2006-08-03 2008-02-21 Fujitsu Ltd 双方向伝送回路及び送受信素子
US7945793B2 (en) 2006-08-11 2011-05-17 Intel Corporation Interface frequency modulation to allow non-terminated operation and power reduction
KR100857427B1 (ko) * 2006-11-13 2008-09-09 주식회사 하이닉스반도체 입력 버퍼 회로
US20080162766A1 (en) * 2006-12-29 2008-07-03 Blaise Fanning Signal techniques for bus interfaces
US20090034415A1 (en) * 2007-07-30 2009-02-05 Motorola, Inc. Wireless communications device
US7616025B1 (en) * 2007-08-14 2009-11-10 Actel Corporation Programmable logic device adapted to enter a low-power mode
US7733118B2 (en) * 2008-03-06 2010-06-08 Micron Technology, Inc. Devices and methods for driving a signal off an integrated circuit
US7786754B2 (en) * 2008-09-09 2010-08-31 Hitachi Global Storage Technologies Netherlands B.V. High speed digital signaling apparatus and method using reflected signals to increase total delivered current
KR101854232B1 (ko) 2010-11-09 2018-05-04 삼성전자주식회사 디-엠퍼시스 기능을 갖는 의사 오픈 드레인 방식의 출력 드라이버, 반도체 메모리 장치 및 그것의 제어 방법
KR20120076814A (ko) * 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 집적회로 칩, 마스터 칩과 슬레이브 칩을 포함하는 시스템 및 이의 동작방법
USRE49506E1 (en) 2012-12-03 2023-04-25 Samsung Electronics Co., Ltd. High/low speed mode selection for output driver circuits of a memory interface
US9130557B2 (en) * 2012-12-03 2015-09-08 Samsung Electronics Co., Ltd. Operating method of input/output interface
US8912819B2 (en) * 2013-03-18 2014-12-16 Mediatek Inc. Termination circuits capable of receiving data signals in different formats for performing impedance matching
US9152214B2 (en) * 2013-05-16 2015-10-06 Qualcomm Innovation Center, Inc. Dynamic load and priority based clock scaling for non-volatile storage devices
KR20150066659A (ko) * 2013-12-06 2015-06-17 삼성디스플레이 주식회사 인터페이스 및 이에 연결된 디스플레이
US10077420B2 (en) 2014-12-02 2018-09-18 Histogenics Corporation Cell and tissue culture container
KR102529187B1 (ko) * 2016-03-31 2023-05-04 삼성전자주식회사 복수의 통신 규격들을 지원하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템
US10425361B2 (en) 2017-03-16 2019-09-24 Trane International Inc. Dynamic allocation of termination resistors in a communication network
CN112737565B (zh) * 2021-04-02 2021-06-25 深圳市中科蓝讯科技股份有限公司 接口电路及芯片
WO2022213300A1 (en) 2021-04-07 2022-10-13 Yangtze Memory Technologies Co., Ltd. High-performance input buffer and memory device having the same
US11830535B2 (en) 2021-10-01 2023-11-28 Nanya Technology Corporation Receiver circuit, memory device and operation method using the same
EP4270885B1 (en) 2022-04-29 2026-03-04 NXP USA, Inc. Switchable termination resistance circuit
EP4436116B1 (en) 2023-03-24 2025-10-22 NXP USA, Inc. Switchable termination resistance circuit
EP4529024A1 (en) 2023-09-25 2025-03-26 NXP USA, Inc. Transceiver physical layer interface

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472647A (en) * 1982-08-20 1984-09-18 Motorola, Inc. Circuit for interfacing with both TTL and CMOS voltage levels
US4719369A (en) * 1985-08-14 1988-01-12 Hitachi, Ltd. Output circuit having transistor monitor for matching output impedance to load impedance
US4748426A (en) * 1986-11-07 1988-05-31 Rodime Plc Active termination circuit for computer interface use
FR2606624A1 (fr) 1986-11-14 1988-05-20 Thomson Cgr Installation d'imagerie par resonance magnetique nucleaire
DE3832378C1 (ja) * 1988-09-23 1989-12-07 Eurosil Electronic Gmbh, 8057 Eching, De
JP2880737B2 (ja) * 1989-09-29 1999-04-12 株式会社東芝 平行バス終端装置
US5387824A (en) * 1989-12-01 1995-02-07 Vlsi Technology, Inc. Variable drive output buffer circuit
US5029284A (en) * 1990-04-30 1991-07-02 Motorola, Inc. Precision switchable bus terminator circuit
JPH04223617A (ja) * 1990-12-25 1992-08-13 Ricoh Co Ltd 半導体集積回路装置のインターフェース
US5107230A (en) * 1991-04-26 1992-04-21 Hewlett-Packard Company Switched drivers providing backmatch impedance for circuit test systems
US5153450A (en) * 1991-07-16 1992-10-06 Samsung Semiconductor, Inc. Programmable output drive circuit
US5274671A (en) * 1991-08-14 1993-12-28 Hewlett Packard Company Use of output impedance control to eliminate mastership change-over delays in a data communication network
US5382841A (en) * 1991-12-23 1995-01-17 Motorola, Inc. Switchable active bus termination circuit
JP2813103B2 (ja) * 1992-06-15 1998-10-22 富士通株式会社 半導体集積回路
EP1345327B1 (en) * 1992-06-15 2007-01-31 Fujitsu Limited Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation
US5479123A (en) * 1993-06-18 1995-12-26 Digital Equipment Corporation Externally programmable integrated bus terminator for optimizing system bus performance
US5381824A (en) 1993-09-02 1995-01-17 Standard Keil Industries, Inc. Regulator
US5440248A (en) 1994-01-31 1995-08-08 Texas Instruments Incorporated Power-saver differential input buffer
US5602494A (en) * 1995-03-09 1997-02-11 Honeywell Inc. Bi-directional programmable I/O cell
US5781028A (en) * 1996-06-21 1998-07-14 Microsoft Corporation System and method for a switched data bus termination
US5731711A (en) * 1996-06-26 1998-03-24 Lucent Technologies Inc. Integrated circuit chip with adaptive input-output port
JPH1188146A (ja) * 1997-09-04 1999-03-30 Fujitsu Ltd レベルインターフェース回路

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006252769A (ja) * 1997-04-30 2006-09-21 Samsung Electronics Co Ltd 半導体装置及びその駆動方法
JP2002230963A (ja) * 2000-12-04 2002-08-16 Internatl Business Mach Corp <Ibm> 選択可能クロックを有する同期メモリ・モジュール及びメモリ・システム
JP2007272929A (ja) * 2001-03-13 2007-10-18 Micron Technology Inc リードデータ用のシステムレイテンシーレベライゼーション
JP2002367376A (ja) * 2001-06-12 2002-12-20 Mitsubishi Electric Corp 半導体装置
US6917546B2 (en) 2001-08-24 2005-07-12 Elpida Memory, Inc. Memory device and memory system
US7116128B2 (en) 2002-10-23 2006-10-03 Renesas Technology Corp. Semiconductor device with bus terminating function
US7106092B2 (en) 2002-10-23 2006-09-12 Renesas Technology Corp. Semiconductor device with bus terminating function
US7221184B2 (en) 2002-10-23 2007-05-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with bus terminating function
US7375545B2 (en) 2002-10-23 2008-05-20 Renesas Technology Corp. Semiconductor device with bus terminating function
US7358759B2 (en) 2002-10-23 2008-04-15 Renesas Technology Corp. Semiconductor device with bus terminating function
JP2008103073A (ja) * 2002-11-20 2008-05-01 Micron Technology Inc モジュール・レジスタを介する能動終端の制御方法及びシステム
KR100464437B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
JP2008501197A (ja) * 2004-06-01 2008-01-17 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． バスコントローラ
KR100670702B1 (ko) 2004-10-30 2007-01-17 주식회사 하이닉스반도체 온다이 터미네이션 회로를 구비한 반도체 메모리 장치
US11669248B2 (en) 2007-02-16 2023-06-06 Mosaid Technologies Incorporated Clock mode determination in a memory system
JP2010518547A (ja) * 2007-02-16 2010-05-27 モスエイド テクノロジーズ インコーポレイテッド メモリシステムのクロックモード決定
US8432767B2 (en) 2007-02-16 2013-04-30 Mosaid Technologies Incorporated Clock mode determination in a memory system
US8644108B2 (en) 2007-02-16 2014-02-04 Mosaid Technologies Incorporated Clock mode determination in a memory system
JP2014059949A (ja) * 2007-02-16 2014-04-03 Mosaid Technol Inc メモリシステムのクロックモード決定
JP2015165448A (ja) * 2007-02-16 2015-09-17 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． メモリシステムのクロックモード決定
US12321600B2 (en) 2007-02-16 2025-06-03 Mosaid Technologies Incorporated Clock mode determination in a memory system
US11880569B2 (en) 2007-02-16 2024-01-23 Mosaid Technologies Incorporated Clock mode determination in a memory system
US11347396B2 (en) 2007-02-16 2022-05-31 Mosaid Technologies Incorporated Clock mode determination in a memory system
JP2007200354A (ja) * 2007-04-13 2007-08-09 Fujitsu Ltd シリアルバス高速化回路
JP2016514316A (ja) * 2013-03-07 2016-05-19 クアルコム，インコーポレイテッド 双方向バス上の信号をバス速度に基づいて選択的に終端するための方法および装置
WO2015193992A1 (ja) * 2014-06-18 2015-12-23 ゼンテルジャパン株式会社 半導体回路装置及び半導体メモリシステム
US10613613B2 (en) 2015-09-24 2020-04-07 Qualcomm Incorporated Memory interface with adjustable voltage and termination and methods of use
JP2019012544A (ja) * 2015-09-24 2019-01-24 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 調節可能な電圧および終端を持つメモリインタフェースおよび使用の方法

Also Published As

Publication number Publication date
US6480030B1 (en) 2002-11-12
KR980010746A (ko) 1998-04-30
EP0818734B1 (en) 2003-05-07
EP1308847A3 (en) 2005-09-14
EP1308850A2 (en) 2003-05-07
US5949252A (en) 1999-09-07
EP1308848A2 (en) 2003-05-07
DE69638067D1 (de) 2009-12-17
DE69627999T2 (de) 2003-11-27
KR100212597B1 (ko) 1999-08-02
EP0818734A2 (en) 1998-01-14
EP1308847A2 (en) 2003-05-07
EP1308849A2 (en) 2003-05-07
US6154047A (en) 2000-11-28
EP1308849A3 (en) 2005-09-14
EP1308848A3 (en) 2005-09-14
EP1308847B1 (en) 2009-11-04
DE69627999D1 (de) 2003-06-12
EP0818734A3 (en) 1998-05-06
TW325539B (en) 1998-01-21
EP1308850A3 (en) 2005-09-14

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