JPH10209752A - マイクロ波集積回路化発振回路 - Google Patents
マイクロ波集積回路化発振回路Info
- Publication number
- JPH10209752A JPH10209752A JP9024288A JP2428897A JPH10209752A JP H10209752 A JPH10209752 A JP H10209752A JP 9024288 A JP9024288 A JP 9024288A JP 2428897 A JP2428897 A JP 2428897A JP H10209752 A JPH10209752 A JP H10209752A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- fet
- oscillation
- feedback
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 title claims description 46
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 230000005669 field effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】 共振回路の共振周波数を広い周波数範囲で選
択する場合でも、選択した周波数で最適な発振状態が得
られるようにする。 【解決手段】 発振用ＦＥＴ３のゲートには、外付け用
端子２が配置され、この端子２に共振回路１６が接続さ
れる。このＦＥＴ３のソースと接地との間に、第１帰還
容量６（Ｃ1 ）と第１スイッチ用ＦＥＴ１７を直列に接
続したもの、第２帰還容量（Ｃ2 ）１８と第２スイッチ
用ＦＥＴ１９を直列に接続したものを、並列に配置す
る。これによれば、これらスイッチ用ＦＥＴ１７，１９
をゲート制御電圧ＶG2，ＶG3でオンオフさせることによ
り、例えば帰還容量値を３種類に変化させ、３種類の共
振周波数に最適な発振状態を得ることができる。なお、
上記帰還容量及びスイッチ用ＦＥＴの数は任意である。
択する場合でも、選択した周波数で最適な発振状態が得
られるようにする。 【解決手段】 発振用ＦＥＴ３のゲートには、外付け用
端子２が配置され、この端子２に共振回路１６が接続さ
れる。このＦＥＴ３のソースと接地との間に、第１帰還
容量６（Ｃ1 ）と第１スイッチ用ＦＥＴ１７を直列に接
続したもの、第２帰還容量（Ｃ2 ）１８と第２スイッチ
用ＦＥＴ１９を直列に接続したものを、並列に配置す
る。これによれば、これらスイッチ用ＦＥＴ１７，１９
をゲート制御電圧ＶG2，ＶG3でオンオフさせることによ
り、例えば帰還容量値を３種類に変化させ、３種類の共
振周波数に最適な発振状態を得ることができる。なお、
上記帰還容量及びスイッチ用ＦＥＴの数は任意である。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロ波集積回路
化発振回路、特に共振回路が外付けとされるマイクロ波
モノリシックＩＣ（ＭＭＩＣ）化された発振回路であっ
て、広い範囲で異なる周波数を選択する共振回路が接続
可能となるマイクロ波集積回路化発振回路に関する。
化発振回路、特に共振回路が外付けとされるマイクロ波
モノリシックＩＣ（ＭＭＩＣ）化された発振回路であっ
て、広い範囲で異なる周波数を選択する共振回路が接続
可能となるマイクロ波集積回路化発振回路に関する。
【０００２】
【従来の技術】マイクロ波集積回路化（Microwave Ｉ
Ｃ）発振回路として、例えばＭＭＩＣ（Microwave Mono
lithic ＩＣ）発振回路があり、この回路はガリウム砒
素（ＧａＡｓ）チップ上に発振回路を集積回路化したも
のである。
Ｃ）発振回路として、例えばＭＭＩＣ（Microwave Mono
lithic ＩＣ）発振回路があり、この回路はガリウム砒
素（ＧａＡｓ）チップ上に発振回路を集積回路化したも
のである。
【０００３】図５には、従来のＭＭＩＣ化発振回路の一
例が示されており、図において、共振周波数ｆO の共振
回路１は端子２を介して外付けされ、発振用ＦＥＴ３の
ゲート（Ｇ）に接続される。このＦＥＴ３のゲートに
は、チョークコイル４を介してゲートバイアス端子５が
配置され、このゲートバイアス端子５からゲートバイア
スＶG が供給される。また、このＦＥＴ３のソース
（Ｓ）には、容量値Ｃ1 の帰還容量６が接地との間に接
続されると共に、チョークコイル７が接地との間に接続
される。
例が示されており、図において、共振周波数ｆO の共振
回路１は端子２を介して外付けされ、発振用ＦＥＴ３の
ゲート（Ｇ）に接続される。このＦＥＴ３のゲートに
は、チョークコイル４を介してゲートバイアス端子５が
配置され、このゲートバイアス端子５からゲートバイア
スＶG が供給される。また、このＦＥＴ３のソース
（Ｓ）には、容量値Ｃ1 の帰還容量６が接地との間に接
続されると共に、チョークコイル７が接地との間に接続
される。
【０００４】一方、上記ＦＥＴ３のドレイン（Ｄ）に、
チョークコイル９を介してドレインバイアス端子１０が
配置され、このドレインバイアス端子１０からドレイン
バイアスＶD が供給される。また、このドレインには、
整合回路１１及び直流防止用キャパシタ１２を介して負
荷抵抗１３が接続される。
チョークコイル９を介してドレインバイアス端子１０が
配置され、このドレインバイアス端子１０からドレイン
バイアスＶD が供給される。また、このドレインには、
整合回路１１及び直流防止用キャパシタ１２を介して負
荷抵抗１３が接続される。
【０００５】上記の構成によれば、図６で示すコルピッ
ツの基本発振回路が形成される。即ち、所要のマイクロ
波帯の発振周波数帯において十分な発振能力を持つよう
に、上記ＦＥＴ３のゲート幅（Ｗ1 ）が決定されるが、
このゲート幅にほぼ比例してゲート・ソース間に図５に
示す容量値Ｃgsの内部容量１４が与えられる。従って、
図６に示されるように、上記内部容量（Ｃgs）１４と帰
還容量（Ｃ1 ）６とを含んでコルピッツ形発振回路が構
成される。そして、この発振回路は、外付けされる共振
回路１で得られる共振周波数ｆO で発振することにな
る。
ツの基本発振回路が形成される。即ち、所要のマイクロ
波帯の発振周波数帯において十分な発振能力を持つよう
に、上記ＦＥＴ３のゲート幅（Ｗ1 ）が決定されるが、
このゲート幅にほぼ比例してゲート・ソース間に図５に
示す容量値Ｃgsの内部容量１４が与えられる。従って、
図６に示されるように、上記内部容量（Ｃgs）１４と帰
還容量（Ｃ1 ）６とを含んでコルピッツ形発振回路が構
成される。そして、この発振回路は、外付けされる共振
回路１で得られる共振周波数ｆO で発振することにな
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のＭＭＩＣ化発振回路では、共振回路１の共振周波数
を広い範囲で選択可能とした場合には、上記帰還容量６
の容量値Ｃ1 が固定値であるため、最適な発振状態が得
られないという問題があった。即ち、上述したように、
上記発振用ＦＥＴ３のゲート幅（Ｗ1 ）で決定される内
部容量（Ｃgs）１４との兼ね合いから、共振周波数ｆO
をその上下の帯域において広い範囲で任意に選択する場
合には、これに合せて上記帰還容量６の容量値を増減す
る必要がある。
来のＭＭＩＣ化発振回路では、共振回路１の共振周波数
を広い範囲で選択可能とした場合には、上記帰還容量６
の容量値Ｃ1 が固定値であるため、最適な発振状態が得
られないという問題があった。即ち、上述したように、
上記発振用ＦＥＴ３のゲート幅（Ｗ1 ）で決定される内
部容量（Ｃgs）１４との兼ね合いから、共振周波数ｆO
をその上下の帯域において広い範囲で任意に選択する場
合には、これに合せて上記帰還容量６の容量値を増減す
る必要がある。
【０００７】例えば、共振周波数を上記ｆO より低くし
た場合は、上記帰還容量６の容量値を大きくし、逆に上
記ｆO より高くした場合は、容量値を小さくし、それぞ
れの発振周波数において最適な発振状態となるように、
帰還容量６の容量値を変化させなければならない。従っ
て、固定の容量値Ｃ1 となる帰還容量６では、最適な発
振周波数を広い範囲で得ることは困難であった。
た場合は、上記帰還容量６の容量値を大きくし、逆に上
記ｆO より高くした場合は、容量値を小さくし、それぞ
れの発振周波数において最適な発振状態となるように、
帰還容量６の容量値を変化させなければならない。従っ
て、固定の容量値Ｃ1 となる帰還容量６では、最適な発
振周波数を広い範囲で得ることは困難であった。
【０００８】本発明は、上記問題点を解決するためにな
されたもので、その目的は、共振回路の共振周波数を広
い周波数範囲で選択する場合でも、選択した周波数で最
適な発振状態を得ることができるマイクロ波集積回路化
発振回路を提供することにある。
されたもので、その目的は、共振回路の共振周波数を広
い周波数範囲で選択する場合でも、選択した周波数で最
適な発振状態を得ることができるマイクロ波集積回路化
発振回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、共振回路が接続される発振用電界効果ト
ランジスタと、この電界効果トランジスタのソース側又
はドレイン側に配置される帰還容量と、を形成するマイ
クロ波集積回路化発振回路において、上記発振用電界効
果トランジスタのドレイン側又はソース側に、このドレ
イン・ソース間を導通又は非導通として上記帰還容量値
を変化させるためのスイッチ用トランジスタを配置した
ことを特徴とする。
に、本発明は、共振回路が接続される発振用電界効果ト
ランジスタと、この電界効果トランジスタのソース側又
はドレイン側に配置される帰還容量と、を形成するマイ
クロ波集積回路化発振回路において、上記発振用電界効
果トランジスタのドレイン側又はソース側に、このドレ
イン・ソース間を導通又は非導通として上記帰還容量値
を変化させるためのスイッチ用トランジスタを配置した
ことを特徴とする。
【００１０】上記の構成によれば、例えば帰還容量を２
つ形成し、これらの帰還容量が切り替えられるようにス
イッチングＦＥＴを２個配置することにより、帰還容量
として３つの容量値を選択することができる。従って、
外付け等で接続される共振回路で広い周波数範囲を用い
た場合でも、選択された周波数に最適な発振状態を得る
ことが可能となる。
つ形成し、これらの帰還容量が切り替えられるようにス
イッチングＦＥＴを２個配置することにより、帰還容量
として３つの容量値を選択することができる。従って、
外付け等で接続される共振回路で広い周波数範囲を用い
た場合でも、選択された周波数に最適な発振状態を得る
ことが可能となる。
【００１１】
【発明の実施の形態】図１には、本発明の実施形態の第
１例であるマイクロ波集積回路（ＭＭＩＣ）化発振回路
の構成が示されており、この第１例は２つの帰還容量を
選択的に使用できるようにしたものである。図１におい
て、従来と同様に、外付け用端子２に、例えば共振回路
１６が接続されるように構成され、この端子２は発振用
ＦＥＴ３のゲート（Ｇ）に接続される。このＦＥＴ３の
ゲートには、チョークコイル４を介して、ゲートバイア
スＶG1を与えるゲートバイアス端子５が配置され、この
ＦＥＴ３のソースには、チョークコイル７が接地との間
に接続される。
１例であるマイクロ波集積回路（ＭＭＩＣ）化発振回路
の構成が示されており、この第１例は２つの帰還容量を
選択的に使用できるようにしたものである。図１におい
て、従来と同様に、外付け用端子２に、例えば共振回路
１６が接続されるように構成され、この端子２は発振用
ＦＥＴ３のゲート（Ｇ）に接続される。このＦＥＴ３の
ゲートには、チョークコイル４を介して、ゲートバイア
スＶG1を与えるゲートバイアス端子５が配置され、この
ＦＥＴ３のソースには、チョークコイル７が接地との間
に接続される。
【００１２】一方、上記ＦＥＴ３のドレイン（Ｄ）に
は、チョークコイル９を介して、ドレインバイアスＶD
を供給するドレインバイアス端子１０が配置され、かつ
整合回路１１及び直流防止用キャパシタ１２を介して負
荷抵抗１３が接続される。また、上記ＦＥＴ３のゲート
幅（Ｗ1 ）にほぼ比例して、そのゲート・ソース間に容
量値Ｃgsの内部容量１４が与えられている。
は、チョークコイル９を介して、ドレインバイアスＶD
を供給するドレインバイアス端子１０が配置され、かつ
整合回路１１及び直流防止用キャパシタ１２を介して負
荷抵抗１３が接続される。また、上記ＦＥＴ３のゲート
幅（Ｗ1 ）にほぼ比例して、そのゲート・ソース間に容
量値Ｃgsの内部容量１４が与えられている。
【００１３】そうして、第１例では、上記ＦＥＴ３のソ
ース（Ｓ）と接地との間に、容量値Ｃ1 の第１帰還容量
６と第１スイッチ用ＦＥＴ１７を直列に接続したもの、
容量値Ｃ2 （例えばＣ2 ＜Ｃ1 ）の第２帰還容量１８と
第２スイッチ用ＦＥＴ１９を直列に接続したものを、並
列に配置する。即ち、上記スイッチ用ＦＥＴ１７，１９
のドレイン側に各帰還容量６，１８を配置してソース側
を接地し、上記第１スイッチ用ＦＥＴ１７のゲートにゲ
ート制御電圧ＶG2を供給するゲート制御電圧端子２０が
接続され、上記第２スイッチ用ＦＥＴ１９のゲートにゲ
ート制御電圧ＶG3を供給するゲート制御電圧端子２１が
接続される。
ース（Ｓ）と接地との間に、容量値Ｃ1 の第１帰還容量
６と第１スイッチ用ＦＥＴ１７を直列に接続したもの、
容量値Ｃ2 （例えばＣ2 ＜Ｃ1 ）の第２帰還容量１８と
第２スイッチ用ＦＥＴ１９を直列に接続したものを、並
列に配置する。即ち、上記スイッチ用ＦＥＴ１７，１９
のドレイン側に各帰還容量６，１８を配置してソース側
を接地し、上記第１スイッチ用ＦＥＴ１７のゲートにゲ
ート制御電圧ＶG2を供給するゲート制御電圧端子２０が
接続され、上記第２スイッチ用ＦＥＴ１９のゲートにゲ
ート制御電圧ＶG3を供給するゲート制御電圧端子２１が
接続される。
【００１４】また、上記各スイッチ用ＦＥＴ１７，１９
のそれぞれのドレインと接地の間に、図示のように、チ
ョークコイル２２，２３が配置される。
のそれぞれのドレインと接地の間に、図示のように、チ
ョークコイル２２，２３が配置される。
【００１５】上記のスイッチ用ＦＥＴ１７，１９では、
それぞれのゲート制御電圧端子２０，２１から、オン電
圧Ｖonのゲート制御電圧ＶG2，ＶG3を供給することによ
り、導通状態となり、このＦＥＴ１７，１９のそれぞれ
のドレイン・ソース間が短絡する。一方、ピンチオフ電
圧Ｖｐのゲート制御電圧ＶG2，ＶG3を供給することによ
り、非導通状態となって、このＦＥＴ１７，１９のそれ
ぞれのドレイン・ソース間が開放状態となる。
それぞれのゲート制御電圧端子２０，２１から、オン電
圧Ｖonのゲート制御電圧ＶG2，ＶG3を供給することによ
り、導通状態となり、このＦＥＴ１７，１９のそれぞれ
のドレイン・ソース間が短絡する。一方、ピンチオフ電
圧Ｖｐのゲート制御電圧ＶG2，ＶG3を供給することによ
り、非導通状態となって、このＦＥＴ１７，１９のそれ
ぞれのドレイン・ソース間が開放状態となる。
【００１６】従って、上記ゲート制御電圧についてＶG2
＝Ｖon、ＶG3＝Ｖｐとしたとき、発振用ＦＥＴ３のソー
スと接地との間の全体の帰還容量Ｃｆは、第１帰還容量
６のみが有効となり、Ｃｆ＝Ｃ1 となる。また、上記に
おいて、ＶG2＝Ｖｐ、ＶG3＝Ｖonとしたときは、第２帰
還容量１８のみが有効となり、全体の帰還容量Ｃｆは、
Ｃｆ＝Ｃ2 となり、更にＶG2＝ＶG3＝Ｖonとすれば、両
方が有効となって、Ｃｆ＝Ｃ1 ＋Ｃ2 となる。
＝Ｖon、ＶG3＝Ｖｐとしたとき、発振用ＦＥＴ３のソー
スと接地との間の全体の帰還容量Ｃｆは、第１帰還容量
６のみが有効となり、Ｃｆ＝Ｃ1 となる。また、上記に
おいて、ＶG2＝Ｖｐ、ＶG3＝Ｖonとしたときは、第２帰
還容量１８のみが有効となり、全体の帰還容量Ｃｆは、
Ｃｆ＝Ｃ2 となり、更にＶG2＝ＶG3＝Ｖonとすれば、両
方が有効となって、Ｃｆ＝Ｃ1 ＋Ｃ2 となる。
【００１７】実施形態例では、上記Ｃ1 ，Ｃ2 を、Ｃ2
＜Ｃ1 ＜Ｃ1 ＋Ｃ2 となる値に設定しており、上記共振
回路１６の共振周波数が、例えばｆ1 、ｆ2 、ｆ3 （ｆ
1 ＜ｆ2 ＜ｆ3 ）の３通りに選択される場合には、Ｃｆ
＝Ｃ1 のとき周波数ｆ2 、Ｃｆ＝Ｃ2 のとき周波数ｆ3
、Ｃｆ＝Ｃ1 ＋Ｃ2 のとき周波数ｆ1 で回路が最適に
発振するような値に設定される。このようにして、第１
例は、上記図６に示すコルピッツの基本発振回路が形成
される。
＜Ｃ1 ＜Ｃ1 ＋Ｃ2 となる値に設定しており、上記共振
回路１６の共振周波数が、例えばｆ1 、ｆ2 、ｆ3 （ｆ
1 ＜ｆ2 ＜ｆ3 ）の３通りに選択される場合には、Ｃｆ
＝Ｃ1 のとき周波数ｆ2 、Ｃｆ＝Ｃ2 のとき周波数ｆ3
、Ｃｆ＝Ｃ1 ＋Ｃ2 のとき周波数ｆ1 で回路が最適に
発振するような値に設定される。このようにして、第１
例は、上記図６に示すコルピッツの基本発振回路が形成
される。
【００１８】上記第１例の構成によれば、まず外付けの
共振回路１６でｆ2 の共振周波数を選択した場合は、ゲ
ート制御電圧端子２０，２１から、ＶG2（ゲート制御電
圧）＝Ｖon、ＶG3＝Ｖｐが供給され、第１帰還容量６の
容量値Ｃ1 と内部容量値Ｃgsの存在により、周波数ｆ2
において最適な発振状態が得られる。また、ｆ3 の共振
周波数を選択した場合は、ゲート制御電圧端子２０，２
１から、ＶG2＝Ｖｐ、ＶG3＝Ｖonが供給され、第１帰還
容量１８の容量値Ｃ2 と内部容量値Ｃgsの存在により、
周波数ｆ3 において最適な発振状態が得られ、ｆ1 の共
振周波数を選択した場合は、ＶG2＝ＶG3＝Ｖonが供給さ
れ、両方の帰還容量値Ｃ1 ＋Ｃ2 と内部容量値Ｃgsの存
在により、周波数ｆ1 において最適な発振状態が得られ
る。
共振回路１６でｆ2 の共振周波数を選択した場合は、ゲ
ート制御電圧端子２０，２１から、ＶG2（ゲート制御電
圧）＝Ｖon、ＶG3＝Ｖｐが供給され、第１帰還容量６の
容量値Ｃ1 と内部容量値Ｃgsの存在により、周波数ｆ2
において最適な発振状態が得られる。また、ｆ3 の共振
周波数を選択した場合は、ゲート制御電圧端子２０，２
１から、ＶG2＝Ｖｐ、ＶG3＝Ｖonが供給され、第１帰還
容量１８の容量値Ｃ2 と内部容量値Ｃgsの存在により、
周波数ｆ3 において最適な発振状態が得られ、ｆ1 の共
振周波数を選択した場合は、ＶG2＝ＶG3＝Ｖonが供給さ
れ、両方の帰還容量値Ｃ1 ＋Ｃ2 と内部容量値Ｃgsの存
在により、周波数ｆ1 において最適な発振状態が得られ
る。
【００１９】図２には、実施形態の第２例に係るＭＭＩ
Ｃ化発振回路の構成が示されており、この第２例は３つ
の帰還容量を選択的に使用できるようにしたものであ
る。基本的な構造は、第１例と同様であり、この第１例
の構成に加えて、発振用ＦＥＴ３のソースと接地との間
に、容量値Ｃ3 の第３帰還容量２６と第３スイッチ用Ｆ
ＥＴ２７を、他の帰還容量６，１８及びスイッチ用ＦＥ
Ｔ１７，１９と並列関係に配置する。そして、上記第３
スイッチ用ＦＥＴ２７のゲートに、制御電圧ＶG4を与え
るゲート制御端子２８が設けられ、ドレインには、チョ
ークコイル２９が配置される。
Ｃ化発振回路の構成が示されており、この第２例は３つ
の帰還容量を選択的に使用できるようにしたものであ
る。基本的な構造は、第１例と同様であり、この第１例
の構成に加えて、発振用ＦＥＴ３のソースと接地との間
に、容量値Ｃ3 の第３帰還容量２６と第３スイッチ用Ｆ
ＥＴ２７を、他の帰還容量６，１８及びスイッチ用ＦＥ
Ｔ１７，１９と並列関係に配置する。そして、上記第３
スイッチ用ＦＥＴ２７のゲートに、制御電圧ＶG4を与え
るゲート制御端子２８が設けられ、ドレインには、チョ
ークコイル２９が配置される。
【００２０】上記第２例の構成によれば、スイッチ用Ｆ
ＥＴ１７，１９，２７の導通・非導通の動作により、全
体の帰還容量ＣｆをＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ1 ＋Ｃ2 ，Ｃ
2 ＋Ｃ3 ，Ｃ1 ＋Ｃ3 ，Ｃ1 ＋Ｃ2 ＋Ｃ3 の７値に設定
することができ、少なくとも７つの共振周波数において
最適な発振状態を得ることができる。なお、この第２例
と同様にして、上記帰還容量及びスイッチ用ＦＥＴを４
個以上配置し、数多くの周波数に対し最適発振状態を得
ることも可能である。
ＥＴ１７，１９，２７の導通・非導通の動作により、全
体の帰還容量ＣｆをＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ1 ＋Ｃ2 ，Ｃ
2 ＋Ｃ3 ，Ｃ1 ＋Ｃ3 ，Ｃ1 ＋Ｃ2 ＋Ｃ3 の７値に設定
することができ、少なくとも７つの共振周波数において
最適な発振状態を得ることができる。なお、この第２例
と同様にして、上記帰還容量及びスイッチ用ＦＥＴを４
個以上配置し、数多くの周波数に対し最適発振状態を得
ることも可能である。
【００２１】図３には、実施形態の第３例に係るＭＭＩ
Ｃ化発振回路の構成が示されている。この第３例では、
第１帰還容量６と第２帰還容量１８を設けるが、この第
２帰還容量１８のみにスイッチ用ＦＥＴ１９（及びチョ
ークコイル２３）を配置し、このスイッチ用ＦＥＴ１９
にゲート制御電圧ＶG2を与えるゲート制御電圧端子３０
を設けたものである。
Ｃ化発振回路の構成が示されている。この第３例では、
第１帰還容量６と第２帰還容量１８を設けるが、この第
２帰還容量１８のみにスイッチ用ＦＥＴ１９（及びチョ
ークコイル２３）を配置し、このスイッチ用ＦＥＴ１９
にゲート制御電圧ＶG2を与えるゲート制御電圧端子３０
を設けたものである。
【００２２】この第３例によれば、スイッチ用ＦＥＴ１
９の導通・非導通の動作により、帰還容量ＣｆをＣ1 ，
Ｃ1 ＋Ｃ2 の２つの値に設定することができ、２つの共
振周波数において最適な発振状態を得ることができる。
９の導通・非導通の動作により、帰還容量ＣｆをＣ1 ，
Ｃ1 ＋Ｃ2 の２つの値に設定することができ、２つの共
振周波数において最適な発振状態を得ることができる。
【００２３】図４には、実施形態の第４例のＭＭＩＣ化
発振回路の構成が示されており、この例では、第１帰還
容量６を直接接地し、この第１帰還容量６を切り替える
ように、スイッチ用ＦＥＴ３１及びゲート制御電圧端子
３２を配置する。
発振回路の構成が示されており、この例では、第１帰還
容量６を直接接地し、この第１帰還容量６を切り替える
ように、スイッチ用ＦＥＴ３１及びゲート制御電圧端子
３２を配置する。
【００２４】これによれば、スイッチ用ＦＥＴ３１が非
導通状態のとき、容量値Ｃ1 に基づた発振器として動作
するが、スイッチ用ＦＥＴ３１が導通状態のときは、発
振用ＦＥＴ３のソースは直接接地されるため発振が停止
することになる。
導通状態のとき、容量値Ｃ1 に基づた発振器として動作
するが、スイッチ用ＦＥＴ３１が導通状態のときは、発
振用ＦＥＴ３のソースは直接接地されるため発振が停止
することになる。
【００２５】上記実施形態例では、発振用ＦＥＴ３のソ
ース側に帰還容量（６，１８，２６）及びスイッチ用Ｆ
ＥＴ（１７，１９，２７，３１）を配置した例を示した
が、これらの部材を発振用ＦＥＴ３のドレイン側に配置
し、ドレイン側とソース側の配置関係を逆にした構成と
することも可能である。
ース側に帰還容量（６，１８，２６）及びスイッチ用Ｆ
ＥＴ（１７，１９，２７，３１）を配置した例を示した
が、これらの部材を発振用ＦＥＴ３のドレイン側に配置
し、ドレイン側とソース側の配置関係を逆にした構成と
することも可能である。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
発振用電界効果トランジスタのソース側又はドレイン側
に、帰還容量を形成するマイクロ波集積回路化発振回路
において、帰還容量と共に少なくとも一つのスイッチ用
トランジスタを配置し、ゲート制御電圧を制御して上記
帰還容量値を変化させるようにしたので、共振周波数を
広い周波数範囲で選択する場合でも、選択した周波数で
最適な発振状態が得られ、それぞれの共振周波数帯で安
定した発振が実現できるという利点がある。
発振用電界効果トランジスタのソース側又はドレイン側
に、帰還容量を形成するマイクロ波集積回路化発振回路
において、帰還容量と共に少なくとも一つのスイッチ用
トランジスタを配置し、ゲート制御電圧を制御して上記
帰還容量値を変化させるようにしたので、共振周波数を
広い周波数範囲で選択する場合でも、選択した周波数で
最適な発振状態が得られ、それぞれの共振周波数帯で安
定した発振が実現できるという利点がある。
【図１】本発明の実施形態の第１例に係るマイクロ波集
積回路化発振回路の構成を示す回路図である。
積回路化発振回路の構成を示す回路図である。
【図２】実施形態の第２例に係る発振回路の構成を示す
回路図である。
回路図である。
【図３】実施形態の第３例に係る発振回路の構成を示す
回路図である。
回路図である。
【図４】実施形態の第４例に係る発振回路の構成を示す
回路図である。
回路図である。
【図５】従来のマイクロ波集積回路化発振回路の構成を
示す回路図である。
示す回路図である。
【図６】コルピッツの基本発振回路の構成を示す回路図
である。
である。
１，１６ … 共振回路、 ２ … 外付け用端子、 ３ … 発振用ＦＥＴ、 ６，１８，２６ … 帰還容量、 １１ … 整合回路、 １４ … ゲート・ソース間内部容量、 １７，１９，２７，３１ … スイッチ用ＦＥＴ。
Claims (1)
- 【請求項１】 共振回路が接続される発振用電界効果ト
ランジスタと、 この電界効果トランジスタのソース側又はドレイン側に
配置される帰還容量と、を形成するマイクロ波集積回路
化発振回路において、 上記発振用電界効果トランジスタのドレイン側又はソー
ス側に、このドレイン・ソース間を導通又は非導通とし
て上記帰還容量値を変化させるためのスイッチ用トラン
ジスタを配置したことを特徴とするマイクロ波集積回路
化発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9024288A JPH10209752A (ja) | 1997-01-22 | 1997-01-22 | マイクロ波集積回路化発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9024288A JPH10209752A (ja) | 1997-01-22 | 1997-01-22 | マイクロ波集積回路化発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209752A true JPH10209752A (ja) | 1998-08-07 |
Family
ID=12134000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9024288A Pending JPH10209752A (ja) | 1997-01-22 | 1997-01-22 | マイクロ波集積回路化発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724274B2 (en) | 1999-10-29 | 2004-04-20 | Murata Manufacturing Co., Ltd. | Frequency-switching oscillator and electronic device using the same |
| WO2004107558A1 (en) * | 2003-06-03 | 2004-12-09 | Mediatek Incorporation | A switched-capacitive circuit and method for reducing clock feedthrough in voltage controlled oscillator |
| US7724099B2 (en) | 2007-03-26 | 2010-05-25 | Semiconductor Technology Academic Research Center | High frequency oscillator circuit with feedback circuit of fet and short-stub transmission line |
-
1997
- 1997-01-22 JP JP9024288A patent/JPH10209752A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724274B2 (en) | 1999-10-29 | 2004-04-20 | Murata Manufacturing Co., Ltd. | Frequency-switching oscillator and electronic device using the same |
| WO2004107558A1 (en) * | 2003-06-03 | 2004-12-09 | Mediatek Incorporation | A switched-capacitive circuit and method for reducing clock feedthrough in voltage controlled oscillator |
| US7724099B2 (en) | 2007-03-26 | 2010-05-25 | Semiconductor Technology Academic Research Center | High frequency oscillator circuit with feedback circuit of fet and short-stub transmission line |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3094920B2 (ja) | 半導体スイッチ | |
| US7633352B2 (en) | Integrated tunable resonance circuit | |
| JPH09153781A (ja) | スイッチ回路 | |
| US7633357B2 (en) | SPST switch, SPDT switch and MPMT switch | |
| KR20010106454A (ko) | 마이크로파 증폭기 | |
| JPH10209752A (ja) | マイクロ波集積回路化発振回路 | |
| JPH10336000A (ja) | 高周波信号切り替え器 | |
| KR20010021705A (ko) | 오실레이터를 포함한 집적 회로 | |
| KR100468808B1 (ko) | 2 밴드 발진기 | |
| JP2850830B2 (ja) | マイクロ波発振器 | |
| JP3332657B2 (ja) | ミキサ回路 | |
| JP7792268B2 (ja) | 圧電発振器 | |
| KR100386175B1 (ko) | 전압제어발진기 | |
| JP3670084B2 (ja) | 半導体スイッチ回路 | |
| JP3325732B2 (ja) | 電圧制御圧電発振器 | |
| JP2943333B2 (ja) | 自己発振周波数変換器 | |
| JP2001352204A (ja) | 伝送線路およびそれを用いた回路素子およびそれらを用いた電子回路およびそれを用いた電子装置 | |
| JP3643537B2 (ja) | 自励式電源装置 | |
| JPS63142716A (ja) | 入力切換回路 | |
| JPH0246011A (ja) | 高周波高出力混成集積回路 | |
| JPH0733457Y2 (ja) | 電界効果トランジスタスイツチ | |
| JPH0590935A (ja) | Ｆｅｔスイツチ装置 | |
| JPH08288703A (ja) | マイクロ波スイッチ | |
| JPH10284508A (ja) | マイクロ波スイッチ素子 | |
| JPH1117510A (ja) | 高周波スイッチ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060620 |