JPH1021071A

JPH1021071A - 複数の命令を処理するプロセッサ動作方法

Info

Publication number: JPH1021071A
Application number: JP33864496A
Authority: JP
Inventors: H Schell Jonathan; エィチ．シエルジョナサン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1995-12-19
Filing date: 1996-12-18
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】マイクロプロセッサにそのアーキテクチャの
複雑さ増大を最少限に抑制して複数の命令を極めて効率
的に処理させる動作方法。【解決手段】この動作方法２０は、次を含む。複数の
命令の中から１つの命令を受けるステップ（２２）。次
いで、受けた命令が第３オペランドを識別するオペラン
ドプレフィックスを含むかどうか判定するステップ２
４、２６。受けた命令１０がオペランドプレフィックス
を含むと云う判定に応答して、第１オペランド、第２オ
ペランド、及び第３オペランドの中から選択された２つ
のオペランドを使用して、かつ第１オペランド、第２オ
ペランド、第３オペランドのうちの１つが選択されない
ように、この命令を実行して結果を発生するステップ２
８。更に、この結果を、選択されなかったオペランドに
記憶するステップ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ技術、特に命令プレフィックスを使用して２オペラン
ド命令を３オペランド命令に拡張する回路、システム及
び方法に関する。

【０００２】

【従来の技術】所与の時間間隔にわたって実行される命
令の数で測られるようなマイクロプロセッサの性能を向
上するために、マイクロプロセッサの設計に顕著な進歩
が遂げられている。このような進歩の１つは、「スーパ
スカラ（ｓｕｐｅｒｓｃａｌａｒ）」型のマイクロプロ
セッサの最近における導入であり、この型のマイクロプ
ロセッサは単一命令ポインタを用いる並列命令計算を達
成する。典型的に、スーパスカラマイクロプロセッサ
は、プログラム命令を実行するために、多整数算術演算
ユニット（以下、ＡＬＵと称する）及び浮動小数点ユニ
ット（以下、ＦＰＵと称する）のような多重実行ユニッ
トを有する。このような訳で、多数機械命令がスーパス
カラマイクロプロセッサ内で同時に実行されることがあ
り、デバイス及びそのシステム応用の総合性能に明白な
益を持たらす。

【０００３】性能を向上するために最近のマイクロプロ
セッサに使用される他の普及している技術は、命令の
「パイプライン化（ｐｉｐｅｌｉｎｉｎｇ）」を伴う。
技術上周知のように、マイクロプロセッサ命令は、各
々、命令取出し、命令デコード、レジスタ又はメモリか
らのオペランドの検索、命令の実行、及び命令の結果の
再書き込みのような、いくつかの逐次動作を一般に伴
う。マイクロプロセッサ内の命令のパイプライン化は、
命令の系列内の多数命令を内部系列内の異なるステージ
において同時に処理するような命令系列のステージング
を指す。例えば、もしパイプライン化マイクロプロセッ
サが所与のマイクロプロセッサクロックサイクルに命令
ｎを実行中であるならば、４ステージパイプライン化マ
イクロプロセッサは、同時に（すなわち、同じ機械サイ
クルに）、命令ｎ＋１（すなわち、系列内の次の命令）
に対するオペランドを検索し、命令ｎ＋２をデコード
し、かつ命令ｎ＋３を取り出す。パイプライン化の使用
を通して、マイクロプロセッサの性能は、命令の系列を
クロックサイクル当たり１つと云う速度で有効に実行す
ることができる。

【０００４】パイプライン化技術及びスーパスカラ技術
の両方の使用は多くの最近のマイクロプロセッサに命令
を機械クロックサイクル当たり１つより高い速度で実行
させるが、多くの制限が依然として生じて、これらが総
合性能を低下させる。本発明の実施例の目的にとって１
つの重要な例は、数年前に初めて開発された、必然的に
２オペランド命令に制限されているアーキテクチャ（例
えば、Ｘ８６アーキテクチャ）に起こる。例えば、この
ようなアーキテクチャの命令セット内の加算命令の疑似
コードは、次のような形を呈することがある。

【０００５】

【数１】ＡＤＤオペランド１、オペランド２命令（１）

【０００６】命令（１）は、実行されるとき、下に図式
的に示したように動作する。

【０００７】

【数２】オペランド１←オペランド１＋オペランド２

【０００８】それゆえ、命令（１）は、オペランド１を
オペランド２に加算し、かつその後の再書き込みステー
ジが結果の和をオペランド１内に記憶する。このような
命令に関していくつかの制限があることに注意された
い。例えば、オペランド１は、ソースオペランドとデス
ティネーションオペランドの両方として動作する、すな
わち、加算オペランドに対する加数の１つがオペランド
１から検索され、かつ、その後、結果の和がオペランド
１にまた記憶される。したがって、１つの欠点はオペラ
ンド１に初めに記憶されていた値が加算の結果によって
書き直されると云うこと、及び、それゆえ、初めの値
が、それをどこかにまず複写しておかない限り、喪失す
るおそれがあると云うことであることに注意されたい。
換言すれば、初めのオペランドの値を保存するために、
先行技術の命令セットは、次のように、全部で３つのオ
ペランドを伴う２つの別個の命令の処理を必要とする。

【０００９】

【数３】ＭＯＶオペランド３、オペランド１命令（２）

【００１０】

【数４】ＡＤＤオペランド３、オペランド２命令（３）

【００１１】命令（２）及び（３）は、実行されると
き、下に図式的に示したように動作する。

【００１２】

【数５】オペランド３←オペランド１

【００１３】

【数６】オペランド３←オペランド３＋オペランド２

【００１４】したがって、命令（２）は、オペランド１
の値をオペランド３内へ複写し、かつ、その後、命令
（３）が上掲の命令（１）の場合と同じ和を計算するた
めに加算を遂行するが、しかしオペランド１及び２では
なくてオペランド３及び２を使用する。命令（３）によ
って同じ和が計算されるのは、この時点で命令（３）の
オペランド２及び３がオペランド２及び１が有するのと
同じ値を有するゆえであり、これはオペランド１及び３
の値が命令（２）に起因して同じであるからである。そ
れゆえ、加算動作をさせ、かつ両被加算値を保存させる
には、全部で２つの異なる命令と共に、全部で３つのオ
ペランドが必要とされる。

【００１５】極く最近数年の間に、縮小命令セットコン
ピュータ（以下、ＲＩＳＣと称する）アーキテクチャの
ようなマイクロプロセッサアーキテクチャが、３つのオ
ペランド命令を含むようになった。例えば、多くのＲＩ
ＳＣアーキテクチャにおける命令は、次のような一般書
式を有する。

【００１６】

【数７】ＡＤＤオペランド３、オペランド２、オペランド１命令（４）

【００１７】ほとんどのＲＩＳＣ機械において、オペラ
ンド３はデスティネーションオペランドであるのに対し
て、オペランド２及び１はソースオペランドである。そ
れゆえ、命令（４）の場合、この命令の実行はオペラン
ド１及び２を被加算数に対するソースオペランドとする
一方、その和はデスティネーションとしてのオペランド
３に記憶される。これらのオペランドの順序は変わって
よいので、オペランド１又はオペランド２のどちらかが
デスティネーションでありかつオペランド３がソースに
なることもできる。しかし、いずれにしても、かつ古い
アーキテクチャと異なり、３オペランドアーキテクチャ
内の単一オペランドはソースオペランド及びデスティネ
ーションオペランドの両方として働くことはないことに
注意されたい。

【００１８】したがって、ＲＩＳＣアーキテクチャは３
オペランド命令を可能にするものの、この命令は或る決
まったアーキテクチャ内でかつ上掲の書式に従ってのみ
利用可能である。しかしながら、現在、このような命令
又はこれに匹敵する命令であっても含まない多くの他の
アーキテクチャが存在する。例えば、Ｘ８６アーキテク
チャは、現在非常に大きな市場占有率を誇っているが、
それでも上掲のような命令を含まない。実際、全く新し
いオプコード（ｏｐｃｏｄｅ）に基づいてこのようなア
ーキテクチャに非常に多くの命令を付け加えることはデ
コードハードウェアに可なりの負担になるであろうし、
かつまたこのようなアーキテクチャ内に残されたオプコ
ード空間の量を、超えることはなくても、欠乏させるで
あろう。

【００１９】

【発明が解決しようとする課題】上述の見地から、現在
普及しているアーキテクチャにビット匹敵性であり、か
つ、命令デコーディング及びオプコード空間のような考
慮に基づいて、複雑性が増すのを最少限に抑制する３オ
ペランド命令アーキテクチャを開発する必要が生じてい
る。

【００２０】

【課題を解決するための手段】本発明の好適実施は、複
数の命令を処理する方法、回路及びシステムに関する。
１実施例の方法においては、複数の命令の中から１つの
命令を受け、この命令は第１オペランド及び第２オペラ
ンドを含む。次に、受けた命令が第３オペランドを識別
するオペランドプレフィックスを含むかどうか判定す
る。受けた命令がオペランドプレフィックスを含むと云
う判定に応答して、第１オペランド、第２オペランド、
及び第３オペランドの中から選択された２つのオペラン
ドを使用して、かつ第１オペランド、第２オペランド、
及び第３オペランドのうちの１つが選択されないように
して、命令を実行して結果を発生する。次に、この結果
を、選択されなかったオペランド内に記憶する。他の回
路、システム、及び方法もまた開示されかつ特許請求の
範囲に掲げられる。

【００２１】

【発明の実施例の形態】図１は、３オペランド命令１０
を線図的に示す。命令１０のコード化は４つの部分に分
解され、これらの部分にはプレフィックス１２、オプコ
ード１４、第１オペランド１６、及び第２オペランド１
８がある。下に述べるように、命令１０は追加情報を含
むことがあり、これらの情報の中には他の型式のプレフ
ィックスがあるが、簡単目的のために、図１には示され
ていない。命令１０の書式内にプレフィックス１２を含
むことは、単一命令内に全部で３つのオペランドを生
じ、これらのオペランドにはオペランド１６、オペラン
ド１８ばかりでなくプレフィックス１２と関連した第３
オペランドがある。次いで、これらのオペランドに説明
を移すして、次の議論では、まず、オプコード１４に続
くオペランド１６及び１８を、次いでプレフィックス１
２に関連した第３オペランドを取り扱う。

【００２２】１実施例においては、オペランド１６及び
オペランド１８は、好適にはソースオペランドであり、
既知のＸ８６命令セットにおけるのと同様にして指定さ
れる。本明細書中で使用される場合、単にオペランドと
云う用語は、ソースオペランド又はデスティネーション
オペランドのどちらかを表示することがある。ソースオ
ペランドが動作を遂行するためにそれからデータが検索
されるオペランドであるのに対して、デスティネーショ
ンオペランドは動作の結果としてそれにデータが記憶さ
れるオペランドである。更に、ソースオペランドは、動
作用の実際データ（すなわち、即値データ）を表すか、
又は実際データを記憶するプロセッサリソース（例え
ば、レジスタ又はメモリ）を指定することがある。それ
ゆえ、オペランド１６及び１８が、好適には、Ｘ８６命
令セットと同じようにして確立される例においては、オ
ペランド１６は（上掲の命令（１）関する場合のよう
に）ソースオペランド及びデスティネーションオペラン
ドの両方であることがあるのに対して、オペランド１８
は典型的にソースオペランドに限られる。上の説明が与
えられた所で、或る例を考えてみよう。まず、２オペラ
ンドＡＤＤ即値データ命令に対して、オペランド１６は
ソースオペランド及びデスティネーションオペランドの
両方でありかつプロセッサリソースを指定するのに対し
て、オペランド１８はオペランド１６によって指定され
たリソース内に記憶されたデータに関して作用を受ける
即値データである。他の例として、２オペランドＡＤＤ
レジスタ対レジスタ命令に対して、オペランド１６はや
はりソースオペランド及びデスティネーションオペラン
ドの両方である、すなわち、ソースとして、オペランド
１６はソースオペランド１８によって指定されたリソー
ス内のデータに加算されるデータを記憶するリソースを
指定し、かつデスティネーションオペランドとしてオペ
ランド１６はその和を記憶することになるリソースを指
定する。なお更に、オペランド１６及び１８は図１に一
般的な意味で示されているが、これらのオペランドは、
１つの以上の変位バイトと共に、ＭｏｄＲＭバイト及び
（又は）ＳＩＢ（ｓｃａｌｅ, ｉｎｄｅｘ, ｂａｓｅ、
すなわち、目盛、指標、基準）バイトのような既知の変
動値を使用して、指定されることがある。

【００２３】プレフィックス１２に説明を移すと、これ
は第３オペランドを表示するのに充分な情報をコード化
する。プレフィックス１２は、２つ以上のバイトの長さ
を有してよいことに注意されたい。１実施例において
は、プレフィックス１２内に含まれる第３オペランドは
デスティネーションオペランドであり、したがって、次
の例は、そのより深い理解のためにデスティネーション
オペランドを含むプレフィックスに係わる。しかしなが
ら、下に説明されるように、プレフィックス１２内に含
まれるオペランドがソースオペランドである代替実施例
もまた、この技術の習熟者によって理解可能であり、か
つ上に説明したように即値データ又はプロセッサリソー
スを指定することがある。ソースオペランドとしてのプ
レフィックスオペランドの場合、プロセッサリソース
は、直接識別されるか、又は上掲のＭｏｄＲＭシステム
及び（又は）ＳＩＢシステムに基づくような或る代替方
式によって識別されるかどちらかである。いずれにして
も、下に詳細に説明されるように、命令１０のデコーデ
ィング及び実行は、単一命令で以て３オペランド動作を
実施できるようにする。

【００２４】図２は、本発明の方法の実施例の流れ図２
０を示す。これは、図１に示された命令１０のような命
令に応答する。ステップ２２は、典型的な逐次様式に配
置された命令系列からの命令をプロセッサパイプライン
に受ける。例えば、ステップ２２は、図１の命令１０を
受けるか、又はこれに代えてプレフィックスを持たな
い、又は或る他の動作を意図したプレフィックスを持つ
或る他の型式の命令を受ける。いずれにしても、命令を
受けるタイミングは、プログラムコードの順序によって
授けられるが、技術上知られているように、命令取り出
し、デコーディング、実行、及びその他のステップは同
時に起こるか又は順序に従わないことさえある。例え
ば、いくつかの命令は、実際に、一度に取り出されるこ
とがある。他の例としては、スーパスカラ動作におい
て、或る種の命令は、同時に実行されるか又はそれらの
逐次順序に従わないことさえある。したがって、ステッ
プ２２は、命令がともかく検索され、次いで後続のステ
ップに従って分析されることを単に表す。

【００２５】ステップ２４は、ステップ２２において受
けた命令が命令プレフィックスを含むかどうかを判定す
る。好適には、ステップ２４は、動作のプレデコードス
テージ中に起こり、かつ既知のデコーディング技術を使
用して達成されることがある。事実、本実施例の１つの
利点は、種々の命令セットが、この中にはＸ８６命令セ
ットがあるが、第３オペランドを指定する以外の目的に
使用されるプレフィックスを既に含むと云うことであ
る。それゆえ、これらの命令セットに基づくマイクロプ
ロセッサは、プレフィックスが存在するどうかを判定し
かつこのようにしてプレフィックスに出会うならばこれ
をデコードするための充分なハードウェアを既に含んで
いるはずである。それゆえ、この技術の習熟者は、この
ようなシステムを、ハードウェアの追加をほとんど要せ
ずに、本明細書に説明された命令プレフィックスをデコ
ードするように更に修正することができる。説明をステ
ップ２４に戻し、もし判定が否定であるならば、流れは
ステップ２２へ復帰して、次の逐次命令を分析する。ス
テップ２２への復帰は本実施例の目的のためである、す
なわち、３オペランドプレフィックス命令に応答するた
めであることに注意されたい。それゆえ、実際には、多
くの他のステップ又は方法が命令プレフィックスを含ま
ない命令に対して生ずることがあるが、このような方法
をここで詳細に取り扱う必要はない。

【００２６】ステップ２４に戻り、もしこのステップの
判定が肯定ならば、流れはステップ２６へと進む。ステ
ップ２６は、そのプレフィックスを分析してその型式を
判定する。もし命令プレフィックスが第３オペランドを
指定するならば、流れはステップ２８へ進む。他方、も
し命令プレフィックスが第３オペランド以外のプレフィ
ックスを指定するならば、流れはステップ３０へ進む。

【００２７】ステップ３０は、単に他の既知のプレフィ
ックスに応答して動作する。例えば、Ｘ８６アーキテク
チャにおいて、ＲＥＰ、ＲＥＰＥ／ＲＥＰＺ、ＲＥＰＮ
Ｅ／ＲＥＰＮＺ、又はＬＯＣＫのような命令プレフィッ
クスに、ステップ２６において出会うこともあり、この
場合流れはステップ３０及び技術上既知のプレフィック
スに応答する他のステップ（図示されていない）へ進
む。やはり、これらの型式の命令プレフィックスは３オ
ペランドプレフィックスでないので、かつ更にこのよう
な命令プレフィックスの処理は技術上既知であるゆえ
に、それらに係わる方法をここで詳細に取り扱う必要は
ない。いずれにしても、いったん命令が先行技術により
完遂されると、流れはステップ３０からステップ２２へ
復帰して、次に受けた命令を処理する。

【００２８】説明をステップ２６へ戻すと、もしこのス
テップの判定が肯定ならば、流れはステップ２８へ進
む。ステップ２８は、第３オペランドプレフィックスが
提供する追加情報に従って第３オペランドプレフィック
ス命令を完遂する。このような命令の完遂の例、及び先
行技術との明確な相違を証明するために、初めのオペラ
ンドを保存し、第１オペランド及び第２オペランド上の
演算の結果である第３オペランドを最終的に記憶するの
に２つの命令が必要とされる上掲の先行技術の例を想起
されたい。

【００２９】

【数８】ＭＯＶオペランド３、オペランド１命令（２）

【００３０】

【数９】ＡＤＤオペランド３、オペランド２命令（３）

【００３１】しかしながら、本実施例においては、図１
の命令１０は、次の命令（４）によって示されるような
形を呈することになろう。

【００３２】

【数１０】オペランド３、ＡＤＤオペランド１、オペランド２命令（４）

【００３３】それゆえ、図１の命令１０を書式に表した
命令（４）を用いると、プレフィックス１２はオペラン
ド３を含み、このオペランドはオプコード動作の結果を
記憶するデスティネーションリソースを指定するのに対
して、オペランド１６及び１８はソースオペランドであ
る。したがって、現行の例では、プレフィッス１２は、
オペランド１及び２によって表されるデータの和を受け
るオペランド３を指定する。やはり、オペランド２は、
即値データであるか又はプロセッサリソースを指定する
オペランドであるのに対して、オペランド１は、好適に
は、プロセッサリソースを指定する。この動作を達成す
るために、オペランドステージはオペランド１及び２に
アクセスしてソースオペランドを検索し、かつ実行ユニ
ットが先行技術の再書き込み動作と異なるやり方で制御
される。特に、加算の結果をデスティネーションオペラ
ンドとしてのオペランド１に書き込む代わりに、この結
果をプレフィックスオペランドによって識別されたリソ
ースに記憶する。したがって、もし命令（３）が「オペ
ランド３」を含まなかったとしたならば、適当な実行ユ
ニットがオペランド１及び２を加算しかつその結果をオ
ペランド１に（又はもしオペランド１がレジスタであっ
たとしかつレジスタのリネーミング（ｒｅｎａｍｉｎ
ｇ）が実行されていたとしたならばリネームされたレジ
スタ）に記憶することであろう。しかしながら、これと
は全く対照的に、命令（３）の完遂は、記憶ユニットが
結果をオペランド１ではなくオペランド３に書き込むよ
うに実施される。更に、プレフィックスデコードアーキ
テクチャが本場合には存在するばかりでなく、記憶回路
が本場合には利用可能であるために、先行技術ならば２
つのオペランドに関してのみしか働かないであろう所で
も比較的僅かのハードウェアの追加を要するだけで第３
オペランドを含ませることが可能であることを、この技
術の習熟者ならば承知するはずである。それゆえ、僅か
に複雑性を増すだけで、命令（４）のより効率的な実行
及び達成を可能にし、その上、先行技術に比べて命令を
５０％減少させることができる。

【００３４】上掲の実施例は、再書込み中にアクセスさ
れるデスティネーションオペランドを指定する命令プレ
フィックスを考える一方、２つのソースオペランドは先
行技術におけるようにオプコードに続きかつオプコード
ステージ中アクセスされると云うことに注意されたい。
この好適実施例は、２オペランド命令を取り扱うように
既に構成されている機械に対してアーキテクチャに最少
限の変更しか生じない。更に、代替実施例では、図１の
命令１０は追加ビットを含むこともでき、又は（フラグ
等のような）命令の外部の指定を受けることもでき、こ
れによって、もしその指定が或るやり方でセットされる
ならば第３オペランドプレフィックスが無視され、この
場合、そのプレフィックスは考慮されずかつその命令が
先行技術におけるように２オペランドの意味に従って動
作する。なお更に、命令プレフィックスを有する好適実
施例がデスティネーションオペランドを識別するのにか
かわらず、この技術の習熟者ならば、上掲の実施例を修
正して、命令プレフィックスがデスティネーションオペ
ランドの代わりにソースオペランドを指定し、かつ命令
オプコードに続くオペランドの１つがデスティネーショ
ンオペランドを指定するような代替実施例を提供するこ
ともできる。このような代替実施例において、かつソー
スオペランドとしてのプレフィックスオペランドを用い
て、プレフィックスオペランドは、即値データを含む
か、又は命令に対するデータを記憶するプロセッサリソ
ースを指定するかのどちかをできる。それゆえ、オペラ
ンドステージ中、２つのオペランドの１つは命令プレフ
ィックスオペランドからアクセスされ、及びその後の再
書込みステージが結果をオプコードの後でその命令内に
配置された２つのオペランドの１つに記憶するであろ
う。

【００３５】上に説明した実施例は、Ｘ８６マイクロプ
ロセッサ内にいままで存在しなかった少なくとも２つの
命令書式を生じることにまた注意されたい。例えば、次
の２つの命令の図式的指定を考えよう。

【００３６】

【数１１】メモリ←（レジスタ）オペランド（即値データ）命令（５）

【００３７】

【数１２】メモリ←（レジスタ）オペランド（レジスタ）命令（６）

【００３８】命令（５）は、本実施の下で、メモリ場所
が、命令プレフィッス内のデスティネーションオペラン
ドとして指定され、かつレジスタ内の第１値と即値デー
タである第２値との間の演算の結果を受けることになる
のを図式的に示す。やはり、先行Ｘ８６命令セットであ
ったならば、こうではなくて、演算結果をソースオペラ
ンドである同じレジスタに（又は適当なリネームレジス
タに）記憶し、かつ第２命令がそのメモリ場所にソース
レジスタの内容を複写することを要求することであろ
う。同様に、命令（６）は、本実施例の下で、メモリ場
所が命令プレフィックス内のデスティネーションオペラ
ンドとして指定され、かつレジスタ内の第１値とこのレ
ジスタと異なるレジスタ内の第２値との間の演算結果を
受けることになるのを図式的に示す。やはり、先行技術
ならば、この動作を達成するために２つの命令を普通必
要とする。

【００３９】上の実施例を説明した所で、図３はこの実
施例を含むことができるマイクロプロセッサ実施例のブ
ロック図を示す。図３を参照して、好適実施例が中に実
現される例示のスーパスカラパイプライン化マイクロプ
ロセッサ１１０を含む例示のデータ処理システム１０２
を説明する。云うまでもなく、本実施例が種々のアーキ
テクチャのマイクロプロセッサに利用されると考えられ
るので、システム１０２の及びマイクロプロセッサ１１
０のアーキテクチャは、ここではただ例として説明され
る。したがって、本明細書を参照したならば、この技術
の通常の習熟者は本実施例をこのような他のマイクロプ
ロセッサアーキテクチャ内で容易に実現することができ
ると考えられる。

【００４０】図３に示されたマイクロプロセッサ１１０
は、バスＢを介して他のシステムデバイスに接続され
る。この例では、バスＢは単一バスとして示されている
が、バスＢはＰＣＩローカルバスアーキテクチャを利用
する従来のコンピュータ内で既知のように、異なる速度
及びプロトコルを有する多数バスも表すことを、もちろ
ん考えており、単一バスＢはここでは単に例としてかつ
簡単のために示されている。システム１０２は、通信ポ
ート１０３（モデムポート、モデム、ネットワークイン
タフェース等を含む）、グラフィックディスプレイシス
テム１０４（ビデオメモリ、ビデオプロセッサ、グラフ
ィックモニタを含む）、典型的にダイナミックランダム
アクセスメモリ（ＤＲＡＭ）によって実現されかつスタ
ック１０７を含む主メモリシステム１０５、入力装置１
０６（キボード、位置入力装置、及びこれらに対するイ
ンタフェース回路を含む）、及びディスクシステム１０
８（ハードディスク装置、フロッピーディスク装置、及
びＣＤ−ＲＯＭ駆動装置を含む）のような従来のサブシ
ステムを含む。したがって、図３のシステム１０２は、
技術上いま普及しているような、従来のデスクトップコ
ンピュータ又はワークステーションに相当すると考えら
れる。もちろん、この技術の通常の熟練者が承知するよ
うに、マイクロプロセッサ１１０の他のシステム実現も
また、本実施例から受益することができる。

【００４１】マイクロプロセッサ１１０は、バスＢに接
続されるバスインタフェースユニット（以下、ＢＩＵと
称する）１１２を含み、このユニットはマイクロプロセ
ッサ１１０とシステム１０２内の他の素子との間の通信
を制御しかつ実施する。ＢＩＵ１１２は、この機能を遂
行する適当な制御及びクロック電子回路を含み、動作速
度を向上する書込みバッファを含み、及び内部マイクロ
プロセッサ動作をバスＢタイミング制約と同期させるよ
うにタイミング電子回路を含む。マイクロプロセッサ１
１０は、また、クロック発生及び制御電子回路１２０を
含み、この電子回路は、この例示のマイクロプロセッサ
１１０では、バスＢからのバスクロックに基づいて内部
クロック位相を発生し、この内部クロック位相の周波数
は、この例では、バスクロックの周波数の倍数として選
択的にプログラムされる。

【００４２】図３で明らかなように、マイクロプロセッ
サ１１０は、内部キャッシュメモリの３つのレベルを有
し、これらのうちの最高のレベル２キャッシュ１１４
は、ＢＩＵ１１２に接続される。この例では、レベル２
キャッシュ１１４は、統一キャッシュであり、かつＢＩ
Ｕ１１２を経由して全てのキャッシュ可能データ及びキ
ャッシュ可能命令を受けるように構成されているので、
マイクロプロセッサ１１０によって発せられるバストラ
フィックの多くがレベル２キャッシュ１１４を経由して
達成される。もちろん、マイクロプロセッサ１１０は、
或るバス読出し及び書込みを「キャッシュ不能」として
取り扱うことによって、キャッシュ１１４を迂回するバ
ストラフィックを実施することもまたある。図３に示さ
れたように、レベル２キャッシュ１１４は、２つのレベ
ル１キャッシュ１１６に接続され、レベル１データキャ
ッシュ１１６ｄはデータに専用され、他方、レベル１命
令キャッシュ１１６ｉは命令に専用される。マイクロプ
ロセッサ１１０による電力消費は、レベル１キャッシュ
１１６の適当な１つのキャッシュ喪失の際に限りレベル
２キャッシュ１１４しかアクセスしないことによって最
低限に抑えられる。更に、データ側に、マイクロキャッ
シュ１１８がレベル０キャッシュとして具備され、かつ
この例では、完全に二重ポートキャッシュである。

【００４３】図３に示されかつ上述したように、マイク
ロプロセッサ１１０は、スーパスカラ型のものである。
この例では、多重実行ユニットは、マイクロプロセッサ
１１０内に具備されて、単一命令ポインタエントリに対
して最高４つまでの命令を同時に並列に実行できるよう
にする。これらの実行ユニットは、条件付き飛越し、整
数演算、及び論理演算を処理する２つのＡＬＵ１４
２₀、１４２₁を含み、またＦＰＵ１３０、２つのロー
ド−記憶ユニット１４０₀、１４０₁、マイクロシーケ
ンサ１４８を含む。２つのロード−記憶ユニット１４０
は、マイクロキャッシュ１１８への真の並列アクセスの
ためにこのマイクロキャッシュへの２つのポートを利用
し、かつまたレジスタファイル１３９内のレジスタへの
ロード動作及び記憶動作を遂行する。データマイクロア
ドレス変換バッファ（データμＴＬＢと称する）１３８
が具備されて、従来のやり方で論理アドレスを物理アド
レスに変換する。

【００４４】これらの多重実行ユニットは、多重７ステ
ージパイプラインを介して制御される。これらのステー
ジは、次の通りである。

【００４５】Ｆ取出し：このステージは命令アドレスを発
生しかつ命令キャッシュ又は命令メモリから命令を読み
出す。ＰＤ０プレデコードステージ０：このステージは
最高３つのまでの取り出されたＸ８６型命令の長さ及び
開始位置を決定する。ＰＤ１プレデコードステージ１：このステージは
Ｘ８６命令バイトを抽出し、かつデコードのためにそれ
らを固定長書式に記録する。ＤＣデコード：このステージはＸ８６命令をア
トミック動作（以下、ＡＯｐと称する）に変換する。ＳＣスケジュール：このステージは最高４つま
でのＡＯｐを適当な実行ユニットに割り当てる。ＯＰオペランド：このステージはＡＯｐによっ
て指示されたレジスタオペランドを検索する。ＥＸ実行：このステージはＡＯｐ及び検索され
たオペランドに従い実行ユニットをランさせる。ＷＢ再書込み：このステージは実行の結果をレ
ジスタ又はメモリに記憶する。

【００４６】図３を再び参照すると、上掲のパイプライ
ンステージは、マイクロプロセッサ１１０内の種々の機
能ブロックによって遂行される。取出しユニット１２６
は、命令マイクロアドレス変換バッファ（命令μＴＬＢ
と称する）１２２を介して、命令ポインタから命令アド
レスを発生し、命令μＴＬＢ１２２は従来のやり方で論
理命令アドレスを物理アドレスに変換して、レベル１命
令キャッシュ１１６ｉに供給する。命令キャッシュ１１
６ｉは命令データの流れを発生して取出しユニット１２
６へ供給し、後者は、立ち代わって、命令コードをプレ
デコードステージへ所望の順序で供給する。純理論的な
実行が取出しユニット１２６によって更に下に詳細に説
明されるやり方で、主として制御される。

【００４７】命令のプレデコーディングは、マイクロプ
ロセッサ１１０内の２つの部分、すなわち、プレデコー
ド０ステージ１２８及びプレデコード１ステージ１３２
に分割される。これら２つのステージは、別個のパイプ
ラインステージとして働き、かつ一緒に動作して最高３
つまでのＸ８６命令を位置決めしかつこれらをデコーダ
１３４に供給する。このような訳で、マイクロプロセッ
サ１１０内のパイプラインのプレデコードステージは、
３命令幅である。上述のように、プレデコード０ステー
ジ１２８は、３つまでのＸ８６命令（これらは、もちろ
ん、可変長である）の寸法及び位置を決定し、かつこの
ような訳で、３つの命令認識ユニット（ｒｅｃｏｇｎｉ
ｚｅｒ）から構成され、プレデコード１ステージ１３２
はマルチバイト命令を固定長書式に記録し、デコーディ
ングを容易にする。

【００４８】この例におけるデコードユニット１３４は
４つの命令デコーダを含み、これらのデコーダの各々は
プレデコード１ステージ１３２から固定長Ｘ８６命令を
受けかつ１つから３つのＡＯｐを発生する能力を有す
る。ＡＯｐは、ＲＩＳＣ命令と実質的に等価である。４
つのデコーダのうちの３つが並列に動作して、最高９ま
でのＡＯｐをデコードユニット１３４の出力上のデコー
ド待ち行列内に入れてスケジューリングを待機させる。
第４デコーダは、特別な場合に対する予備である。スケ
ジューラ１３６は、デコードユニット１３４の出力上の
デコード待ち行列から最高４つまでのＡＯｐを読み出
し、かつこれらのＡＯｐを適当な実行ユニットに割り当
てる。更に、オペランドユニット１４４は、オペランド
を受けかつ実行のために用意する。図３に示されたよう
に、オペランドユニット１４４は、マルチプレクサ１４
５を経由して、シーケンサ１４４及びマイクロコードＲ
ＯＭ１４６から入力を受け、かつ命令の実行に供される
レジスタオペランドを取り出す。更に、この例によれ
ば、オペランドユニットは、記憶されるように準備を完
了した結果をレジスタに送るためにオペランド転送を遂
行し、かつまたロード及び記憶型のＡＯｐに対してアド
レス発生を遂行する。

【００４９】マイクロシーケンサ１４８は、マイクロコ
ードＲＯＭ１４６と組み合わさって、一般に１サイクル
内で実行する最新ＡＯｐであるマイクロコードエントリ
ＡＯｐの実行に当たってＡＬＵ１４２及びロード−記憶
ユニッ１４０を制御する。この例では、マイクロシーケ
ンサは１４８は、マイクロコード化マイクロ命令に対す
るこの制御を実施するためにマイクロコードＲＯＭ１４
６内に記憶されたこれらのマイクロ命令を通じて逐次制
御する。マイクロコード化マイクロ命令の例としては、
マイクロプロセッサ１１０の場合、複素命令又は稀に使
用されるＸ８６命令、すなわち、セグメントレジスタ又
は制御レジスタを修正する命令であって例外及び割込み
を取り扱うＸ８６命令、及び（ＲＥＰ命令、及び全ての
レジスタをプッシュ（ＰＵＳＨ）及びポップ（ＰＯＰ）
する命令のような）マルチサイクル命令がある。

【００５０】マイクロプロセッサ１１０は、また、ＪＴ
ＡＧ走査試験及び或る内蔵自己試験機能の動作を制御し
て、製造完了の際、及びリセット又はその他の事象の際
に、マイクロプロセッサ１１０の動作の妥当性を保証す
る電子回路１２４を含む。

【００５１】図３の説明ばかりでなく先行の図の説明か
ら、この技術の習熟者ならば承知するように、図１及び
図２を使って説明された機能を達成する回路実施例を図
３に示したのと類似の構成要素内に組み込むこともでき
る。例えば、命令のデコーディングは、プレデコードス
テージ１２８及び１３２ばかりでなくプレデコードステ
ージ１３２を用いて行われる。他の例としては、実行が
ＡＬＵ１４２₀及び１４２₁のような多くの実行ユニッ
トを用いて達成される。更に、他の例として、実行の結
果がレジスタファイル１３９のような多くの異なる記憶
素子、又は主メモリサブシステム１０５に記憶される。
種々の関連機能が、図３に示された適当な電子回路によ
って更に遂行されることがある。

【００５２】

【発明の効果】上の説明から承知されるように、上述の
実施例は設計が複雑になるのを最少限に抑制して、先行
技術を著しく改善する。命令処理は、種々の場合に５０
％減少される。更に、命令プレフィックス内にデスティ
ネーションオペランドとして又はこれに代えてソースオ
ペランドとして指定されたオペランドを有するような、
種々の代替実施例が上に説明された。その他の例も、こ
の技術の熟練者によって、確実に理解可能である。例え
ば、上述の実施例はＸ８６アーキテクチャを益するが、
他のマイクロプロセッサも同様に受益すると云える。し
たがって、本実施を詳細に説明したが、その種々の置
換、修正、又は代替実施例を、前掲の特許請求の範囲に
よって画定された本発明の範囲から逸脱することなく上
に記載された説明から達成することができる。

【００５３】以上の説明に関して更に以下の項を開示す
る。

【００５４】（１）複数の命令を処理するためにプロ
セッサを動作させる方法であって、前記複数の命令の中
から１つの命令を受けるステップであって、前記命令が
第１オペランドと第２オペランドとを含む、前記受ける
ステップ、前記受けた命令がオペランドプレフィックス
を含むかどうか判定するステップであって、前記オペラ
ンドプレフィックスが第３オペランドを識別する、前記
判定するステップ、前記受けた命令がオペランドプレフ
ィックスを含むと云う判定に応答して、結果を発生する
ために前記受けた命令を実行するステップであって、前
記第１オペランド、前記第２オペランド、及び前記第３
オペランドの中から選択された２つのオペランドを使用
し、かつ前記第１オペランド、前記第２オペランド、及
び前記第３オペランドのうち１つが選択されないように
する、前記実行するステップ、及び前記選択されなかっ
たオペランド内に前記結果を記憶するステップを含む方
法。

【００５５】（２）第１項記載の方法において、前記
第３オペランドがデスティネーションオペランドを含
み、かつ前記記憶するステップが前記結果を前記デステ
ィネーションオペランドに記憶することを含む、方法。

【００５６】（３）第１項記載の方法において、前記
第３オペランドが非レジスタデスティネーションオペラ
ンドを含む、方法。

【００５７】（４）第３項記載の方法において、前記
非レジスタデスティネーションオペランドがメモリデス
ティネーションオペランドを含む、方法。

【００５８】（５）第３項記載の方法において、前記
第１オペランドがレジスタオペランドを含みかつ前記第
２オペランドがレジスタオペランドを含む、方法。

【００５９】（６）第３項記載の方法において、前記
第１オペランドがレジスタオペランドを含みかつ前記第
２オペランドが即値データ値を含む、方法。

【００６０】（７）第３項記載の方法において、前記
命令がオプコードと、前記非レジスタデスティネーショ
ンオペランドに続くかつ前記オプコードの前にある少な
くとも１つのオフセットバイトとを更に含む、方法。

【００６１】（８）第１項記載の方法において、オペ
ランドプレフィックスを含む前記命令がＸ８６命令であ
る、方法。

【００６２】（９）第１項記載の方法において、オペ
ランドプレフィックスを用いない、前記オペランドオプ
レフィックを含む前記命令の実行が２つのオペランド命
令の実行を含む、方法。

【００６３】（１０）複数のＸ８６命令を処理するた
めにプロセッサを動作させる方法であって、前記複数の
命令の中から１つのＸ８６命令を受けるステップであっ
て、前記Ｘ８６命令が第１オペランドと第２オペランド
とを含む、前記受けるステップ、前記受けたＸ８６命令
がオペランドプレフィックスを含むかどうか判定するス
テップであって、前記オペランドプレフィックスが第３
オペランドをデスティネーションオペランドとして識別
する、前記判定するステップ、前記受けた命令がオペラ
ンドプレフィックスを含と云う判定に応答して、結果を
発生するために前記第１オペランドと前記第２オペラン
ドとを使用して前記命令を実行するステップ、及び前記
結果を前記デスティネーションオペランドに記憶するス
テップを含む方法。

【００６４】（１１）第１０項記載の方法において、
オペランドプレフィックスを用いない、前記オペランド
オプレフィックを含む前記Ｘ８６命令の実行が２つのオ
ペランド命令の実行を含む、方法。

【００６５】（１２）複数の命令を処理する方法、回
路、及びシステム。方法実施例２０において、前記方法
は、前記複数の命令の中から１つの命令を受ける（２
２）。次に、前記方法は、前記受けた命令が第３オペラ
ンドを識別するオペランドプレフィックスを含むかどう
か判定する（２４、２６）。前記受けた命令１０がオペ
ランドプレフィックス１２を含むと云う判定に応答し
て、前記方法は、第１オペランド、第２オペランド、及
び前記第３オペランドの中から選択された２つのオペラ
ンドを使用して、かつ前記第１オペランド、前記第２オ
ペランド、及び前記第３オペランドのうちの１つが選択
されないようにして、前記命令を実行して結果を発生す
る（２８）。次に、前記方法は、前記結果を、選択され
なかったオペランド内に記憶する。他の回路、システ
ム、及び方法もまた開示されかつ特許請求の範囲に掲げ
られる。

【図面の簡単な説明】

【図１】オペランドプレフィックス、オプコード、及び
オプコードに続く２つのオペランドを有する３オペラン
ド命令を示すダイヤグラム。

【図２】３オペランド命令を検出しかつ処理する本発明
の方法の好適実施例の流れ図。

【図３】本発明の方法の好適実施例が中で実施される例
示のデータ処理システムの機能ブロック図。

【符号の説明】

１０３オペランド命令１２プレフィックス１４オプコード１６第１オペランド１７第２オペランド１０２データ処理システム１１０スーパスカラパイプライン化マイクロプロセッ
サ１１２バスインタフェースユニット（ＢＩＵ）１１４レベル２キャッシュ１１６ｄレベル１データキャッシュ１１６ｉレベル１命令キャッシュ１１８マイクロキャッシュ１２０クロック発生及び制御電子回路１２２命令マイクロアドレス変換バッファ（命令μＴ
ＬＢ）１２４ＪＴＡＧ走査試験及び内蔵自己試験制御電子回
路１２６取出しユニット１２８プレデコード０ステージ１３０浮動小数点ユニット１３２プレデコード１ステージ１３４デコードユニット１３６スケジューラ１３８データマイクロアドレス変換バッファ（データ
μＴＬＢ）１３９レジスタファイル１４０₀、１４０₁ ロード−記憶ユニット１４２₀、１４２₁ 多整数算術演算ユニット（ＡＬ
Ｕ）１４４オペランドユニット１４５マルチプレクサ１４６マイクロコードＲＯＭ１４８マイクロシーケンサ

Claims

【特許請求の範囲】

【請求項１】複数の命令を処理するためにプロセッサ
を動作させる方法であって、前記複数の命令の中から１つの命令を受けるステップで
あって、前記命令が第１オペランドと第２オペランドと
を含む、前記受けるステップ、前記受けた命令がオペランドプレフィックスを含むかど
うか判定するステップであって、前記オペランドプレフ
ィックスが第３オペランドを識別する、前記判定するス
テップ、前記受けた命令がオペランドプレフィックスを含むと云
う判定に応答して、結果を発生するために前記受けた命令を実行するステッ
プであって、前記第１オペランド、前記第２オペラン
ド、及び前記第３オペランドの中から選択された２つの
オペランドを使用し、かつ前記第１オペランド、前記第
２オペランド、及び前記第３オペランドのうち１つが選
択されないようにする、前記実行するステップ、及び前
記選択されなかったオペランド内に前記結果を記憶する
ステップを含む方法。