JPH10214062A - 電源オフ時の液晶表示消去回路 - Google Patents
電源オフ時の液晶表示消去回路Info
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- JPH10214062A JPH10214062A JP1518797A JP1518797A JPH10214062A JP H10214062 A JPH10214062 A JP H10214062A JP 1518797 A JP1518797 A JP 1518797A JP 1518797 A JP1518797 A JP 1518797A JP H10214062 A JPH10214062 A JP H10214062A
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Abstract
(57)【要約】
【課題】 ゲードバス駆動回路内のシフトレジスタがプ
リセット機能をもたない場合でも、電源オフの時の液晶
表示を消去可能にする。 【解決手段】 電源保持回路１０はゲードバス駆動回路
７に供給される動作電源の電力を電源オフ後も所定時間
保持して電源電圧Ｖ１ｂ，Ｖ２ｂ（Ｖ１ｂ＞Ｖ２ｂ）を
ゲードバス駆動回路７に供給する。シフトパルス発生器
２３及びＨレベル電圧発生器２４は、電源保持回路１０
より動作電源が供給され、電圧降下検出回路１４の出力
が与えられると、前者はシフトパルスＳＰを、後者は論
理“１”に対応するＨレベルのデータVoutをシフトレジ
スタ８に供給する。その結果、ゲードバス駆動回路７の
動作は電源オフ後も所定時間保持され、この間に各画素
のＴＦＴがオンとされ、蓄積電荷が放電される。
リセット機能をもたない場合でも、電源オフの時の液晶
表示を消去可能にする。 【解決手段】 電源保持回路１０はゲードバス駆動回路
７に供給される動作電源の電力を電源オフ後も所定時間
保持して電源電圧Ｖ１ｂ，Ｖ２ｂ（Ｖ１ｂ＞Ｖ２ｂ）を
ゲードバス駆動回路７に供給する。シフトパルス発生器
２３及びＨレベル電圧発生器２４は、電源保持回路１０
より動作電源が供給され、電圧降下検出回路１４の出力
が与えられると、前者はシフトパルスＳＰを、後者は論
理“１”に対応するＨレベルのデータVoutをシフトレジ
スタ８に供給する。その結果、ゲードバス駆動回路７の
動作は電源オフ後も所定時間保持され、この間に各画素
のＴＦＴがオンとされ、蓄積電荷が放電される。
Description
【０００１】
【発明の属する技術分野】記憶機能をもったアクティブ
マトリクス型液晶表示器の表示を液晶表示装置の電源オ
フ時にクリアさせるようにした電源オフ時の表示消去回
路に関する。
マトリクス型液晶表示器の表示を液晶表示装置の電源オ
フ時にクリアさせるようにした電源オフ時の表示消去回
路に関する。
【０００２】
【従来の技術】図４に示すように、液晶表示素子１では
液晶画素２がマトリクス（ｍ行、ｎ列とする）状に配列
され、その表示電極（画素電極とも言う）２ａがＴＦＴ
（薄膜トランジスタ）３のドレインに接続される。ＴＦ
Ｔ３のソース及びゲートは互いに直交するソースバス４
及びゲートバス５にそれぞれ接続される。液晶画素２に
は表示電極２ａと対向して対向電極（共通電極とも言
う）２ｂが形成されている。
液晶画素２がマトリクス（ｍ行、ｎ列とする）状に配列
され、その表示電極（画素電極とも言う）２ａがＴＦＴ
（薄膜トランジスタ）３のドレインに接続される。ＴＦ
Ｔ３のソース及びゲートは互いに直交するソースバス４
及びゲートバス５にそれぞれ接続される。液晶画素２に
は表示電極２ａと対向して対向電極（共通電極とも言
う）２ｂが形成されている。
【０００３】ソースバス駆動回路６には、図５に示すよ
うに水平画素クロックＣＰＨ，水平同期信号Ｈｓ，交流
化指令信号Ｍ及び図示していないが水平画素クロックＣ
ＰＨと同期して、水平方向の画素データ（論理“１”ま
たは“０”を表す２値符号）Ｄが液晶表示装置の本体側
（図示せず）より供給される。ソースバス駆動回路６に
おいては、各ソースバスドライバ６ａより液晶表示素子
１の１行分の画素に表示させるべき信号Ｓｊ（ｊ＝１〜
ｎ）が１水平時間（１Ｈ）ごとに各ソースバス４−ｊに
一斉に出力される。この信号Ｓｊはソースバス駆動信号
とも言われ、図５Ｄに示す如く、画素データＤの“１”
及び“０”に応じてそれぞれＥ１ａ及びＥ２ａ（Ｍ＝１
のフィールドの場合）またはＥ３ａ及びＥ２ａ（Ｍ＝０
のフィールドの場合）の電圧をもつ信号である。ここで
Ｅ２ａ＝（Ｅ１ａ＋Ｅ３ａ）／２とされる。
うに水平画素クロックＣＰＨ，水平同期信号Ｈｓ，交流
化指令信号Ｍ及び図示していないが水平画素クロックＣ
ＰＨと同期して、水平方向の画素データ（論理“１”ま
たは“０”を表す２値符号）Ｄが液晶表示装置の本体側
（図示せず）より供給される。ソースバス駆動回路６に
おいては、各ソースバスドライバ６ａより液晶表示素子
１の１行分の画素に表示させるべき信号Ｓｊ（ｊ＝１〜
ｎ）が１水平時間（１Ｈ）ごとに各ソースバス４−ｊに
一斉に出力される。この信号Ｓｊはソースバス駆動信号
とも言われ、図５Ｄに示す如く、画素データＤの“１”
及び“０”に応じてそれぞれＥ１ａ及びＥ２ａ（Ｍ＝１
のフィールドの場合）またはＥ３ａ及びＥ２ａ（Ｍ＝０
のフィールドの場合）の電圧をもつ信号である。ここで
Ｅ２ａ＝（Ｅ１ａ＋Ｅ３ａ）／２とされる。
【０００４】ソースバス駆動回路６には動作電源とし
て、液晶表示装置本体より直流電圧Ｅ１，Ｅ２，Ｅ３及
び共通電位ＥＧ（ゼロボルト）が供給される。上記ソー
スバス駆動信号ＳｊのとるレベルＥ１ａ，Ｅ２ａ，Ｅ３
ａはそれぞれこれら電源電圧Ｅ１，Ｅ２，Ｅ３にほぼ等
しい。即ち理想的にはＥｉ＝Ｅｉａ（ｉ＝１〜３）であ
る。液晶表示素子１にも本体より共通電位ＥＧが与えら
れると共に各画素の対向電極２ｂには共通に上記電圧Ｅ
２が与えられる。共通電位ＥＧと電圧Ｅ１，Ｅ２，Ｅ３
の大小関係は例えばＥ１＞ＥＧ＞Ｅ２＞Ｅ３とされる。
て、液晶表示装置本体より直流電圧Ｅ１，Ｅ２，Ｅ３及
び共通電位ＥＧ（ゼロボルト）が供給される。上記ソー
スバス駆動信号ＳｊのとるレベルＥ１ａ，Ｅ２ａ，Ｅ３
ａはそれぞれこれら電源電圧Ｅ１，Ｅ２，Ｅ３にほぼ等
しい。即ち理想的にはＥｉ＝Ｅｉａ（ｉ＝１〜３）であ
る。液晶表示素子１にも本体より共通電位ＥＧが与えら
れると共に各画素の対向電極２ｂには共通に上記電圧Ｅ
２が与えられる。共通電位ＥＧと電圧Ｅ１，Ｅ２，Ｅ３
の大小関係は例えばＥ１＞ＥＧ＞Ｅ２＞Ｅ３とされる。
【０００５】ゲートバス駆動回路７は、ゲートバス５−
１〜５−ｎを順次１水平時間（１Ｈ）の間高レベルに駆
動し、１行分のＴＦＴを第１行から第ｍ行まで順次オン
させる。これによりソースバス駆動信号Ｓｊ（ｊ＝１〜
ｎ）が対応する画素に印加される。ゲートバス駆動回路
７は主にｍ段のシフトレジスタ８とゲートバスドライバ
９とで構成される。装置本体より垂直同期信号Ｖｓ（図
５Ｅ）がスタート信号として第１段のシフトレジスタの
データ端子Ｄに供給され、また水平同期信号Ｈｓが各段
のクロック端子ＣＫに供給される。１Ｈずつ順次遅延さ
れた時間幅１Ｈのパルスが各段の出力端子Ｑより出力さ
れてゲートバスドライバ９に与えられる。
１〜５−ｎを順次１水平時間（１Ｈ）の間高レベルに駆
動し、１行分のＴＦＴを第１行から第ｍ行まで順次オン
させる。これによりソースバス駆動信号Ｓｊ（ｊ＝１〜
ｎ）が対応する画素に印加される。ゲートバス駆動回路
７は主にｍ段のシフトレジスタ８とゲートバスドライバ
９とで構成される。装置本体より垂直同期信号Ｖｓ（図
５Ｅ）がスタート信号として第１段のシフトレジスタの
データ端子Ｄに供給され、また水平同期信号Ｈｓが各段
のクロック端子ＣＫに供給される。１Ｈずつ順次遅延さ
れた時間幅１Ｈのパルスが各段の出力端子Ｑより出力さ
れてゲートバスドライバ９に与えられる。
【０００６】ゲートバスドライバ９では入力された上記
パルスがレベル変換され、各段のパルスの高レベル、低
レベルに対応してそれぞれ電圧レベルがＶ１ａ，Ｖ３ａ
のゲートバス駆動信号Ｇ１〜Ｇｍ（図５Ｆ）がゲートバ
ス５−１〜５−ｍに出力される。装置本体より動作電源
として電源電圧Ｖ１，Ｖ２がシフトレジスタ８及びゲー
トバスドライバ９に供給され、また電源電圧Ｖ３がゲー
トバスドライバ９に供給される。これら各電圧の大小関
係はＶ１＞Ｖ２＞Ｖ３であり、Ｖ１−Ｖ２＝５ボトルに
設定される場合が多い。上記ゲートバス駆動信号Ｇｉの
高レベルＶ１ａ及び低レベルＶ３ａはそれぞれ電源電圧
Ｖ１，Ｖ３にほぼ等しい。（理想的には全く等しいもの
である。） ところで、いままで画像表示させていた表示装置の使用
を停止する場合には、表示装置本体の電源スイッチがオ
フに操作される。これにより液晶表示パネル１００（図
４）に供給されていた各種の信号は消滅し、各種の電源
電圧も短時間で共通電位（アースの電位）におとされ
る。ゲートバスドライバ９の出力Ｇｉも消滅し、共通電
位におとされる。従って液晶表示素子１の全てのＴＦＴ
はオフとされ、画素容量に蓄えられていた電荷は外部放
電経路が遮断されるため、比較的長時間保持される。し
かし、その電荷はいずれＴＦＴのリーク電流と液晶材料
の抵抗成分による自己放電によって、ゆっくりではある
が次第に減少し、表示画像は次第にクリアされる。
パルスがレベル変換され、各段のパルスの高レベル、低
レベルに対応してそれぞれ電圧レベルがＶ１ａ，Ｖ３ａ
のゲートバス駆動信号Ｇ１〜Ｇｍ（図５Ｆ）がゲートバ
ス５−１〜５−ｍに出力される。装置本体より動作電源
として電源電圧Ｖ１，Ｖ２がシフトレジスタ８及びゲー
トバスドライバ９に供給され、また電源電圧Ｖ３がゲー
トバスドライバ９に供給される。これら各電圧の大小関
係はＶ１＞Ｖ２＞Ｖ３であり、Ｖ１−Ｖ２＝５ボトルに
設定される場合が多い。上記ゲートバス駆動信号Ｇｉの
高レベルＶ１ａ及び低レベルＶ３ａはそれぞれ電源電圧
Ｖ１，Ｖ３にほぼ等しい。（理想的には全く等しいもの
である。） ところで、いままで画像表示させていた表示装置の使用
を停止する場合には、表示装置本体の電源スイッチがオ
フに操作される。これにより液晶表示パネル１００（図
４）に供給されていた各種の信号は消滅し、各種の電源
電圧も短時間で共通電位（アースの電位）におとされ
る。ゲートバスドライバ９の出力Ｇｉも消滅し、共通電
位におとされる。従って液晶表示素子１の全てのＴＦＴ
はオフとされ、画素容量に蓄えられていた電荷は外部放
電経路が遮断されるため、比較的長時間保持される。し
かし、その電荷はいずれＴＦＴのリーク電流と液晶材料
の抵抗成分による自己放電によって、ゆっくりではある
が次第に減少し、表示画像は次第にクリアされる。
【０００７】このように、電源オフ時には、画素容量に
電荷を蓄積させた状態でＴＦＴがオフとされるので、こ
の蓄積電荷は長時間に亘り保持される。そのため表示画
面に残像が残り、表示品位を損なうことになる。またこ
のように画素に電荷をためたまま放置することは、液晶
に直流電圧をかけたままとすることであるから、液晶の
寿命を低下させ、信頼性を損なうこととなる。
電荷を蓄積させた状態でＴＦＴがオフとされるので、こ
の蓄積電荷は長時間に亘り保持される。そのため表示画
面に残像が残り、表示品位を損なうことになる。またこ
のように画素に電荷をためたまま放置することは、液晶
に直流電圧をかけたままとすることであるから、液晶の
寿命を低下させ、信頼性を損なうこととなる。
【０００８】そこで、電源オフ時に画素容量の電荷を放
電させるようにして、残像を短時間でクリアさせると共
に、液晶の寿命及び信頼性の低下を防止しようとしたの
が特開平１−１７０９８６号（従来例と言う）である。
この従来例では、ソースバス駆動回路６及び液晶表示素
子１は図４と同じである。この従来例では図６に示すよ
うに、液晶表示装置本体より端子２１に供給される電源
電圧Ｖ１（図４のＶ１と同じ）によりダイオードＤａを
介して大容量のコンデンサＣａを充電すると共にゲート
バス駆動回路７に供給するようにする。これらのダイオ
ードＤａ及びコンデンサＣａは電源がオフされた後も所
定時間電力を保持して負荷に供給するための電源保持回
路１２を構成する。電源保持回路１２の出力電圧Ｖ１ｂ
（図７Ｃ）が入力電圧Ｖ１より低下して不都合である場
合は、その低下分だけ入力電圧Ｖ１を大きくするか或い
は電源保持回路の入力側にＤＣ−ＤＣコンバータを設け
て入力電圧を昇圧するようにする。
電させるようにして、残像を短時間でクリアさせると共
に、液晶の寿命及び信頼性の低下を防止しようとしたの
が特開平１−１７０９８６号（従来例と言う）である。
この従来例では、ソースバス駆動回路６及び液晶表示素
子１は図４と同じである。この従来例では図６に示すよ
うに、液晶表示装置本体より端子２１に供給される電源
電圧Ｖ１（図４のＶ１と同じ）によりダイオードＤａを
介して大容量のコンデンサＣａを充電すると共にゲート
バス駆動回路７に供給するようにする。これらのダイオ
ードＤａ及びコンデンサＣａは電源がオフされた後も所
定時間電力を保持して負荷に供給するための電源保持回
路１２を構成する。電源保持回路１２の出力電圧Ｖ１ｂ
（図７Ｃ）が入力電圧Ｖ１より低下して不都合である場
合は、その低下分だけ入力電圧Ｖ１を大きくするか或い
は電源保持回路の入力側にＤＣ−ＤＣコンバータを設け
て入力電圧を昇圧するようにする。
【０００９】電源保持回路１２の出力は電源回路１３に
も供給され、電源回路１３では図４において装置本体側
より供給されていた電源電圧Ｖ２に代わるべき電圧Ｖ２
ｂ（図７Ｃ）が作成されて、ゲートバス駆動回路７に供
給される。電圧Ｖ２ｂも時間ｔ２以降電圧Ｖ１ｂと共に
ゆっくりした時定数で共通電位に降下する。その他の電
圧は図４と同じであってゲートバス駆動回路７に電圧Ｖ
３（ゲートバス駆動信号Ｇｉの低レベルの電圧Ｖ３ａに
ほぼ等しい）が供給され、また図示していないがソース
バス駆動回路６に電圧Ｅ１，Ｅ２，Ｅ３が供給され、液
晶表示素子１の対向電極２ｂに電圧Ｅ２が供給されてい
る。
も供給され、電源回路１３では図４において装置本体側
より供給されていた電源電圧Ｖ２に代わるべき電圧Ｖ２
ｂ（図７Ｃ）が作成されて、ゲートバス駆動回路７に供
給される。電圧Ｖ２ｂも時間ｔ２以降電圧Ｖ１ｂと共に
ゆっくりした時定数で共通電位に降下する。その他の電
圧は図４と同じであってゲートバス駆動回路７に電圧Ｖ
３（ゲートバス駆動信号Ｇｉの低レベルの電圧Ｖ３ａに
ほぼ等しい）が供給され、また図示していないがソース
バス駆動回路６に電圧Ｅ１，Ｅ２，Ｅ３が供給され、液
晶表示素子１の対向電極２ｂに電圧Ｅ２が供給されてい
る。
【００１０】いま時間ｔ１において表示装置本体の電源
スイッチをオフに操作したとすれば、電圧Ｖ１は時間ｔ
３の時点でゼロボルト（共通電位）に立下がる（図７
Ａ）。しかし、電源保持回路１２の出力電圧Ｖ１ｂは大
きな時定数ＣａＲａ（ここではＣａをコンデンサの容
量、Ｒａは電源保持回路１２の負荷抵抗）でゆっくりと
降下する（図７Ｃ））。一方、電圧Ｖ１の電圧降下が電
圧降下検出回路（電源オフ検出回路とも言う）１４で検
出される。同回路１４は例えば標準値の２０％降下した
時点ｔ２でそれまで高レベルであった出力を低レベルに
変化させる（図７Ｂ）。
スイッチをオフに操作したとすれば、電圧Ｖ１は時間ｔ
３の時点でゼロボルト（共通電位）に立下がる（図７
Ａ）。しかし、電源保持回路１２の出力電圧Ｖ１ｂは大
きな時定数ＣａＲａ（ここではＣａをコンデンサの容
量、Ｒａは電源保持回路１２の負荷抵抗）でゆっくりと
降下する（図７Ｃ））。一方、電圧Ｖ１の電圧降下が電
圧降下検出回路（電源オフ検出回路とも言う）１４で検
出される。同回路１４は例えば標準値の２０％降下した
時点ｔ２でそれまで高レベルであった出力を低レベルに
変化させる（図７Ｂ）。
【００１１】電圧降下検出回路１４の出力はシフトパル
ス発生器２３に供給される。シフトパルス発生器２３に
は動作電源として上記電圧Ｖ１ｂ，Ｖ２ｂが供給され、
時間幅Ｔ（ｔ２〜ｔ４）の間高レベルとなるプリセット
パルスＰＰがシフトレジスタ８に出力される（図７
Ｄ）。パルス幅Ｔは液晶表示パルス１００に供給される
電源電圧Ｅ１，Ｅ２，Ｅ３，Ｖ１，Ｖ２，Ｖ３が電源オ
フ時に共通電位に立下るまでの時間よりやや大きく設定
される。
ス発生器２３に供給される。シフトパルス発生器２３に
は動作電源として上記電圧Ｖ１ｂ，Ｖ２ｂが供給され、
時間幅Ｔ（ｔ２〜ｔ４）の間高レベルとなるプリセット
パルスＰＰがシフトレジスタ８に出力される（図７
Ｄ）。パルス幅Ｔは液晶表示パルス１００に供給される
電源電圧Ｅ１，Ｅ２，Ｅ３，Ｖ１，Ｖ２，Ｖ３が電源オ
フ時に共通電位に立下るまでの時間よりやや大きく設定
される。
【００１２】プリセットパルスＰＰはシフトレジスタ８
の各段のプリセット端子Ｐに供給され、各段のＱ出力は
Ｔ時間の間高レベル（ほぼＶ１ｂに等しい）とされ、ゲ
ートバスドライバ９の出力Ｇ１〜Ｇｍも高レベル（ＴＦ
Ｔをアクティブにするレベルであればよく、この場合ほ
ぼＶ１ｂに等しい）とされる。液晶表示素子１の全ての
ＴＦＴはＴ時間の間一斉にオンとされ、従って各画素の
表示電極２ａはＴＦＴを通じてソースバスドライバ６ａ
に電気的に接続される。
の各段のプリセット端子Ｐに供給され、各段のＱ出力は
Ｔ時間の間高レベル（ほぼＶ１ｂに等しい）とされ、ゲ
ートバスドライバ９の出力Ｇ１〜Ｇｍも高レベル（ＴＦ
Ｔをアクティブにするレベルであればよく、この場合ほ
ぼＶ１ｂに等しい）とされる。液晶表示素子１の全ての
ＴＦＴはＴ時間の間一斉にオンとされ、従って各画素の
表示電極２ａはＴＦＴを通じてソースバスドライバ６ａ
に電気的に接続される。
【００１３】ソースバスドライバ６ａは動作電源電圧Ｅ
１，Ｅ２，Ｅ３が共通電位に立下るのとほぼ同時にその
出力端子の電位が共通電位となるように構成されてい
る。即ち、ソースバス駆動信号Ｓ１〜ＳｎがＴ時間以内
に共通電位に立下るようにされている。表示電極２ａ及
び対向電極２ｂ（対向電極には電圧Ｅ２が供給されてい
る）には共にＴ時間以内に共通電位が与えられ、画素容
量に蓄積されていた電荷はＴ時間の終了までには全て放
電される。即ち時間Ｔは画素容量の電荷が放電するに必
要な時間を含んだ時間である。
１，Ｅ２，Ｅ３が共通電位に立下るのとほぼ同時にその
出力端子の電位が共通電位となるように構成されてい
る。即ち、ソースバス駆動信号Ｓ１〜ＳｎがＴ時間以内
に共通電位に立下るようにされている。表示電極２ａ及
び対向電極２ｂ（対向電極には電圧Ｅ２が供給されてい
る）には共にＴ時間以内に共通電位が与えられ、画素容
量に蓄積されていた電荷はＴ時間の終了までには全て放
電される。即ち時間Ｔは画素容量の電荷が放電するに必
要な時間を含んだ時間である。
【００１４】
【発明が解決しようとする課題】従来の電源オフ時の液
晶表示消去回路では、電源オフを検出するとシフトレジ
スタ８の各段の出力を“Ｈ”レベル（論理“１”）にプ
リセットしている。従って、シフトレジスタとして用い
ることのできるのはプリセット機能を持つ型式のものに
限られる。そのためゲードバス駆動回路の設計の自由度
が狭くなり、不便であった。この発明はシフトレジスタ
のプリセット機能の有無に関係なく適用できる液晶表示
消去回路を提供することを目的としている。
晶表示消去回路では、電源オフを検出するとシフトレジ
スタ８の各段の出力を“Ｈ”レベル（論理“１”）にプ
リセットしている。従って、シフトレジスタとして用い
ることのできるのはプリセット機能を持つ型式のものに
限られる。そのためゲードバス駆動回路の設計の自由度
が狭くなり、不便であった。この発明はシフトレジスタ
のプリセット機能の有無に関係なく適用できる液晶表示
消去回路を提供することを目的としている。
【００１５】
（１）請求項１の発明は、液晶表示装置の電源オフ時
に、アクティブマトリクス液晶表示パネルの表示画像を
クリアする電源オフ時の液晶表示消去回路に関する。請
求項１では、液晶表示パネルのゲートバス駆動回路に供
給される動作電源の電力を電源オフ後も所定時間保持す
る電源保持回路と、電源オフ検出回路と、電源保持回路
より動作電源が供給され、電源オフ検出回路の検出出力
が与えられると、ゲートバス駆動回路のシフトレジスタ
にシフトパルスを供給するシフトパルス発生器と、シフ
トレジスタのデータ入力端子に論理“１”に対応する電
圧を供給する電圧発生器とが設けられ、ゲートバス駆動
回路の動作を電源オフ後も所定時間保持させる。
に、アクティブマトリクス液晶表示パネルの表示画像を
クリアする電源オフ時の液晶表示消去回路に関する。請
求項１では、液晶表示パネルのゲートバス駆動回路に供
給される動作電源の電力を電源オフ後も所定時間保持す
る電源保持回路と、電源オフ検出回路と、電源保持回路
より動作電源が供給され、電源オフ検出回路の検出出力
が与えられると、ゲートバス駆動回路のシフトレジスタ
にシフトパルスを供給するシフトパルス発生器と、シフ
トレジスタのデータ入力端子に論理“１”に対応する電
圧を供給する電圧発生器とが設けられ、ゲートバス駆動
回路の動作を電源オフ後も所定時間保持させる。
【００１６】（２）請求項２の発明では、前記（１）に
おいて、電源保持回路の保持期間は、１フィールド期間
（Ｔｆ）以上とされる。 （３）請求項３の発明では、前記（１）において、電源
オフ検出後に電圧発生器より出力される論理“１”に対
応する電圧の時間幅は、１水平時間（１Ｈ）以上とされ
る。
おいて、電源保持回路の保持期間は、１フィールド期間
（Ｔｆ）以上とされる。 （３）請求項３の発明では、前記（１）において、電源
オフ検出後に電圧発生器より出力される論理“１”に対
応する電圧の時間幅は、１水平時間（１Ｈ）以上とされ
る。
【００１７】（４）請求項４の発明では、前記（１）に
おいて、電源オフ検出後にシフトパルス発生器がシフト
パルスを供給する時間幅は、１フィールド期間（Ｔｆ）
以上とされる。
おいて、電源オフ検出後にシフトパルス発生器がシフト
パルスを供給する時間幅は、１フィールド期間（Ｔｆ）
以上とされる。
【００１８】
【発明の実施の形態】この発明の実施例を図１〜図３
に、図６，図７と対応する部分に同じ符号を付けて示
し、重複説明を省略する。この発明においても従来例と
同様に、ゲートバス駆動回路７に供給される動作電源の
電力を電源オフ後も所定時間保持する電源保持回路１０
と、電圧降下検出回路（電源オフ検出回路）１４が設け
られる。また、電源保持回路１０より動作電源が供給さ
れるシフトパルス発生器２３及びＨレベル電圧発生器２
４が新しく設けられる。しかし、従来のプリセットパル
ス発生器２２は用いられない。
に、図６，図７と対応する部分に同じ符号を付けて示
し、重複説明を省略する。この発明においても従来例と
同様に、ゲートバス駆動回路７に供給される動作電源の
電力を電源オフ後も所定時間保持する電源保持回路１０
と、電圧降下検出回路（電源オフ検出回路）１４が設け
られる。また、電源保持回路１０より動作電源が供給さ
れるシフトパルス発生器２３及びＨレベル電圧発生器２
４が新しく設けられる。しかし、従来のプリセットパル
ス発生器２２は用いられない。
【００１９】シフトパルス発生器２３は、図２に示すよ
うに電圧降下検出回路１４の出力がＨレベルよりＬレベ
ルに立下ると、その時点よりスイッチＳＷをＳ１からＳ
２に切り換えてシフトパルスＳＰをシフトレジスタ８の
クロック端子ＣＫに供給する。このシフトパルスＳＰは
水平同期信号Ｈｓとほぼ同じ周波数を有する。また、Ｈ
レベル電圧発生器２４は、図２に示すように電圧降下検
出回路１４の出力がＨレベルよりＬレベルに立下ると、
その時点より論理“１”に相当するＨレベルの出力Ｖou
t を必要に応じダイオードＤ２を通じてシフトレジスタ
８の初段のデータ入力端子Ｄに供給する。
うに電圧降下検出回路１４の出力がＨレベルよりＬレベ
ルに立下ると、その時点よりスイッチＳＷをＳ１からＳ
２に切り換えてシフトパルスＳＰをシフトレジスタ８の
クロック端子ＣＫに供給する。このシフトパルスＳＰは
水平同期信号Ｈｓとほぼ同じ周波数を有する。また、Ｈ
レベル電圧発生器２４は、図２に示すように電圧降下検
出回路１４の出力がＨレベルよりＬレベルに立下ると、
その時点より論理“１”に相当するＨレベルの出力Ｖou
t を必要に応じダイオードＤ２を通じてシフトレジスタ
８の初段のデータ入力端子Ｄに供給する。
【００２０】これらのシフトパルスＳＰ及びＨレベルの
出力Ｖout がシフトレジスタ８に与えられると、図３に
示すように、入力データがシフトパルスによって１段ず
つ右にシフトされて各段の出力Ｑ１〜Ｑｍが順次Ｈレベ
ルとされる。これによりゲートバスドライバ９からＨレ
ベルのゲートバス駆動信号Ｇ１〜Ｇｍが順次ゲートバス
５−１〜５−ｍに出力され、第１行〜第ｍ行のＴＦＴが
順次オンとされる。各画素の表示電極２ａはＴＦＴを通
じてソースドライバ６ａの出力（電源オフにより共通電
位となっている）に接続され、蓄積電荷が短時間で電位
される。なお電源電圧Ｅ２が与えられていた対向電極２
ｂは電源オフにより既に共通電位とされている。
出力Ｖout がシフトレジスタ８に与えられると、図３に
示すように、入力データがシフトパルスによって１段ず
つ右にシフトされて各段の出力Ｑ１〜Ｑｍが順次Ｈレベ
ルとされる。これによりゲートバスドライバ９からＨレ
ベルのゲートバス駆動信号Ｇ１〜Ｇｍが順次ゲートバス
５−１〜５−ｍに出力され、第１行〜第ｍ行のＴＦＴが
順次オンとされる。各画素の表示電極２ａはＴＦＴを通
じてソースドライバ６ａの出力（電源オフにより共通電
位となっている）に接続され、蓄積電荷が短時間で電位
される。なお電源電圧Ｅ２が与えられていた対向電極２
ｂは電源オフにより既に共通電位とされている。
【００２１】電圧降下検出回路１４の出力が高レベルよ
り低レベルに変化した時点ｔ２よりシフトパルスＳＰは
少なくとも１フィールド期間Ｔｆ≒ｍ×Ｈ（Ｈは１水平
時間）継続する必要がある。また、表示電極２ａの蓄積
容量が放電するに必要な１水平時間Ｈの間、ＴＦＴをオ
ンに保持する必要があるので、上記出力Ｖout のＨレベ
ルの期間は、図２，図３に細かな点線で示すように少な
くとも１Ｈ必要である。以上より、電圧保持回路１０の
保持時間は前記時点ｔ２より少なくとも１フィールド期
間Ｔｆあればよい。このようにして、ゲートバス駆動回
路７の動作は電源オフ後も所定時間保持され、各画素の
蓄積容量が放電される。
り低レベルに変化した時点ｔ２よりシフトパルスＳＰは
少なくとも１フィールド期間Ｔｆ≒ｍ×Ｈ（Ｈは１水平
時間）継続する必要がある。また、表示電極２ａの蓄積
容量が放電するに必要な１水平時間Ｈの間、ＴＦＴをオ
ンに保持する必要があるので、上記出力Ｖout のＨレベ
ルの期間は、図２，図３に細かな点線で示すように少な
くとも１Ｈ必要である。以上より、電圧保持回路１０の
保持時間は前記時点ｔ２より少なくとも１フィールド期
間Ｔｆあればよい。このようにして、ゲートバス駆動回
路７の動作は電源オフ後も所定時間保持され、各画素の
蓄積容量が放電される。
【００２２】
【発明の効果】以上述べたように、この発明によれば電
源オフ後も所定時間の間ゲートバス駆動回路７に電圧保
持回路１０より動作電源が供給され、内蔵のシフトレジ
スタ８に、シフトパルスＳＰ及び論理“１”に対応する
例えばＨレベルの入力データＶout が与えられ、これに
より上記回路７の動作が所定時間保持される。この間
に、各行の画素のＴＦＴが順次オンとされ蓄積電荷が放
電される。この発明では従来のようにシフトレジスタ８
の各段の出力データを論理“１”にプリセットする必要
がないので、プリセット機能をもたないシフトレジスタ
でもよく、ゲートバス駆動回路の設計の自由度が増し、
従来の問題を解決できる。
源オフ後も所定時間の間ゲートバス駆動回路７に電圧保
持回路１０より動作電源が供給され、内蔵のシフトレジ
スタ８に、シフトパルスＳＰ及び論理“１”に対応する
例えばＨレベルの入力データＶout が与えられ、これに
より上記回路７の動作が所定時間保持される。この間
に、各行の画素のＴＦＴが順次オンとされ蓄積電荷が放
電される。この発明では従来のようにシフトレジスタ８
の各段の出力データを論理“１”にプリセットする必要
がないので、プリセット機能をもたないシフトレジスタ
でもよく、ゲートバス駆動回路の設計の自由度が増し、
従来の問題を解決できる。
【図１】この発明の実施例を示すブロック図。
【図２】図１の要部の波形図。
【図３】図１のシフトレジスタ８の入出力信号の例を示
す波形図。
す波形図。
【図４】従来の液晶表示パネルの一例を示すブロック
図。
図。
【図５】図４の要部の波形図。
【図６】従来の電源オフ時の液晶表示消去回路のブロッ
ク図。
ク図。
【図７】図６の要部の波形図。
Claims (4)
- 【請求項１】 液晶表示装置の電源オフ時に、アクティ
ブマトリクス液晶表示パネルの表示画像をクリアする電
源オフ時の液晶表示消去回路において、 前記液晶表示パネルのゲートバス駆動回路に供給される
動作電源の電力を前記電源オフ後も所定時間保持する電
源保持回路と、 電源オフ検出回路と、 前記電源保持回路より動作電源が供給され、前記電源オ
フ検出回路の検出出力が与えられると、前記ゲートバス
駆動回路のシフトレジスタにシフトパルスを供給するシ
フトパルス発生器と、 前記電源保持回路より動作電源が供給され、前記電源オ
フ検出回路の検出出力が与えられると、前記シフトレジ
スタのデータ入力端子に論理“１”に対応する電圧を供
給する電圧発生器と、 を有し、前記ゲートバス駆動回路の動作を電源オフ後も
所定時間保持させることを特徴とする電源オフ時の液晶
表示消去回路。 - 【請求項２】 請求項１において、前記電源保持回路の
保持期間は、１フィールド期間（Ｔｆ）以上であること
を特徴とする電源オフ時の液晶表示消去回路。 - 【請求項３】 請求項１において、電源オフ検出後に前
記電圧発生器より出力される論理“１”に対応する電圧
の時間幅は、１水平時間（１Ｈ）以上であることを特徴
とする電源オフ時の液晶表示消去回路。 - 【請求項４】 請求項１において、電源オフ検出後に前
記シフトパルス発生器がシフトパルスを供給する時間幅
は、１フィールド期間（Ｔｆ）以上であることを特徴と
する電源オフ時の液晶表示消去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1518797A JPH10214062A (ja) | 1997-01-29 | 1997-01-29 | 電源オフ時の液晶表示消去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1518797A JPH10214062A (ja) | 1997-01-29 | 1997-01-29 | 電源オフ時の液晶表示消去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214062A true JPH10214062A (ja) | 1998-08-11 |
Family
ID=11881845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1518797A Withdrawn JPH10214062A (ja) | 1997-01-29 | 1997-01-29 | 電源オフ時の液晶表示消去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214062A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323875A (ja) * | 2001-04-24 | 2002-11-08 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| JP2004302159A (ja) * | 2003-03-31 | 2004-10-28 | Fujitsu Display Technologies Corp | 液晶表示装置 |
| JP2007102232A (ja) * | 2005-10-04 | 2007-04-19 | Samsung Electronics Co Ltd | 電源電圧除去感知回路、電源電圧除去時の残像を除去するディスプレイ装置及び方法 |
| JP2008304512A (ja) * | 2007-06-05 | 2008-12-18 | Hitachi Displays Ltd | 表示装置 |
| JP5384634B2 (ja) * | 2009-06-17 | 2014-01-08 | シャープ株式会社 | シフトレジスタ、表示駆動回路、表示パネル、表示装置 |
| WO2018030226A1 (ja) * | 2016-08-09 | 2018-02-15 | シャープ株式会社 | 表示装置 |
| JP2018531416A (ja) * | 2015-09-30 | 2018-10-25 | 深▲セン▼市華星光電技術有限公司 | 液晶パネル信号制御回路と表示パネル及び表示装置 |
| WO2023123128A1 (zh) * | 2021-12-29 | 2023-07-06 | 京东方科技集团股份有限公司 | 电源电路及其驱动方法、显示装置 |
-
1997
- 1997-01-29 JP JP1518797A patent/JPH10214062A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002323875A (ja) * | 2001-04-24 | 2002-11-08 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
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| US7408541B2 (en) | 2003-03-31 | 2008-08-05 | Sharp Kabushiki Kaisha | Liquid crystal display device |
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| US8139057B2 (en) | 2005-10-04 | 2012-03-20 | Samsung Electronics Co., Ltd. | Supply voltage removal detecting circuit, display device and method for removing latent image |
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| WO2023123128A1 (zh) * | 2021-12-29 | 2023-07-06 | 京东方科技集团股份有限公司 | 电源电路及其驱动方法、显示装置 |
| CN116686035A (zh) * | 2021-12-29 | 2023-09-01 | 京东方科技集团股份有限公司 | 电源电路及其驱动方法、显示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |