JPH10214227A - マルチポートのインターリーブ・キャッシュ・メモリ - Google Patents

マルチポートのインターリーブ・キャッシュ・メモリ

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JPH10214227A
JPH10214227A JP9289333A JP28933397A JPH10214227A JP H10214227 A JPH10214227 A JP H10214227A JP 9289333 A JP9289333 A JP 9289333A JP 28933397 A JP28933397 A JP 28933397A JP H10214227 A JPH10214227 A JP H10214227A
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memory
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port
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JP9289333A
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Arnold Luic David
デビッド・アーノルド・ルイック
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0851—Cache with interleaved addressing

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【課題】 １６以上の同時メモリ・アクセスに対応し、
１６以上の疑似ポートを備え、インターリーブされるキ
ャッシュ・メモリを提供する。 【解決手段】 ８、１６またはそれ以上のポートを持つ
高速疑似キャッシュ・メモリ、及び関連する有効アドレ
ス生成スキーム。キャッシュ・メモリは、２ポートのビ
ルディング・ブロックまたは２倍のシングル・ポートの
ビルディング・ブロックのいずれかをもとに、真の８、
１６またはそれ以上のポートを持ち、インターリーブさ
れたキャッシュ・メモリと機能的に同等なものとして構
成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の、つまりコ
ンピュータへのロード操作等、少なくとも２つの同時メ
モリ・アクセスに対応するキャッシュ・メモリに関し、
特にマルチポートのインターリーブ・キャッシュ・メモ
リに、更に１サイクルで複数回の同時メモリ・アクセス
が行える"ＶＬＩＷ（Very Long Instruction Word）"コ
ンピュータに特に適したマルチポートのインターリーブ
・キャッシュ・メモリに関する。
【０００２】
【従来の技術】Ｎウェイ・スーパースカラ、ＶＬＩＷ、
ＤＡＴＡＦＬＯＷプロセッサ等の並列性の高いコンピュ
ータ・アーキテクチャは、多くのロード操作や格納操作
をサイクルごとに同時に実行し、従って帯域幅のかなり
大きいキャッシュ・メモリを要する。ＶＬＩＷアーキテ
クチャを例にとると、これはきめの細かい並列性を活用
して、多くのロード操作や格納操作を１サイクル当たり
同時に実行する。
【０００３】コンピュータ・システムでの従来の並列性
には複数のプロセッサが関係する。プロセッサは通信網
により接続され、２つ以上のプロセッサが同時にアクテ
ィブになるように制御される。あるアプリケーションで
従来の並列プロセッサを使用するには、プログラマまた
は高度なコンパイラが問題を切り分け、適切な通信と制
御を設定しなければならない。一般にこの方法は、大き
な部分に無理なく分けられ、互いに通信する必要がほと
んどない問題には最も容易に適用できる。ただし多くの
アプリケーションはこのようには作られていない。その
ため従来の並列処理は、"科学的"数値解析法等、構造化
の進んだ問題を除いては、あまり効率的ではなかった。
【０００４】きめの細かい並列性は、いくつかの面で命
令レベルの並列性の延長である。コンパイラは、プログ
ラム内の同時に実行できるマシン命令を見つける。これ
ら個別の命令は、複合命令である"ＶＬＩＷ（Very Long
Instruction Word）"にまとめられる。ＶＬＩＷ命令の
各部はＡＬＵ（算術論理装置）、主記憶域へのパス、レ
ジスタへのパス等、コンピュータのハードウェアの個別
の部分を制御する。１つのＶＬＩＷマシン・サイクル
で、ＶＬＩＷコンピュータ内のこれらの個別リソースを
全て独立に使用できるので、数個の基本的マシン命令を
同時に実行できる。従来のユニット・プロセッサ（ユニ
プロセッサ）よりも少ないマシン・サイクルでタスクを
改良できるという利点が得られる。
【０００５】ＶＬＩＷ法は、ユニプロセッサでの性能を
改良する。そのため、これはコンピュータ内並列性を活
用しているとみることができる。コンピュータ内並列性
は、きめの細かい並列性を意味するもう１つの用語であ
る。逆に従来の、つまりきめの荒い並列性はコンピュー
タ間並列性とみることができる。もちろん数個のＶＬＩ
Ｗコンピュータを１つの動作単位として接続することに
よってコンピュータ内並列性とコンピュータ間並列性を
活用することは可能である。
【０００６】図１は、関連するメモリ階層を含む従来の
ＶＬＩＷアーキテクチャのブロック図である。レジスタ
・ファイル１１０は機能ユニット１０２乃至１０８に接
続される。特にロード／格納ユニット１０２、浮動小数
点（ＦＰ）加算ユニット１０４、整数ＡＬＵ１０６、及
び分岐ユニット１０８はそれぞれ、レジスタ・ファイル
１１０からデータを配布する２つのロード・ラインと、
機能ユニットからレジスタ・ファイル１１０へデータを
格納する１つの格納ラインを持つ。レジスタ・ファイル
１１０はＬ０メモリ・レベルと呼ばれる。
【０００７】図１はまた、レジスタ・ファイル１１０と
Ｌ２メモリ・レベル１１４に双方向に接続されるＬ１メ
モリ・レベル、またはキャッシュ１１２を含む。Ｌ２メ
モリ・レベル１１４はＬ３メモリ・レベル１１６と双方
向に接続される。Ｌ３メモリ・レベル１１６はまたＬ４
メモリ・レベル１１８と双方向に接続される。図１に示
したメモリ階層の一般原理は周知の通りである。
【０００８】歴史的に、コンピュータの動作速度に影響
を与える要因は２つあり、１つはプロセッサ、例えば最
も遅い機能ユニットが現在利用できるデータを操作する
速度である。第２の要因は、機能ユニットに必要とされ
るデータを取得できる速度である。歴史的には第１の要
因より第２の要因を改良する方が難しい。
【０００９】ＶＬＩＷの考え方は、あるメモリ・アクセ
ス時間について同時に処理できる部分が多い場合は、有
効動作速度を改良できることを前提としている。例えば
８つの機能ユニットは１サイクルで１６個のデータを操
作できる。逆に、どのサイクルでもその機能ユニットの
１つしか使用できないコンピュータは、１サイクル当た
り２データとして１６個のデータを操作するために８サ
イクルを必要とする。この例でＶＬＩＷコンピュータ
は、メモリ・アクセス時間が同じであっても、従来のコ
ンピュータよりも８倍高速である。
【００１０】しかしＶＬＩＷコンピュータが改良を達成
できるのは、１６個のデータを同時に８つの機能ユニッ
トそれぞれに供給できる場合である。８ポート以上の真
のキャッシュ・アレイは、配線性、性能、電流密度及
び、例えばアクセス時間１ナノ秒未満等の高速でのノイ
ズ耐性の観点から非実用的とみられている。８ポート以
上の真のキャッシュ・アレイは極めて複雑である。性能
の問題は大きい。例えばＮポートでは、電流ソーシング
（sourcing）能力とセル出力デバイスのキャパシタンス
に大きな負荷がかかりやすい。回路のレイアウトを考え
ると、１つの出力ポートでパイプ／バスの１つを駆動で
きなければならない。
【００１１】逆に、キャッシュを個別に機能する部分ま
たはモジュールとして形成すること、つまりインターリ
ーブする場合、各インターリーフがパイプ・ラインを１
つだけ駆動する必要がある。インターリーブを介してキ
ャッシュを展開することにより配線性が改良され、よっ
て性能が向上する。駆動する必要のある出力ポートは１
つか２つなので各セルを小さく構成できる。
【００１２】
【発明が解決しようとする課題】本発明の目的は、ＶＬ
ＩＷコンピュータへのロード操作等、複数の同時メモリ
・アクセスに対応するキャッシュ・メモリを提供するこ
とである。
【００１３】本発明の他の目的は、真の８ポートのイン
ターリーブ・キャッシュ・メモリと同等に機能するが真
に８ポートではない、つまり８つの同時メモリ・アクセ
スに対応する疑似８ポートのインターリーブ・キャッシ
ュ・メモリを提供することである。
【００１４】本発明の他の目的は、１６以上の同時メモ
リ・アクセスに対応し、１６以上の疑似ポートを備えた
インターリーブ・キャッシュ・メモリを提供することで
ある。
【００１５】本発明の他の目的は、８、１６またはそれ
以上のポートを持つインターリーブ・キャッシュ・メモ
リにデータを格納する有効アドレスを生成する方法及び
装置を提供することである。
【００１６】本発明の他の目的は、８、１６またはそれ
以上のポートを持つインターリーブ・キャッシュ・メモ
リの使用を最適化するようプログラムをコンパイルする
方法を提供することである。
【００１７】
【課題を解決するための手段】本発明は、ＶＬＩＷコン
ピュータによって要求される複数のロード操作等、複数
の同時メモリ・アクセスに対応するキャッシュ・メモリ
を提供する。
【００１８】本発明はまた、疑似マルチポート・キャッ
シュ・メモリは論理的ビルディング・ブロックから形成
されるので、配線性、性能、電流密度及びノイズ耐性の
観点から、コストをかけずに真のマルチポートのキャッ
シュ・メモリの複数の同時メモリ・アクセスに対応する
キャッシュ・メモリを提供する。その結果、疑似マルチ
ポート・キャッシュ・メモリは、真のマルチポート・キ
ャッシュ・メモリの、技術面或いは製造面の複雑さでは
なく機能性を持つ。
【００１９】真のマルチポート・メモリの問題点、例え
ば配線性や電流密度等が解決される、つまり本発明は、
論理的ビルディング・ブロックから形成され、前記の問
題が生じない、疑似８、１６またはそれ以上のポートを
持つインターリーブ・メモリを提供する。ある実施例で
論理的ビルディング・ブロックには、書込みポート１
つ、読取りポート１つ、及び専用行アドレス・バスを持
つ。他の実施例では、論理ブロックに、専用読取りアド
レス・バスに動作可能に接続された書込みポート１つと
読取りポート１つの第１セット、及びもう１つの専用読
取りアドレス・バスに動作可能に接続された書込みポー
トと読取りポートの第２セットがある。
【００２０】本発明の目的はまた、複数のデータ・ユニ
ットを格納する疑似マルチポートのインターリーブ・キ
ャッシュ・メモリを提供することにより満足される。こ
のメモリは第１論理部と第２論理部に分けられる。各論
理部は複数のデータ・ユニットを格納する。各論理部は
Ｍ個のバンクにインターリーブされる（Ｍ≧２）。各バ
ンクは、少なくとも第１書込み／制御ポート、及び少な
くとも第１読取りポートを含む。各バンクに書込みポー
トと読取りポートの１ペア当たり専用行アドレス・バス
が１つある。各論理部の第１書込み／制御ポートは、第
１書込み／制御バスに動作可能に接続され、各論理部の
第２書込み／制御ポートは、第２書込み／制御バスに動
作可能に接続される。これにより第１書込み／制御バス
での書込み動作は、第２書込み／制御バスでの書込み操
作から独立する。
【００２１】本発明の他の適用範囲は、次の説明から明
らかになる。ただし、詳細な説明や具体例は、本発明の
好適な実施例を示すものであるが、説明の便宜上示して
いるだけであることは理解されたい。本発明の主旨と範
囲から逸脱しない様々な変形例は、当業者には、この詳
細な説明から明らかになるからである。
【００２２】
【発明の実施の形態】物理的、つまり真の８以上のポー
トを持つ高速キャッシュ・アレイは、現在は非実用的な
ので、本発明の実施例はビルディング・ブロック法を採
用する。この方法では複数の実用的物理ビルディング・
ブロック、好適には最大のブロック１つにより、疑似
８、１６またはそれ以上のポートを持つインターリーブ
・キャッシュ・メモリが論理的に形成される。
【００２３】図２、図３は、本発明のキャッシュ・メモ
リの第１の好適な実施例のブロック図を示す。図２、図
３のキャッシュ・メモリ２００は、好適には純粋なデー
タ・キャッシュであるが、命令とデータの混合キャッシ
ュでもよく、図１のＬ１キャッシュ１１２に代えるため
のものである。Ｌ１キャッシュ・メモリ２００は、第１
論理部Ａ（アイテム２０２）、第２論理部Ｂ（アイテム
２０４）、８×８クロスバー・スイッチＡ２０６、及び
８×８クロスバー・スイッチＢ２０８を含む。
【００２４】論理部２０２、２０４はそれぞれ、例えば
８つのバンクまたはビルディング・ブロック（バンク０
乃至バンク７）に分けられる。ｂａｎｋjはそれぞれ書
込みポートＷＰjと読取りポートＲＰjを含む。書込みポ
ートＷＰjは、８バイト幅の書込みラインＷＬjに接続さ
れる。
【００２５】クロスバー・スイッチ２０６、２０８はそ
れぞれ８つの入力ポート、ＩＰ０乃至ＩＰ７、及び８つ
の出力ポートＯＰ０乃至ＯＰ７を持つ。クロスバー・ス
イッチ２０２の出力ポートはそれぞれ書込みライン、Ｒ
ＬＡ０乃至ＲＬＡ７に接続される。同様にクロスバー・
スイッチ２０８の出力ポートはそれぞれ読取りラインＲ
ＬＢ０乃至ＲＬＢ７に接続される。アドレス・ラインＲ
ＬＡ０乃至ＲＬＡ７及びＲＬＢ０乃至ＲＬＢ７はそれぞ
れ図１のレジスタ・ファイル１１０に接続される。
【００２６】クロスバー・スイッチ２０６の入力ポート
は論理部２０２の読取りポートに接続される。同様にク
ロスバー・スイッチ２０８の入力ポートは論理部２０４
の読取りポートに接続される。
【００２７】書込みラインＷＬ０乃至ＷＬ７、論理部の
読取りポートをクロスバー・スイッチ入力ポートに接続
するバス、並びに読取りラインＲＬＡ０乃至ＲＬＡ７及
びＲＬＢ０乃至ＲＬＢ７はそれぞれ、例えば８バイト幅
であり、８バイトのデータはダブルワードを表す。
【００２８】図４は、８、１６またはそれ以上のポート
を持ちインターリーブされる本発明のキャッシュ・メモ
リにデータを格納する有効アドレスを生成する方法を実
現する好適な構造のブロック図を示す。基底レジスタ３
０２は加算器３０６の１入力に接続される。命令レジス
タ３０４の変位フィールドは加算器３０６のもう１つの
入力に接続される。加算器３０６の出力は３−８デコー
ダ３０８に接続される。デコーダ３０８の出力ラインは
バンク・セレクト・ラインＢＳ０乃至ＢＳ７として用い
られる。
【００２９】図５、図６は、本発明のキャッシュ・メモ
リの第２実施例を示す。これは図２、図３の好適な実施
例に代わるものである。格納デバイス４００は８つのバ
ンク、バンク０乃至バンク７を持つものとして示してあ
る。各バンクは２ポートの論理ビルディング・ブロック
であり、２つの論理部ＡとＢを持つ。ｂａｎｋjのポー
トＡには書込みポートＡ−ＷＰjと読取りポートＡ−Ｒ
Ｐjがあり、専用読取りアドレス・バスＲＡ（Ａ）jを持
つ。同様にｂａｎｋjのポートＢは書込みポートＢ−Ｗ
Ｐjと読取りポートＢ−ＲＰj、及び専用読取りアドレス
・バスＲＡ（Ｂ）jを持つ。書込みポートＡ−ＷＰjとＢ
−ＷＰjはそれぞれ共に書込みラインＷＬjに接続され
る。言い換えるとバンク０乃至バンク７のそれぞれにつ
いて書込みラインＷＬ０乃至ＷＬ７がある。
【００３０】図２、図３のように、８×８のクロスバー
・スイッチ２０６と８×８のクロスバー・スイッチ２０
８があり、クロスバー・スイッチ２０６の入力は格納構
造４００の論理部の読取りポートに接続され、クロスバ
ー・スイッチ２０８の入力ポートは論理部Ｂの読取りポ
ートに接続される。
【００３１】また図２、図３のように、書込みラインＷ
Ｌ０乃至ＷＬ７、読取りラインＲＬＡ０乃至ＲＬＡ７、
及びＲＬＢ０乃至ＲＬＢ７、並びに格納構造４００の読
取りポートをクロスバー・スイッチ２０６、２０８の入
力ポートに接続するラインは全て８バイト幅である。
【００３２】図７は、図２、図３に示した第１実施例に
追加するオプションのブロック図を示す。図２、図３に
示すように、格納デバイスは２００、２０４の２つあ
り、それぞれバンク０乃至バンク７を持つ。各バンクは
更に４つのクオドラントＱ０乃至Ｑ３に分けられる。ク
オドラントはそれぞれ、図１のＬ２メモリ・レベル１１
４から８バイト幅のデータ・ラインに接続される。例え
ばバンク０で、クオドラントＱ０はＬ２再ロード・ライ
ンＬ２Ｒ０に接続され、Ｑ１はＬ２Ｒ１に接続され、Ｑ
２はＬ２Ｒ２に接続され、Ｑ３はＬ２Ｒ３に接続され
る。同様に、例えばバンク７でＱ０はＬ２再ロード・ラ
インＬ２Ｒ２８に接続され、Ｑ１はＬ２Ｒ２９に接続さ
れ、Ｑ２はＬ２Ｒ３０に接続され、Ｑ３はＬ２Ｒ３１に
接続される。
【００３３】図２、図３を参照する。ここで論理部Ａ、
Ｂの対応するポートの書込みラインは連結され、図５、
図６のＬ２再ロード・ラインは例えばデータ構造２０４
のバンク０でＱ０はＬ２Ｒ０にも接続され、Ｑ１はＬ２
Ｒ１にも接続され、Ｑ２はＬ２Ｒ２にも接続され、Ｑ３
はＬ２Ｒ３にも接続されるように、連結される。図７で
は簡単のため、Ｌ２再ロード・ラインとほかのバンク／
クオドラントの間の接続は省略されている。
【００３４】各バンクの４つのクオドラントはまた、そ
れぞれＯＲゲートに接続される。例えばＯＲゲート５０
０は格納構造２００のバンク０のクオドラント０乃至３
に接続される。ＯＲゲート５０２は格納構造２００のバ
ンク７のクオドラントＱ０乃至Ｑ３のそれぞれに接続さ
れる。ＯＲゲート５０４はデータ構造２０４のバンク０
のクオドラントＱ０乃至Ｑ３のそれぞれに接続され、Ｏ
Ｒゲート５０６はバンク７のクオドラントＱ１乃至Ｑ３
のそれぞれに接続される。ＯＲゲート５００のそれぞれ
は図１のレジスタ・ファイル１１０に接続される。Ｌ２
再ロード・ラインと同様に、クオドラントをＯＲゲート
に接続する各ラインは８バイト幅である。Ｌ２再ロード
・ライン０乃至３１は、図１のＬ２メモリ・レベル１１
４と図２、図３の書込みラインＷＬ０乃至ＷＬ７の接続
に代わる。ここでも簡単のため図７ではＯＲゲートの全
ては示していない。
【００３５】図８は、第１実施例に追加する好適なバッ
ファリング・オプションに関係する構造のブロック図で
ある。図８では、簡単のため論理部の１つの一部、部分
Ａのｂａｎｋjしか示していない。サイクル・スティー
ル・ロジック６００（後述）は読取りアドレス・ライン
ＲＡ（Ａ）jでアドレス信号を受信する。
【００３６】格納命令（"ストア・オプ"）・バッファ
が、ｂａｎｋjに直列に接続されたものとして示してあ
る。つまり書込みラインＷjはストア・オプ・バッファ
６０６にフィードするものとして示してある。ストア・
オプ・バッファ６０６はストア・オプ・バッファ６０４
に、ストア・オプ・バッファ６０４はストア・オプ・バ
ッファ６０２に、ストア・オプ・バッファ６０２はｂａ
ｎｋjの書込みポートＷＰjにフィードする。
【００３７】サイクル・スティール・ロジック６００は
制御信号を信号ライン６０８を介してストア・オプ・バ
ッファ６０２、６０４及び６０６のそれぞれに送る。ま
たアドレス比較機能ロジック６１０が示してある。これ
は読取りアドレス・ラインＲＡ（Ａ）jで読取りアドレ
ス信号を、また信号ライン６１２乃至６１６を介してス
トア・オプ・バッファ６０２乃至６０６それぞれから、
バッファされた格納命令のターゲットとなっている場所
のアドレスを受信する。アドレス比較機能ロジック６１
０（後述）は信号ライン６１８を介してフェッチ／ロー
ド中断制御信号を処理する。
【００３８】図９は、本発明のキャッシュ・メモリのバ
ッファリングに関する側面について詳しく示したブロッ
ク図である。図９には、"ｂａｎｋj"と呼ばれるキャッ
シュ・メモリ２００または４００の代表的バンク７０２
が示してある。同様にｂａｎｋjつまりアイテム７０２
に関連する３つの代表的ストア・オプ・バッファはアイ
テム７０４A、７０４B、及び７０４Cである。
【００３９】図９で、固定小数点プロセッサ９０２は双
方向１６バイトのレジスタ間データ・バス９０６により
浮動小数点プロセッサ９０４に接続される。浮動小数点
プロセッサ９０４は３２バイト幅の書込みバス９３２に
よりストア・オプ・バッファ７０４Cに接続される。
【００４０】図９のｂａｎｋjは複数の８バイト・ダブ
ルワードを格納できる。更にこれはｂａｎｋjを固定小
数点プロセッサ９０２と浮動小数点プロセッサ９０４
に、ライン９２０j、セレクタ９１８を介して、更にそ
れぞれライン９２２、９２４を介して接続する読取りポ
ートを持つ。セレクタ９１８は、例えば図２、図３また
は図５、図６のクロスバー・スイッチ２０６、２０８の
１つにもなる。
【００４１】図９の浮動小数点プロセッサ９０４は、３
２バイト幅の書込みアドレス・バス９３２を介してスト
ア・オプ・バッファ７０４Cに接続される。ストア・オ
プ・バッファ７０４Cは３２バイト幅のバス７０５Cによ
りストア・オプ・バッファ７０４Bに接続される。スト
ア・オプ・バッファ７０４Bは３２バイト幅のバス７０
５Bによってストア・オプ・バッファ７０４Aに接続され
る。ストア・オプ・バッファ７０４Aは３２バイト幅の
バス７０５Aによってｂａｎｋj７０２に接続される。
【００４２】図９のストア・オプ・バッファ７０４Cは
またバッファバイパス・バス７２０によってｂａｎｋj
７０２に直接接続される。同様にストア・オプ・バッフ
ァ７０４Bはまたバッファバイパス・バス７２２によっ
てｂａｎｋj７０２に直接接続される。
【００４３】図９はまたサイクル・スティール・ロジッ
ク７０６を含む。ロジック７０６は、双方向バス７１０
によって固定小数点プロセッサ９０２に、また双方向バ
ス７１２によって浮動小数点プロセッサ９０４に接続さ
れる。サイクル・スティール・ロジック７０６はまた制
御信号をストア・オプ・バッファ７０４A、７０４B、７
０４Cそれぞれに、それぞれ信号ライン７１４、７１
６、７１８によって送る。
【００４４】図９はまたアドレス比較ロジック７０８を
含む。ロジック７０８はアドレス信号を受信する。アド
レス信号の送信元は固定小数点プロセッサ９０２とバス
７１０、浮動小数点プロセッサ９０４とバス７１２、ス
トア・オプ・バッファ７０４Aと信号ライン７２８、ス
トア・オプ・バッファ７０４Bと信号ライン７２６、及
びストア・オプ・バッファ７０４↓Ｃと信号ライン７２
４である。アドレス比較ロジック７０８は制御信号をス
トア・オプ・バッファ７０４A、７０４B、及び７０４C
に、それぞれ信号ライン７２５、７２７、７２９により
送る。アドレス比較ロジック７０８はまた制御信号を固
定小数点プロセッサ９０２に信号ライン７３０を介し
て、また浮動小数点プロセッサ９０４に、信号ライン７
３２を介して送る。
【００４５】バッファバイパス・バス７２０、７２２の
代用として、図９にバンクバイパス・バス７３４、７３
６、７３８が示してある（破線）。バンクバイパス・バ
ス７３４はストア・オプ・バッファ７０４Cを固定小数
点プロセッサ９０２、また浮動小数点プロセッサ９０４
に直接接続する。バンクバイパス・バス７３６はストア
・オプ・バッファ７０４Bを固定小数点プロセッサ９０
２と浮動小数点プロセッサ９０４の両方に直接接続す
る。同様にバンクバイパス・バス７３８はストア・オプ
・バッファ７０４Aをプロセッサ９０２、９０４に直接
接続する。
【００４６】図１０は、プロセッサ９０２、９０４のい
ずれかにより発行される格納命令８００のフィールドを
示す。格納命令８００は、命令フィールド８０２、実ア
ドレス・フィールド８０４、有効ビット８０６、排他ビ
ット８０８、及びオペランド・フィールド８１０を含
む。
【００４７】図２、図３の好適な実施例の動作について
説明する。論理部Ａつまり格納デバイス２０２の各バン
クの書込みポートは、論理部Ｂ、つまり格納デバイス２
０４の対応するバンクにある書込みポートに接続される
ので、図２、図３のキャッシュ・メモリ２００は８つの
８バイト格納操作を同時に行える。対称的に、キャッシ
ュ・メモリ２００は独立した１６の読取りポート、具体
的には論理部Ａ（アイテム２０２）の読取りポートＲＰ
０乃至ＲＰ７及び論理部Ｂ（アイテム２０４）の読取り
ポートＲＰ０乃至ＲＰ７を持ち、１６の８バイト読取り
操作を同時に行える。
【００４８】論理部Ａつまりアイテム２０６のクロスバ
ー・スイッチにより、書込みポートＲＰ０乃至ＲＰ７の
いずれも、書込みラインＲＬＡ０乃至ＲＬＡ７のいずれ
かに接続できる。例えばアイテム２０２の書込みポート
ＲＰ０をアイテム２０６の読取りラインＲＬＡ２に、読
取りポートＲＰ１を読取りラインＲＬＡ７に接続するこ
とができる。残りの読取りポートＲＰ２乃至ＲＰ７も同
様に、任意の形で残りの読取りラインＲＬＡ０乃至ＲＬ
Ａ１及びＲＬＡ３乃至ＲＬＡ６に接続できる。このよう
な任意の相互接続は、１つのメモリ・アクセス・サイク
ル内で全て可能である。
【００４９】キャッシュ・メモリ２００は、２つの論理
部ＡとＢに分けられるかまたはインターリーブされる。
コンパイラはユーザによって書かれたプログラムを、き
めの細かい並列性を活用することによって、ＶＬＩＷコ
ンピュータ等の並列プロセッサによって実行されるプロ
グラムに変換する。コンパイラは同じバンクへの同時ラ
ンダム・ロード、つまり非シーケンシャルで無関係のロ
ードの回数を制限する基準になる（２を超えない）。２
つの論理部を用意することによって、同じバンクに対す
る１サイクルでの２回のロードの問題が解決される。ロ
ード操作の１つは論理部Ａのｂａｎｋjで、もう１つは
論理部Ｂのｂａｎｋjで起こるからである。例えばＶＬ
ＩＷの偶数のパーセルを第１論理ポートからロードで
き、奇数のパーセルを第２論理ポートからロードでき
る。
【００５０】本発明は、コンパイラに依存して同じバン
クに対する同じサイクルのロードの回数を制限すること
は、使用できるアドレス指定の種類を制限するというこ
とを認識している。図４はこのような認識を反映した実
施例を示す。スーパースカラ・プロセッサのほとんどは
少なくとも２種類のアドレス指定をサポートする。１）
Ｘ型またはＸ形式のアドレス指定と、２）基底プラス変
位型またはＤ形式のアドレス指定である。Ｘ型アドレス
指定の場合、アドレスは２つのレジスタの内容を加算す
ることによって形成される。しかしこれはコンパイラに
関しては問題がある。
【００５１】コンパイラはレジスタの内容を確認できな
い。これはコンパイル時には未知の変数だからである。
逆に基底プラス変位型アドレス指定では、変位はオペラ
ンドとして、コンパイラによって並列化されているプロ
グラムの命令に含まれるので既知である。しかし基底レ
ジスタの内容は、技術的に不定の変数である。
【００５２】本発明の、図４に示したアドレス・ジェネ
レータはまた、基底レジスタの内容は基底レジスタの特
定のビット（例えば５８乃至６３）について値０を持つ
可能性が高いという認識を反映している。例えば一般の
ＲＩＳＣ（Reduced Instruction Set Computing）コー
ドの場合、最もよく参照されるオブジェクト、つまりメ
モリの集まりの大半はアライメントが上位で、通常は３
２バイト以上の境界にある。上位アライメントのオブジ
ェクトは、キャッシュ・ページやキャッシュ・ラインの
先頭等、決まった境界から始まる。コンパイラはこの状
況を更に改良するためレジスタを強制的に整列させる。
そのため、ある値を基底レジスタのアドレスに加える。
これにより、後の補正は与えられたその値を変位レジス
タの後続の値から差し引く形になる。
【００５３】図４のアドレス・ジェネレータは、基底レ
ジスタのビット５８乃至６３は０であるとの仮定をもと
に変位型またはＤ型のアドレスを生成する。これにより
コンパイラは同じバンクに対する同じサイクルのランダ
ム・ロードの回数を最大２に制限することができる。１
バンク１サイクルに２回以上のランダム・ロードを扱う
必要がない場合、サイクル・メモリは、２つの論理部だ
けから形成することができ、マルチポートのメモリと機
能的に同等になる。
【００５４】本発明のキャッシュ・メモリに関連したプ
ロセッサを、基底プラス変位型のアドレス指定を使用す
るよう制限することで、また基底レジスタのビット５８
乃至６３がほぼ常に０であることを認識することによっ
て、コンパイラはキャッシュ・メモリに対する格納命令
のアドレスを、コンパイル時にかなり高い確率で確認す
ることができる。言い換えると、変位レジスタのビット
１０乃至１２は、格納命令の対象であるキャッシュ・メ
モリ内のバンクのかなり正確な予報値になる。
【００５５】図４の加算器３０６は、常に０である確率
がかなり高い基底レジスタ３０２のビット５８乃至６
３、及び変位レジスタ３０４のビット１０乃至１２を操
作する。有効アドレスを生成する目的からは、加算器３
０６による６５ビットの合計の出力のうちビット５８乃
至６０だけが必要である。そのため図４の３−８デコー
ダは、加算器３０６によって出力された合計のうちビッ
ト５８乃至６０のみ操作する。デコーダ３０８の８つの
出力ラインは、バンク・セレクト・ラインＢＳ０乃至Ｂ
Ｓ７として用いられる。
【００５６】図５、図６等の２重ポートのビルディング
・ブロックに対する図２、図３等の単一ポートのビルデ
ィング・ブロックの相対的な利点は次のようである。キ
ャッシュ・アレイが小さい場合は、セルに対してデータ
書込みライン１つ、セルからデータ読取りライン１つを
実現することが自然である。セルに別々の読取りノード
と書込みノードがあるからである、単一ポート・セルで
は、データ・バスを読取りノードか書込みノードいずれ
かに接続するため別にスイッチング回路が必要になる。
アレイ・レベルではしかし、セルに入るワイヤ１つとセ
ルから出るワイヤ１つが、単一ワイヤとその関連のスイ
ッチング回路よりわずかに多い空間を消費するが、２つ
のワイヤはわずかに高速である。読取りと書込みを切り
替えるときに構成を変更する必要がないからである。
【００５７】先に述べた通り、８つのバンクを使用する
のは一例である。例えば４バンクまたは１６バンク、ま
たはそれ以上も使用できる。１６バンクが用いられる場
合、加算器３０６は、変位レジスタ３０４から３ビット
ではなく４ビットを操作する。同様にデコーダ３０８
は、加算器３０６の合計から選択された３ビットではな
く４ビットを操作する３乃至１６デコーダになる。
【００５８】メモリ階層技術では周知の通り、図１のＬ
２メモリ・レベル１１４は、１回のメモリ・アクセスで
Ｌ１キャッシュ・メモリのブロックとも呼ばれるライン
全体の書込みが同時に行える。この機能は、図１のＬ２
メモリ・レベル１１４に接続されたキャッシュ・メモリ
２００の論理部Ａ、Ｂそれぞれの書込みポートＷＰ０乃
至ＷＰ７に反映される。
【００５９】ここで図５、図６のキャッシュ・メモリの
第２実施例の動作について説明する。論理部Ａ、Ｂは組
み合わせられ、２ポートのビルディング・ブロックまた
はバンクのセットで形成される１つの格納デバイス４０
２にされる。インターリーブされるバンク０乃至７には
論理部Ａと論理部Ｂがあり、それぞれ読取りポートと書
込みポート、専用読取りアドレス・バス、及びこれに接
続される専用書込みアドレス・バスを持つ。動作は図
２、図３の実施例と似ているが、論理部Ａと論理部Ｂの
対応する部分へのアクセスは、結果的に、図２、図３の
ような別々のビルディング・ブロックではなく同じ物理
ビルディング・ブロックへのアクセスになる。
【００６０】図７に示した第１実施例に追加するオプシ
ョンの動作についてここで説明する。これら追加される
側面は第２実施例に等しく適用可能である。各バンクの
各クオドラントに接続されたＬ２再ロード・ラインＬ２
Ｒ０乃至Ｌ２Ｒ３１により、図１のＬ２メモリ・レベル
１１４はキャッシュ・メモリ全体、つまり格納デバイス
２０２、２０４の両方を１回のメモリ・アクセスの時間
に同時に再ロードすることができる。これはＬ１キャッ
シュとＬ２メモリ・レベルの間の帯域幅を大きく改良す
る。繰り返すがＬ２メモリ・レベル１１４はＬ１キャッ
シュ・メモリ２００に２５６バイトを同時に送信でき
る。
【００６１】各バンクに関連するＯＲゲート５００は、
クオドラントＱ０乃至Ｑ３のそれぞれに接続された４ウ
ェイ・セレクタの代わりに用いられる。サブレベルまた
はクオドラントは一度に１つしか読取られないので、ク
オドラントの出力をＯＲゲートと組み合わせるだけでよ
い。これには、他の場合に用いられる４ウェイ・スイッ
チより高速になるという利点がある。
【００６２】ここで図８に示した実施例に追加するオプ
ションの動作について説明する。これら追加される側面
は、図５、図６に示した実施例に等しく適用できる。
【００６３】１６以上のインターリーブの場合、実用的
な結果を得るためには格納命令のバッファリングを行う
必要がある。また格納命令を、元のプログラムにより示
されるように同じ順序で実行する必要のあるオペレーテ
ィング・システムの場合、格納命令のバッファリングは
極めて重要である。
【００６４】本発明のキャッシュ・メモリの論理部、例
えば図２、図３または図５、図６のＡとＢ、いずれかま
たは両方に対してメモリ・アクセスの１サイクルで８回
のロード操作が行われるインスタンスがある。このよう
な状況では、そのサイクルに対して格納命令も予定され
ている場合は競合が起こる。競合する格納命令はバッフ
ァに"棚上げ"される。
【００６５】ロード操作は格納操作より優先される。一
般にロード命令は２：１の比率で格納命令を上回る。図
８の追加されるオプションでは、格納命令の対象である
バンクがロード操作を介してアクセスされないサイクル
までは、キャッシュ・メモリ、例えば図２、図３の実施
例２００が格納命令をバッファすることができる。
【００６６】図８のストア・オプ・バッファ６０２、６
０４、６０６はそれぞれ、格納命令が向けられるバンク
内の場所のＩＤ及び格納される関連データを含む格納命
令を保持する。
【００６７】図８のサイクル・スティール・ロジック６
００は、次のサイクルでロード操作によってアクセスさ
れないバンクを決定する。サイクル・スティール・ロジ
ック６００の比較器（図示なし）は、読取りアドレス・
ラインＲＡ（Ａ）jの読取りアドレスの３つのバンク・
インターリーブ・ビットから、次のサイクルの間にバン
クに対するロード操作があるかどうか確認する。ロード
操作が次のサイクルで行われない場合、サイクル・ステ
ィール・ロジック６００により、ストア・オプ・バッフ
ァの内容がバンクに対して開放され、次のサイクルで格
納命令が実行できるようになる。同時にサイクル・ステ
ィール・ロジック６００はまた制御信号をストア・オプ
・バッファ６０４、６０６に送る。これにより、後の実
行サイクルに備えて、ストア・オプ・バッファ６０６、
６０６の内容（ある場合）がそれぞれ、ストア・オプ・
バッファ６０２、６０４に転送される。
【００６８】例えば図８の３つのストア・オプ・バッフ
ァは、ルーチン・ベースで累積できる格納命令の個数に
対して充分なものとして開示されている。ストア・オプ
・バッファ数は、アプリケーションに応じて増減するか
または、図２、図３及び図５、図６に示すように完全に
なくしてしまうこともできる。
【００６９】１つのサイクル・スティール・ロジック６
００と３つのバッファ６０２、６０４、６０６のセット
が、本発明のキャッシュ・メモリの各バンクに対して用
意される。
【００７０】図８はまたアドレス比較機能ロジック６１
０を示す。格納命令がバッファされるとき、ストア・オ
プ・バッファの１つにバッファされているためにキャッ
シュ・メモリのバンクにまだ書込まれていないデータに
対してロード命令がアクセスしようとする可能性があ
る。このような状況を検出するため、アドレス比較機能
ロジック６１０の比較器（図示なし）が、全てのバンク
の全てのストア・オプ・バッファの対象アドレス全体
を、各サイクルの各ロード操作の対象になっているアド
レスと比較する。ストア・オプ・バッファが現在空いて
いる場合、そのストア・オプ・バッファのアドレス比較
は、スプリアスな（偽の）結果を防止するため、ロジッ
ク６１０によって有効にはならない。
【００７１】一致があれば、つまりロード命令の対象で
あるアドレスが、バッファの１つの格納命令の対象であ
るアドレスと同じ場合、アドレス比較機能ロジック６１
０は、対応する格納操作がストア・オプ・バッファのキ
ューから除外されるまで、ロード操作の実行を中断す
る。全ての比較の出力が、例えばＯＲゲート（図示な
し）と組み合わせられ、生の中断信号が生成される。言
い換えると、ロード操作は中断されるか、または、一致
する格納命令がバッファから転送されてバンクに対して
実行されるに充分な実行サイクルが経過するまでは、実
行が防止される。
【００７２】バッファリング操作について図９を参照し
て詳しく説明する。ここでも図９は、代表的なバンク、
ｂａｎｋj７０２とこれに関連する代表的なストア・オ
プ・バッファ７０４A−７０４Cを示す。後者は、例えば
論理部ＡまたはＢ、図２、図の２０２または２０４のバ
ンク（バンク０乃至バンク７）のいずれか１つに対応す
る。図９の代表例を図５、図６の代表例に適用するのに
必要な変更の内容は、当業者には容易に理解されよう。
【００７３】図９の固定小数点プロセッサ９０２または
浮動小数点プロセッサ９０４のいずれかによって発行さ
れる格納命令、例えば図１０に示したものは、書込みバ
ス９３２を通して第３ストア・オプ・バッファ７０４C
に転送される。格納命令が第２ストア・オプ・バッファ
７０４Bに保持されていない場合、バッファ７０４Cの格
納命令がバッファ７０４Bに転送される。同様に第１ス
トア・オプ・バッファ７０４Aに格納命令が保持されて
いない場合、格納命令は第２バッファ７０４Bから第１
バッファ７０４Aに転送される。
【００７４】図９のサイクル・スティール・ロジック７
０６は、プロセッサ９０２、９０４によって発行された
ロード／フェッチ命令を開始する。サイクル・スティー
ル・ロジック７０６の比較器（図示なし）は、例えばラ
イン７１０、７１２の読取りアドレスの２つのバンク・
インターリーブ・ビットから、次のサイクルの間にバン
ク７０２にロード操作があるかどうかを判断する。次の
マシン・サイクルで、ｂａｎｋj７０２がプロセッサ９
０２、９０４いずれかによってアクセスされない場合、
サイクル・スティール・ロジックは通信ライン７４１を
通して第１バッファ７０４Aに制御信号を送る。これに
よりバッファ７０４Aに保持された格納命令は、次の命
令サイクルの間にｂａｎｋj７０２の書込み操作によっ
て改良できる。比較器の出力は、例えばＯＲゲート（図
示なし）によって組み合わせられ、バッファに送られる
制御信号の一部を構成する生信号が形成される。サイク
ル・スティール・ロジック７０６からの制御信号には、
ある格納命令アドレスに対して、あるサイクルの間に処
理されたバンク書込みクロック・イネーブル信号が含ま
れる。
【００７５】サイクル・スティール・ロジック７０６は
また、バッファ７０４B、７０４Cに制御信号を送る。こ
れによりそれぞれが保持しうる格納命令が、次の格納バ
ッファに転送される。つまりバッファ７０４Cの格納命
令はバッファ７０４Bに、バッファ７０４Bの格納命令は
バッファ７０４Aに転送される。
【００７６】好適な実施例は、どの時間についても累積
される可能性のある格納命令は３つを超えないという仮
定を反映している。従ってストア・オプ・バッファは３
つしか示されていない。格納命令バッファの適切な個数
は、アプリケーションに応じて変わる。そうした変動は
当業者には理解されよう。例えばプロセッサが浮動小数
点プロセッサであれば、大きい格納操作のバーストと大
きいロード操作のバーストが予想される。ストア・オプ
・バッファ数は、その場合は大きくする必要がある。
【００７７】通常のパイプ停止、例えばキャッシュ・ミ
スでは、５サイクルから１０サイクルの遅れが出る。こ
れは、キャッシュ・コントローラ（図示なし）の制御下
でストア・オプ・バッファがキャッシュ・バンクに除外
されるもう１つの機会である。
【００７８】レベルＬ１キャッシュ・メモリ２００また
は４００とプロセッサ９０２、９０４のの好適な構成
は、プロセッサ９０２、９０４それぞれにアドレス・ジ
ェネレータは１つしか必要ないという仮定を反映してい
る。これにより各プロセッサは１つのバンクから一度に
データのロード／フェッチしか行わない。データ・ロー
ド・アドレス・ジェネレータ数は、アプリケーションに
よって変わり、そうした変動は当業者には理解されよ
う。
【００７９】通常、格納命令のバンク内順序だけでな
く、バンク間の格納命令順序も保持される。排他的キャ
ッシュ・ラインを用意すると、バンク間順序を無視する
ことができる。キャッシュ・アドレスの排他ビットはキ
ャッシュ・ディレクトリ（図示なし）によって用いられ
る。これはセットされると、このキャッシュに関係した
プロセッサが、このキャッシュ・ラインを持つ唯一のプ
ロセッサであることが示される。普通、キャッシュ・ラ
インのほかのコピーがあるので、格納命令は、プログラ
ムによってセットされた順序で完了する。排他的キャッ
シュ・ラインを用意することで、このキャッシュに対す
る格納命令を任意の順序で除外することができる。例え
ば３つのストア・オプ・バッファがすでに一杯で、それ
でも他の格納命令が送り出された場合、最近の格納命令
は、すでにストア・オプ・バッファにあるものをバイパ
スするよう制御できる。
【００８０】排他的キャッシュ・ラインに対する格納操
作のほかに、コンパイラとキャッシュのハードウェアは
また、既知の非共有格納デバイス（つまりスタック、ヒ
ープ等）も順不同に実行できることを認識する。この状
況では別にオプコード・ビットが必要である。
【００８１】プロセッサ９０２、９０４の１つが、先に
格納命令によってデータが書込まれる予定だったｂａｎ
ｋj７０２の場所を対象にしたロード／フェッチ命令を
発行できる状況が起こり得るが、その格納命令は、スト
ア・オプ・バッファ７０４A−７０４Cの１つに保持され
ている。アドレス比較ロジック７０８の比較器（図示な
し）は、各ロード／フェッチ命令のアドレスを、バッフ
ァ７０４A−７０４Cの格納命令の対象であるフル・アド
レスと比較する。
【００８２】一致がある、つまりロード／フェッチ命令
の対象になる場所が、バッファされた格納命令の対象に
なる場所と同じである場合、アドレス比較ロジック７０
８は、ｂａｎｋj７０２に対する格納命令が完了するま
で、プロセッサによるロード／フェッチ命令の実行を中
断する。アドレス比較ロジック７０８の比較器の出力
は、例えばＯＲゲート（図示なし）により組み合わせら
れ、この生の中断信号が生成される。ストア・オプ・バ
ッファが現在空いている場合、そのストア・オプ・バッ
ファのアドレス比較は、スプリアスな結果を防止するた
めに、ロジック７０８により有効にならない。繰り返す
がアドレス比較ロジック７０８はこのような比較を、全
てのストア・オプ・バッファについて行い、全てのスト
ア・オプ・バッファを制御する。
【００８３】アドレス比較ロジック７０８によって格納
命令をバッファ７０４A−７０４Cから除外／パーコレー
トする方法が３つある。
【００８４】好適な除外／パーコレーション、つまりバ
ッファのバイパスの方法は、速度と配線性を考慮した妥
協案である。ロード命令に一致する格納命令が、例えば
バッファ７０４C内に見つかった場合、アドレス比較ロ
ジック７０８によって、バッファ７０４Bを、そして７
０４Aを通して間接的にではなく、バッファバイパス・
バス７２０を介してｂａｎｋj７０２に格納命令が直接
転送される。同様にバッファ７０４Bに一致する格納命
令が見つかった場合、アドレス比較ロジック７０８によ
って、格納命令が、バッファ７０４Aを通して間接的に
ではなく、バッファバイパス・バス７２２を介してｂａ
ｎｋj７０２に直接転送される。
【００８５】このバッファ・バイパス法に代わるものと
して、アドレス比較ロジック７０８は、ただ、一致する
格納命令の、前の全ての格納命令が実行される、つまり
ｂａｎｋj７０２によって格納されるようにする。しか
しこの方法では、バッファ７０４A、７０４Bの格納命令
を実行するのに必要な時間と等しい時間はロード操作が
中断される。これはバッファ７０４Cで一致する格納命
令が見つかり、バッファ７０４A、７０４Bの格納命令が
バイパスされる状況による。
【００８６】配線の問題があるため実現は比較的難しい
が、バッファ・バイパスより高速な方法として、バンク
・バイパス法と呼ぶことのできる方法がある。これは、
バッファバイパス・バス７２０、７２２の代わりに用い
られる図４の破線のバンクバイパス・バス７３４、７３
６、７３８により示される方法である。ただしバンクバ
イパス・バスとバッファバイパス・バスは必ずしも相互
に排他的ではない。つまり共に使用できる。一致する格
納命令が例えば第３バッファ７０４Cで見つかった場
合、アドレス比較ロジックは、ロード命令を発行したプ
ロセッサにデータをバッファ７０４Bまたは７０４Aか
ら、それぞれバンクバイパス・バス７３６または７３８
を介して直接ロードするよう指示する。
【００８７】アドレス比較ロジック７０８は、バッファ
７０４A−７０４Cの格納命令をロード命令と比較すると
き、バッファ内に格納命令があることを図１０の有効ビ
ット８０６が論理１にセットされているかどうかで認識
する。格納命令が、例えばバッファ７０４Cからバッフ
ァ７０４Bに転送されると、バッファ７０４Cの有効ビッ
ト位置８０６は論理０にセットされ、格納命令は保持さ
れていないことが示される。
【００８８】他の実施例では、もう１つのプロセッサに
よるスヌーピングの可能性が考慮される。スヌーピング
が生じるのは、プロセッサが他のプロセッサのデータ・
キャッシュ（"Dcache"）ディレクトリを調べる。スヌー
ピング・プロセッサは、バッファされた格納命令によっ
てまだ更新されていないデータを探すことがある。アド
レス比較ロジックのもう１つのセットを追加して、スヌ
ープされるデータがバッファされている状況をはアクセ
スするか、または、単にスヌーピングの後にバッファを
自動的に除外することができるが後者の方法が望まし
い。スヌーピングと、結果として生じるバッファの除外
の頻度は、アドレス比較ロジックのセットを追加するコ
ストを上回るとは考えられないからである。
【００８９】図９の動作の説明からわかるように、異な
るバンクの格納命令は、それらが発行された順序に関し
て非同期に、ロード／フェッチ命令によってバンクがア
クセスされないインスタンスの頻度に応じて実行され
る。同様に、バッファ・バイパス法とバンク・バイパス
法により、特定のバンクの格納命令を、それらが発行さ
れた順序とは非同期に実行することができる。
【００９０】キャッシュ・ミスが生じる場合、またバン
クの１つに少なくとも１つのストア・オプ・バッファが
ある場合、アドレス比較ロジックは、Ｌ２レベル等、メ
モリ・システムの他の部分によって実行されるキャッシ
ュの再ロードを、格納命令全てがストア・オプ・バッフ
ァから除外されるまで中断する。このような除外では、
全ての格納命令が除外されるまで各格納命令が順に実行
される。ここで必要なサイクルは、多くても３サイクル
である。異なるバンクからの格納命令は同じサイクルで
並列に実行できるからである。
【００９１】キャッシュ・メモリは、Ｌ２メモリ・レベ
ルによるＬ１キャッシュのライン／ブロック再ロードよ
りも前に、書戻し操作が行えるように、Ｌ２メモリ・レ
ベルに対してデータの変更があることを示すためダーテ
ィ・ビットを使用する機能を持つ等、これまでに知られ
ているキャッシュ・メモリの機能を実行できる。
【００９２】繰り返すが本発明のキャッシュ・メモリ
は、純粋なデータ・キャッシュかまたは命令とデータの
組み合わせキャッシュとして使用できる。命令／データ
組み合わせキャッシュの場合、プロセッサはここから命
令をロードする、つまり"Ｉフェッチ"を実行する。この
ようなフェッチは、１つのバンクまたは８つの全てのバ
ンク等、長さが可変である。従って、Ｉフェッチはキャ
ッシュ・メモリにより、単なるもう１つのロードまたは
複数のロードとして処理される。サイクルをスティール
する機会は監視され、格納命令はバッファされる等であ
る。
【００９３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００９４】（１）複数のデータ・ユニットを格納する
マルチポートのインターリーブ・キャッシュ・メモリで
あって、第１論理部と第２論理部に分けられたメモリを
含み、各論理部が複数のデータ・ユニットを格納し、Ｍ
≧２のとき、Ｍ個のバンクにインターリーブされるもの
であり、各バンクが、少なくとも第１書込み／制御ポー
トと、少なくとも第１読取りポートと、を含み、各バン
クが、書込みポートと読取りポートのペア当たり１つの
専用行アドレス・バスを持ち、Ｍ個のバンク書込みバス
であって、前記第１論理部のバンクの書込みポートと前
記第２論理部の対応するバンクの書込みポートのペアが
それぞれ、該Ｍ個のバンク書込みバスの１つに接続され
ることにより対応するバンクの書込みポートが同時に書
込まれるものと、を含み、各読取りポートは他から独立
している、キャッシュ・メモリ。 （２）各バンクに第２書込みポートと第２読取りポート
があって第２ペアを形成し、前記第１論理部は前記バン
クの前記第１書込みポートと第１読取りポートに対応
し、前記第２論理部は前記バンクの第２書込みポートと
第２読取りポートに対応することにより、前記第１論理
部が前記第２論理部とバンクを共有し、各バンクの１つ
の専用行アドレス・バスが前記第１書込みポートと第１
読取りポートのペアに関連付けられ、１つの専用行アド
レス・バスが前記第２書込みポートと第２読取りポート
のペアに関連付けられ、各バンクは２ポートの論理ビル
ディング・ブロックを表す、前記（１）記載のマルチポ
ート・メモリ。 （３）読取りポート当たりバンク読取りバスが１つの割
合であり、各バンクが第１バンク読取りバスと第２バン
ク読取りバスを持つ、複数のバンク読取りバスと、前記
バンク読取りバスと動作可能に接続され、Ｎがバンク読
取りデータ・バスの個数に等しく、Ｎ≧２のとき、Ｎ個
の出力ポートを持つ、Ｎウェイ・クロスバー・スイッチ
と、を含む、前記（２）記載のマルチポート・メモリ。 （４）前記マルチポート・メモリは１６のポートを持
ち、Ｍ＝８であることから、各論理部は８個の書込みポ
ートと８個の読取りポートを持つ、前記（２）記載のマ
ルチポート・メモリ。 （５）前記マルチポート・メモリは８ポートで、Ｍ＝４
であるため、各論理部は４個の書込みポートと４個の読
取りポートを持つ、前記（２）記載のマルチポート・メ
モリ。 （６）前記データ・ユニットは８バイトであり、ダブル
ワードを表す、前記（１）記載のマルチポート・メモ
リ。 （７）各バンクに書込みポートが１つのみ、読取りポー
トが１つのみ、及び専用行アドレス・バスが１つのみで
あり、各バンクはシングル・ポートの論理ビルディング
・ブロックを表し、前記第１及び第２の論理部は前記バ
ンクのいずれも共有しない、前記（１）記載のマルチポ
ート・メモリ。 （８）前記マルチポート・メモリは１６のポートを持
ち、Ｍ＝８であることから、各論理部は８個の書込みポ
ートと８個の読取りポートを持つ、前記（７）記載のマ
ルチポート・メモリ。 （９）前記マルチポート・メモリは８ポートで、Ｍ＝４
であるため、各論理部は４個の書込みポートと４個の読
取りポートを持つ、前記（７）記載のマルチポート・メ
モリ。 （１０）バンク当たりバンク読取りバスが１つの割合の
複数のバンク読取りバスと、前記第１論理部の各バンク
読取りバスと動作可能に接続され、前記第１論理部のバ
ンク読取りデータ・バスの個数に等しいＮ個の出力ポー
トを持つ、第１Ｎウェイ・クロスバー・スイッチと、前
記第２論理部の各バンク読取りバスと動作可能に接続さ
れ、前記第２論理部のバンク読取りデータ・バスの個数
に等しいＮ個の出力ポートを持つ、第２Ｎウェイ・クロ
スバー・スイッチと、を含む、前記（７）記載のマルチ
ポート・メモリ。 （１１）前記マルチポート・メモリは６４Ｋバイトを保
持する、前記（７）記載のマルチポート・メモリ。 （１２）前記マルチポート・メモリのアクセス時間は１
ナノ秒未満である、前記（１）記載のマルチポート・メ
モリ。 （１３）前記第１書込み／制御バス及び前記第２書込み
／制御バスはそれぞれ、次に遅いレベルのメモリに動作
可能に接続され、前記第１書込み／制御バス及び前記第
２書込み／制御バスはそれぞれ、次に遅いレベルのメモ
リが前記キャッシュ・メモリの行全体を同時に再ロード
するのに充分なサイズである、前記（１）記載のマルチ
ポート・メモリ。 （１４）各バンクは４つのクオドラントに分けられ、各
クオドラントはサイズが前記データ・ユニットに等し
く、前記マルチポート・メモリは、各バンクについて、
次に遅いレベルのメモリからの、該次に遅いレベルのメ
モリが前記マルチポート・メモリ全体を同時に再ロード
するのに充分なサイズの各クオドラントに対する、専用
クオドラント書込みバスを含む、前記（１３）記載のマ
ルチポート・メモリ。 （１５）前記マルチポート・メモリは、各バンクについ
て、サイズが前記データ・ユニットに等しいバンク出力
バスと、前記４つのクオドラント・バスの１つを前記バ
ンク出力バスに選択的に接続する４：１スイッチと、を
含む、前記（１４）記載のマルチポート・メモリ。 （１６）前記マルチポート・メモリは、各バンクの各論
理部について、前記書込みポートと前記第１書込み／制
御バスに動作可能に接続され、第１格納命令を前記バン
クに格納する、少なくとも第１ストア・オプ・バッファ
と、次のサイクルで前記バンクに対してロード操作が実
行されるという第１条件の発生を確認する次サイクル使
用判断回路と、前記条件が発生した場合、前記第１スト
ア・オプ・バッファの格納命令が前記次のサイクルで前
記バンクに対して実行されるようになる、サイクル・ス
ティール回路と、を含む、前記（１）記載のマルチポー
ト・メモリ。 （１７）前記バンクのいずれかのバッファ内の格納命令
によってアドレス指定された位置が、前記次のサイクル
で前記マルチポート・キャッシュ・メモリに対して実行
されるロード命令のアドレスと同じという第２条件の発
生を確認するアドレス比較回路と、前記第２条件が発生
した場合、一致する格納命令が対応するバンクに対して
実行できるまで、一致するロード命令を中断する、一致
中断回路と、を含む、前記（１６）記載のマルチポート
・メモリ。 （１８）前記第１ストア・オプ・バッファと前記第１書
込み／制御バスの間に動作可能に接続され、第２格納命
令を前記バンクに格納する、第２ストア・オプ・バッフ
ァと、前記第２ストア・オプ・バッファと前記第１書込
み／制御バスの間に動作可能に接続され、第３格納命令
を前記バンクに格納する、第３ストア・オプ・バッファ
と、を含み、前記サイクル・スティール回路はまた、前
記第２及び第３のストア・オプ・バッファを制御して、
それらの内容をそれぞれ前記第１及び第２のストア・オ
プ・バッファに転送するパーコレーション信号を生成す
る、前記（１６）記載のマルチポート・メモリ。 （１９）前記マルチポート・キャッシュ・メモリは純粋
なデータ・キャッシュである、前記（１）記載のマルチ
ポート・メモリ。 （２０）基底プラス変位型のアドレス指定により、Ｍ≧
２のときＭ個のバンクにインターリーブされ、複数のデ
ータ・ユニットを格納するマルチポート・キャッシュ・
メモリにデータを格納する有効アドレスを生成する有効
アドレス生成デバイスであって、変位レジスタと、基底
レジスタの内容が論理０であることを前もって推定する
前推定回路と、Ｕ≧２のとき、変位レジスタのＵビット
の所定セットを受信し、Ｍ個のバンクの１つを、前記イ
ンターリーブされたマルチポート・キャッシュ・メモリ
のデータの有効アドレスとして識別するに充分なビット
数を持つ、Ｖビット数を処理するＵ：Ｖデコーダと、を
含む、デバイス。 （２１）基底プラス変位型のアドレス指定により、Ｍ≧
２のときＭ個のバンクにインターリーブされ、複数のデ
ータ・ユニットを格納するマルチポート・キャッシュ・
メモリにデータを格納する有効アドレスを生成する方法
であって、基底レジスタの内容が論理０であることを前
もって推定するステップと、Ｕ≧２のとき、変位レジス
タのＵビットの所定セットをもとに、Ｍ個のバンクの１
つの識別情報をデコードするステップと、前記インター
リーブされたマルチポート・キャッシュ・メモリのデー
タの有効アドレスとして前記識別情報を処理するステッ
プと、を含む、方法。 （２２）前記ベース・レジスタの内容が０であることを
確認するステップを含む、前記（２１）記載の方法。 （２３）複数のバンクにインターリーブされ、複数のデ
ータ・ユニットを格納する、マルチポート・キャッシュ
・メモリの使用を最適化するようプログラムをコンパイ
ルする方法であって、前記キャッシュ・メモリの基底プ
ラス変位型のアドレス指定のみを可能にするステップ
と、ベース・レジスタについて、該ベース・レジスタの
所定グループのビットが論理０値に等しいかどうかの条
件を判断するステップと、前記条件が満たされた場合、
前記ベース・レジスタの内容を再位置合わせし、変位レ
ジスタの内容を調整するステップと、を含む、方法。
【図面の簡単な説明】
【図１】従来のＶＬＩＷ（Very Long Instruction Wor
d）コンピュータとこれに関連するメモリ階層のブロッ
ク図である。
【図２】本発明のキャッシュ・メモリの第１の好適な実
施例のブロック図である。
【図３】本発明のキャッシュ・メモリの第１の好適な実
施例のブロック図である。
【図４】本発明のキャッシュ・メモリと共に用いられる
アドレス指定法に関係するハードウェアのブロック図で
ある。
【図５】本発明のキャッシュ・メモリの第２実施例を示
すブロック図である。
【図６】本発明のキャッシュ・メモリの第２実施例を示
すブロック図である。
【図７】第１実施例に追加するオプションのブロック図
である。
【図８】第１実施例に追加する、バッファリングに関す
る好適なオプションのブロック図である。
【図９】図８のバッファリング・オプションを詳しく示
すブロック図である。
【図１０】本発明のキャッシュ・メモリのバッファリン
グ・オプションを使用し、プロセッサにより発行される
格納命令の構成を示す図である。
【符号の説明】 １０２ ロード／格納ユニット １０４ 浮動小数点（ＦＰ）加算ユニット １０６ 整数ＡＬＵ １０８ 分岐ユニット １１０ レジスタ・ファイル １１２ キャッシュ １１４ Ｌ２メモリ・レベル １１６ Ｌ３メモリ・レベル １１８ Ｌ４メモリ・レベル ２００ キャッシュ・メモリ ２０２ 第１論理部 ２０４ 第２論理部 ２０６ ８×８クロスバー・スイッチＡ ２０８ ８×８クロスバー・スイッチＢ ３０２ 基底レジスタ ３０４ 命令レジスタ ３０６ 加算器 ３０８ デコーダ ４００ 格納デバイス ５００、５０２、５０４、５０６ ＯＲゲート ６００、７０６ サイクル・スティール・ロジック ６０２、６０４、６０６ ストア・オプ・バッファ ６０８、６１８、７２４、７２６、７２８、７３０、７
３２ 信号ライン ６１０ アドレス比較機能ロジック ７０２ 代表的ロジック ７０８ アドレス比較ロジック ７１０、７１２ 双方向バス ７２０、７２２ バッファバイパス・バス ７３４、７３６ バンクバイパス・バス ８００ 格納命令 ８０２ 命令フィールド ８０４ 実アドレス・フィールド ８０６ 有効ビット ８０８ 排他ビット ８１０ オペランド・フィールド ９０２ 固定小数点プロセッサ ９０４ 浮動小数点プロセッサ ９０６ データ・バス ９１８ セレクタ ９３２ 書込みバス

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】複数のデータ・ユニットを格納するマルチ
    ポートのインターリーブ・キャッシュ・メモリであっ
    て、 第１論理部と第２論理部に分けられたメモリを含み、 各論理部が複数のデータ・ユニットを格納し、Ｍ≧２の
    とき、Ｍ個のバンクにインターリーブされるものであ
    り、 各バンクが、 少なくとも第１書込み／制御ポートと、 少なくとも第１読取りポートと、を含み、 各バンクが、書込みポートと読取りポートのペア当たり
    １つの専用行アドレス・バスを持ち、 Ｍ個のバンク書込みバスであって、前記第１論理部のバ
    ンクの書込みポートと前記第２論理部の対応するバンク
    の書込みポートのペアがそれぞれ、該Ｍ個のバンク書込
    みバスの１つに接続されることにより対応するバンクの
    書込みポートが同時に書込まれるものと、 を含み、各読取りポートは他から独立している、マルチ
    ポート・メモリ。
  2. 【請求項２】各バンクに第２書込みポートと第２読取り
    ポートがあって第２ペアを形成し、 前記第１論理部は前記バンクの前記第１書込みポートと
    第１読取りポートに対応し、前記第２論理部は前記バン
    クの第２書込みポートと第２読取りポートに対応するこ
    とにより、前記第１論理部が前記第２論理部とバンクを
    共有し、 各バンクの１つの専用行アドレス・バスが前記第１書込
    みポートと第１読取りポートのペアに関連付けられ、１
    つの専用行アドレス・バスが前記第２書込みポートと第
    ２読取りポートのペアに関連付けられ、 各バンクは２ポートの論理ビルディング・ブロックを表
    す、 請求項１記載のマルチポート・メモリ。
  3. 【請求項３】読取りポート当たりバンク読取りバスが１
    つの割合であり、各バンクが第１バンク読取りバスと第
    ２バンク読取りバスを持つ、複数のバンク読取りバス
    と、 前記バンク読取りバスと動作可能に接続され、Ｎがバン
    ク読取りデータ・バスの個数に等しく、Ｎ≧２のとき、
    Ｎ個の出力ポートを持つ、Ｎウェイ・クロスバー・スイ
    ッチと、 を含む、請求項２記載のマルチポート・メモリ。
  4. 【請求項４】前記マルチポート・メモリは１６のポート
    を持ち、Ｍ＝８であることから、各論理部は８個の書込
    みポートと８個の読取りポートを持つ、請求項２記載の
    マルチポート・メモリ。
  5. 【請求項５】前記マルチポート・メモリは８ポートで、
    Ｍ＝４であるため、各論理部は４個の書込みポートと４
    個の読取りポートを持つ、請求項２記載のマルチポート
    ・メモリ。
  6. 【請求項６】前記データ・ユニットは８バイトであり、
    ダブルワードを表す、請求項１記載のマルチポート・メ
    モリ。
  7. 【請求項７】各バンクに書込みポートが１つのみ、読取
    りポートが１つのみ、及び専用行アドレス・バスが１つ
    のみであり、各バンクはシングル・ポートの論理ビルデ
    ィング・ブロックを表し、前記第１及び第２の論理部は
    前記バンクのいずれも共有しない、請求項１記載のマル
    チポート・メモリ。
  8. 【請求項８】前記マルチポート・メモリは１６のポート
    を持ち、Ｍ＝８であることから、各論理部は８個の書込
    みポートと８個の読取りポートを持つ、請求項７記載の
    マルチポート・メモリ。
  9. 【請求項９】前記マルチポート・メモリは８ポートで、
    Ｍ＝４であるため、各論理部は４個の書込みポートと４
    個の読取りポートを持つ、請求項７記載のマルチポート
    ・メモリ。
  10. 【請求項１０】１バンク当たりバンク読取りバスが１つ
    の割合の複数のバンク読取りバスと、 前記第１論理部の各バンク読取りバスと動作可能に接続
    され、前記第１論理部のバンク読取りデータ・バスの個
    数に等しいＮ個の出力ポートを持つ、第１Ｎウェイ・ク
    ロスバー・スイッチと、 前記第２論理部の各バンク読取りバスと動作可能に接続
    され、前記第２論理部のバンク読取りデータ・バスの個
    数に等しいＮ個の出力ポートを持つ、第２Ｎウェイ・ク
    ロスバー・スイッチと、 を含む、請求項７記載のマルチポート・メモリ。
  11. 【請求項１１】前記マルチポート・メモリは６４Ｋバイ
    トを保持する、請求項７記載のマルチポート・メモリ。
  12. 【請求項１２】前記マルチポート・メモリのアクセス時
    間は１ナノ秒未満である、請求項１記載のマルチポート
    ・メモリ。
  13. 【請求項１３】前記第１書込み／制御バス及び前記第２
    書込み／制御バスはそれぞれ、次に遅いレベルのメモリ
    に動作可能に接続され、 前記第１書込み／制御バス及び前記第２書込み／制御バ
    スはそれぞれ、次に遅いレベルのメモリが前記キャッシ
    ュ・メモリの行全体を同時に再ロードするのに充分なサ
    イズである、 請求項１記載のマルチポート・メモリ。
  14. 【請求項１４】各バンクは４つのクオドラントに分けら
    れ、各クオドラントはサイズが前記データ・ユニットに
    等しく、 前記マルチポート・メモリは、各バンクについて、 次に遅いレベルのメモリからの、該次に遅いレベルのメ
    モリが前記マルチポート・メモリ全体を同時に再ロード
    するのに充分なサイズの各クオドラントに対する、専用
    クオドラント書込みバスを含む、 請求項１３記載のマルチポート・メモリ。
  15. 【請求項１５】前記マルチポート・メモリは、各バンク
    について、 サイズが前記データ・ユニットに等しいバンク出力バス
    と、 前記４つのクオドラント・バスの１つを前記バンク出力
    バスに選択的に接続する４：１スイッチと、 を含む、請求項１４記載のマルチポート・メモリ。
  16. 【請求項１６】前記マルチポート・メモリは、各バンク
    の各論理部について、 前記書込みポートと前記第１書込み／制御バスに動作可
    能に接続され、第１格納命令を前記バンクに格納する、
    少なくとも第１ストア・オプ・バッファと、 次のサイクルで前記バンクに対してロード操作が実行さ
    れるという第１条件の発生を確認する次サイクル使用判
    断回路と、 前記条件が発生した場合、前記第１ストア・オプ・バッ
    ファの格納命令が前記次のサイクルで前記バンクに対し
    て実行されるようになる、サイクル・スティール回路
    と、 を含む、請求項１記載のマルチポート・メモリ。
  17. 【請求項１７】前記バンクのいずれかのバッファ内の格
    納命令によってアドレス指定された位置が、前記次のサ
    イクルで前記マルチポート・キャッシュ・メモリに対し
    て実行されるロード命令のアドレスと同じという第２条
    件の発生を確認するアドレス比較回路と、 前記第２条件が発生した場合、一致する格納命令が対応
    するバンクに対して実行できるまで一致するロード命令
    を中断する、一致中断回路と、 を含む、請求項１６記載のマルチポート・メモリ。
  18. 【請求項１８】前記第１ストア・オプ・バッファと前記
    第１書込み／制御バスの間に動作可能に接続され、第２
    格納命令を前記バンクに格納する、第２ストア・オプ・
    バッファと、 前記第２ストア・オプ・バッファと前記第１書込み／制
    御バスの間に動作可能に接続され、第３格納命令を前記
    バンクに格納する、第３ストア・オプ・バッファと、を
    含み、 前記サイクル・スティール回路はまた、前記第２及び第
    ３のストア・オプ・バッファを制御して、それらの内容
    をそれぞれ前記第１及び第２のストア・オプ・バッファ
    に転送するパーコレーション信号を生成する、 請求項１６記載のマルチポート・メモリ。
  19. 【請求項１９】前記マルチポート・キャッシュ・メモリ
    は純粋なデータ・キャッシュである、請求項１記載のマ
    ルチポート・メモリ。
  20. 【請求項２０】基底プラス変位型のアドレス指定によ
    り、Ｍ≧２のときＭ個のバンクにインターリーブされ、
    複数のデータ・ユニットを格納するマルチポート・キャ
    ッシュ・メモリにデータを格納する有効アドレスを生成
    する有効アドレス生成デバイスであって、 変位レジスタと、 基底レジスタの内容が論理０であることを前もって推定
    する前推定回路と、 Ｕ≧２のとき、変位レジスタのＵビットの所定セットを
    受信し、Ｍ個のバンクの１つを、前記インターリーブさ
    れたマルチポート・キャッシュ・メモリのデータの有効
    アドレスとして識別するに充分なビット数を持つ、Ｖビ
    ット数を処理するＵ：Ｖデコーダと、 を含む、デバイス。
  21. 【請求項２１】基底プラス変位型のアドレス指定によ
    り、Ｍ≧２のときＭ個のバンクにインターリーブされ、
    複数のデータ・ユニットを格納するマルチポート・キャ
    ッシュ・メモリにデータを格納する有効アドレスを生成
    する方法であって、 基底レジスタの内容が論理０であることを前もって推定
    するステップと、 Ｕ≧２のとき、変位レジスタのＵビットの所定セットを
    もとに、Ｍ個のバンクの１つの識別情報をデコードする
    ステップと、 前記インターリーブされたマルチポート・キャッシュ・
    メモリのデータの有効アドレスとして前記識別情報を処
    理するステップと、 を含む、方法。
  22. 【請求項２２】前記ベース・レジスタの内容が０である
    ことを確認するステップを含む、請求項２１記載の方
    法。
  23. 【請求項２３】複数のバンクにインターリーブされ、複
    数のデータ・ユニットを格納する、マルチポート・キャ
    ッシュ・メモリの使用を最適化するようプログラムをコ
    ンパイルする方法であって、 前記キャッシュ・メモリの基底プラス変位型のアドレス
    指定のみを可能にするステップと、 ベース・レジスタについて、該ベース・レジスタの所定
    グループのビットが論理０値に等しいかどうかの条件を
    判断するステップと、 前記条件が満たされた場合、前記ベース・レジスタの内
    容を再位置合わせし、変位レジスタの内容を調整するス
    テップと、 を含む、方法。
JP9289333A 1996-12-16 1997-10-22 マルチポートのインターリーブ・キャッシュ・メモリ Pending JPH10214227A (ja)

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US08/767,384 US5924117A (en) 1996-12-16 1996-12-16 Multi-ported and interleaved cache memory supporting multiple simultaneous accesses thereto
US08/767384 1996-12-16

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9256531B2 (en) 2012-06-19 2016-02-09 Samsung Electronics Co., Ltd. Memory system and SoC including linear addresss remapping logic

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11212864A (ja) * 1998-01-29 1999-08-06 Sanyo Electric Co Ltd メモリ装置
US6304954B1 (en) * 1998-04-20 2001-10-16 Rise Technology Company Executing multiple instructions in multi-pipelined processor by dynamically switching memory ports of fewer number than the pipeline
US6493800B1 (en) * 1999-03-31 2002-12-10 International Business Machines Corporation Method and system for dynamically partitioning a shared cache
US6397324B1 (en) * 1999-06-18 2002-05-28 Bops, Inc. Accessing tables in memory banks using load and store address generators sharing store read port of compute register file separated from address register file
DE19936080A1 (de) * 1999-07-30 2001-02-15 Siemens Ag Multiprozessorsystem zum Durchführen von Speicherzugriffen auf einen gemeinsamen Speicher sowie dazugehöriges Verfahren
DE19937176A1 (de) * 1999-08-06 2001-02-15 Siemens Ag Multiprozessor-System
US6694421B2 (en) * 1999-12-29 2004-02-17 Intel Corporation Cache memory bank access prediction
US6320813B1 (en) * 2000-03-02 2001-11-20 Sun Microsystems, Inc. Decoding of a register file
US6665768B1 (en) * 2000-10-12 2003-12-16 Chipwrights Design, Inc. Table look-up operation for SIMD processors with interleaved memory systems
US6732253B1 (en) * 2000-11-13 2004-05-04 Chipwrights Design, Inc. Loop handling for single instruction multiple datapath processor architectures
US6931518B1 (en) 2000-11-28 2005-08-16 Chipwrights Design, Inc. Branching around conditional processing if states of all single instruction multiple datapaths are disabled and the computer program is non-deterministic
US6784889B1 (en) 2000-12-13 2004-08-31 Micron Technology, Inc. Memory system and method for improved utilization of read and write bandwidth of a graphics processing system
US6741253B2 (en) * 2001-10-09 2004-05-25 Micron Technology, Inc. Embedded memory system and method including data error correction
US6775735B2 (en) 2001-10-11 2004-08-10 International Business Machines Corporation Instruction pair detection and pseudo ports for cache array
US6763421B2 (en) 2001-10-11 2004-07-13 International Business Machines Corporation Instruction pair detection and pseudo ports for cache array
US6970985B2 (en) 2002-07-09 2005-11-29 Bluerisc Inc. Statically speculative memory accessing
US7073026B2 (en) * 2002-11-26 2006-07-04 Advanced Micro Devices, Inc. Microprocessor including cache memory supporting multiple accesses per cycle
US20050114850A1 (en) 2003-10-29 2005-05-26 Saurabh Chheda Energy-focused re-compilation of executables and hardware mechanisms based on compiler-architecture interaction and compiler-inserted control
US7996671B2 (en) 2003-11-17 2011-08-09 Bluerisc Inc. Security of program executables and microprocessors based on compiler-architecture interaction
US8607209B2 (en) 2004-02-04 2013-12-10 Bluerisc Inc. Energy-focused compiler-assisted branch prediction
US8713286B2 (en) * 2005-04-26 2014-04-29 Qualcomm Incorporated Register files for a digital signal processor operating in an interleaved multi-threaded environment
US20080126766A1 (en) 2006-11-03 2008-05-29 Saurabh Chheda Securing microprocessors against information leakage and physical tampering
US20080154379A1 (en) * 2006-12-22 2008-06-26 Musculoskeletal Transplant Foundation Interbody fusion hybrid graft
JP4327863B2 (ja) * 2007-03-19 2009-09-09 株式会社東芝 映像蓄積装置とその制御方法
US9710384B2 (en) * 2008-01-04 2017-07-18 Micron Technology, Inc. Microprocessor architecture having alternative memory access paths
US20110197031A1 (en) * 2010-02-05 2011-08-11 Nokia Corporation Update Handler For Multi-Channel Cache
JP5493954B2 (ja) * 2010-02-10 2014-05-14 富士通株式会社 キャッシュシステム
KR101635395B1 (ko) * 2010-03-10 2016-07-01 삼성전자주식회사 멀티포트 데이터 캐시 장치 및 멀티포트 데이터 캐시 장치의 제어 방법
KR101788245B1 (ko) 2011-02-25 2017-11-16 삼성전자주식회사 다중 포트 캐시 메모리 장치 및 그 구동 방법
US9110795B2 (en) * 2012-12-10 2015-08-18 Qualcomm Incorporated System and method for dynamically allocating memory in a memory subsystem having asymmetric memory components
US9092327B2 (en) 2012-12-10 2015-07-28 Qualcomm Incorporated System and method for allocating memory to dissimilar memory devices using quality of service
US9093160B1 (en) * 2014-05-30 2015-07-28 Sandisk Technologies Inc. Methods and systems for staggered memory operations
CN104407992B (zh) * 2014-12-17 2017-04-05 中国人民解放军国防科学技术大学 一种基于双端口寄存器阵列的四端口存储器
CN110704369B (zh) * 2019-10-09 2023-06-06 苏州盛科通信股份有限公司 存储器及其控制方法
US12423241B1 (en) * 2022-12-28 2025-09-23 Advanced Micro Devices, Inc. Shadow tag management for accelerator partitions

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4363091A (en) * 1978-01-31 1982-12-07 Intel Corporation Extended address, single and multiple bit microprocessor
JPS59177782A (ja) * 1983-03-25 1984-10-08 Nec Corp バツフアメモリ制御方式
US4633434A (en) * 1984-04-02 1986-12-30 Sperry Corporation High performance storage unit
US4783736A (en) * 1985-07-22 1988-11-08 Alliant Computer Systems Corporation Digital computer with multisection cache
JP2561261B2 (ja) * 1987-02-18 1996-12-04 株式会社日立製作所 バッファ記憶アクセス方法
JPS63257853A (ja) * 1987-04-03 1988-10-25 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン キヤツシユ・メモリ・システム
US5179680A (en) * 1987-04-20 1993-01-12 Digital Equipment Corporation Instruction storage and cache miss recovery in a high speed multiprocessing parallel processing apparatus
US4888679A (en) * 1988-01-11 1989-12-19 Digital Equipment Corporation Method and apparatus using a cache and main memory for both vector processing and scalar processing by prefetching cache blocks including vector data elements
EP0340901A3 (en) * 1988-03-23 1992-12-30 Du Pont Pixel Systems Limited Access system for dual port memory
JPH01303543A (ja) * 1988-05-31 1989-12-07 Fujitsu Ltd メモリアクセス制御装置
JPH0291740A (ja) * 1988-09-29 1990-03-30 Nec Corp 記憶装置
US4888741A (en) * 1988-12-27 1989-12-19 Harris Corporation Memory with cache register interface structure
US5313551A (en) * 1988-12-28 1994-05-17 North American Philips Corporation Multiport memory bypass under software control
US5172379A (en) * 1989-02-24 1992-12-15 Data General Corporation High performance memory system
JPH0368045A (ja) * 1989-08-07 1991-03-25 Fujitsu Ltd 主記憶制御方式
JP3039557B2 (ja) * 1989-11-01 2000-05-08 日本電気株式会社 記憶装置
US5261066A (en) * 1990-03-27 1993-11-09 Digital Equipment Corporation Data processing system and method with small fully-associative cache and prefetch buffers
US5317718A (en) * 1990-03-27 1994-05-31 Digital Equipment Corporation Data processing system and method with prefetch buffers
US5333280A (en) * 1990-04-06 1994-07-26 Nec Corporation Parallel pipelined instruction processing system for very long instruction word
JP2822588B2 (ja) * 1990-04-30 1998-11-11 日本電気株式会社 キャッシュメモリ装置
US5299321A (en) * 1990-12-18 1994-03-29 Oki Electric Industry Co., Ltd. Parallel processing device to operate with parallel execute instructions
US5333291A (en) * 1991-06-14 1994-07-26 International Business Machines Corporation Stride enhancer for high speed memory accesses with line fetching mode and normal mode employing boundary crossing determination
US5355335A (en) * 1991-06-25 1994-10-11 Fujitsu Limited Semiconductor memory device having a plurality of writing and reading ports for decreasing hardware amount
US5323489A (en) * 1991-11-14 1994-06-21 Bird Peter L Method and apparatus employing lookahead to reduce memory bank contention for decoupled operand references
WO1993013481A1 (en) * 1991-12-23 1993-07-08 Intel Corporation Interleaved cache for multiple accesses per clock in a microprocessor
US5404469A (en) * 1992-02-25 1995-04-04 Industrial Technology Research Institute Multi-threaded microprocessor architecture utilizing static interleaving
US5440713A (en) * 1992-05-29 1995-08-08 Industrial Technology Research Institute M-way N-port paged-interleaved memory system
US5581734A (en) * 1993-08-02 1996-12-03 International Business Machines Corporation Multiprocessor system with shared cache and data input/output circuitry for transferring data amount greater than system bus capacity
US5440523A (en) * 1993-08-19 1995-08-08 Multimedia Communications, Inc. Multiple-port shared memory interface and associated method
US5644780A (en) * 1995-06-02 1997-07-01 International Business Machines Corporation Multiple port high speed register file with interleaved write ports for use with very long instruction word (vlin) and n-way superscaler processors

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9256531B2 (en) 2012-06-19 2016-02-09 Samsung Electronics Co., Ltd. Memory system and SoC including linear addresss remapping logic
US10817199B2 (en) 2012-06-19 2020-10-27 Samsung Electronics Co., Ltd. Memory system and SoC including linear address remapping logic
US11169722B2 (en) 2012-06-19 2021-11-09 Samsung Electronics Co., Ltd. Memory system and SoC including linear address remapping logic
US11573716B2 (en) 2012-06-19 2023-02-07 Samsung Electronics Co., Ltd. Memory system and SoC including linear address remapping logic
US11681449B2 (en) 2012-06-19 2023-06-20 Samsung Electronics Co., Ltd. Memory system and SoC including linear address remapping logic
US11704031B2 (en) 2012-06-19 2023-07-18 Samsung Electronics Co., Ltd. Memory system and SOC including linear address remapping logic
US12001698B2 (en) 2012-06-19 2024-06-04 Samsung Electronics Co., Ltd. Memory system and SoC including linear address remapping logic

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