JPH10214889A - シャロートレンチアイソレーション構造内に結晶質窒化珪素被膜の薄膜を形成する方法、サブミクロンの集積回路デバイス用のシャロートレンチアイソレーション構造及び結晶質窒化珪素被膜 - Google Patents
シャロートレンチアイソレーション構造内に結晶質窒化珪素被膜の薄膜を形成する方法、サブミクロンの集積回路デバイス用のシャロートレンチアイソレーション構造及び結晶質窒化珪素被膜Info
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- JPH10214889A JPH10214889A JP2253198A JP2253198A JPH10214889A JP H10214889 A JPH10214889 A JP H10214889A JP 2253198 A JP2253198 A JP 2253198A JP 2253198 A JP2253198 A JP 2253198A JP H10214889 A JPH10214889 A JP H10214889A
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Landscapes
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 集積回路デバイスにおけるシャロートレンチ
アイソレーション（ＳＴＩ）構造内に結晶質窒化珪素
（Ｓｉ3Ｎ4）被膜の薄膜を形成する方法を提供する。 【解決手段】 低圧化学蒸気析出法（ＬＰＣＶＶＤ）に
よって５〜１０ｎｍ厚さのＳｉ3Ｎ4被膜をＳＴＩ構造内
に７２０〜７８０℃の温度で析出させ、かつＳｉ3Ｎ4被
膜の析出直後に、高温の高速熱アニールを１０５０〜１
１００℃で６０秒間実施してＳｉ3Ｎ4被膜をアモルファ
ス状態から結晶質状態に変換する。 【効果】 得られた結晶質Ｓｉ3Ｎ4は、析出したままの
アモルファスＳｉ3Ｎ4よりも低い電子トラップ密度を有
する。厚さの制御範囲が大きくなる。
アイソレーション（ＳＴＩ）構造内に結晶質窒化珪素
（Ｓｉ3Ｎ4）被膜の薄膜を形成する方法を提供する。 【解決手段】 低圧化学蒸気析出法（ＬＰＣＶＶＤ）に
よって５〜１０ｎｍ厚さのＳｉ3Ｎ4被膜をＳＴＩ構造内
に７２０〜７８０℃の温度で析出させ、かつＳｉ3Ｎ4被
膜の析出直後に、高温の高速熱アニールを１０５０〜１
１００℃で６０秒間実施してＳｉ3Ｎ4被膜をアモルファ
ス状態から結晶質状態に変換する。 【効果】 得られた結晶質Ｓｉ3Ｎ4は、析出したままの
アモルファスＳｉ3Ｎ4よりも低い電子トラップ密度を有
する。厚さの制御範囲が大きくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはサブミ
クロンの集積回路の製造方法、詳細にはＯ2バリア被膜
としてのシャロートレンチアイソレーション（Shallow
Trench Isolation：ＳＴＩ）構造内に窒化珪素（Ｓｉ3
Ｎ4）薄膜を施すことに関する。
クロンの集積回路の製造方法、詳細にはＯ2バリア被膜
としてのシャロートレンチアイソレーション（Shallow
Trench Isolation：ＳＴＩ）構造内に窒化珪素（Ｓｉ3
Ｎ4）薄膜を施すことに関する。
【０００２】
【従来の技術】シリコン集積回路機能及び歩留りに影響
する最も重要なパラメータの１つは、デバイス処理中に
シリコン基板内部に発生する応力の量である。シリコン
（Ｓｉ）の機械的降伏強さを越える応力は、Ｓｉ結晶欠
陥（例えばディスロケーション及びスタッキング欠陥）
を形成し、デバイス性能及び歩留りに悪影響を及ぼす。
応力の顕著な原因は、電子デバイスのアイソレーション
プロセスで起こる。シャロートレンチアイソレーション
（ＳＴＩ）は、０．５μｍ以下で設計されたパターンの
ために使用される。この方法は、 １）シャロートレンチ（即ち０．５μｍ以下）のエッチ
ング、 ２）エッチング直後の酸化物薄膜の成長、 ３）トレンチへの誘電体（即ち析出した酸化物）の充
填、 ４）誘電体の酸化又は不活性雰囲気内での高温アニール
の使用のいずれかによる、誘電体の緻密化（desifyin
g）及び ５）誘電体の平坦化 を包含する。
する最も重要なパラメータの１つは、デバイス処理中に
シリコン基板内部に発生する応力の量である。シリコン
（Ｓｉ）の機械的降伏強さを越える応力は、Ｓｉ結晶欠
陥（例えばディスロケーション及びスタッキング欠陥）
を形成し、デバイス性能及び歩留りに悪影響を及ぼす。
応力の顕著な原因は、電子デバイスのアイソレーション
プロセスで起こる。シャロートレンチアイソレーション
（ＳＴＩ）は、０．５μｍ以下で設計されたパターンの
ために使用される。この方法は、 １）シャロートレンチ（即ち０．５μｍ以下）のエッチ
ング、 ２）エッチング直後の酸化物薄膜の成長、 ３）トレンチへの誘電体（即ち析出した酸化物）の充
填、 ４）誘電体の酸化又は不活性雰囲気内での高温アニール
の使用のいずれかによる、誘電体の緻密化（desifyin
g）及び ５）誘電体の平坦化 を包含する。
【０００３】デバイス形状はその寸法を縮小続けてお
り、一方応力は面積に反比例するので、アイソレーショ
ン処理中の応力を可能な限り減少させることは最も重要
なことである。
り、一方応力は面積に反比例するので、アイソレーショ
ン処理中の応力を可能な限り減少させることは最も重要
なことである。
【０００４】２５６メガバイト（ＭＢ）ダイナミック・
ランダム・アクセス・メモリー（ＤＲＡＭ）チップは、
コンデンサアレー内の種々のトランジスタを隔離するた
めに“深い（deep）”トレンチアレー（コンデンサとし
て）及びＳＴＩを使用する。トレンチ・コンデンサアレ
ー内のＳｉ結晶欠陥を排除するためには基板内で成長す
る酸化物の量の制限が必要であることが確認されてい
る。Ｓｉ基板内の酸素Ｏ2を“ブロックアウト”するた
めに一般に使用される方法は、ＳＴＩ内に酸化物薄膜を
成長させた直後に、低圧化学蒸着法（ＬＰＣＶＤ）によ
って析出させた窒化珪素（Ｓｉ3Ｎ4）薄膜（＜５ｎｍ）
を使用することである。Ｓｉ3Ｎ4薄膜は５μｍ以下であ
ると記載されている。この厚さ制限の理由は、この薄膜
は熱燐酸浴（例えばパッドＳｉ3Ｎ4を除去するため）並
びにフッ化水素酸浴（例えば熱生長した酸化物を除去す
るため）内でエッチング耐性を有するべきであることが
判明した。ＳＴＩ溝内でＳｉ3Ｎ4ライナーとして使用さ
れるＬＰＣＶＤ−Ｓｉ3Ｎ4厚膜は、熱燐酸内で急速にエ
ッチングされることが判明した。
ランダム・アクセス・メモリー（ＤＲＡＭ）チップは、
コンデンサアレー内の種々のトランジスタを隔離するた
めに“深い（deep）”トレンチアレー（コンデンサとし
て）及びＳＴＩを使用する。トレンチ・コンデンサアレ
ー内のＳｉ結晶欠陥を排除するためには基板内で成長す
る酸化物の量の制限が必要であることが確認されてい
る。Ｓｉ基板内の酸素Ｏ2を“ブロックアウト”するた
めに一般に使用される方法は、ＳＴＩ内に酸化物薄膜を
成長させた直後に、低圧化学蒸着法（ＬＰＣＶＤ）によ
って析出させた窒化珪素（Ｓｉ3Ｎ4）薄膜（＜５ｎｍ）
を使用することである。Ｓｉ3Ｎ4薄膜は５μｍ以下であ
ると記載されている。この厚さ制限の理由は、この薄膜
は熱燐酸浴（例えばパッドＳｉ3Ｎ4を除去するため）並
びにフッ化水素酸浴（例えば熱生長した酸化物を除去す
るため）内でエッチング耐性を有するべきであることが
判明した。ＳＴＩ溝内でＳｉ3Ｎ4ライナーとして使用さ
れるＬＰＣＶＤ−Ｓｉ3Ｎ4厚膜は、熱燐酸内で急速にエ
ッチングされることが判明した。
【０００５】Ｓｉ3Ｎ4ライナーと関連した１つの問題
は、該ライナーが電荷をトラップする傾向を有すること
であった。Ｓｉ3Ｎ4ライナーの電荷トラッピング挙動
（インターフェース及びバルク）は、ＤＲＡＭｓのセン
スアンプリファイヤー（即ち“サポート回路”）におけ
るＳＴＩ境界漏れ（Ｎウェル・ツウ・Ｎウェル）を強化
する、従って高い予備電流を惹起することが観察され
た。最近のデータは明らかに、Ｓｉ3Ｎ4ライナーが限界
電圧（Ｖｔ）を低下させかつ接合漏れを１０の数乗程度
増大することを示している。
は、該ライナーが電荷をトラップする傾向を有すること
であった。Ｓｉ3Ｎ4ライナーの電荷トラッピング挙動
（インターフェース及びバルク）は、ＤＲＡＭｓのセン
スアンプリファイヤー（即ち“サポート回路”）におけ
るＳＴＩ境界漏れ（Ｎウェル・ツウ・Ｎウェル）を強化
する、従って高い予備電流を惹起することが観察され
た。最近のデータは明らかに、Ｓｉ3Ｎ4ライナーが限界
電圧（Ｖｔ）を低下させかつ接合漏れを１０の数乗程度
増大することを示している。
【０００６】Ｓｉ3Ｎ4ライナーによりトラップされる電
荷の量を確認するために、（１）熱成長酸化物（ＳｉＯ
2-１０ｎｍ）、（２）ＬＰＣＶＤ- Ｓｉ3Ｎ4（４ｎｍ）
及び（３）１０ｎｍＳｉＯ2／４ｎｍＬＰＣＶＤ- Ｓｉ3
Ｎ4からなるブランケットウエーハ実験用ろうが分析さ
れた。アルミニウムをドットマスクを介して絶縁被膜上
に析出させることにより、簡単な金属-絶縁体半導体
（ＭＩＳ）が製造された。Ｃ−Ｖ測定（低周波数及び高
周波数）が実施され、その結果、（１）Ｓｉ3Ｎ4被膜だ
けは酸化物よりもほぼ１０の二乗大きい電荷トラッピン
グ状態を含有する（即ち１０12対１０10）、及び（２）
酸化物とＳｉ3Ｎ4の組合せは電荷トラッピング状態の密
度を限界的にのみ低下させる（例えば〜５×１０11対１
０10）ことが判明した。理想的には、電荷をトラップせ
ず、なおかつ熱燐酸及びフッ化水素酸に対して耐性であ
るＳｉ3Ｎ4薄膜を発生又は析出させることが最良であろ
う。
荷の量を確認するために、（１）熱成長酸化物（ＳｉＯ
2-１０ｎｍ）、（２）ＬＰＣＶＤ- Ｓｉ3Ｎ4（４ｎｍ）
及び（３）１０ｎｍＳｉＯ2／４ｎｍＬＰＣＶＤ- Ｓｉ3
Ｎ4からなるブランケットウエーハ実験用ろうが分析さ
れた。アルミニウムをドットマスクを介して絶縁被膜上
に析出させることにより、簡単な金属-絶縁体半導体
（ＭＩＳ）が製造された。Ｃ−Ｖ測定（低周波数及び高
周波数）が実施され、その結果、（１）Ｓｉ3Ｎ4被膜だ
けは酸化物よりもほぼ１０の二乗大きい電荷トラッピン
グ状態を含有する（即ち１０12対１０10）、及び（２）
酸化物とＳｉ3Ｎ4の組合せは電荷トラッピング状態の密
度を限界的にのみ低下させる（例えば〜５×１０11対１
０10）ことが判明した。理想的には、電荷をトラップせ
ず、なおかつ熱燐酸及びフッ化水素酸に対して耐性であ
るＳｉ3Ｎ4薄膜を発生又は析出させることが最良であろ
う。
【０００７】
【発明が解決しようとする課題】従って、本発明の課題
は、析出したままの（as-deposited）ＬＰＣＶＤ−Ｓｉ
３Ｎ4よりも低密度のトラッピング中心を含有し、かつ
Ｏ2バリヤー被膜として極めて有効であり、しかも熱燐
酸及びフッ化水素酸に対して耐性を有するＳｉ3Ｎ4薄膜
を提供することである。
は、析出したままの（as-deposited）ＬＰＣＶＤ−Ｓｉ
３Ｎ4よりも低密度のトラッピング中心を含有し、かつ
Ｏ2バリヤー被膜として極めて有効であり、しかも熱燐
酸及びフッ化水素酸に対して耐性を有するＳｉ3Ｎ4薄膜
を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、ＳＴＩ
構造内にＯ2バリヤーとして結晶質Ｓｉ3Ｎ4薄膜が施さ
れる。該結晶質Ｓｉ3Ｎ4は、析出したままのＬＰＣＶＤ
−Ｓｉ３Ｎ4よりも、低密度のトラッピング中心を含有
し、かつ熱燐酸腐食及びフッ化水素酸腐食に対して良好
な耐性を有し、かつＯ2バリヤー被膜として極めて有効
である。事実、結晶質Ｓｉ3Ｎ4が低い密度のトラッピン
グ中心を有し、若干の場合には全く、現行のＳＴＩ技術
で使用される析出したままのＬＰＣＶＤ−Ｓｉ３Ｎ4被
膜により惹起される寄生トランジスタを防止する。更
に、現行の技術で明記されている制限的厚さとは異な
り、本発明は、ＳＴＩ溝内でＯ2バリヤー被膜として使
用されるべき結晶質Ｓｉ３Ｎ4厚さの大きな範囲（例え
ば５ｎｍ〜１０ｎｍ）を可能にする。このことは製造に
おける厚さ制御可能性のために大きな処理窓を可能にす
る。
構造内にＯ2バリヤーとして結晶質Ｓｉ3Ｎ4薄膜が施さ
れる。該結晶質Ｓｉ3Ｎ4は、析出したままのＬＰＣＶＤ
−Ｓｉ３Ｎ4よりも、低密度のトラッピング中心を含有
し、かつ熱燐酸腐食及びフッ化水素酸腐食に対して良好
な耐性を有し、かつＯ2バリヤー被膜として極めて有効
である。事実、結晶質Ｓｉ3Ｎ4が低い密度のトラッピン
グ中心を有し、若干の場合には全く、現行のＳＴＩ技術
で使用される析出したままのＬＰＣＶＤ−Ｓｉ３Ｎ4被
膜により惹起される寄生トランジスタを防止する。更
に、現行の技術で明記されている制限的厚さとは異な
り、本発明は、ＳＴＩ溝内でＯ2バリヤー被膜として使
用されるべき結晶質Ｓｉ３Ｎ4厚さの大きな範囲（例え
ば５ｎｍ〜１０ｎｍ）を可能にする。このことは製造に
おける厚さ制御可能性のために大きな処理窓を可能にす
る。
【０００９】
【実施例】以下に図面を参照して、実施例につき本発明
の前述のかつその他の目的、態様及び利点を詳細に説明
する。
の前述のかつその他の目的、態様及び利点を詳細に説明
する。
【００１０】図１のＡ，Ｂ及びＣには、本発明に基づき
ＳＴＩトレンチ内に結晶化されたＳｉ３Ｎ4を形成する
方法が示されている。図１のＡで、シャロー・トレンチ
がエッチングされた後に、薄い熱酸化物（典型的には厚
さ１０ｎｍ）をエッチングダメージを除去するために成
長させる。次に、図１のＢで、 Ｓｉ３Ｎ4薄膜（５〜１
0ｎｍ）をＳＴＩトレンチ内の熱成長した酸化物層の上
面に析出させる。次いで、図１のＣで、ＬＰＣＶＤ−Ｓ
ｉ３Ｎ4を典型的には７２０〜７８０℃の温度で析出さ
せる、そのようにして一般にアモルファス状態で析出さ
せる。析出の直後、純粋な窒素（ＲＴＮ）又はアンモニ
ア（ＮＨ4）内での高温の高速熱アニールを実施する。
ＬＰＣＶＤ−Ｓｉ３Ｎ4の結晶化は１０５０℃開始しか
つ６０秒程度のアニール時間に亙り実施する。１０５０
℃よりも高い温度及び／又は６０秒よりも長いアニール
時間は、ＬＰＣＶＤ−Ｓｉ３Ｎ4被膜の更なる結晶化及
び粒子成長を惹起することがある。付加的に、より厚い
ＬＰＣＶＤ−Ｓｉ３Ｎ4被膜（１０ｎｍまで）は、１１
００℃未満の温度で結晶化することができる。このこと
はＲＴＮ工程中のウエーハ・ワーページ（wafer warpag
e）の制限及びウエーハエッジに沿ったスリップライン
形成のために極めて重要である。
ＳＴＩトレンチ内に結晶化されたＳｉ３Ｎ4を形成する
方法が示されている。図１のＡで、シャロー・トレンチ
がエッチングされた後に、薄い熱酸化物（典型的には厚
さ１０ｎｍ）をエッチングダメージを除去するために成
長させる。次に、図１のＢで、 Ｓｉ３Ｎ4薄膜（５〜１
0ｎｍ）をＳＴＩトレンチ内の熱成長した酸化物層の上
面に析出させる。次いで、図１のＣで、ＬＰＣＶＤ−Ｓ
ｉ３Ｎ4を典型的には７２０〜７８０℃の温度で析出さ
せる、そのようにして一般にアモルファス状態で析出さ
せる。析出の直後、純粋な窒素（ＲＴＮ）又はアンモニ
ア（ＮＨ4）内での高温の高速熱アニールを実施する。
ＬＰＣＶＤ−Ｓｉ３Ｎ4の結晶化は１０５０℃開始しか
つ６０秒程度のアニール時間に亙り実施する。１０５０
℃よりも高い温度及び／又は６０秒よりも長いアニール
時間は、ＬＰＣＶＤ−Ｓｉ３Ｎ4被膜の更なる結晶化及
び粒子成長を惹起することがある。付加的に、より厚い
ＬＰＣＶＤ−Ｓｉ３Ｎ4被膜（１０ｎｍまで）は、１１
００℃未満の温度で結晶化することができる。このこと
はＲＴＮ工程中のウエーハ・ワーページ（wafer warpag
e）の制限及びウエーハエッジに沿ったスリップライン
形成のために極めて重要である。
【００１１】結晶質Ｓｉ３Ｎ4の典型的な形態は、図２
及び図３に示されている。図２及び図３は、それぞれ、
１１００℃でアニールした１０ｎｍＳｉＯ2／４ｎｍＳ
ｉ3Ｎ4絶縁体対の明視野透過型電子顕微鏡写真（ＴＥ
Ｍ）及び相応する電子回折パターンである。１１００℃
で、Ｓｉ３Ｎ4被膜は大部分が結晶質であることが見ら
れる。しかしながら、１０５０℃では、被膜の大部分が
アモルファスであることが明らかであるが、Ｓｉ３Ｎ4
の小さな結晶が観察される。１０５０℃と１１００℃で
アニールした試料の電子回折分析は、該結晶質Ｓｉ３Ｎ
4が低温度-六方晶（α）Ｓｉ３Ｎ4相であることを示
す。
及び図３に示されている。図２及び図３は、それぞれ、
１１００℃でアニールした１０ｎｍＳｉＯ2／４ｎｍＳ
ｉ3Ｎ4絶縁体対の明視野透過型電子顕微鏡写真（ＴＥ
Ｍ）及び相応する電子回折パターンである。１１００℃
で、Ｓｉ３Ｎ4被膜は大部分が結晶質であることが見ら
れる。しかしながら、１０５０℃では、被膜の大部分が
アモルファスであることが明らかであるが、Ｓｉ３Ｎ4
の小さな結晶が観察される。１０５０℃と１１００℃で
アニールした試料の電子回折分析は、該結晶質Ｓｉ３Ｎ
4が低温度-六方晶（α）Ｓｉ３Ｎ4相であることを示
す。
【００１２】ＬＰＣＶＤ− Ｓｉ３Ｎ4の結晶化被膜は、
析出したままのＬＰＣＶＤ− Ｓｉ３Ｎ4の結晶化被膜と
比較すると極めて低いトラップ密度を有する。高温度Ｒ
ＴＮアニールで（１０５０℃〜１１５０℃）で結晶化し
た１０ｎｍＳｉＯ2／４ｎｍＳｉ3Ｎ4絶縁体対のＣ−Ｖ
測定の結果は、トラップ密度が最低で１桁の程度低下し
たことを示す。更に、結晶化したＬＰＣＶＤ− Ｓｉ３
Ｎ4被膜は、熱燐酸及びフッ化水素酸の対して著しく高
い耐腐食性を有することを示す。腐食速度の調査から、
結晶化したＬＰＣＶＤ−Ｓｉ３Ｎ4被膜は最低でも析出
したままのＬＰＣＶＤ−Ｓｉ３Ｎ4よりも熱燐酸中で４
５％低いエッチング速度及び純粋なフッ化水素酸内で３
０％程低い腐食速度を有することが判明した。
析出したままのＬＰＣＶＤ− Ｓｉ３Ｎ4の結晶化被膜と
比較すると極めて低いトラップ密度を有する。高温度Ｒ
ＴＮアニールで（１０５０℃〜１１５０℃）で結晶化し
た１０ｎｍＳｉＯ2／４ｎｍＳｉ3Ｎ4絶縁体対のＣ−Ｖ
測定の結果は、トラップ密度が最低で１桁の程度低下し
たことを示す。更に、結晶化したＬＰＣＶＤ− Ｓｉ３
Ｎ4被膜は、熱燐酸及びフッ化水素酸の対して著しく高
い耐腐食性を有することを示す。腐食速度の調査から、
結晶化したＬＰＣＶＤ−Ｓｉ３Ｎ4被膜は最低でも析出
したままのＬＰＣＶＤ−Ｓｉ３Ｎ4よりも熱燐酸中で４
５％低いエッチング速度及び純粋なフッ化水素酸内で３
０％程低い腐食速度を有することが判明した。
【００１３】本発明を唯一の有利な実施例で説明して来
たが、本発明は、特許請求の範囲に記載の思想及び範囲
内で変更して実施できることは、当業者にとって自明の
ことである。
たが、本発明は、特許請求の範囲に記載の思想及び範囲
内で変更して実施できることは、当業者にとって自明の
ことである。
【図１】Ａ，Ｂ及びＣは、ＳＩＴ構造内への結晶質Ｓｉ
３Ｎ4薄膜の形成プロセスを示す。
３Ｎ4薄膜の形成プロセスを示す。
【図２】結晶質Ｓｉ３Ｎ4の明視野透過型電子顕微鏡写
真である。
真である。
【図３】ＴＥＭの電子回折パターンの写真である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハーバート ホー アメリカ合衆国 ニューヨーク ニュー ウィンザー ルディー ロード 12 (72)発明者 エルヴィン ハマール ドイツ連邦共和国 ツァングベルク モー ツァルトシュトラーセ ９ (72)発明者 デイヴィッド エム ドブツィンスキー アメリカ合衆国 ニューヨーク ホープウ ェル ジャンクション シェナンドー ロ ード 29 (72)発明者 ヘルベルト ヨット パルム ドイツ連邦共和国 ヘーエンキルヒェン− ジーゲルツブルン ブルンホーフシュトラ ーセ ５ツェー (72)発明者 スティーヴン フガルディ アメリカ合衆国 コネチカット ニュー ミルフォード ミーティングハウス テラ ス 31 (72)発明者 アトゥル アジメラ アメリカ合衆国 ニューヨーク ワッピン ガー エリザベス テラス 22 (72)発明者 ジェイムズ エフ モーズマン アメリカ合衆国 ニューヨーク ドーヴァ ー プレインズ メイフラワー アヴェニ ュー 51 (72)発明者 サミュエル シー ラマク アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ シャーウッド フォ レスト 49 ビー
Claims (18)
- 【請求項１】 集積回路デバイスにおけるシャロートレ
ンチアイソレーション（ＳＴＩ）構造内に結晶質窒化珪
素（Ｓｉ3Ｎ4）被膜の薄膜を形成する方法において、 低圧化学蒸着法（ＬＰＣＶＤ）によって５〜１０ｎｍの
厚さのＳｉ3Ｎ4被膜をＳＴＩ構造内に７２０〜７８０℃
の温度で析出させ、かつＳｉ3Ｎ4被膜の析出直後に、高
速熱アニールを１０５０〜１１５０℃でほぼ６０秒間実
施してＳｉ3Ｎ4被膜をアモルファス状態から結晶質状態
に変換させることを特徴とする、シャロートレンチアイ
ソレーション構造内に結晶質窒化珪素被膜の薄膜を形成
する方法。 - 【請求項２】 ＳＴＩ構造を、 シリコン基板内に０．５μｍ以下のシャロートレンチを
エッチングし、かつエッチングしたトレンチ内に熱酸化
物薄膜をほぼ１０ｎｍの厚さに成長させて、エッチング
ダメージを除去する工程により形成する、請求項１記載
の方法。 - 【請求項３】 アニール温度が１１００℃以下である、
請求項１記載の方法。 - 【請求項４】 高速熱アニールを純粋窒素内で実施す
る、請求項１記載の方法。 - 【請求項５】 高速熱アニールをアンモニア内で実施す
る、請求項１記載の方法。 - 【請求項６】 サブミクロンの集積回路デバイス用の改
良されたシャロートレンチアイソレーション（ＳＴＩ）
構造において、 シリコン基板内のエッチングされた０．５μｍ以下のシ
ャロートレンチ及び前記シャロートレンチ内の５〜１０
ｎｍの薄い結晶質Ｓｉ3Ｎ4ライナーからなること特徴と
する、サブミクロンの集積回路デバイス用のシャロート
レンチアイソレーション構造。 - 【請求項７】 更に、前記シャロートレンチ内に成長さ
せたほぼ１０ｎｍの厚さの熱酸化物薄膜を有し、前記薄
い結晶質Ｓｉ3Ｎ4ライナーが熱酸化物薄膜上に形成され
ている、請求項６記載の改良されたシャロートレンチア
イソレーション構造。 - 【請求項８】 シャロートレンチアイソレーション（Ｓ
ＴＩ）構造内の結晶質窒化珪素（Ｓｉ3Ｎ4）被膜におい
て、 シリコン基板内にエッチングされた０．５μｍ以下のシ
ャロートレンチ、及び低圧化学蒸着法（ＬＰＣＶＤ）に
よって７２０〜７８０℃の温度で析出させた５〜１０ｎ
ｍの厚さの変換したしたＳｉ3Ｎ4被膜からなることを特
徴とする、シャロートレンチアイソレーション構造内の
結晶質窒化珪素被膜。 - 【請求項９】 Ｓｉ3Ｎ4被膜の析出直後に、１０５０〜
１１５０℃でほぼ６０秒間高速熱アニールを行い、それ
により前記Ｓｉ3Ｎ4被膜がアモルファス状態から結晶質
状態に変換されている、請求項８記載のシャロートレン
チアイソレーション構造内の結晶質窒化珪素被膜。 - 【請求項１０】 前記高速熱アニールを１１００℃以下
で実施した、請求項９記載のシャロートレンチアイソレ
ーション構造内の結晶質窒化珪素被膜。 - 【請求項１１】 前記高速熱アニールを純粋窒素内で実
施した、請求項９記載のシャロートレンチアイソレーシ
ョン構造内の結晶質窒化珪素被膜。 - 【請求項１２】 前記高速熱アニールをアンモニア内で
実施した、請求項９記載のシャロートレンチアイソレー
ション構造内の結晶質窒化珪素被膜。 - 【請求項１３】 シャロートレンチアイソレーション
（ＳＴＩ）構造内の結晶質窒化珪素（Ｓｉ3Ｎ4）被膜に
おいて、 シリコン基板内にエッチングされた０．５μｍ以下のシ
ャロートレンチ、 前記シャロートレンチを被覆するほぼ１０ｎｍの厚さの
熱酸化物層、及び前記熱酸化物層上に低圧化学蒸着法
（ＬＰＣＶＤ）によって７２０〜７８０℃の温度で析出
させた５〜１０ｎｍの厚さの変換したＳｉ3Ｎ4被膜から
なることを特徴とする、シャロートレンチアイソレーシ
ョン構造内の結晶質窒化珪素被膜。 - 【請求項１４】前記変換したＳｉ3Ｎ4被膜が、Ｓｉ3Ｎ4
被膜の析出直後に１０５０〜１１５０℃でほぼ６０秒間
高速熱アニールを行うことにより形成され、それにより
前記Ｓｉ3Ｎ4被膜がアモルファス状態から結晶質状態に
変換されている、請求項１３記載のシャロートレンチア
イソレーション構造内の結晶質窒化珪素被膜。 - 【請求項１５】 前記高速熱アニールを１１００℃以下
で実施した、請求項１４記載のシャロートレンチアイソ
レーション構造内の結晶質窒化珪素被膜。 - 【請求項１６】 前記高速熱アニールを純粋窒素内で実
施した、請求項１４記載のシャロートレンチアイソレー
ション構造内の結晶質窒化珪素被膜。 - 【請求項１７】 前記高速熱アニールをアンモニア内で
実施した、請求項１４記載のシャロートレンチアイソレ
ーション構造内の結晶質窒化珪素被膜。 - 【請求項１８】 前記熱酸化物層がエッチングダメージ
を除去する、請求項１３記載のシャロートレンチアイソ
レーション構造内の結晶質窒化珪素被膜。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/785322 | 1997-01-21 | ||
| US08/785,322 US5747866A (en) | 1995-09-21 | 1997-01-21 | Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214889A true JPH10214889A (ja) | 1998-08-11 |
Family
ID=25135119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2253198A Pending JPH10214889A (ja) | 1997-01-21 | 1998-01-21 | シャロートレンチアイソレーション構造内に結晶質窒化珪素被膜の薄膜を形成する方法、サブミクロンの集積回路デバイス用のシャロートレンチアイソレーション構造及び結晶質窒化珪素被膜 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214889A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322531B1 (ko) * | 1999-01-11 | 2002-03-18 | 윤종용 | 파임방지막을 이용하는 반도체소자의 트랜치 소자분리방법 및이를 이용한 반도체소자 |
| KR100335495B1 (ko) * | 1999-11-12 | 2002-05-08 | 윤종용 | 디봇 발생을 방지하며 공정이 간단한 소자분리막의 제조방법 |
| KR100355608B1 (ko) * | 1999-12-30 | 2002-10-12 | 주식회사 하이닉스반도체 | 반도체장치의 소자분리막 형성방법 |
| JP2002373935A (ja) * | 2001-05-08 | 2002-12-26 | Samsung Electronics Co Ltd | トレンチ素子分離方法 |
| JP2003045957A (ja) * | 2001-05-18 | 2003-02-14 | Samsung Electronics Co Ltd | 半導体装置の素子分離方法 |
| JP2005079445A (ja) * | 2003-09-02 | 2005-03-24 | Tadahiro Omi | 半導体装置及びその製造方法 |
| KR100474588B1 (ko) * | 1998-08-27 | 2005-05-17 | 주식회사 하이닉스반도체 | 반도체장치의소자격리방법 |
| KR100599437B1 (ko) | 2004-06-30 | 2006-07-12 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리 방법 |
| KR100753104B1 (ko) | 2006-06-29 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성 방법 |
-
1998
- 1998-01-21 JP JP2253198A patent/JPH10214889A/ja active Pending
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| US6461937B1 (en) | 1999-01-11 | 2002-10-08 | Samsung Electronics Co., Ltd. | Methods of forming trench isolation regions having recess-inhibiting layers therein that protect against overetching |
| US6717231B2 (en) | 1999-01-11 | 2004-04-06 | Samsung Electronics Co., Ltd. | Trench isolation regions having recess-inhibiting layers therein that protect against overetching |
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| JP2003045957A (ja) * | 2001-05-18 | 2003-02-14 | Samsung Electronics Co Ltd | 半導体装置の素子分離方法 |
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| KR100599437B1 (ko) | 2004-06-30 | 2006-07-12 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리 방법 |
| KR100753104B1 (ko) | 2006-06-29 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성 방법 |
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