JPH10214918A - 半導体パッケ−ジ用チップ支持基板 - Google Patents
半導体パッケ−ジ用チップ支持基板Info
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- Die Bonding (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 パッケージクラックを防止し信頼性に優れる
小型の半導体パッケ−ジの製造を可能とする。 【解決手段】 ポリイミドボンディングシート１に、開
口３及び貫通穴９を形成し、銅箔を接着後、インナー接
続部及び展開配線２を形成する。支持基板の半導体チッ
プ搭載領域に、ダイボンドフィルム４を仮接着し、半導
体チップ６を接着する。配線のない部分で半導体チップ
とダイボンドフィルム間に空隙を形成し、金ワイヤ５を
ボンディングして電気的に接続する。半導体封止用エポ
キシ樹脂７を用いて各々封止し、開口部にはんだボール
８を配置し溶融させ、パンチにより個々のパッケージに
分離し半導体パッケージが得られる。半導体パッケージ
を、外部基板１０にＩＲリフローを用いて実装し、ダイ
ボンドフィルムは、貫通穴側に変形または破れ、空隙部
に発生する内部圧力を緩和する。
小型の半導体パッケ−ジの製造を可能とする。 【解決手段】 ポリイミドボンディングシート１に、開
口３及び貫通穴９を形成し、銅箔を接着後、インナー接
続部及び展開配線２を形成する。支持基板の半導体チッ
プ搭載領域に、ダイボンドフィルム４を仮接着し、半導
体チップ６を接着する。配線のない部分で半導体チップ
とダイボンドフィルム間に空隙を形成し、金ワイヤ５を
ボンディングして電気的に接続する。半導体封止用エポ
キシ樹脂７を用いて各々封止し、開口部にはんだボール
８を配置し溶融させ、パンチにより個々のパッケージに
分離し半導体パッケージが得られる。半導体パッケージ
を、外部基板１０にＩＲリフローを用いて実装し、ダイ
ボンドフィルムは、貫通穴側に変形または破れ、空隙部
に発生する内部圧力を緩和する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体パッケ−ジ
用チップ支持基板に関する。
用チップ支持基板に関する。
【０００２】
【従来の技術】半導体の集積度が向上するに従い、入出
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）が代表的である。これを多端子化する場合は、端子
ピッチを縮小することが必要であるが、０．５ｍｍピッ
チ以下の領域では、配線板との接続に高度な技術が必要
になる。後者のアレイタイプは比較的大きなピッチで端
子配列が可能なため、多ピン化に適している。従来、ア
レイタイプは接続ピンを有するＰＧＡ（Ｐｉｎ Ｇｒｉ
ｄ Ａｒｒａｙ）が一般的であるが、配線板との接続は
挿入型となり、表面実装には適していない。このため、
表面実装可能なＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）と称するパッケージが開発されている。
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇ
ｅ）が代表的である。これを多端子化する場合は、端子
ピッチを縮小することが必要であるが、０．５ｍｍピッ
チ以下の領域では、配線板との接続に高度な技術が必要
になる。後者のアレイタイプは比較的大きなピッチで端
子配列が可能なため、多ピン化に適している。従来、ア
レイタイプは接続ピンを有するＰＧＡ（Ｐｉｎ Ｇｒｉ
ｄ Ａｒｒａｙ）が一般的であるが、配線板との接続は
挿入型となり、表面実装には適していない。このため、
表面実装可能なＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）と称するパッケージが開発されている。
【０００３】一方、電子機器の小型化に伴って、パッケ
ージサイズの更なる小型化の要求が強くなってきた。こ
の小型化に対応するものとして、半導体チップとほぼ同
等サイズの、いわゆるチップサイズパッケージ（ＣＳ
Ｐ； Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案さ
れている。これは、半導体チップの周辺部でなく、実装
領域内に外部配線基板との接続部を有するパッケージで
ある。具体例としては、バンプ付きポリイミドフィルム
を半導体チップの表面に接着し、チップと金リード線に
より電気的接続を図った後、エポキシ樹脂などをポッテ
ィングして封止したもの（ＮＩＫＫＥＩ ＭＡＴＥＲＩ
ＡＬＳ ＆ ＴＥＣＨＮＯＬＯＧＹ ９４．４，Ｎｏ．
１４０，ｐ１８−１９）や、仮基板上に半導体チップ及
び外部配線基板との接続部に相当する位置に金属バンプ
を形成し、半導体チップをフェースダウンボンディング
後、仮基板上でトランスファーモールドしたもの（Ｓｍ
ａｌｌｅｓｔ Ｆｌｉｐ−Ｃｈｉｐ−Ｌｉｋｅ Ｐａｃ
ｋａｇｅ ＣＳＰ； ＴｈｅＳｅｃｏｎｄ ＶＬＳＩ
Ｐａｃｋａｇｉｎｇ Ｗｏｒｋｓｈｏｐ ｏｆ Ｊａｐ
ａｎ，ｐ４６−５０，１９９４）などがある。
ージサイズの更なる小型化の要求が強くなってきた。こ
の小型化に対応するものとして、半導体チップとほぼ同
等サイズの、いわゆるチップサイズパッケージ（ＣＳ
Ｐ； Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案さ
れている。これは、半導体チップの周辺部でなく、実装
領域内に外部配線基板との接続部を有するパッケージで
ある。具体例としては、バンプ付きポリイミドフィルム
を半導体チップの表面に接着し、チップと金リード線に
より電気的接続を図った後、エポキシ樹脂などをポッテ
ィングして封止したもの（ＮＩＫＫＥＩ ＭＡＴＥＲＩ
ＡＬＳ ＆ ＴＥＣＨＮＯＬＯＧＹ ９４．４，Ｎｏ．
１４０，ｐ１８−１９）や、仮基板上に半導体チップ及
び外部配線基板との接続部に相当する位置に金属バンプ
を形成し、半導体チップをフェースダウンボンディング
後、仮基板上でトランスファーモールドしたもの（Ｓｍ
ａｌｌｅｓｔ Ｆｌｉｐ−Ｃｈｉｐ−Ｌｉｋｅ Ｐａｃ
ｋａｇｅ ＣＳＰ； ＴｈｅＳｅｃｏｎｄ ＶＬＳＩ
Ｐａｃｋａｇｉｎｇ Ｗｏｒｋｓｈｏｐ ｏｆ Ｊａｐ
ａｎ，ｐ４６−５０，１９９４）などがある。
【０００４】
【発明が解決しようとする課題】しかしながら、従来提
案されている半導体パッケージの多くは、小型で高集積
度化に対応できかつパッケージクラックを防止し信頼性
に優れしかも生産性に優れるものではない。本発明は、
パッケージクラックを防止し信頼性に優れる小型の半導
体パッケ−ジの製造を可能とする半導体パッケ−ジ用チ
ップ支持基板を提供するものである。
案されている半導体パッケージの多くは、小型で高集積
度化に対応できかつパッケージクラックを防止し信頼性
に優れしかも生産性に優れるものではない。本発明は、
パッケージクラックを防止し信頼性に優れる小型の半導
体パッケ−ジの製造を可能とする半導体パッケ−ジ用チ
ップ支持基板を提供するものである。
【０００５】
【課題を解決するための手段】本発明の半導体パッケ−
ジ用チップ支持基板はＡ．絶縁性支持基板の一表面には
複数組の配線が形成されており、前記配線は少なくとも
半導体チップ電極と接続するインナ−接続部及び半導体
チップ搭載領域部を有すものであり、Ｂ．前記絶縁性支
持基板には、前記絶縁性支持基板の前記配線が形成され
ている箇所であって前記インナ−接続部と導通するアウ
タ−接続部が設けらる箇所に、開口が設けられており、
Ｃ．前記絶縁性支持基板の前記半導体チップ搭載領域内
であって前記配線のない箇所に、少なくとも１個の貫通
穴が設けられており、Ｄ．前記配線の半導体チップ搭載
領域部を含めて前記半導体チップが搭載される箇所に、
絶縁性のフィルム状接着材が形成されており、Ｅ．半導
体チップ搭載後、前記配線のない前記半導体チップ搭載
領域内において、前記半導体チップと前記フィルム状接
着材間に空隙が形成されるよう構成されたことを特徴と
するものである。
ジ用チップ支持基板はＡ．絶縁性支持基板の一表面には
複数組の配線が形成されており、前記配線は少なくとも
半導体チップ電極と接続するインナ−接続部及び半導体
チップ搭載領域部を有すものであり、Ｂ．前記絶縁性支
持基板には、前記絶縁性支持基板の前記配線が形成され
ている箇所であって前記インナ−接続部と導通するアウ
タ−接続部が設けらる箇所に、開口が設けられており、
Ｃ．前記絶縁性支持基板の前記半導体チップ搭載領域内
であって前記配線のない箇所に、少なくとも１個の貫通
穴が設けられており、Ｄ．前記配線の半導体チップ搭載
領域部を含めて前記半導体チップが搭載される箇所に、
絶縁性のフィルム状接着材が形成されており、Ｅ．半導
体チップ搭載後、前記配線のない前記半導体チップ搭載
領域内において、前記半導体チップと前記フィルム状接
着材間に空隙が形成されるよう構成されたことを特徴と
するものである。
【０００６】
【発明の実施の形態】絶縁性支持基板としては、ポリイ
ミド、エポキシ樹脂、ポリイミド等のプラスチックフィ
ルム、ポリイミド、エポキシ樹脂、ポリイミド等のプラ
スチックをガラス不織布等基材に含浸・硬化したもの等
が使用できる。絶縁性支持基板の一表面に複数組の配線
を形成すには、銅箔をエッチングする方法、所定の箇所
に銅めっきをする方法、それらを併用する方法等が使用
できる。絶縁性支持基板に外部接続部、貫通穴などの開
口を設けるには、ドリル加工やパンチングなどの機械加
工、エキシマレーザや炭酸ガスレーザなどのレーザ加工
等により行うことができる。また、接着性のある絶縁基
材等に開口部をあらかじめ設け、それを銅箔等の配線形
成用金属箔と張り合わせる方法、銅箔付きまたはあらか
じめ配線が形成された絶縁基材に開口部を設ける方法、
それらを併用する等が可能である。インナ−接続部と導
通するアウタ−接続部は、絶縁性支持基板開口部にハン
ダボール、めっき等によりバンプ等を形成することによ
り作成することができる。これは、外部の基板等に接続
される。フィルム状接着材搭載領域は、できるだけ均一
に配線パターンが配置されていることが好ましい。
ミド、エポキシ樹脂、ポリイミド等のプラスチックフィ
ルム、ポリイミド、エポキシ樹脂、ポリイミド等のプラ
スチックをガラス不織布等基材に含浸・硬化したもの等
が使用できる。絶縁性支持基板の一表面に複数組の配線
を形成すには、銅箔をエッチングする方法、所定の箇所
に銅めっきをする方法、それらを併用する方法等が使用
できる。絶縁性支持基板に外部接続部、貫通穴などの開
口を設けるには、ドリル加工やパンチングなどの機械加
工、エキシマレーザや炭酸ガスレーザなどのレーザ加工
等により行うことができる。また、接着性のある絶縁基
材等に開口部をあらかじめ設け、それを銅箔等の配線形
成用金属箔と張り合わせる方法、銅箔付きまたはあらか
じめ配線が形成された絶縁基材に開口部を設ける方法、
それらを併用する等が可能である。インナ−接続部と導
通するアウタ−接続部は、絶縁性支持基板開口部にハン
ダボール、めっき等によりバンプ等を形成することによ
り作成することができる。これは、外部の基板等に接続
される。フィルム状接着材搭載領域は、できるだけ均一
に配線パターンが配置されていることが好ましい。
【０００７】絶縁性のフィルム状接着材は、半導体チッ
プ搭載のためのダイボンド材であり、半導体チップおよ
び配線との接着力が強く、かつリフロー時（半導体パッ
ケージを外部基板等にＩＲリフロー（温度２３０℃）を
用いて実装する時等）に発生する内部圧力で、変形また
は破れやすいことが望ましい。具体的には、化１
プ搭載のためのダイボンド材であり、半導体チップおよ
び配線との接着力が強く、かつリフロー時（半導体パッ
ケージを外部基板等にＩＲリフロー（温度２３０℃）を
用いて実装する時等）に発生する内部圧力で、変形また
は破れやすいことが望ましい。具体的には、化１
【化１】 （ただし、ｎ＝２〜２０の整数を示す。）で表されるテ
トラカルボン酸二無水物（１）の含量が全テトラカルボ
ン酸二無水物の７０モル％以上であるテトラカルボン酸
二無水物と、ジアミンを反応させて得られるポリイミド
樹脂、更にエポキシ樹脂等の熱硬化性樹脂からなるフィ
ルム状接着材がある。更にこれにシリカ、アルミナ、等
の無機物質フィラーを含有させることもできる。貫通穴
は、フィルム状接着材搭載領域内に少なくとも１個以上
形成される。穴径は特に問わないが、例えば、０．０５
ｍｍ以上かつ１．０００ｍｍ以下が好ましい。配置も特
に問わないが、なるべく均等に複数個配置されているこ
とが好ましく、これらの穴径および配置は、配線パター
ンに応じて選択される。
トラカルボン酸二無水物（１）の含量が全テトラカルボ
ン酸二無水物の７０モル％以上であるテトラカルボン酸
二無水物と、ジアミンを反応させて得られるポリイミド
樹脂、更にエポキシ樹脂等の熱硬化性樹脂からなるフィ
ルム状接着材がある。更にこれにシリカ、アルミナ、等
の無機物質フィラーを含有させることもできる。貫通穴
は、フィルム状接着材搭載領域内に少なくとも１個以上
形成される。穴径は特に問わないが、例えば、０．０５
ｍｍ以上かつ１．０００ｍｍ以下が好ましい。配置も特
に問わないが、なるべく均等に複数個配置されているこ
とが好ましく、これらの穴径および配置は、配線パター
ンに応じて選択される。
【０００８】本発明の半導体パッケ−ジ用チップ支持基
板を使用して半導体パッケ−ジを製造するには、本発明
の半導体パッケ−ジ用チップ支持基板のフィルム状接着
材の面に半導体チップを接着し、半導体チップ電極を支
持基板のインナ−接続部とワイヤーボンディング等によ
り接続する。さらに半導体チップの少なくとも半導体チ
ップ電極面を樹脂封止し、アウター接続部にはんだボー
ルを搭載することにより半導体パッケ−ジを製造するこ
とが出来る。
板を使用して半導体パッケ−ジを製造するには、本発明
の半導体パッケ−ジ用チップ支持基板のフィルム状接着
材の面に半導体チップを接着し、半導体チップ電極を支
持基板のインナ−接続部とワイヤーボンディング等によ
り接続する。さらに半導体チップの少なくとも半導体チ
ップ電極面を樹脂封止し、アウター接続部にはんだボー
ルを搭載することにより半導体パッケ−ジを製造するこ
とが出来る。
【０００９】
【実施例】図１により、本発明の一実施例について説明
する。ポリイミド接着剤をポリイミドフィルムの両面に
塗布した、厚さ０．０７ｍｍのポリイミドボンディング
シート１に、開口３及び貫通穴９をドリル加工で形成す
る。次に厚さ０．０１８ｍｍの銅箔（日本電解製、商品
名：ＳＬＰー１８）を接着後、インナー接続部及び展開
配線２を通常のエッチング法で形成する。さらに、露出
している配線に無電解ニッケルめっき（膜厚：５μ
ｍ）、無電解金めっき（膜厚：０．８μｍ）を順次施す
（不図示）。ここでは、無電解めっきを使用したが、電
解めっきを用いてもよい。次に打ち抜き金型を用いてフ
レーム状に打ち抜き、複数組のインナー接続部、展開配
線、アウター接続部となる開口を形成した支持基板を準
備する（図１ａ）。支持基板の作製方法として市販の２
層（銅／ポリイミド）フレキシブル基板のポリイミド
を、レーザ加工によりアウター接続部穴等を形成する方
法でもよい。次に支持基板の半導体チップ搭載領域に、
ダイボンドフィルム４（日立化成工業株式会社製、商品
名：ＤＦ−３３５、厚み０．０１５ｍｍ）を仮接着する
（図１ｂ）。仮接着の条件は、例えば温度１６０℃、時
間５秒、圧力３ｋｇｆ／ｃｍ2である。次に、仮接着し
たダイボンドフィルムを用いて、半導体チップ６を支持
基板の所定の位置に接着する。接着条件は、例えば温度
２２０℃、時間５秒、圧力３００ｇｆ／ｃｍ2である。
このとき配線のない部分で、半導体チップ６とダイボン
ドフィルム４間に空隙が形成される。さらに、半導体チ
ップ電極とインナー接続部を、金ワイヤ５をボンディン
グして電気的に接続する（図１ｃ）。このようにして形
成したものをトランスファモールド金型に装填し、半導
体封止用エポキシ樹脂７（日立化成工業（株）製、商品
名：ＣＬ−７７００）を用いて各々封止する（図１
ｄ）。その後、アウター接続部にはんだボール８を配置
し溶融させ（図１ｅ）、パンチにより個々のパッケージ
に分離し半導体パッケージが得られる（図１ｆ）。最後
に半導体パッケージを、外部基板１０にＩＲリフロー
（温度２３０℃）を用いて実装する（図１ｇ）。このと
きダイボンドフィルムは、貫通穴側に変形または破れ、
空隙部に発生する内部圧力を緩和する。
する。ポリイミド接着剤をポリイミドフィルムの両面に
塗布した、厚さ０．０７ｍｍのポリイミドボンディング
シート１に、開口３及び貫通穴９をドリル加工で形成す
る。次に厚さ０．０１８ｍｍの銅箔（日本電解製、商品
名：ＳＬＰー１８）を接着後、インナー接続部及び展開
配線２を通常のエッチング法で形成する。さらに、露出
している配線に無電解ニッケルめっき（膜厚：５μ
ｍ）、無電解金めっき（膜厚：０．８μｍ）を順次施す
（不図示）。ここでは、無電解めっきを使用したが、電
解めっきを用いてもよい。次に打ち抜き金型を用いてフ
レーム状に打ち抜き、複数組のインナー接続部、展開配
線、アウター接続部となる開口を形成した支持基板を準
備する（図１ａ）。支持基板の作製方法として市販の２
層（銅／ポリイミド）フレキシブル基板のポリイミド
を、レーザ加工によりアウター接続部穴等を形成する方
法でもよい。次に支持基板の半導体チップ搭載領域に、
ダイボンドフィルム４（日立化成工業株式会社製、商品
名：ＤＦ−３３５、厚み０．０１５ｍｍ）を仮接着する
（図１ｂ）。仮接着の条件は、例えば温度１６０℃、時
間５秒、圧力３ｋｇｆ／ｃｍ2である。次に、仮接着し
たダイボンドフィルムを用いて、半導体チップ６を支持
基板の所定の位置に接着する。接着条件は、例えば温度
２２０℃、時間５秒、圧力３００ｇｆ／ｃｍ2である。
このとき配線のない部分で、半導体チップ６とダイボン
ドフィルム４間に空隙が形成される。さらに、半導体チ
ップ電極とインナー接続部を、金ワイヤ５をボンディン
グして電気的に接続する（図１ｃ）。このようにして形
成したものをトランスファモールド金型に装填し、半導
体封止用エポキシ樹脂７（日立化成工業（株）製、商品
名：ＣＬ−７７００）を用いて各々封止する（図１
ｄ）。その後、アウター接続部にはんだボール８を配置
し溶融させ（図１ｅ）、パンチにより個々のパッケージ
に分離し半導体パッケージが得られる（図１ｆ）。最後
に半導体パッケージを、外部基板１０にＩＲリフロー
（温度２３０℃）を用いて実装する（図１ｇ）。このと
きダイボンドフィルムは、貫通穴側に変形または破れ、
空隙部に発生する内部圧力を緩和する。
【０００７】
ａ．絶縁性支持基板の一表面に複数組の配線（少なくと
も半導体チップ電極と接続するインナ−接続部及び半導
体チップ搭載領域部を有す）を形成し、 ｂ．絶縁性支持基板の、絶縁性支持基板の配線が形成さ
れている箇所であってインナ−接続部と導通するアウタ
−接続部が設けらる箇所に開口を設け、 ｃ．配線の半導体チップ搭載領域部を含めて半導体チッ
プが搭載される箇所に接着材を形成し、 ｄ．半導体チップを、支持基板のインナ−接続部が設け
られている面に接着材を用いて接着し、 ｅ．半導体チップ電極を基板のインナ−接続部とワイヤ
ーボンディングにより接続し、 ｆ．半導体チップの少なくとも半導体チップ電極面を樹
脂封止して製造する半導体パッケージでは、支持基板の
半導体チップ搭載領域に露出した配線があるので、通常
のペースト状接着材（銀ペースト、無銀ペースト）を使
用すると、半導体チップと配線がショートしてしまう恐
れがある。このため半導体チップ搭載領域にレジスト等
の絶縁材料を塗布した構造や、絶縁フィルムを貼った構
造となるが、この構造では多くの材料界面ができ、また
接着材のペーストが半導体チップ接着時にボイドを混入
しやすく、ＩＲリフロー等で外部基板に実装する際に、
剥離やパッケージクラックが発生しやすく、信頼性を落
とす原因になる。また絶縁性のフィルム状接着材を使用
した場合でも、半導体チップとフィルム状接着材間のボ
イドを完全になくすことは非常に困難であり、同様に信
頼性を落とす原因になる。本発明では、半導体チップと
フィルム状接着材間に大きな空隙部を形成し、リフロー
時に発生する内部圧力を、フィルム状接着材が貫通穴側
に変形または破れることで緩和できる。したがって、パ
ッケージクラックを防止し信頼性の高い小型半導体パッ
ケ−ジの製造が可能となる。
も半導体チップ電極と接続するインナ−接続部及び半導
体チップ搭載領域部を有す）を形成し、 ｂ．絶縁性支持基板の、絶縁性支持基板の配線が形成さ
れている箇所であってインナ−接続部と導通するアウタ
−接続部が設けらる箇所に開口を設け、 ｃ．配線の半導体チップ搭載領域部を含めて半導体チッ
プが搭載される箇所に接着材を形成し、 ｄ．半導体チップを、支持基板のインナ−接続部が設け
られている面に接着材を用いて接着し、 ｅ．半導体チップ電極を基板のインナ−接続部とワイヤ
ーボンディングにより接続し、 ｆ．半導体チップの少なくとも半導体チップ電極面を樹
脂封止して製造する半導体パッケージでは、支持基板の
半導体チップ搭載領域に露出した配線があるので、通常
のペースト状接着材（銀ペースト、無銀ペースト）を使
用すると、半導体チップと配線がショートしてしまう恐
れがある。このため半導体チップ搭載領域にレジスト等
の絶縁材料を塗布した構造や、絶縁フィルムを貼った構
造となるが、この構造では多くの材料界面ができ、また
接着材のペーストが半導体チップ接着時にボイドを混入
しやすく、ＩＲリフロー等で外部基板に実装する際に、
剥離やパッケージクラックが発生しやすく、信頼性を落
とす原因になる。また絶縁性のフィルム状接着材を使用
した場合でも、半導体チップとフィルム状接着材間のボ
イドを完全になくすことは非常に困難であり、同様に信
頼性を落とす原因になる。本発明では、半導体チップと
フィルム状接着材間に大きな空隙部を形成し、リフロー
時に発生する内部圧力を、フィルム状接着材が貫通穴側
に変形または破れることで緩和できる。したがって、パ
ッケージクラックを防止し信頼性の高い小型半導体パッ
ケ−ジの製造が可能となる。
【図１】本発明の一実施例を説明するための、半導体パ
ッケージ製造工程を示す断面図である。
ッケージ製造工程を示す断面図である。
１ ポリイミドボンディングシート ２ インナー接続部及び展開配線 ３ 開口 ４ ダイボンドフィルム ５ 金ワイヤ ６ 半導体チップ ７ 半導体封止用エポキシ樹脂 ８ はんだボール ９ 貫通穴 １０ 外部基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿波野 康彦 茨城県つくば市和台48 日立化成工業株式 会社筑波開発研究所内 (72)発明者 市村 茂樹 茨城県つくば市和台48 日立化成工業株式 会社筑波開発研究所内 (72)発明者 湯佐 正己 茨城県つくば市和台48 日立化成工業株式 会社筑波開発研究所内 (72)発明者 岩崎 順雄 茨城県下館市大字小川1500番地 日立化成 工業株式会社下館研究所内
Claims (2)
- 【請求項１】Ａ．絶縁性支持基板の一表面には複数組の
配線が形成されており、前記配線は少なくとも半導体チ
ップ電極と接続するインナ−接続部及び半導体チップ搭
載領域部を有すものであり、 Ｂ．前記絶縁性支持基板には、前記絶縁性支持基板の前
記配線が形成されている箇所であって前記インナ−接続
部と導通するアウタ−接続部が設けらる箇所に、開口が
設けられており、 Ｃ．前記絶縁性支持基板の前記半導体チップ搭載領域内
であって前記配線のない箇所に、少なくとも１個の貫通
穴が設けられており、 Ｄ．前記配線の半導体チップ搭載領域部を含めて前記半
導体チップが搭載される箇所に、絶縁性のフィルム状接
着材が形成されており、 Ｅ．半導体チップ搭載後、前記配線のない前記半導体チ
ップ搭載領域内において、前記半導体チップと前記フィ
ルム状接着材間に空隙が形成されるよう構成されたこと
を特徴とする半導体パッケ−ジ用チップ支持基板。 - 【請求項２】 リフロー時に前記フィルム状接着材が、
前記貫通穴側に変形または破れるよう構成された請求項
１記載の半導体パッケ−ジ用チップ支持基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01898297A JP3661822B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体パッケ−ジ用チップ支持基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01898297A JP3661822B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体パッケ−ジ用チップ支持基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214918A true JPH10214918A (ja) | 1998-08-11 |
| JP3661822B2 JP3661822B2 (ja) | 2005-06-22 |
Family
ID=11986818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01898297A Expired - Fee Related JP3661822B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体パッケ−ジ用チップ支持基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3661822B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972496B2 (en) | 2001-06-12 | 2005-12-06 | Hynix Semiconductor Inc. | Chip-scaled package having a sealed connection wire |
| JP2010171216A (ja) * | 2009-01-23 | 2010-08-05 | Kyushu Institute Of Technology | Ｍｅｍｓデバイスパッケージ装置及びその製造方法 |
| JP2018142680A (ja) * | 2017-02-28 | 2018-09-13 | キヤノン株式会社 | 電子部品、電子機器及び電子部品の製造方法 |
-
1997
- 1997-01-31 JP JP01898297A patent/JP3661822B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US6972496B2 (en) | 2001-06-12 | 2005-12-06 | Hynix Semiconductor Inc. | Chip-scaled package having a sealed connection wire |
| JP2010171216A (ja) * | 2009-01-23 | 2010-08-05 | Kyushu Institute Of Technology | Ｍｅｍｓデバイスパッケージ装置及びその製造方法 |
| JP2018142680A (ja) * | 2017-02-28 | 2018-09-13 | キヤノン株式会社 | 電子部品、電子機器及び電子部品の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3661822B2 (ja) | 2005-06-22 |
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