JPH10222978A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10222978A JPH10222978A JP9023951A JP2395197A JPH10222978A JP H10222978 A JPH10222978 A JP H10222978A JP 9023951 A JP9023951 A JP 9023951A JP 2395197 A JP2395197 A JP 2395197A JP H10222978 A JPH10222978 A JP H10222978A
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- signal
- refresh
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Abstract
(57)【要約】
【課題】 リフレッシュ動作の確認を行う。
【解決手段】 ＤＲＡＭ１００において、カウンタ出力
モード設定回路１０８はＷＣＢＲタイミングおよびスー
パーＶＩＨのアドレス入力であると判定すると、カウン
タ出力イネーブル信号ＴＥを、リフレッシュカウンタ回
路１０６と出力バッファ１０７とに出力する。このカウ
ンタ出力イネーブル信号ＴＥに応答して、出力バッファ
１０７は、リフレッシュカウンタ回路１０６で生成され
たリフレッシュアドレスＣＴ（０）〜ＣＴ（ｉ）をデー
タ出力ピンＤＱ０〜ＤＱｎから外部へ出力する。
モード設定回路１０８はＷＣＢＲタイミングおよびスー
パーＶＩＨのアドレス入力であると判定すると、カウン
タ出力イネーブル信号ＴＥを、リフレッシュカウンタ回
路１０６と出力バッファ１０７とに出力する。このカウ
ンタ出力イネーブル信号ＴＥに応答して、出力バッファ
１０７は、リフレッシュカウンタ回路１０６で生成され
たリフレッシュアドレスＣＴ（０）〜ＣＴ（ｉ）をデー
タ出力ピンＤＱ０〜ＤＱｎから外部へ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、リフレッシュ動作を行なう半導体記憶装置に
関する。
し、特に、リフレッシュ動作を行なう半導体記憶装置に
関する。
【０００２】
【従来の技術】揮発性メモリであるＤＲＡＭは、書き込
まれたデータを保持するために、定期的なメモリセルの
データのリフレッシュ動作を必要とする。一般的なＤＲ
ＡＭにおいては、あるロウアドレスにアクセス（対応す
るワード線を活性化）することにより、そのワード線で
アクセスされる全てのメモリセルをリフレッシュするこ
とが可能である。したがって、全てのメモリセルのデー
タをリフレッシュするためには、ロウアドレスを順次選
択しリフレッシュ動作を行えばよい。ロウアドレスの選
択方法には、外部からアドレスピンを介して外部ロウア
ドレス信号を順に入力していく方法（ＲＡＳオンリーリ
フレッシュ）と、半導体内部でリフレッシュ用の内部ア
ドレス（以下、リフレッシュアドレスと称す）を生成・
保持し、リフレッシュ時に自動的にその内部的に生成さ
れたロウアドレスを与えていく方法（以下、ＣＢＲリフ
レッシュと称す）とがある。ＣＢＲリフレッシュでは、
リフレッシュ動作を行なうごとにリフレッシュアドレス
を１つずつインクリメントし、そのアドレスを保持する
必要がある。そのため、ＤＲＡＭには、通常、リフレッ
シュカウンタ回路が備えられている。
まれたデータを保持するために、定期的なメモリセルの
データのリフレッシュ動作を必要とする。一般的なＤＲ
ＡＭにおいては、あるロウアドレスにアクセス（対応す
るワード線を活性化）することにより、そのワード線で
アクセスされる全てのメモリセルをリフレッシュするこ
とが可能である。したがって、全てのメモリセルのデー
タをリフレッシュするためには、ロウアドレスを順次選
択しリフレッシュ動作を行えばよい。ロウアドレスの選
択方法には、外部からアドレスピンを介して外部ロウア
ドレス信号を順に入力していく方法（ＲＡＳオンリーリ
フレッシュ）と、半導体内部でリフレッシュ用の内部ア
ドレス（以下、リフレッシュアドレスと称す）を生成・
保持し、リフレッシュ時に自動的にその内部的に生成さ
れたロウアドレスを与えていく方法（以下、ＣＢＲリフ
レッシュと称す）とがある。ＣＢＲリフレッシュでは、
リフレッシュ動作を行なうごとにリフレッシュアドレス
を１つずつインクリメントし、そのアドレスを保持する
必要がある。そのため、ＤＲＡＭには、通常、リフレッ
シュカウンタ回路が備えられている。
【０００３】図３４は、従来の一般的なＤＲＡＭ３４０
０の構成を示すブロック図である。図３５は、ＣＢＲリ
フレッシュへの切換を表す信号を示すタイミングチャー
トである。ズ３４および３５を参照して、ライトイネー
ブル信号／ＷＥが活性化されてＨレベルであるとき、ロ
ウアドレスストローブ信号／ＲＡＳよりコラムアドレス
ストローブ信号／ＣＡＳを早く活性化する（Ｌレベルに
する）ことにより、ＣＢＲリフレッシュへの切換えが行
なわれる。そのとき、リフレッシュカウンタ回路１０６
で保持しているアドレスのデータと外部から入力された
アドレスのデータとがアドレスバッファ１０５により切
換えられ、リフレッシュアドレスがロウデコーダ１０２
に転送されメモリセルアレイ１０１内の対応するメモリ
セルが選択され、リフレッシュが行なわれる。
０の構成を示すブロック図である。図３５は、ＣＢＲリ
フレッシュへの切換を表す信号を示すタイミングチャー
トである。ズ３４および３５を参照して、ライトイネー
ブル信号／ＷＥが活性化されてＨレベルであるとき、ロ
ウアドレスストローブ信号／ＲＡＳよりコラムアドレス
ストローブ信号／ＣＡＳを早く活性化する（Ｌレベルに
する）ことにより、ＣＢＲリフレッシュへの切換えが行
なわれる。そのとき、リフレッシュカウンタ回路１０６
で保持しているアドレスのデータと外部から入力された
アドレスのデータとがアドレスバッファ１０５により切
換えられ、リフレッシュアドレスがロウデコーダ１０２
に転送されメモリセルアレイ１０１内の対応するメモリ
セルが選択され、リフレッシュが行なわれる。
【０００４】さらに、従来のＤＲＡＭには、バッテリバ
ックアップモードとして、上記のように外部からの制御
信号を入力しなくても、ある一定の周期で自動的にリフ
レッシュを行うセルフリフレッシュ機能を有するものが
ある。このセルフリフレッシュ機能を有するＤＲＡＭ
は、ＣＢＲリフレッシュと同様、リフレッシュカウンタ
回路を備えている。そして、セルフリフレッシュモード
に入るとタイマー回路を用いて一定周期で内部的にリフ
レッシュ信号（ＴＲＥ）を出力し、それに応じてリフレ
ッシュアドレスのインクリメントおよびリフレッシュ動
作を行なっている。
ックアップモードとして、上記のように外部からの制御
信号を入力しなくても、ある一定の周期で自動的にリフ
レッシュを行うセルフリフレッシュ機能を有するものが
ある。このセルフリフレッシュ機能を有するＤＲＡＭ
は、ＣＢＲリフレッシュと同様、リフレッシュカウンタ
回路を備えている。そして、セルフリフレッシュモード
に入るとタイマー回路を用いて一定周期で内部的にリフ
レッシュ信号（ＴＲＥ）を出力し、それに応じてリフレ
ッシュアドレスのインクリメントおよびリフレッシュ動
作を行なっている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭでは、通常、リフレッシュアドレスのデバイス
内部でのみ使用されるため、リフレッシュアドレスが外
部に出力されることが無かった。よって、リフレッシュ
アドレスの状態をモニタし、リフレッシュカウンタ回路
１０６の動作確認や試験を行うことができないという問
題点があった。
ＤＲＡＭでは、通常、リフレッシュアドレスのデバイス
内部でのみ使用されるため、リフレッシュアドレスが外
部に出力されることが無かった。よって、リフレッシュ
アドレスの状態をモニタし、リフレッシュカウンタ回路
１０６の動作確認や試験を行うことができないという問
題点があった。
【０００６】また、セルフリフレッシュ機能を有するＤ
ＲＡＭにおいても、リフレッシュカウンタ回路１０６の
動作を確認することができないという問題点があった。
ＲＡＭにおいても、リフレッシュカウンタ回路１０６の
動作を確認することができないという問題点があった。
【０００７】本発明は以上のような問題点を解決するた
めになされたもので、ＣＢＲリフレッシュ機能またはセ
ルフリフレッシュ機能を有するＤＲＡＭにおいて、リフ
レッシュアドレスの値を確認し、動作状態を確認するこ
とを目的とする。
めになされたもので、ＣＢＲリフレッシュ機能またはセ
ルフリフレッシュ機能を有するＤＲＡＭにおいて、リフ
レッシュアドレスの値を確認し、動作状態を確認するこ
とを目的とする。
【０００８】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のメモリセルを含むメモリセルアレイ
と、複数のメモリセルをリフレッシュするための内部ア
ドレス信号を生成し出力するアドレス生成手段と、アド
レス生成手段から出力された内部アドレス信号を外部へ
出力する出力手段と、ロウアドレスストローブ信号、コ
ラムアドレスストローブ信号、およびライトイネーブル
信号の所定の変化と、外部から入力された所定の電位を
有する外部アドレス信号とに応答して、出力手段を活性
化する活性化手段とを設けたものである。
憶装置は、複数のメモリセルを含むメモリセルアレイ
と、複数のメモリセルをリフレッシュするための内部ア
ドレス信号を生成し出力するアドレス生成手段と、アド
レス生成手段から出力された内部アドレス信号を外部へ
出力する出力手段と、ロウアドレスストローブ信号、コ
ラムアドレスストローブ信号、およびライトイネーブル
信号の所定の変化と、外部から入力された所定の電位を
有する外部アドレス信号とに応答して、出力手段を活性
化する活性化手段とを設けたものである。
【０００９】請求項２に係る半導体記憶装置は、複数の
メモリセルを含むメモリセルアレイと、所定の時間に前
記複数のメモリセルをセルフリフレッシュするための内
部アドレス信号を生成し出力する内部アドレス生成手段
と、アドレス生成手段から出力された内部アドレス信号
を外部へ出力する出力手段と、ロウアドレスストローブ
信号およびコラムアドレスストローブ信号の所定の変化
と、外部から入力された所定の電位を有する外部アドレ
ス信号とに応答して、出力手段を活性化する活性化手段
とを設けたものである。
メモリセルを含むメモリセルアレイと、所定の時間に前
記複数のメモリセルをセルフリフレッシュするための内
部アドレス信号を生成し出力する内部アドレス生成手段
と、アドレス生成手段から出力された内部アドレス信号
を外部へ出力する出力手段と、ロウアドレスストローブ
信号およびコラムアドレスストローブ信号の所定の変化
と、外部から入力された所定の電位を有する外部アドレ
ス信号とに応答して、出力手段を活性化する活性化手段
とを設けたものである。
【００１０】請求項３に係る半導体記憶装置は、請求項
１または２のいずれかの半導体記憶装置において、書込
または読出時に、外部から複数のメモリセルへデータを
入力したり、複数のメモリセルから外部へデータを出力
するための複数のデータ入出力端子をさらに設けたもの
であり、出力手段は、複数のデータ入出力端子用に設け
られた出力バッファであって、アドレス生成手段から出
力された内部アドレス信号を、複数のデータ入出力端子
のうち少なくとも１つのデータ入出力端子から外部へ出
力する。
１または２のいずれかの半導体記憶装置において、書込
または読出時に、外部から複数のメモリセルへデータを
入力したり、複数のメモリセルから外部へデータを出力
するための複数のデータ入出力端子をさらに設けたもの
であり、出力手段は、複数のデータ入出力端子用に設け
られた出力バッファであって、アドレス生成手段から出
力された内部アドレス信号を、複数のデータ入出力端子
のうち少なくとも１つのデータ入出力端子から外部へ出
力する。
【００１１】請求項４に係る半導体記憶装置は、請求項
２の半導体記憶装置において、外部から外部アドレス信
号を入力するための複数のアドレス信号入力端子をさら
に設けたものであり、出力手段は、アドレス信号生成手
段から出力された内部アドレス信号を、複数のアドレス
入力端子のうち少なくとも１つのアドレス入力端子から
外部へ出力するためのアドレス出力バッファを設けたも
のである。
２の半導体記憶装置において、外部から外部アドレス信
号を入力するための複数のアドレス信号入力端子をさら
に設けたものであり、出力手段は、アドレス信号生成手
段から出力された内部アドレス信号を、複数のアドレス
入力端子のうち少なくとも１つのアドレス入力端子から
外部へ出力するためのアドレス出力バッファを設けたも
のである。
【００１２】請求項５に係る半導体記憶装置は、請求項
１または２の半導体記憶装置において、アドレス信号生
成手段は、外部から任意の外部アドレス信号が入力され
ると、その外部アドレス信号を内部アドレス信号として
リフレッシュを行う。
１または２の半導体記憶装置において、アドレス信号生
成手段は、外部から任意の外部アドレス信号が入力され
ると、その外部アドレス信号を内部アドレス信号として
リフレッシュを行う。
【００１３】請求項６に係る半導体記憶装置は、複数の
メモリセルを含むメモリセルアレイと、複数のメモリセ
ルをリフレッシュするための第１の内部アドレス信号ま
たはセルフリフレッシュするための第２の内部アドレス
信号を生成し出力するアドレス生成手段と、アドレス生
成手段で生成された第１または第２の内部アドレス信号
を外部へ出力する出力手段と、ロウアドレスストローブ
信号、コラムアドレスストローブ信号、およびライトイ
ネーブル信号の所定の変化と、外部から入力された所定
の電位を有する外部アドレス信号とに応答して、出力手
段を活性化する活性化手段とを設けたものである。
メモリセルを含むメモリセルアレイと、複数のメモリセ
ルをリフレッシュするための第１の内部アドレス信号ま
たはセルフリフレッシュするための第２の内部アドレス
信号を生成し出力するアドレス生成手段と、アドレス生
成手段で生成された第１または第２の内部アドレス信号
を外部へ出力する出力手段と、ロウアドレスストローブ
信号、コラムアドレスストローブ信号、およびライトイ
ネーブル信号の所定の変化と、外部から入力された所定
の電位を有する外部アドレス信号とに応答して、出力手
段を活性化する活性化手段とを設けたものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。また、図中、同一符号は同一
または相当部分を示す。
を参照しながら説明する。また、図中、同一符号は同一
または相当部分を示す。
【００１５】（１） 実施の形態１ 図１は、本発明の実施の形態１によるＤＲＡＭ１００の
構造を示すブロック図である。図１を参照して、ＤＲＡ
Ｍ１００は、メモリセル１０１と、ロウデコーダ１０２
と、コラムデコーダ１０３と、ロウアドレスストローブ
信号／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳ
とライトイネーブル信号／ＷＥと出力イネーブル信号／
ＯＥとが入力されそれらを制御する内部コントロール回
路１０４と、外部アドレス信号を入力するための（ｉ＋
１）本のアドレスピンＡ０〜Ａｉと、アドレスバッファ
１０５と、リフレッシュカウンタ回路１０６と、データ
を出力するための（ｎ＋１）本の出力ピンＤＱ０〜ＤＱ
ｎと、出力バッファ１０７と、ロウアドレスストローブ
信号／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳ
とライトイネーブル信号／ＷＥと出力イネーブル信号／
ＯＥとに基づいて出力バッファ１０７からリフレッシュ
アドレスを出力させるカウンタ出力モードイネーブル信
号ＴＥを出力するカウンタ出力モード設定回路１０８と
を備える。メモリセル１０１はロウデコーダ１０２とコ
ラムデコーダ１０３とに接続されている。アドレス入力
ピンＡ０〜Ａｉはアドレスバッファ１０５に接続されて
いる。アドレスバッファ１０５はロウデコーダ１０２と
コラムデコーダ１０３と、内部コントロール回路１０４
とリフレッシュカウンタ回路１０６とに接続されてい
る。データ出力ピンＤＱ０〜ＤＱｎは出力バッファ１０
７に接続されている。出力バッファ１０７はコラムデコ
ーダ１０３とリフレッシュカウンタ１０６とカウンタ出
力モード設定回路１０８とに接続されている。ここで、
ｉ＋１≦ｎ＋１とする。
構造を示すブロック図である。図１を参照して、ＤＲＡ
Ｍ１００は、メモリセル１０１と、ロウデコーダ１０２
と、コラムデコーダ１０３と、ロウアドレスストローブ
信号／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳ
とライトイネーブル信号／ＷＥと出力イネーブル信号／
ＯＥとが入力されそれらを制御する内部コントロール回
路１０４と、外部アドレス信号を入力するための（ｉ＋
１）本のアドレスピンＡ０〜Ａｉと、アドレスバッファ
１０５と、リフレッシュカウンタ回路１０６と、データ
を出力するための（ｎ＋１）本の出力ピンＤＱ０〜ＤＱ
ｎと、出力バッファ１０７と、ロウアドレスストローブ
信号／ＲＡＳとコラムアドレスストローブ信号／ＣＡＳ
とライトイネーブル信号／ＷＥと出力イネーブル信号／
ＯＥとに基づいて出力バッファ１０７からリフレッシュ
アドレスを出力させるカウンタ出力モードイネーブル信
号ＴＥを出力するカウンタ出力モード設定回路１０８と
を備える。メモリセル１０１はロウデコーダ１０２とコ
ラムデコーダ１０３とに接続されている。アドレス入力
ピンＡ０〜Ａｉはアドレスバッファ１０５に接続されて
いる。アドレスバッファ１０５はロウデコーダ１０２と
コラムデコーダ１０３と、内部コントロール回路１０４
とリフレッシュカウンタ回路１０６とに接続されてい
る。データ出力ピンＤＱ０〜ＤＱｎは出力バッファ１０
７に接続されている。出力バッファ１０７はコラムデコ
ーダ１０３とリフレッシュカウンタ１０６とカウンタ出
力モード設定回路１０８とに接続されている。ここで、
ｉ＋１≦ｎ＋１とする。
【００１６】図２は、図１に示したリフレッシュカウン
タ１０６を示す回路図である。図２を参照して、リフレ
ッシュカウンタ１０６は、２ビットカウンタ２０１ｍ
（ｍ＝０〜ｉ）を備える。
タ１０６を示す回路図である。図２を参照して、リフレ
ッシュカウンタ１０６は、２ビットカウンタ２０１ｍ
（ｍ＝０〜ｉ）を備える。
【００１７】図３は、図２に示した２ビットカウンタ２
０１ｍを示す回路図である。２ビットカウンタ２０１ｍ
は、入力信号がＨレベルからＬレベルに変化するとき出
力データが反転する回路である。図２を参照して、２ビ
ットカウンタ２０１ｍは、インバータ３２５〜３２８
と、ＮＭＯＳトランジスタ３２９〜３３２とを備える。
０１ｍを示す回路図である。２ビットカウンタ２０１ｍ
は、入力信号がＨレベルからＬレベルに変化するとき出
力データが反転する回路である。図２を参照して、２ビ
ットカウンタ２０１ｍは、インバータ３２５〜３２８
と、ＮＭＯＳトランジスタ３２９〜３３２とを備える。
【００１８】図２および３を参照して、２ビットカウン
タ２０１０はリフレッシュトリガ信号ＲＥＦが活性化さ
れると、リフレッシュアドレスデータＣＴ（０）を出力
し、図１に示したロウデコーダ１０２と２ビットカウン
タ２０１１とに入力する。ここで上記リフレッシュトリ
ガ信号ＲＥＦはＣＢＲが検知されると活性化される信号
である。セルフリフレッシュモードの場合は、タイマー
により周期的に活性化される。その他の２ビットカウン
タ２０１ｍ（ｍ＝１〜ｉ）は、リフレッシュアドレスデ
ータＣＴ（ｍ−１）が入力されると、リフレッシュアド
レスデータＣＴ（ｍ）を出力し、ロウデコーダ１０２と
２ビットカウンタ２０１ｍとに入力する。すなわち、２
ビットカウンタ２０１ｍ（ｍ＝０〜ｉ）には（ｉ＋１）
ビットのリフレッシュアドレスデータＣＴ（０）〜ＣＴ
（ｉ）が保持され、リフレッシュ信号ＲＥＦが活性化さ
れる毎にリフレッシュアドレスが１ずつインクリメント
される。ロウデコーダ１０２に入力されたリフレッシュ
アドレスデータＣＴ（ｍ）（ｍ＝０〜ｉ）に対応して、
メモリセルアレイ１０１内のメモリセルがリフレッシュ
される。
タ２０１０はリフレッシュトリガ信号ＲＥＦが活性化さ
れると、リフレッシュアドレスデータＣＴ（０）を出力
し、図１に示したロウデコーダ１０２と２ビットカウン
タ２０１１とに入力する。ここで上記リフレッシュトリ
ガ信号ＲＥＦはＣＢＲが検知されると活性化される信号
である。セルフリフレッシュモードの場合は、タイマー
により周期的に活性化される。その他の２ビットカウン
タ２０１ｍ（ｍ＝１〜ｉ）は、リフレッシュアドレスデ
ータＣＴ（ｍ−１）が入力されると、リフレッシュアド
レスデータＣＴ（ｍ）を出力し、ロウデコーダ１０２と
２ビットカウンタ２０１ｍとに入力する。すなわち、２
ビットカウンタ２０１ｍ（ｍ＝０〜ｉ）には（ｉ＋１）
ビットのリフレッシュアドレスデータＣＴ（０）〜ＣＴ
（ｉ）が保持され、リフレッシュ信号ＲＥＦが活性化さ
れる毎にリフレッシュアドレスが１ずつインクリメント
される。ロウデコーダ１０２に入力されたリフレッシュ
アドレスデータＣＴ（ｍ）（ｍ＝０〜ｉ）に対応して、
メモリセルアレイ１０１内のメモリセルがリフレッシュ
される。
【００１９】図４は、図１の出力バッファ１０７を示す
回路図である。図４を参照して、出力バッファ１０７
は、インバータ４０１、４０２と、ＮＡＮＤ回路４０３
〜４０９と、ＮＯＲ回路４１０、４１１とを備える。出
力バッファ１０７は、読出データＲＤ，／ＲＤと、出力
イネーブル信号ＯＥＭと、カウンタ出力モードイネーブ
ル信号ＴＥと、リフレッシュアドレスデータＣＴ（ｍ）
（ｍ＝０〜ｉ）とに基づいてデータ出力ピンＤＱｍ（ｍ
＝０〜ｉ）から外部へリフレッシュアドレスを出力す
る。以下にその動作を詳しく説明する。
回路図である。図４を参照して、出力バッファ１０７
は、インバータ４０１、４０２と、ＮＡＮＤ回路４０３
〜４０９と、ＮＯＲ回路４１０、４１１とを備える。出
力バッファ１０７は、読出データＲＤ，／ＲＤと、出力
イネーブル信号ＯＥＭと、カウンタ出力モードイネーブ
ル信号ＴＥと、リフレッシュアドレスデータＣＴ（ｍ）
（ｍ＝０〜ｉ）とに基づいてデータ出力ピンＤＱｍ（ｍ
＝０〜ｉ）から外部へリフレッシュアドレスを出力す
る。以下にその動作を詳しく説明する。
【００２０】図５は、図４の出力バッファ１０７の動作
を説明するためのタイミングチャートである。図４およ
び５を参照して、通常動作モードでは、カウンタ出力モ
ードイネーブル信号ＴＥはＬレベルであり、信号φ１
２、φ１３がＨレベルになる。よって、出力イネーブル
信号ＯＥＭがＨレベルで出力バッファ１０７が活性化さ
れているとき、データ出力ピンＤＱ０〜ＤＱｎからは通
常の読出動作による読出データが出力される。一方、出
力イネーブル信号ＯＥＭがＨレベルで出力バッファ１０
７が活性化されているとき、データ出力ピンＤＱ０〜Ｄ
ＱｎはＨｉ−Ｚ状態となる。
を説明するためのタイミングチャートである。図４およ
び５を参照して、通常動作モードでは、カウンタ出力モ
ードイネーブル信号ＴＥはＬレベルであり、信号φ１
２、φ１３がＨレベルになる。よって、出力イネーブル
信号ＯＥＭがＨレベルで出力バッファ１０７が活性化さ
れているとき、データ出力ピンＤＱ０〜ＤＱｎからは通
常の読出動作による読出データが出力される。一方、出
力イネーブル信号ＯＥＭがＨレベルで出力バッファ１０
７が活性化されているとき、データ出力ピンＤＱ０〜Ｄ
ＱｎはＨｉ−Ｚ状態となる。
【００２１】カウンタ出力モードでは、カウンタ出力モ
ードイネーブル信号ＴＥがＨレベルとなり、インバータ
４０１の出力信号φ１４がＬレベルとなる。よって、信
号φ１，φ１１はＨレベルに固定され、通常のデータ読
出は行なわれない。一方、信号φ１２，１３はリフレッ
シュカウンタ回路に保持されたリフレッシュアドレスＣ
Ｔ（０）〜ＣＴ（ｉ）の反転信号となるので、データ出
力ピンＤＱ０〜ＤＱｉからはリフレッシュアドレスＣＴ
（０）〜ＣＴ（ｉ）が出力される。外部へ出力されたリ
フレッシュアドレスＣＴ（０）〜ＣＴ（ｉ）は、モニタ
（図示せず）で見ることができる。
ードイネーブル信号ＴＥがＨレベルとなり、インバータ
４０１の出力信号φ１４がＬレベルとなる。よって、信
号φ１，φ１１はＨレベルに固定され、通常のデータ読
出は行なわれない。一方、信号φ１２，１３はリフレッ
シュカウンタ回路に保持されたリフレッシュアドレスＣ
Ｔ（０）〜ＣＴ（ｉ）の反転信号となるので、データ出
力ピンＤＱ０〜ＤＱｉからはリフレッシュアドレスＣＴ
（０）〜ＣＴ（ｉ）が出力される。外部へ出力されたリ
フレッシュアドレスＣＴ（０）〜ＣＴ（ｉ）は、モニタ
（図示せず）で見ることができる。
【００２２】通常動作モードとカウンタ出力モードとを
切換えるためのモード切換は、ＷＣＢＲかつスーパーＶ
ＩＨの入力されたタイミングとする。
切換えるためのモード切換は、ＷＣＢＲかつスーパーＶ
ＩＨの入力されたタイミングとする。
【００２３】図６は、図１に示したカウンタ出力モード
設定回路１０８を示すブロック図である。図６を参照し
て、カウンタ出力モード設定回路１０８は、内部回路６
０１と、内部回路６０２と、ＷＣＢＲ判定回路６０３
と、スーパーＶＨＩ判定回路６０４とを備える。内部回
路６０１を介してロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、およびラ
イトイネーブル信号／ＷＥがＷＣＢＲ判定回路６０３に
入力されている。内部回路６０２を介して外部アドレス
信号ＡｄｄがスーパーＶＩＨ判定回路６０４に入力され
ている。
設定回路１０８を示すブロック図である。図６を参照し
て、カウンタ出力モード設定回路１０８は、内部回路６
０１と、内部回路６０２と、ＷＣＢＲ判定回路６０３
と、スーパーＶＨＩ判定回路６０４とを備える。内部回
路６０１を介してロウアドレスストローブ信号／ＲＡ
Ｓ、コラムアドレスストローブ信号／ＣＡＳ、およびラ
イトイネーブル信号／ＷＥがＷＣＢＲ判定回路６０３に
入力されている。内部回路６０２を介して外部アドレス
信号ＡｄｄがスーパーＶＩＨ判定回路６０４に入力され
ている。
【００２４】図７は、図６に示した内部回路６０１とＷ
ＣＢＲ判定回路６０３とを示すブロック図である。図７
を参照して、内部回路６０１は、内部回路８０１と、内
部回路８０２と内部回路８０３とを備える。ＷＣＢＲ判
定回路６０３は、ＮＡＮＤ回路８１１〜８１６と、ＮＯ
Ｒ回路８１７と、インバータ８１８〜８２２とを備え
る。
ＣＢＲ判定回路６０３とを示すブロック図である。図７
を参照して、内部回路６０１は、内部回路８０１と、内
部回路８０２と内部回路８０３とを備える。ＷＣＢＲ判
定回路６０３は、ＮＡＮＤ回路８１１〜８１６と、ＮＯ
Ｒ回路８１７と、インバータ８１８〜８２２とを備え
る。
【００２５】図８は、図６に示した内部回路６０２とス
ーパーＶＩＨ判定回路６０４とを示す回路図である。図
８を参照して、スーパーＶＩＨ判定回路６０４は、レベ
ル変換回路９０１と、比較器９０２と、ＮＭＯＳトラン
ジスタ９０３とを備える。スーパーＶＩＨ判定回路６０
４において、比較器９０２の−端子にはレベル変換回路
９０１の出力が与えられ、＋端子にはリファレンス電圧
が与えられている。比較器９０２はＮＭＯＳトランジス
タ９０３により接地されている。
ーパーＶＩＨ判定回路６０４とを示す回路図である。図
８を参照して、スーパーＶＩＨ判定回路６０４は、レベ
ル変換回路９０１と、比較器９０２と、ＮＭＯＳトラン
ジスタ９０３とを備える。スーパーＶＩＨ判定回路６０
４において、比較器９０２の−端子にはレベル変換回路
９０１の出力が与えられ、＋端子にはリファレンス電圧
が与えられている。比較器９０２はＮＭＯＳトランジス
タ９０３により接地されている。
【００２６】図９は、図６に示したカウンタ出力モード
設定回路１０８によるモード切換のタイミングを示すタ
イミングチャートである。図６〜９を参照して、ＷＣＢ
Ｒタイミングであって、ＷＣＢＲ判定回路６０３からの
判定信号φ４がＨレベルとなっているとき、ＮＭＯＳト
ランジスタ９０３はオン状態であるので比較器９０２が
動作する。よって、内部回路６０２を介して入力された
外部アドレス信号Ａｄｄはレベル変換回路９０１でレベ
ル変換され、比較器９０２に入力されてリファレンス電
圧と比較される。比較の結果、この入力された外部アド
レス信号がスーパーＶＩＨであると判定されＨレベルの
判定信号φ４がスーパーＶＩＨ判定回路６０４に入力さ
れると、比較器９０２からＬレベルの信号が出力され、
その結果、カウンタ出力モードイネーブル信号ＴＥが出
力される。これにより、カウンタ出力モードに切換えら
れ、リフレッシュカウンタ回路１０６で生成されたデー
タ出力ピンＤＱ０〜ＤＱｉからリフレッシュアドレスが
出力される。
設定回路１０８によるモード切換のタイミングを示すタ
イミングチャートである。図６〜９を参照して、ＷＣＢ
Ｒタイミングであって、ＷＣＢＲ判定回路６０３からの
判定信号φ４がＨレベルとなっているとき、ＮＭＯＳト
ランジスタ９０３はオン状態であるので比較器９０２が
動作する。よって、内部回路６０２を介して入力された
外部アドレス信号Ａｄｄはレベル変換回路９０１でレベ
ル変換され、比較器９０２に入力されてリファレンス電
圧と比較される。比較の結果、この入力された外部アド
レス信号がスーパーＶＩＨであると判定されＨレベルの
判定信号φ４がスーパーＶＩＨ判定回路６０４に入力さ
れると、比較器９０２からＬレベルの信号が出力され、
その結果、カウンタ出力モードイネーブル信号ＴＥが出
力される。これにより、カウンタ出力モードに切換えら
れ、リフレッシュカウンタ回路１０６で生成されたデー
タ出力ピンＤＱ０〜ＤＱｉからリフレッシュアドレスが
出力される。
【００２７】ＷＣＢＲタイミングではなく、ＷＣＢＲ判
定回路６０３からの判定信号φ４がＬレベルとなってい
るとき、ＮＭＯＳトランジスタ９０３がオフ状態である
ので比較器９０２は動作しない。このとき、比較器９０
２内の比較器９０２の出力ノードに接続されたＰＭＯＳ
トランジスタ（図示せず）を介し、電源レベルが供給さ
れ、Ｌレベルのカウンタ出力モードイネーブル信号ＴＥ
が出力される。このときは、通常動作モードのままであ
るので、データ出力ピンＤＱ０〜ＤＱｎからは読出時に
読出データなどが出力される。
定回路６０３からの判定信号φ４がＬレベルとなってい
るとき、ＮＭＯＳトランジスタ９０３がオフ状態である
ので比較器９０２は動作しない。このとき、比較器９０
２内の比較器９０２の出力ノードに接続されたＰＭＯＳ
トランジスタ（図示せず）を介し、電源レベルが供給さ
れ、Ｌレベルのカウンタ出力モードイネーブル信号ＴＥ
が出力される。このときは、通常動作モードのままであ
るので、データ出力ピンＤＱ０〜ＤＱｎからは読出時に
読出データなどが出力される。
【００２８】すなわち、ロウアドレスストローブ信号／
ＲＡＳ立下がり時にコラムアドレスストローブ信号／Ｃ
ＡＳおよびライトイネーブル信号／ＷＥがＬレベルであ
るＷＣＢＲタイミングであって、かつ、あるアドレスピ
ンに入力される信号が非常に電圧の高いＨレベル（３．
３Ｖ系デバイスの場合例えば４．５Ｖ程度のＨレベル）
であるスーパーＶＩＨであるとき、カウンタ出力モード
に切換えられ、カウンタ出力モードイネーブル信号ＴＥ
が活性化されＨレベルになる。そして、リフレッシュカ
ウンタ回路１０６で生成されたリフレッシュアドレスが
データ出力ピンＤＱ０〜ＤＱｉから出力される。
ＲＡＳ立下がり時にコラムアドレスストローブ信号／Ｃ
ＡＳおよびライトイネーブル信号／ＷＥがＬレベルであ
るＷＣＢＲタイミングであって、かつ、あるアドレスピ
ンに入力される信号が非常に電圧の高いＨレベル（３．
３Ｖ系デバイスの場合例えば４．５Ｖ程度のＨレベル）
であるスーパーＶＩＨであるとき、カウンタ出力モード
に切換えられ、カウンタ出力モードイネーブル信号ＴＥ
が活性化されＨレベルになる。そして、リフレッシュカ
ウンタ回路１０６で生成されたリフレッシュアドレスが
データ出力ピンＤＱ０〜ＤＱｉから出力される。
【００２９】したがって、ＷＣＢＲのタイミングとアド
レスピンに入力されたスーパーＶＩＨのタイミングとが
揃ったとき、カウンタ出力モードイネーブル信号ＴＥが
出力され、通常モードからカウンタ出力モードへ切換え
られ、データ入出力ピンＤＱ０〜ＤＱｉからリフレッシ
ュカウンタ回路１０６で生成されたリフレッシュアドレ
スが出力されるので、その状態をモニタすることによ
り、リフレッシュカウンタ回路１０６の動作確認や試験
を行うことができる。また、このような特定のタイミン
グでリフレッシュアドレスがデータ出力ピンＤＱ０〜Ｄ
Ｑｉから出力されるので、リフレッシュアドレス出力用
の新たなピンを設ける必要がないので、従来からの設計
仕様に適用しやすい。
レスピンに入力されたスーパーＶＩＨのタイミングとが
揃ったとき、カウンタ出力モードイネーブル信号ＴＥが
出力され、通常モードからカウンタ出力モードへ切換え
られ、データ入出力ピンＤＱ０〜ＤＱｉからリフレッシ
ュカウンタ回路１０６で生成されたリフレッシュアドレ
スが出力されるので、その状態をモニタすることによ
り、リフレッシュカウンタ回路１０６の動作確認や試験
を行うことができる。また、このような特定のタイミン
グでリフレッシュアドレスがデータ出力ピンＤＱ０〜Ｄ
Ｑｉから出力されるので、リフレッシュアドレス出力用
の新たなピンを設ける必要がないので、従来からの設計
仕様に適用しやすい。
【００３０】以上のように、本発明の実施の形態１によ
るＤＲＡＭ１００によれば、ＣＢＲリフレッシュ機能ま
たはセルフリフレッシュ機能を有するＤＲＡＭにおい
て、リフレッシュアドレスの値を確認し、動作状態を確
認することが可能となる。また、そのための特別なピン
を設ける必要がないので、従来からの設計仕様に適用し
やすい。
るＤＲＡＭ１００によれば、ＣＢＲリフレッシュ機能ま
たはセルフリフレッシュ機能を有するＤＲＡＭにおい
て、リフレッシュアドレスの値を確認し、動作状態を確
認することが可能となる。また、そのための特別なピン
を設ける必要がないので、従来からの設計仕様に適用し
やすい。
【００３１】カウンタ出力モードイネーブル信号ＴＥは
内部で発生させず、外部から特定の入力ピンまたはパッ
ドを介して入力するようにしてもよい。
内部で発生させず、外部から特定の入力ピンまたはパッ
ドを介して入力するようにしてもよい。
【００３２】（２） 実施の形態２ 実施の形態２によるＤＲＡＭは、アドレスのビット数が
データ出力ピンよりも多いＤＲＡＭにおいて、リフレッ
シュアドレスの出力を可能にしたものである。
データ出力ピンよりも多いＤＲＡＭにおいて、リフレッ
シュアドレスの出力を可能にしたものである。
【００３３】図１０は、本発明の実施の形態２によるＤ
ＲＡＭ１０００を示すブロック図である。ＤＲＡＭ１０
００は図１の実施の形態１のＤＲＡＭ１００において、
さらにカウンタデータ制御回路１００１を備える。カウ
ンタデータ制御回路１００１は、リフレッシュカウンタ
回路１０６と出力バッファ１０７との間に接続されてお
り、外部からトリガ信号ＴＲＧが入力されている。複数
のリフレッシュアドレスをトリガ信号ＴＲＧに同期させ
順次切り換えて１本の信号線にリフレッシュアドレスの
データを乗せ、ある１つのＤＱピンの出力バッファに入
力し、そのＤＱピンから出力させる。
ＲＡＭ１０００を示すブロック図である。ＤＲＡＭ１０
００は図１の実施の形態１のＤＲＡＭ１００において、
さらにカウンタデータ制御回路１００１を備える。カウ
ンタデータ制御回路１００１は、リフレッシュカウンタ
回路１０６と出力バッファ１０７との間に接続されてお
り、外部からトリガ信号ＴＲＧが入力されている。複数
のリフレッシュアドレスをトリガ信号ＴＲＧに同期させ
順次切り換えて１本の信号線にリフレッシュアドレスの
データを乗せ、ある１つのＤＱピンの出力バッファに入
力し、そのＤＱピンから出力させる。
【００３４】図１１は、図１０に示したカウンタデータ
制御回路１００１の構成を示すブロック図である。図１
１を参照して、カウンタデータ制御回路１００１は、４
ビットカウンタ回路１１０１と、デコード回路１１０２
と、カウンタ出力制御回路１１０３とを備える。４ビッ
トカウンタ回路１１０１にはトリガ信号ＴＲＧとカウン
タ出力モードイネーブル信号ＴＥとが入力され、その出
力ノードはデコード回路１１０２に接続されている。デ
コード回路１１０２の出力はカウンタ出力コントロール
回路１１０３に接続されている。カウンタ出力コントロ
ール回路１１０３にはリフレッシュアドレスデータＣＴ
０〜ＣＴｉが入力され、その出力はデータ出力ピンＤＱ
０〜ＤＱｎのうちのある１つのデータ出力ピンＤＱｋに
接続されている。ここでは、ｉは８以上１６以下の場合
を例にして説明する。
制御回路１００１の構成を示すブロック図である。図１
１を参照して、カウンタデータ制御回路１００１は、４
ビットカウンタ回路１１０１と、デコード回路１１０２
と、カウンタ出力制御回路１１０３とを備える。４ビッ
トカウンタ回路１１０１にはトリガ信号ＴＲＧとカウン
タ出力モードイネーブル信号ＴＥとが入力され、その出
力ノードはデコード回路１１０２に接続されている。デ
コード回路１１０２の出力はカウンタ出力コントロール
回路１１０３に接続されている。カウンタ出力コントロ
ール回路１１０３にはリフレッシュアドレスデータＣＴ
０〜ＣＴｉが入力され、その出力はデータ出力ピンＤＱ
０〜ＤＱｎのうちのある１つのデータ出力ピンＤＱｋに
接続されている。ここでは、ｉは８以上１６以下の場合
を例にして説明する。
【００３５】図１２は、図１０の４ビットカウンタ回路
１１０１を示すブロック図である。図１２を参照して、
４ビットカウンタ回路１１０１は、２ビットカウンタ１
３００〜１３０３と、インバータ１３０４と、遅延回路
１３０５と、ＮＡＮＤ回路１３０６とを備える。ＮＡＮ
Ｄ回路１３０６の一方の入力ノードにはカウンタ出力モ
ードイネーブル信号ＴＥが与えられ、他方の入力ノード
にはカウンタ出力モードイネーブル信号ＴＥがインバー
タ１３０４で反転され遅延回路１３０５で遅延されて与
えられている。ＮＡＮＤ回路１３０６の出力信号φ３０
は、２ビットカウンタ１３０１〜１３０３に入力されて
いる。２ビットカウンタ１３００にはトリガ信号ＴＲＧ
が入力されている。２ビットカウンタ１３０１〜１３０
３にはさらに、リフレッシュアドレスＣＴ（０）〜ＣＴ
（３）が入力されている。
１１０１を示すブロック図である。図１２を参照して、
４ビットカウンタ回路１１０１は、２ビットカウンタ１
３００〜１３０３と、インバータ１３０４と、遅延回路
１３０５と、ＮＡＮＤ回路１３０６とを備える。ＮＡＮ
Ｄ回路１３０６の一方の入力ノードにはカウンタ出力モ
ードイネーブル信号ＴＥが与えられ、他方の入力ノード
にはカウンタ出力モードイネーブル信号ＴＥがインバー
タ１３０４で反転され遅延回路１３０５で遅延されて与
えられている。ＮＡＮＤ回路１３０６の出力信号φ３０
は、２ビットカウンタ１３０１〜１３０３に入力されて
いる。２ビットカウンタ１３００にはトリガ信号ＴＲＧ
が入力されている。２ビットカウンタ１３０１〜１３０
３にはさらに、リフレッシュアドレスＣＴ（０）〜ＣＴ
（３）が入力されている。
【００３６】図１３は、図１２の２ビットカウンタ１３
０ｋを示す回路図である。図１４は、図１２に示した４
ビットカウンタ１１０１の出力信号を説明するためのタ
イミングチャートある。図１２〜１４を参照して、信号
φ３０はＴＥがＬレベルから活性化されＨレベルになる
と一定期間Ｌレベルとなり、２ビットカウンタ１３００
〜１３０３の出力信号ＯＣ（０）〜ＯＣ（３）がすべて
Ｌレベルにリセットされる。その後２ビットカウンタ１
３００に入力されているトリガ信号ＴＲＧがＨレベルか
らＬレベルになると、出力信号ＯＣ（０）〜ＯＣ（３）
は４ビットのアドレスとして変化する。すなわち、トリ
ガ信号ＴＲＧがＨレベルになるごとに出力信号ＯＣ
（０）〜ＯＣ（３）がカウントアップされていく。
０ｋを示す回路図である。図１４は、図１２に示した４
ビットカウンタ１１０１の出力信号を説明するためのタ
イミングチャートある。図１２〜１４を参照して、信号
φ３０はＴＥがＬレベルから活性化されＨレベルになる
と一定期間Ｌレベルとなり、２ビットカウンタ１３００
〜１３０３の出力信号ＯＣ（０）〜ＯＣ（３）がすべて
Ｌレベルにリセットされる。その後２ビットカウンタ１
３００に入力されているトリガ信号ＴＲＧがＨレベルか
らＬレベルになると、出力信号ＯＣ（０）〜ＯＣ（３）
は４ビットのアドレスとして変化する。すなわち、トリ
ガ信号ＴＲＧがＨレベルになるごとに出力信号ＯＣ
（０）〜ＯＣ（３）がカウントアップされていく。
【００３７】図１５，１６は、図１１に示したデコード
回路１１０２を示す回路図である。図１５，１６を参照
して、デコード回路１１０２は、ＮＡＮＤ回路１６２０
〜１６２９と、インバータ１６３０〜１６３９とを備え
る。このデコード回路１１０２は、出力信号ＯＣ（０）
〜ＯＣ（３）を信号ＣＸ（０）〜ＣＸ（ｉ）にデコード
する。そのとき、デコード回路１１０２において、４ビ
ットカウンタ回路１１０１からの出力信号ＯＣ（０）〜
ＯＣ（３）とそれらの反転信号／ＯＣ（０）〜／ＯＣ
（３）とにより出力信号ＣＸ（０）〜ＣＸ（ｉ）のうち
一つだけが選択されＨレベルとなる。
回路１１０２を示す回路図である。図１５，１６を参照
して、デコード回路１１０２は、ＮＡＮＤ回路１６２０
〜１６２９と、インバータ１６３０〜１６３９とを備え
る。このデコード回路１１０２は、出力信号ＯＣ（０）
〜ＯＣ（３）を信号ＣＸ（０）〜ＣＸ（ｉ）にデコード
する。そのとき、デコード回路１１０２において、４ビ
ットカウンタ回路１１０１からの出力信号ＯＣ（０）〜
ＯＣ（３）とそれらの反転信号／ＯＣ（０）〜／ＯＣ
（３）とにより出力信号ＣＸ（０）〜ＣＸ（ｉ）のうち
一つだけが選択されＨレベルとなる。
【００３８】図１７は、図１１に示したカウンタ出力制
御回路１１０３を示す回路図である。図１７を参照し
て、カウンタ出力制御回路１１０３は、クロックドイン
バータ１８０ｍ（ｍ＝０〜ｉ）を備える。リフレッシュ
アドレス信号ＣＴ（０）〜ＣＴ（ｉ）のデータバスをク
ロックドインバータ１８０ｍ（ｍ＝０〜ｉ）で制御して
いる。すなわち、上記出力信号ＣＸ（０）〜ＣＸ（ｉ）
によりクロックドインバータはオン／オフし、Ｈレベル
の出力信号により選択されオンしたクロックドインバー
タを介して、リフレッシュアドレスＣＴ（０）〜ＣＴ
（ｉ）のうち一つだけが選択され、リフレッシュアドレ
スとして出力される。
御回路１１０３を示す回路図である。図１７を参照し
て、カウンタ出力制御回路１１０３は、クロックドイン
バータ１８０ｍ（ｍ＝０〜ｉ）を備える。リフレッシュ
アドレス信号ＣＴ（０）〜ＣＴ（ｉ）のデータバスをク
ロックドインバータ１８０ｍ（ｍ＝０〜ｉ）で制御して
いる。すなわち、上記出力信号ＣＸ（０）〜ＣＸ（ｉ）
によりクロックドインバータはオン／オフし、Ｈレベル
の出力信号により選択されオンしたクロックドインバー
タを介して、リフレッシュアドレスＣＴ（０）〜ＣＴ
（ｉ）のうち一つだけが選択され、リフレッシュアドレ
スとして出力される。
【００３９】図１８は、図１０のＤＲＡＭ１０００にお
ける最終的なリフレッシュアドレス出力を示すタイミン
グチャートである。ここでは、カウンタ出力モードへの
切換を、前述の実施の形態１の場合と同様にＷＣＢＲと
スーパーＶＩＨとにより行なっている。すなわち、ＷＣ
ＢＲかつスーパーＶＩＨであると判定されると、トリガ
信号ＴＲＧに応答してある一つのデータ出力ピンＤＱ
（ｘ）からシリアルにリフレッシュカウンタ回路で生成
されたリフレッシュアドレスＣＴ（０）〜ＣＴ（ｉ）が
出力される。
ける最終的なリフレッシュアドレス出力を示すタイミン
グチャートである。ここでは、カウンタ出力モードへの
切換を、前述の実施の形態１の場合と同様にＷＣＢＲと
スーパーＶＩＨとにより行なっている。すなわち、ＷＣ
ＢＲかつスーパーＶＩＨであると判定されると、トリガ
信号ＴＲＧに応答してある一つのデータ出力ピンＤＱ
（ｘ）からシリアルにリフレッシュカウンタ回路で生成
されたリフレッシュアドレスＣＴ（０）〜ＣＴ（ｉ）が
出力される。
【００４０】したがって、アドレスの数（ｉ＋１）がデ
ータ入出力ピンの数（ｎ＋１）より多い場合であって
も、データ入出力ピンを用いてリフレッシュアドレスを
出力することが可能である。
ータ入出力ピンの数（ｎ＋１）より多い場合であって
も、データ入出力ピンを用いてリフレッシュアドレスを
出力することが可能である。
【００４１】ここで、上記の例では、トリガ信号ＴＲＧ
を外部から入力ピンを介してＤＲＡＭ内部に入力してい
たが、以下図１９に示すようなトリガ信号ＴＲＧ生成回
路をＤＲＡＭ内部に設けてもよい。
を外部から入力ピンを介してＤＲＡＭ内部に入力してい
たが、以下図１９に示すようなトリガ信号ＴＲＧ生成回
路をＤＲＡＭ内部に設けてもよい。
【００４２】図１９は、トリガ信号生成回路１９００を
示す回路図である。図１９を参照して、トリガ信号生成
回路１９００はリングオシレータであり、活性化されＨ
レベルになったカウンタ出力モードイネーブル信号ＴＥ
に応答して、カウンタ出力モード時のみトリガ信号ＴＲ
Ｇを生成する。
示す回路図である。図１９を参照して、トリガ信号生成
回路１９００はリングオシレータであり、活性化されＨ
レベルになったカウンタ出力モードイネーブル信号ＴＥ
に応答して、カウンタ出力モード時のみトリガ信号ＴＲ
Ｇを生成する。
【００４３】以上のように、本発明の実施の形態２によ
るＤＲＡＭ１０００によれば、アドレスの数（ｉ＋１）
がデータ入出力ピンの数（ｎ＋１）より多い場合であっ
ても、データ入出力ピンを用いてリフレッシュアドレス
ＣＴ（０）〜ＣＴ（ｉ）を出力することが可能である。
るＤＲＡＭ１０００によれば、アドレスの数（ｉ＋１）
がデータ入出力ピンの数（ｎ＋１）より多い場合であっ
ても、データ入出力ピンを用いてリフレッシュアドレス
ＣＴ（０）〜ＣＴ（ｉ）を出力することが可能である。
【００４４】（３） 実施の形態３ 図２０は、本発明の実施の形態３によるＤＲＡＭ２００
０の構成を示すブロック図である。図２０を参照して、
ＤＲＡＭ２０００は、メモリセル１０１と、ロウデコー
ダ１０２と、コラムデコーダ１０３と、ロウアドレスス
トローブ信号／ＲＡＳとコラムアドレスストローブ信号
／ＣＡＳとライトイネーブル信号／ＷＥと出力イネーブ
ル信号／ＯＥとが入力されそれらを制御する内部コント
ロール回路１０４と、外部アドレス信号を入力するため
の（ｉ＋１）本のアドレスピンＡ０〜Ａｉと、アドレス
バッファ１０５と、リフレッシュカウンタ回路１０６
と、データを出力するための（ｎ＋１）本のデータ出力
ピンＤＱ０〜ＤＱｎと、出力バッファ１０７と、ロウア
ドレスストローブ信号／ＲＡＳとコラムアドレスストロ
ーブ信号／ＣＡＳとライトイネーブル信号／ＷＥと出力
イネーブル信号／ＯＥとに基づいて出力バッファ１０７
からリフレッシュアドレスを出力させるカウンタ出力モ
ードイネーブル信号ＴＥを出力するカウンタ出力モード
設定回路１０８と、リフレッシュアドレス出力専用ピン
または出力パッド２００１と、リフレッシュアドレス出
力バッファ２００７とを備える。メモリセル１０１はロ
ウデコーダ１０２とコラムデコーダ１０３とに接続され
ている。アドレス入力ピンＡ０〜Ａｉはアドレスバッフ
ァ１０５に接続されている。アドレスバッファ１０５は
ロウデコーダ１０２とコラムデコーダ１０３と、内部コ
ントロール回路１０４とリフレッシュカウンタ回路１０
６とに接続されている。データ出力ピンＤＱ０〜ＤＱｎ
は出力バッファ１０７に接続されている。出力バッファ
１０７は、コラムデコーダ１０３に接続されている。リ
フレッシュアドレス出力バッファ２００７は、リフレッ
シュカウンタ回路１０６と、カウンタ出力モード設定回
路１０８と、リフレッシュアドレス出力専用ピンまたは
出力パッド２００１とに接続されている。リフレッシュ
アドレス出力バッファ２００７は、ＮＡＮＤ回路２００
２と、インバータ２００３とを備える。ＮＡＮＤ回路２
００２の一方の入力ノードには、リフレッシュカウンタ
回路１０６で生成され出力されたリフレッシュアドレス
信号ＣＴが入力され、他方の入力ノードには、カウンタ
出力モードイネーブル信号ＴＥが入力されている。
０の構成を示すブロック図である。図２０を参照して、
ＤＲＡＭ２０００は、メモリセル１０１と、ロウデコー
ダ１０２と、コラムデコーダ１０３と、ロウアドレスス
トローブ信号／ＲＡＳとコラムアドレスストローブ信号
／ＣＡＳとライトイネーブル信号／ＷＥと出力イネーブ
ル信号／ＯＥとが入力されそれらを制御する内部コント
ロール回路１０４と、外部アドレス信号を入力するため
の（ｉ＋１）本のアドレスピンＡ０〜Ａｉと、アドレス
バッファ１０５と、リフレッシュカウンタ回路１０６
と、データを出力するための（ｎ＋１）本のデータ出力
ピンＤＱ０〜ＤＱｎと、出力バッファ１０７と、ロウア
ドレスストローブ信号／ＲＡＳとコラムアドレスストロ
ーブ信号／ＣＡＳとライトイネーブル信号／ＷＥと出力
イネーブル信号／ＯＥとに基づいて出力バッファ１０７
からリフレッシュアドレスを出力させるカウンタ出力モ
ードイネーブル信号ＴＥを出力するカウンタ出力モード
設定回路１０８と、リフレッシュアドレス出力専用ピン
または出力パッド２００１と、リフレッシュアドレス出
力バッファ２００７とを備える。メモリセル１０１はロ
ウデコーダ１０２とコラムデコーダ１０３とに接続され
ている。アドレス入力ピンＡ０〜Ａｉはアドレスバッフ
ァ１０５に接続されている。アドレスバッファ１０５は
ロウデコーダ１０２とコラムデコーダ１０３と、内部コ
ントロール回路１０４とリフレッシュカウンタ回路１０
６とに接続されている。データ出力ピンＤＱ０〜ＤＱｎ
は出力バッファ１０７に接続されている。出力バッファ
１０７は、コラムデコーダ１０３に接続されている。リ
フレッシュアドレス出力バッファ２００７は、リフレッ
シュカウンタ回路１０６と、カウンタ出力モード設定回
路１０８と、リフレッシュアドレス出力専用ピンまたは
出力パッド２００１とに接続されている。リフレッシュ
アドレス出力バッファ２００７は、ＮＡＮＤ回路２００
２と、インバータ２００３とを備える。ＮＡＮＤ回路２
００２の一方の入力ノードには、リフレッシュカウンタ
回路１０６で生成され出力されたリフレッシュアドレス
信号ＣＴが入力され、他方の入力ノードには、カウンタ
出力モードイネーブル信号ＴＥが入力されている。
【００４５】カウンタ出力モードイネーブル信号ＴＥが
活性化されＨレベルで、かつ、リフレッシュアドレス信
号ＣＴが入力されると、リフレッシュアドレス出力バッ
ファ２００は、リフレッシュアドレス出力専用ピンまた
は出力パッド２００１を介して外部へリフレッシュアド
レス信号ＣＴを出力する。
活性化されＨレベルで、かつ、リフレッシュアドレス信
号ＣＴが入力されると、リフレッシュアドレス出力バッ
ファ２００は、リフレッシュアドレス出力専用ピンまた
は出力パッド２００１を介して外部へリフレッシュアド
レス信号ＣＴを出力する。
【００４６】以上のように、本発明の実施の形態３のＤ
ＲＡＭ２０００によれば、リフレッシュアドレス信号Ｃ
Ｔをリフレッシュアドレス出力専用ピンまたは出力パッ
ド２００１から出力することができる。
ＲＡＭ２０００によれば、リフレッシュアドレス信号Ｃ
Ｔをリフレッシュアドレス出力専用ピンまたは出力パッ
ド２００１から出力することができる。
【００４７】（４） 実施の形態４ 図２１は、本発明の実施の形態４によるＤＲＡＭ２１０
０の構成を示すブロック図である。図２１を参照して、
ＤＲＡＭ２１００は、メモリセル１０１と、ロウデコー
ダ１０２と、コラムデコーダ１０３と、ロウアドレスス
トローブ信号／ＲＡＳとコラムアドレスストローブ信号
／ＣＡＳとライトイネーブル信号／ＷＥと出力イネーブ
ル信号／ＯＥとが入力されそれらを制御する内部コント
ロール回路１０４と、外部アドレス信号を入力するため
の（ｉ＋１）本のアドレスピンＡ０〜Ａｉと、アドレス
バッファ１０５と、リフレッシュカウンタ回路１０６
と、データを出力するための（ｎ＋１）本のデータ出力
ピンＤＱ０〜ＤＱｎと、出力バッファ１０７と、カウン
タ出力モードイネーブル信号ＴＥを出力するカウンタ出
力モード設定回路１０８と、出力イネーブル信号／ＯＥ
等のクロックピン２１０１と、出力イネーブル信号／Ｏ
Ｅ等の入力バッファ２１０５と、リフレッシュアドレス
出力バッファ２１０７とを備える。メモリセル１０１は
ロウデコーダ１０２とコラムデコーダ１０３とに接続さ
れている。アドレス入力ピンＡ０〜Ａｉはアドレスバッ
ファ１０５に接続されている。アドレスバッファ１０５
はロウデコーダ１０２とコラムデコーダ１０３と、内部
コントロール回路１０４とリフレッシュカウンタ回路１
０６とに接続されている。データ出力ピンＤＱ０〜ＤＱ
ｎは出力バッファ１０７に接続されている。出力バッフ
ァ１０７は、コラムデコーダ１０３に接続されている。
リフレッシュアドレス出力バッファ２１１７は、リフレ
ッシュカウンタ回路１０６と、カウンタ出力モード設定
回路１０８と、出力イネーブル／ＯＥ信号等のクロック
ピン２１０１とに接続されている。
０の構成を示すブロック図である。図２１を参照して、
ＤＲＡＭ２１００は、メモリセル１０１と、ロウデコー
ダ１０２と、コラムデコーダ１０３と、ロウアドレスス
トローブ信号／ＲＡＳとコラムアドレスストローブ信号
／ＣＡＳとライトイネーブル信号／ＷＥと出力イネーブ
ル信号／ＯＥとが入力されそれらを制御する内部コント
ロール回路１０４と、外部アドレス信号を入力するため
の（ｉ＋１）本のアドレスピンＡ０〜Ａｉと、アドレス
バッファ１０５と、リフレッシュカウンタ回路１０６
と、データを出力するための（ｎ＋１）本のデータ出力
ピンＤＱ０〜ＤＱｎと、出力バッファ１０７と、カウン
タ出力モードイネーブル信号ＴＥを出力するカウンタ出
力モード設定回路１０８と、出力イネーブル信号／ＯＥ
等のクロックピン２１０１と、出力イネーブル信号／Ｏ
Ｅ等の入力バッファ２１０５と、リフレッシュアドレス
出力バッファ２１０７とを備える。メモリセル１０１は
ロウデコーダ１０２とコラムデコーダ１０３とに接続さ
れている。アドレス入力ピンＡ０〜Ａｉはアドレスバッ
ファ１０５に接続されている。アドレスバッファ１０５
はロウデコーダ１０２とコラムデコーダ１０３と、内部
コントロール回路１０４とリフレッシュカウンタ回路１
０６とに接続されている。データ出力ピンＤＱ０〜ＤＱ
ｎは出力バッファ１０７に接続されている。出力バッフ
ァ１０７は、コラムデコーダ１０３に接続されている。
リフレッシュアドレス出力バッファ２１１７は、リフレ
ッシュカウンタ回路１０６と、カウンタ出力モード設定
回路１０８と、出力イネーブル／ＯＥ信号等のクロック
ピン２１０１とに接続されている。
【００４８】図２２は、図２１に示したリフレッシュア
ドレス出力バッファ２１１７を示す回路図である。図２
２を参照して、リフレッシュアドレス出力バッファ２１
１７は、ＮＡＮＤ回路２１０２，２１０５と、インバー
タ２１０３，２１０４と、２１０６と、レベル変換回路
２１０８と、ＮＭＯＳトランジスタ２１０９，２１１０
とを備える。ＮＭＯＳトランジスタ２１０９，２１１０
の一方のソース・ドレイン電極は互いに接続され、出力
イネーブル／ＯＥ信号等のクロックピン２１０１と、ア
ドレスバッファ１０５の入力ノードに接続されている。
ＮＭＯＳトランジスタ２１０９の他方のソース・ドレイ
ン電極はＶｃｃ電源に接続されている。ＮＭＯＳトラン
ジスタ２１１０の他方のソース・ドレイン電極は接地さ
れている。ＮＡＮＤ回路２１０２の一方の入力ノードに
は、リフレッシュカウンタ回路１０６で生成され出力さ
れたリフレッシュアドレス信号ＣＴが入力され、他方の
入力ノードには、カウンタ出力モードイネーブル信号Ｔ
Ｅが入力されている。ＮＡＮＤ回路２１０２の出力はイ
ンバータ２１０３で反転されレベル変換回路２１０８で
レベル変換されＶｃｃ＋Ｖｔｈ（ｎｃｈ）以上に昇圧さ
れ、ＮＭＯＳトランジスタ２１０９のゲート電極に与え
られる。ＮＡＮＤ回路２１０５の一方の入力ノードに
は、インバータ２１０４を介してリフレッシュアドレス
信号ＣＴが入力され、他方の入力ノードには、カウンタ
出力モードイネーブル信号ＴＥが入力されている。ＮＡ
ＮＤ回路２１０５の出力はインバータ２１０６で反転さ
れ、ＮＭＯＳトランジスタ２１１０のゲート電極に与え
られる。ＮＡＮＤ回路２１０５の出力はインバータ２１
０６で反転され、ＮＭＯＳトランジスタ２１１０のゲー
ト電極に与えられる。
ドレス出力バッファ２１１７を示す回路図である。図２
２を参照して、リフレッシュアドレス出力バッファ２１
１７は、ＮＡＮＤ回路２１０２，２１０５と、インバー
タ２１０３，２１０４と、２１０６と、レベル変換回路
２１０８と、ＮＭＯＳトランジスタ２１０９，２１１０
とを備える。ＮＭＯＳトランジスタ２１０９，２１１０
の一方のソース・ドレイン電極は互いに接続され、出力
イネーブル／ＯＥ信号等のクロックピン２１０１と、ア
ドレスバッファ１０５の入力ノードに接続されている。
ＮＭＯＳトランジスタ２１０９の他方のソース・ドレイ
ン電極はＶｃｃ電源に接続されている。ＮＭＯＳトラン
ジスタ２１１０の他方のソース・ドレイン電極は接地さ
れている。ＮＡＮＤ回路２１０２の一方の入力ノードに
は、リフレッシュカウンタ回路１０６で生成され出力さ
れたリフレッシュアドレス信号ＣＴが入力され、他方の
入力ノードには、カウンタ出力モードイネーブル信号Ｔ
Ｅが入力されている。ＮＡＮＤ回路２１０２の出力はイ
ンバータ２１０３で反転されレベル変換回路２１０８で
レベル変換されＶｃｃ＋Ｖｔｈ（ｎｃｈ）以上に昇圧さ
れ、ＮＭＯＳトランジスタ２１０９のゲート電極に与え
られる。ＮＡＮＤ回路２１０５の一方の入力ノードに
は、インバータ２１０４を介してリフレッシュアドレス
信号ＣＴが入力され、他方の入力ノードには、カウンタ
出力モードイネーブル信号ＴＥが入力されている。ＮＡ
ＮＤ回路２１０５の出力はインバータ２１０６で反転さ
れ、ＮＭＯＳトランジスタ２１１０のゲート電極に与え
られる。ＮＡＮＤ回路２１０５の出力はインバータ２１
０６で反転され、ＮＭＯＳトランジスタ２１１０のゲー
ト電極に与えられる。
【００４９】カウンタ出力モードイネーブル信号ＴＥが
活性化されＨレベルで、かつ、リフレッシュアドレス信
号ＣＴが入力されると、リフレッシュアドレス出力バッ
ファ２１１７は、出力イネーブル／ＯＥ信号等のクロッ
クピン２１０１を介して外部へリフレッシュアドレス信
号ＣＴを出力する。
活性化されＨレベルで、かつ、リフレッシュアドレス信
号ＣＴが入力されると、リフレッシュアドレス出力バッ
ファ２１１７は、出力イネーブル／ＯＥ信号等のクロッ
クピン２１０１を介して外部へリフレッシュアドレス信
号ＣＴを出力する。
【００５０】以上のように、本発明の実施の形態４のＤ
ＲＡＭ２１００によれば、リフレッシュアドレス信号Ｃ
Ｔを出力イネーブル／ＯＥ信号等のクロックピン２１０
１から出力することができる。
ＲＡＭ２１００によれば、リフレッシュアドレス信号Ｃ
Ｔを出力イネーブル／ＯＥ信号等のクロックピン２１０
１から出力することができる。
【００５１】（５） 実施の形態５ 実施の形態５は、セルフリフレッシュモードでリフレッ
シュが行なわれるＤＲＡＭについて適応したものであ
る。
シュが行なわれるＤＲＡＭについて適応したものであ
る。
【００５２】図２３は、本発明の実施の形態５によるＤ
ＲＡＭ２２００の構成を示すブロック図である。図２３
を参照して、ＤＲＡＭ２２００は、メモリセル１０１
と、ロウデコーダ１０２と、コラムデコーダ１０３と、
ロウアドレスストローブ信号／ＲＡＳとコラムアドレス
ストローブ信号／ＣＡＳとライトイネーブル信号／ＷＥ
と出力イネーブル信号／ＯＥとが入力されそれらを制御
する内部コントロール回路１０４と、外部アドレス信号
を入力するための（ｉ＋１）本のアドレスピンＡ０〜Ａ
ｉと、アドレスバッファ１０５と、リフレッシュカウン
タ回路１０６と、データを出力するための（ｎ＋１）本
のデータ出力ピンＤＱ０〜ＤＱｎと、出力バッファ１０
７と、ＣＢＲタイミングに基づいてカウンタ出力モード
イネーブル信号ＴＥを出力するセルフリフレッシュ制御
回路２２０１と、出力バッファ１０７とを備える。メモ
リセル１０１はロウデコーダ１０２とコラムデコーダ１
０３とに接続されている。アドレス入力ピンＡ０〜Ａｉ
はアドレスバッファ１０５に接続されている。アドレス
バッファ１０５はロウデコーダ１０２とコラムデコーダ
１０３と、内部コントロール回路１０４とリフレッシュ
カウンタ回路１０６とに接続されている。データ出力ピ
ンＤＱ０〜ＤＱｎは出力バッファ１０７に接続されてい
る。出力バッファ１０７は、セルフリフレッシュ制御回
路２２０１と、リフレッシュカウンタ回路１０６と、コ
ラムデコーダ１０３とに接続されている。セルフリフレ
ッシュ制御回路２２０１は、リフレッシュカウンタ回路
１０６と、内部コントロール回路１０４とに接続されて
いる。
ＲＡＭ２２００の構成を示すブロック図である。図２３
を参照して、ＤＲＡＭ２２００は、メモリセル１０１
と、ロウデコーダ１０２と、コラムデコーダ１０３と、
ロウアドレスストローブ信号／ＲＡＳとコラムアドレス
ストローブ信号／ＣＡＳとライトイネーブル信号／ＷＥ
と出力イネーブル信号／ＯＥとが入力されそれらを制御
する内部コントロール回路１０４と、外部アドレス信号
を入力するための（ｉ＋１）本のアドレスピンＡ０〜Ａ
ｉと、アドレスバッファ１０５と、リフレッシュカウン
タ回路１０６と、データを出力するための（ｎ＋１）本
のデータ出力ピンＤＱ０〜ＤＱｎと、出力バッファ１０
７と、ＣＢＲタイミングに基づいてカウンタ出力モード
イネーブル信号ＴＥを出力するセルフリフレッシュ制御
回路２２０１と、出力バッファ１０７とを備える。メモ
リセル１０１はロウデコーダ１０２とコラムデコーダ１
０３とに接続されている。アドレス入力ピンＡ０〜Ａｉ
はアドレスバッファ１０５に接続されている。アドレス
バッファ１０５はロウデコーダ１０２とコラムデコーダ
１０３と、内部コントロール回路１０４とリフレッシュ
カウンタ回路１０６とに接続されている。データ出力ピ
ンＤＱ０〜ＤＱｎは出力バッファ１０７に接続されてい
る。出力バッファ１０７は、セルフリフレッシュ制御回
路２２０１と、リフレッシュカウンタ回路１０６と、コ
ラムデコーダ１０３とに接続されている。セルフリフレ
ッシュ制御回路２２０１は、リフレッシュカウンタ回路
１０６と、内部コントロール回路１０４とに接続されて
いる。
【００５３】セルフリフレッシュモード中にセルフカウ
ンタ出力モードに入ると、アドレスの数がデータ出力ピ
ンの数よりも少ない場合は、実施の形態１で述べたのと
同様に、データ出力ピンＤＱ０〜ＤＱｉからリフレッシ
ュアドレスＣＴ（０）〜ＣＴ（ｉ）が出力される。この
ときセルフカウンタ出力モードは、セルフリフレッシュ
モードに入る前から予め入っていてもよい。
ンタ出力モードに入ると、アドレスの数がデータ出力ピ
ンの数よりも少ない場合は、実施の形態１で述べたのと
同様に、データ出力ピンＤＱ０〜ＤＱｉからリフレッシ
ュアドレスＣＴ（０）〜ＣＴ（ｉ）が出力される。この
ときセルフカウンタ出力モードは、セルフリフレッシュ
モードに入る前から予め入っていてもよい。
【００５４】図２４は、図２３に示した内部コントロー
ル回路１０４およびセルフリフレッシュ制御回路２２０
１の構成の一部を示すブロック図である。図２３を参照
して、内部コントロール回路１０４およびセルフリフレ
ッシュ制御回路２２０１には、ＣＢＲ検出回路２３０１
と、セルフリフレッシュ制御回路２２０１内のセルフリ
フレッシュモードタイマー回路２３０２と、ＮＡＮＤ回
路２３０３と、インバータ２３０４とが含まれている。
ル回路１０４およびセルフリフレッシュ制御回路２２０
１の構成の一部を示すブロック図である。図２３を参照
して、内部コントロール回路１０４およびセルフリフレ
ッシュ制御回路２２０１には、ＣＢＲ検出回路２３０１
と、セルフリフレッシュ制御回路２２０１内のセルフリ
フレッシュモードタイマー回路２３０２と、ＮＡＮＤ回
路２３０３と、インバータ２３０４とが含まれている。
【００５５】図２５は、図２３に示したＤＲＡＭ２２０
０の動作を説明するためのタイミングチャートである。
図２３〜２５を参照して、セルフリフレッシュモードタ
イマー回路２３０２は、ＣＢＲ検出回路２３０１から入
力されるＣＢＲ検知信号が活性化されると、定期的にＨ
レベルのセルフリフレッシュモード信号ＳＥを出力す
る。ＮＡＮＤ回路２３０３の一方の入力ノードにはこの
セルフリフレッシュモード信号ＳＥが、他方の入力ノー
ドにはセルフリフレッシュ出力モードであるときＨレベ
ルになるセルフカウンタ出力イネーブル信号ＴＥＳが入
力されている。よって、セルフリフレッシュモード信号
ＳＥおよびセルフリフレッシュモード信号ＳＥがともに
Ｈレベルであるとき、ＮＡＮＤ回路２３０８の出力はＬ
レベルとなって、インバータ２３０４を介して得られる
カウンタ出力モードイネーブル信号ＴＥはＨレベルとな
る。これにより、実施の形態１の場合と同様にして、出
力バッファ１０７からデータ入出力ピンＤＱ０〜ＤＱｎ
を介してリフレッシュカウンタ回路１０６で生成された
リフレッシュアドレス信号ＣＴ（０）〜ＣＴ（ｉ）が出
力される。
０の動作を説明するためのタイミングチャートである。
図２３〜２５を参照して、セルフリフレッシュモードタ
イマー回路２３０２は、ＣＢＲ検出回路２３０１から入
力されるＣＢＲ検知信号が活性化されると、定期的にＨ
レベルのセルフリフレッシュモード信号ＳＥを出力す
る。ＮＡＮＤ回路２３０３の一方の入力ノードにはこの
セルフリフレッシュモード信号ＳＥが、他方の入力ノー
ドにはセルフリフレッシュ出力モードであるときＨレベ
ルになるセルフカウンタ出力イネーブル信号ＴＥＳが入
力されている。よって、セルフリフレッシュモード信号
ＳＥおよびセルフリフレッシュモード信号ＳＥがともに
Ｈレベルであるとき、ＮＡＮＤ回路２３０８の出力はＬ
レベルとなって、インバータ２３０４を介して得られる
カウンタ出力モードイネーブル信号ＴＥはＨレベルとな
る。これにより、実施の形態１の場合と同様にして、出
力バッファ１０７からデータ入出力ピンＤＱ０〜ＤＱｎ
を介してリフレッシュカウンタ回路１０６で生成された
リフレッシュアドレス信号ＣＴ（０）〜ＣＴ（ｉ）が出
力される。
【００５６】したがって、セルフリフレッシュ機能を有
するＤＲＡＭ２２００において、セルフリフレッシュモ
ード時に、自動的にリフレッシュアドレスを外部に出力
することができる。さらにリフレッシュアドレスはデー
タ入出力ピンＤＱ０〜ＤＱｎを利用して出力されるの
で、特別なピンを設ける必要がない。
するＤＲＡＭ２２００において、セルフリフレッシュモ
ード時に、自動的にリフレッシュアドレスを外部に出力
することができる。さらにリフレッシュアドレスはデー
タ入出力ピンＤＱ０〜ＤＱｎを利用して出力されるの
で、特別なピンを設ける必要がない。
【００５７】以上のように、本発明の実施の形態４のＤ
ＲＡＭ２２００によれば、セルフリフレッシュ機能を有
する場合、セルフリフレッシュモード時に自動的にリフ
レッシュアドレスを外部に出力することができるので、
リフレッシュアドレスの値を確認し、動作状態を確認す
ることが可能となる。また、そのための特別なピンを設
ける必要がないので、従来からの設計仕様に適用しやす
い。
ＲＡＭ２２００によれば、セルフリフレッシュ機能を有
する場合、セルフリフレッシュモード時に自動的にリフ
レッシュアドレスを外部に出力することができるので、
リフレッシュアドレスの値を確認し、動作状態を確認す
ることが可能となる。また、そのための特別なピンを設
ける必要がないので、従来からの設計仕様に適用しやす
い。
【００５８】さらに、このＤＲＡＭ２２００に、図１０
に示した実施の形態２のＤＲＡＭ１０００の場合と同様
にカウンタデータ制御回路１００１を設けることによ
り、１つのデータ出力ピンからリフレッシュアドレスを
出力することも可能である。
に示した実施の形態２のＤＲＡＭ１０００の場合と同様
にカウンタデータ制御回路１００１を設けることによ
り、１つのデータ出力ピンからリフレッシュアドレスを
出力することも可能である。
【００５９】（６） 実施の形態６ 図２６は、本発明の実施の形態６によるＤＲＡＭ２６０
０の構成を示すブロック図である。図２６を参照して、
ＤＲＡＭ２６００は、メモリセル１０１と、ロウデコー
ダ１０２と、コラムデコーダ１０３と、ロウアドレスス
トローブ信号／ＲＡＳとコラムアドレスストローブ信号
／ＣＡＳとライトイネーブル信号／ＷＥと出力イネーブ
ル信号／ＯＥとが入力されそれらを制御する内部コント
ロール回路１０４と、外部アドレス信号を入力するため
の（ｉ＋１）本のアドレスピンＡ０〜Ａｉと、アドレス
バッファ１０５と、リフレッシュカウンタ回路１０６
と、データを出力するための（ｎ＋１）本のデータ出力
ピンＤＱ０〜ＤＱｎと、出力バッファ１０７と、カウン
タ出力モードイネーブル信号ＴＥを出力するカウンタ出
力モード設定回路１０８と、リフレッシュアドレス出力
バッファ２１１７とを備える。メモリセル１０１はロウ
デコーダ１０２とコラムデコーダ１０３とに接続されて
いる。アドレス入力ピンＡ０〜Ａｉはアドレスバッファ
１０５に接続されている。アドレスバッファ１０５はロ
ウデコーダ１０２とコラムデコーダ１０３と、内部コン
トロール回路１０４とリフレッシュカウンタ回路１０６
とに接続されている。データ出力ピンＤＱ０〜ＤＱｎは
出力バッファ１０７に接続されている。出力バッファ１
０７は、コラムデコーダ１０３に接続されている。リフ
レッシュアドレス出力バッファ２１１７は、リフレッシ
ュカウンタ回路１０６と、カウンタ出力モード設定回路
１０８と、アドレスピンＡ０〜Ａｉと、データ出力ピン
／ＯＥとに接続されている。
０の構成を示すブロック図である。図２６を参照して、
ＤＲＡＭ２６００は、メモリセル１０１と、ロウデコー
ダ１０２と、コラムデコーダ１０３と、ロウアドレスス
トローブ信号／ＲＡＳとコラムアドレスストローブ信号
／ＣＡＳとライトイネーブル信号／ＷＥと出力イネーブ
ル信号／ＯＥとが入力されそれらを制御する内部コント
ロール回路１０４と、外部アドレス信号を入力するため
の（ｉ＋１）本のアドレスピンＡ０〜Ａｉと、アドレス
バッファ１０５と、リフレッシュカウンタ回路１０６
と、データを出力するための（ｎ＋１）本のデータ出力
ピンＤＱ０〜ＤＱｎと、出力バッファ１０７と、カウン
タ出力モードイネーブル信号ＴＥを出力するカウンタ出
力モード設定回路１０８と、リフレッシュアドレス出力
バッファ２１１７とを備える。メモリセル１０１はロウ
デコーダ１０２とコラムデコーダ１０３とに接続されて
いる。アドレス入力ピンＡ０〜Ａｉはアドレスバッファ
１０５に接続されている。アドレスバッファ１０５はロ
ウデコーダ１０２とコラムデコーダ１０３と、内部コン
トロール回路１０４とリフレッシュカウンタ回路１０６
とに接続されている。データ出力ピンＤＱ０〜ＤＱｎは
出力バッファ１０７に接続されている。出力バッファ１
０７は、コラムデコーダ１０３に接続されている。リフ
レッシュアドレス出力バッファ２１１７は、リフレッシ
ュカウンタ回路１０６と、カウンタ出力モード設定回路
１０８と、アドレスピンＡ０〜Ａｉと、データ出力ピン
／ＯＥとに接続されている。
【００６０】ここで、リフレッシュアドレス出力バッフ
ァ２１１７は、図２２に示したリフレッシュアドレス出
力バッファ２１１７と同様の回路である。図２２で説明
したように、カウンタ出力モードイネーブル信号ＴＥが
活性化されＨレベルで、かつ、リフレッシュアドレス信
号ＣＴが入力されると、リフレッシュアドレス出力バッ
ファ２１１７は、アドレスピンＡ０〜Ａｉを介して外部
へリフレッシュアドレス信号ＣＴを出力する。
ァ２１１７は、図２２に示したリフレッシュアドレス出
力バッファ２１１７と同様の回路である。図２２で説明
したように、カウンタ出力モードイネーブル信号ＴＥが
活性化されＨレベルで、かつ、リフレッシュアドレス信
号ＣＴが入力されると、リフレッシュアドレス出力バッ
ファ２１１７は、アドレスピンＡ０〜Ａｉを介して外部
へリフレッシュアドレス信号ＣＴを出力する。
【００６１】以上のように、本発明の実施の形態６のＤ
ＲＡＭ２６００によれば、リフレッシュアドレス信号Ｃ
ＴをアドレスピンＡ０〜Ａｉから出力することができ
る。
ＲＡＭ２６００によれば、リフレッシュアドレス信号Ｃ
ＴをアドレスピンＡ０〜Ａｉから出力することができ
る。
【００６２】また、上記の例ではＣＢＲタイミングによ
り通常モードからカウンタ出力モードへの切換を行って
いるが、ＷＣＢＲタイミングとスーパーＶＩＨとにより
この切換を行ってもよい。
り通常モードからカウンタ出力モードへの切換を行って
いるが、ＷＣＢＲタイミングとスーパーＶＩＨとにより
この切換を行ってもよい。
【００６３】（７） 実施の形態７ 実施の形態７のＤＲＡＭは、カウンタ出力モードとセル
フカウンタ出力モードとの切替え可能なＤＲＡＭであ
る。
フカウンタ出力モードとの切替え可能なＤＲＡＭであ
る。
【００６４】図２７は、本発明の実施の形態７によるＤ
ＲＡＭ２７００の構成を示すブロック図である。図２７
を参照して、ＤＲＡＭ２７００は、図２３に示した実施
の形態５のＤＲＡＭ２３００に、モード設定回路２７０
８を加えたものである。このモード設定回路２７０８
は、図６に示した実施の形態１によるカウンタ出力モー
ド設定回路１０８にアドレス判定回路２７０１をさらに
加えたものであり、スーパーＶＨＩ判定回路６０４から
出力される判定信号はアドレス判定回路１７０１に入力
されている。
ＲＡＭ２７００の構成を示すブロック図である。図２７
を参照して、ＤＲＡＭ２７００は、図２３に示した実施
の形態５のＤＲＡＭ２３００に、モード設定回路２７０
８を加えたものである。このモード設定回路２７０８
は、図６に示した実施の形態１によるカウンタ出力モー
ド設定回路１０８にアドレス判定回路２７０１をさらに
加えたものであり、スーパーＶＨＩ判定回路６０４から
出力される判定信号はアドレス判定回路１７０１に入力
されている。
【００６５】図２８は、図２７に示したアドレス判定回
路１７０１を示す回路図である。図２８を参照して、ア
ドレス判定回路２７０１は、内部回路２８０１，２８０
２と、ＮＡＮＤ回路２８０３〜２８０６と、インバータ
２８０７〜２８１２と、ラッチ回路２８１３，２８１４
とを備える。内部回路２８０１には外部アドレス信号Ａ
２が入力されている。内部回路２８０２には外部アドレ
ス信号Ａ３が入力されている。ＮＡＮＤ回路２８０３の
一方の入力ノードには内部回路２８０１の出力が与えら
れ、他方の入力ノードにはスーパーＶＩＨ判定回路６０
４からの判定信号が入力されている。また、ＮＡＮＤ回
路２８０４の一方の入力ノードには内部回路２８０２の
出力が与えられ、他方の入力ノードには、ＮＡＮＤ回路
２８０３の場合と同様に、スーパーＶＩＨ判定回路６０
４からの判定信号が入力されている。ＮＡＮＤ回路２８
０３の出力は、インバータ２８０７を介してＮＡＮＤ回
路２８０５の一方の入力ノードおよびインバータ２８０
９を介してＮＡＮＤ回路２８０６の一方の入力ノードに
接続されている。ＮＡＮＤ回路２８０４の出力は、イン
バータ２８０９を介してＮＡＮＤ回路２８０５の他方の
入力ノードおよびインバータ２８１０を介してＮＡＮＤ
回路２８０６の他方の入力ノードに接続されている。Ｎ
ＡＮＤ回路２６０６の出力はインバータ２８１１を介し
てラッチ回路２８１３のＳ端子に入力されている。ＮＡ
ＮＤ回路２８０６の出力はインバータ２８１２を介して
ラッチ回路２８１４のＳ端子に入力されている。ラッチ
回路２８１３，２８１４のＲ端子にはリセット信号が入
力される。
路１７０１を示す回路図である。図２８を参照して、ア
ドレス判定回路２７０１は、内部回路２８０１，２８０
２と、ＮＡＮＤ回路２８０３〜２８０６と、インバータ
２８０７〜２８１２と、ラッチ回路２８１３，２８１４
とを備える。内部回路２８０１には外部アドレス信号Ａ
２が入力されている。内部回路２８０２には外部アドレ
ス信号Ａ３が入力されている。ＮＡＮＤ回路２８０３の
一方の入力ノードには内部回路２８０１の出力が与えら
れ、他方の入力ノードにはスーパーＶＩＨ判定回路６０
４からの判定信号が入力されている。また、ＮＡＮＤ回
路２８０４の一方の入力ノードには内部回路２８０２の
出力が与えられ、他方の入力ノードには、ＮＡＮＤ回路
２８０３の場合と同様に、スーパーＶＩＨ判定回路６０
４からの判定信号が入力されている。ＮＡＮＤ回路２８
０３の出力は、インバータ２８０７を介してＮＡＮＤ回
路２８０５の一方の入力ノードおよびインバータ２８０
９を介してＮＡＮＤ回路２８０６の一方の入力ノードに
接続されている。ＮＡＮＤ回路２８０４の出力は、イン
バータ２８０９を介してＮＡＮＤ回路２８０５の他方の
入力ノードおよびインバータ２８１０を介してＮＡＮＤ
回路２８０６の他方の入力ノードに接続されている。Ｎ
ＡＮＤ回路２６０６の出力はインバータ２８１１を介し
てラッチ回路２８１３のＳ端子に入力されている。ＮＡ
ＮＤ回路２８０６の出力はインバータ２８１２を介して
ラッチ回路２８１４のＳ端子に入力されている。ラッチ
回路２８１３，２８１４のＲ端子にはリセット信号が入
力される。
【００６６】図２９は、図２８に示したアドレス判定回
路２７０１に入力される信号の例を示すタイミングチャ
ートである。図２９を参照して、例えば、ＷＣＢＲタイ
ミングのロウアドレスストローブ信号／ＲＡＳの立ち下
がり時に、外部アドレス信号Ａ１がスーパーＶＩＨで、
かつ、内部回路２８０１，２８０２に入力された外部ア
ドレス信号Ａ２，Ａ３がともにＨレベルであるとき、ラ
ッチ回路２８１３のカウンタ出力モード信号Ｔｅｓｔ１
はＨレベルとなって、カウンタ出力モードに切換えられ
る。スーパーＶＩＨ判定回路６０４からの判定信号がＬ
レベルで、かつ、内部回路２８０１，２８０２に入力さ
れた外部アドレス信号Ａ２，Ａ３がともにＬレベルであ
るとき、ラッチ回路２８１３のセルフカウンタ出力モー
ド信号Ｔｅｓｔ２はＬレベルとなって、セルフカウンタ
出力モードに切換えられる。
路２７０１に入力される信号の例を示すタイミングチャ
ートである。図２９を参照して、例えば、ＷＣＢＲタイ
ミングのロウアドレスストローブ信号／ＲＡＳの立ち下
がり時に、外部アドレス信号Ａ１がスーパーＶＩＨで、
かつ、内部回路２８０１，２８０２に入力された外部ア
ドレス信号Ａ２，Ａ３がともにＨレベルであるとき、ラ
ッチ回路２８１３のカウンタ出力モード信号Ｔｅｓｔ１
はＨレベルとなって、カウンタ出力モードに切換えられ
る。スーパーＶＩＨ判定回路６０４からの判定信号がＬ
レベルで、かつ、内部回路２８０１，２８０２に入力さ
れた外部アドレス信号Ａ２，Ａ３がともにＬレベルであ
るとき、ラッチ回路２８１３のセルフカウンタ出力モー
ド信号Ｔｅｓｔ２はＬレベルとなって、セルフカウンタ
出力モードに切換えられる。
【００６７】したがって、カウンタ出力モードとセルフ
カウンタ出力モードとの２種類のモードを使い分けるこ
とができる。
カウンタ出力モードとの２種類のモードを使い分けるこ
とができる。
【００６８】以上のように本発明の実施の形態７のＤＲ
ＡＭ２７００によれば、スーパーＶＩＨとアドレスキー
入力により、リフレッシュアドレスの出力モードの使い
分けが可能となる。
ＡＭ２７００によれば、スーパーＶＩＨとアドレスキー
入力により、リフレッシュアドレスの出力モードの使い
分けが可能となる。
【００６９】（８） 実施の形態８ 図３０は、本発明の実施の形態８によるＤＲＡＭ３００
０の構成を示すブロック図である。図３０を参照して、
ＤＲＡＭ３０００は、メモリセル１０１と、ロウデコー
ダ１０２と、コラムデコーダ１０３と、ロウアドレスス
トローブ信号／ＲＡＳとコラムアドレスストローブ信号
／ＣＡＳとライトイネーブル信号／ＷＥと出力イネーブ
ル信号／ＯＥとが入力されそれらに基づいてリフレッシ
ュモードを制御するテストモード制御回路３００２と、
カウンタ出力モードイネーブル信号ＴＥを出力する、外
部アドレス信号を入力するための（ｉ＋１）本のアドレ
スピンＡ０〜Ａｉと、アドレスバッファ１０５と、リフ
レッシュカウンタ回路１０６と、データを出力するため
の（ｎ＋１）本のデータ出力ピンＤＱ０〜ＤＱｎと、出
力バッファ１０７と、ロウアドレスストローブ信号／Ｒ
ＡＳとコラムアドレスストローブ信号／ＣＡＳとライト
イネーブル信号／ＷＥと出力イネーブル信号／ＯＥとに
基づいて出力バッファ１０７からリフレッシュアドレス
を出力させ、また、外部アドレスＡ３を基に内部アドレ
スｉｎｔ．Ａｄｄｒｅｓｓを出力する入力バッファ３０
０１と、モードを切換えるためのカウンタ出力イネーブ
ル信号ＴＥを出力するテストモード制御回路３００２と
を備える。メモリセル１０１はロウデコーダ１０２とコ
ラムデコーダ１０３とに接続されている。アドレス入力
ピンＡ０〜Ａｉは、入力バッファ３００１に接続され、
入力バッファ３００１の出力はアドレスバッファ１０５
とリフレッシュカウンタ回路１０６とに接続されてい
る。アドレスバッファ１０５はロウデコーダ１０２とコ
ラムデコーダ１０３と、リフレッシュカウンタ回路１０
６とに接続されている。データ出力ピンＤＱ０〜ＤＱｎ
は出力バッファ１０７に接続されている。出力バッファ
１０７はコラムデコーダ１０３とリフレッシュカウンタ
回路１０６とテストモード制御回路３００２とに接続さ
れている。テストモード制御回路３００２から出力され
たカウンタ出力イネーブル信号ＴＥはリフレッシュカウ
ンタ回路１０６に入力される。
０の構成を示すブロック図である。図３０を参照して、
ＤＲＡＭ３０００は、メモリセル１０１と、ロウデコー
ダ１０２と、コラムデコーダ１０３と、ロウアドレスス
トローブ信号／ＲＡＳとコラムアドレスストローブ信号
／ＣＡＳとライトイネーブル信号／ＷＥと出力イネーブ
ル信号／ＯＥとが入力されそれらに基づいてリフレッシ
ュモードを制御するテストモード制御回路３００２と、
カウンタ出力モードイネーブル信号ＴＥを出力する、外
部アドレス信号を入力するための（ｉ＋１）本のアドレ
スピンＡ０〜Ａｉと、アドレスバッファ１０５と、リフ
レッシュカウンタ回路１０６と、データを出力するため
の（ｎ＋１）本のデータ出力ピンＤＱ０〜ＤＱｎと、出
力バッファ１０７と、ロウアドレスストローブ信号／Ｒ
ＡＳとコラムアドレスストローブ信号／ＣＡＳとライト
イネーブル信号／ＷＥと出力イネーブル信号／ＯＥとに
基づいて出力バッファ１０７からリフレッシュアドレス
を出力させ、また、外部アドレスＡ３を基に内部アドレ
スｉｎｔ．Ａｄｄｒｅｓｓを出力する入力バッファ３０
０１と、モードを切換えるためのカウンタ出力イネーブ
ル信号ＴＥを出力するテストモード制御回路３００２と
を備える。メモリセル１０１はロウデコーダ１０２とコ
ラムデコーダ１０３とに接続されている。アドレス入力
ピンＡ０〜Ａｉは、入力バッファ３００１に接続され、
入力バッファ３００１の出力はアドレスバッファ１０５
とリフレッシュカウンタ回路１０６とに接続されてい
る。アドレスバッファ１０５はロウデコーダ１０２とコ
ラムデコーダ１０３と、リフレッシュカウンタ回路１０
６とに接続されている。データ出力ピンＤＱ０〜ＤＱｎ
は出力バッファ１０７に接続されている。出力バッファ
１０７はコラムデコーダ１０３とリフレッシュカウンタ
回路１０６とテストモード制御回路３００２とに接続さ
れている。テストモード制御回路３００２から出力され
たカウンタ出力イネーブル信号ＴＥはリフレッシュカウ
ンタ回路１０６に入力される。
【００７０】図３１は、図３０に示したリフレッシュカ
ウンタ回路１０６を示すブロック図である。図３２は、
図３１に示した２ビットカウンタ３１０ｍを示す回路図
である。図３３は、図３０に示したＤＲＡＭ３０００の
動作を説明するためのタイミングチャートである。ここ
では、ＷＣＢＲタイミングとスーパーＶＩＨとによるモ
ード設定の場合を示す。図３０，３１を参照して、リフ
レッシュカウンタ回路１０６は、２ビットカウンタ３１
０ｍ（ｍ＝０〜ｉ）を備える。アドレスピンからアドレ
スデータｅｘｔ．Ａｄｄ（０）〜ｅｘｔ．Ａｄｄ（ｉ）
が入力され、入力バッファ３００１で内部アドレスｉｎ
ｔ．Ａｄｄ（０）〜ｉｎｔ．Ａｄｄ（ｉ）となる。内部
アドレスｉｎｔ．Ａｄｄ（０）〜ｉｎｔ．Ａｄｄ（ｉ）
はリフレッシュカウンタ回路１０６に転送される。リフ
レッシュカウンタ回路１０６内の２ビットカウンタ３１
０ｍには、外部アドレスｅｘｔ．Ａｄｄ（０）〜ｅｘ
ｔ．Ａｄｄ（ｉ）の入力初期値である内部アドレスｉｎ
ｔ．Ａｄｄ（０）〜ｉｎｔ．Ａｄｄ（ｉ）がそれぞれ入
力されている。カウンタ出力イネーブル信号ＴＥがＨレ
ベルになると、クロックドインバータ３２０３が活性化
される。よって、アドレスデータが２ビットカウンタ３
１０ｋ内のラッチ回路３２０４に転送される。その結
果、所望アドレスを入力すれば、リフレッシュカウンタ
回路１０６内のアドレスデータを、その入力した所望の
アドレスにすることができる。その後、ロウアドレスス
トローブ信号／ＲＡＳが非活性化してＨレベルになるま
での間に何らかのアドレスを入力すると、そのアドレス
データがリフレッシュカウンタ１０６に保持される。
ウンタ回路１０６を示すブロック図である。図３２は、
図３１に示した２ビットカウンタ３１０ｍを示す回路図
である。図３３は、図３０に示したＤＲＡＭ３０００の
動作を説明するためのタイミングチャートである。ここ
では、ＷＣＢＲタイミングとスーパーＶＩＨとによるモ
ード設定の場合を示す。図３０，３１を参照して、リフ
レッシュカウンタ回路１０６は、２ビットカウンタ３１
０ｍ（ｍ＝０〜ｉ）を備える。アドレスピンからアドレ
スデータｅｘｔ．Ａｄｄ（０）〜ｅｘｔ．Ａｄｄ（ｉ）
が入力され、入力バッファ３００１で内部アドレスｉｎ
ｔ．Ａｄｄ（０）〜ｉｎｔ．Ａｄｄ（ｉ）となる。内部
アドレスｉｎｔ．Ａｄｄ（０）〜ｉｎｔ．Ａｄｄ（ｉ）
はリフレッシュカウンタ回路１０６に転送される。リフ
レッシュカウンタ回路１０６内の２ビットカウンタ３１
０ｍには、外部アドレスｅｘｔ．Ａｄｄ（０）〜ｅｘ
ｔ．Ａｄｄ（ｉ）の入力初期値である内部アドレスｉｎ
ｔ．Ａｄｄ（０）〜ｉｎｔ．Ａｄｄ（ｉ）がそれぞれ入
力されている。カウンタ出力イネーブル信号ＴＥがＨレ
ベルになると、クロックドインバータ３２０３が活性化
される。よって、アドレスデータが２ビットカウンタ３
１０ｋ内のラッチ回路３２０４に転送される。その結
果、所望アドレスを入力すれば、リフレッシュカウンタ
回路１０６内のアドレスデータを、その入力した所望の
アドレスにすることができる。その後、ロウアドレスス
トローブ信号／ＲＡＳが非活性化してＨレベルになるま
での間に何らかのアドレスを入力すると、そのアドレス
データがリフレッシュカウンタ１０６に保持される。
【００７１】以上のように、本発明の実施の形態８のＤ
ＲＡＭ３０００によれば、所望のアドレスのメモリセル
について、アドレス入力、かつ、リフレッシュ動作の確
認を行うことが可能である。
ＲＡＭ３０００によれば、所望のアドレスのメモリセル
について、アドレス入力、かつ、リフレッシュ動作の確
認を行うことが可能である。
【００７２】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、ロウアドレスストローブ信号およびコラムアドレス
ストローブ信号の所定の変化と、外部から入力された所
定の電位を有する外部アドレス信号とに応答して、活性
化手段で出力手段が活性化され、リフレッシュ動作時に
アドレス生成手段から内部アドレス信号が外部へ出力さ
れるので、内部アドレス信号の状態をモニタし、リフレ
ッシュの動作確認や試験を行うことが可能となる。
ば、ロウアドレスストローブ信号およびコラムアドレス
ストローブ信号の所定の変化と、外部から入力された所
定の電位を有する外部アドレス信号とに応答して、活性
化手段で出力手段が活性化され、リフレッシュ動作時に
アドレス生成手段から内部アドレス信号が外部へ出力さ
れるので、内部アドレス信号の状態をモニタし、リフレ
ッシュの動作確認や試験を行うことが可能となる。
【００７３】請求項２に係る半導体記憶装置によれば、
ロウアドレスストローブ信号、コラムアドレスストロー
ブ信号、およびライトイネーブル信号の所定の変化と、
外部から入力された所定の電位を有する外部アドレス信
号とに応答して、活性化手段で出力手段が活性化され、
リフレッシュ動作時にアドレス生成手段から内部アドレ
ス信号が外部へ出力されるので、内部アドレス信号の状
態をモニタし、セルフリフレッシュの動作確認や試験を
行うことが可能となる。
ロウアドレスストローブ信号、コラムアドレスストロー
ブ信号、およびライトイネーブル信号の所定の変化と、
外部から入力された所定の電位を有する外部アドレス信
号とに応答して、活性化手段で出力手段が活性化され、
リフレッシュ動作時にアドレス生成手段から内部アドレ
ス信号が外部へ出力されるので、内部アドレス信号の状
態をモニタし、セルフリフレッシュの動作確認や試験を
行うことが可能となる。
【００７４】請求項３に係る半導体記憶装置によれば、
請求項１または２のいずれかの効果に加えて、データ入
出力端子のうち少なくとも１つのデータ入出力端子から
外部へ出力するので、新たに端子を設けなくとも内部ア
ドレス信号を確認することができる。
請求項１または２のいずれかの効果に加えて、データ入
出力端子のうち少なくとも１つのデータ入出力端子から
外部へ出力するので、新たに端子を設けなくとも内部ア
ドレス信号を確認することができる。
【００７５】請求項４に係る半導体記憶装置によれば、
請求項２の効果に加えて、アドレス数がデータ入出力端
子の数よりも多い場合であっても、データ入出力端子の
うち少なくとも１つのデータ入出力端子から内部信号を
外部へシリアルに出力することができるので、リフレッ
シュアドレスの値を確認し、動作状態を確認することが
可能である。
請求項２の効果に加えて、アドレス数がデータ入出力端
子の数よりも多い場合であっても、データ入出力端子の
うち少なくとも１つのデータ入出力端子から内部信号を
外部へシリアルに出力することができるので、リフレッ
シュアドレスの値を確認し、動作状態を確認することが
可能である。
【００７６】請求項５に係る半導体記憶装置によれば、
請求項２の効果に加えて、外部から所望のアドレス信号
を入力して、そのアドレスについてリフレッシュ動作の
確認を行うことが可能である。
請求項２の効果に加えて、外部から所望のアドレス信号
を入力して、そのアドレスについてリフレッシュ動作の
確認を行うことが可能である。
【００７７】請求項６に係る半導体記憶装置によれば、
ロウアドレスストローブ信号、コラムアドレスストロー
ブ信号、およびライトイネーブル信号の所定の変化と、
外部から入力された所定の電位を有する外部アドレス信
号とに応答して、リフレッシュまたはセルフリフレッシ
ュを選択することができるので、所望のリフレッシュ動
作について内部アドレス信号の状態をモニタし、リフレ
ッシュの動作確認や試験を行うことが可能となる。
ロウアドレスストローブ信号、コラムアドレスストロー
ブ信号、およびライトイネーブル信号の所定の変化と、
外部から入力された所定の電位を有する外部アドレス信
号とに応答して、リフレッシュまたはセルフリフレッシ
ュを選択することができるので、所望のリフレッシュ動
作について内部アドレス信号の状態をモニタし、リフレ
ッシュの動作確認や試験を行うことが可能となる。
【図１】 本発明の実施の形態１によるＤＲＡＭの構造
を示すブロック図である。
を示すブロック図である。
【図２】 図１に示したリフレッシュカウンタを示すブ
ロック図である。
ロック図である。
【図３】 図２に示した２ビットカウンタを示す回路図
である。
である。
【図４】 図１の出力バッファを示す回路図である。
【図５】 図４の出力バッファの動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図６】 図１に示したモード設定回路を示すブロック
図である。
図である。
【図７】 図６に示した内部回路とＷＣＢＲ判定回路と
を示すブロック図である。
を示すブロック図である。
【図８】 図６に示した内部回路とスーパーＶＩＨ判定
回路とを示す回路図である。
回路とを示す回路図である。
【図９】 図６に示したモード設定回路によるモード切
換のタイミングを示すタイミングチャートである。
換のタイミングを示すタイミングチャートである。
【図１０】 本発明の実施の形態２によるＤＲＡＭを示
すブロック図である。
すブロック図である。
【図１１】 図１０に示したカウンタデータ制御回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１２】 図１０の４ビットカウンタ回路を示すブロ
ック図である。
ック図である。
【図１３】 図１２の２ビットカウンタを示す回路図で
ある。
ある。
【図１４】 図１２に示した４ビットカウンタの出力信
号を説明するためのタイミングチャートある。
号を説明するためのタイミングチャートある。
【図１５】 図１１に示したデコード回路を示す回路図
である。
である。
【図１６】 図１１に示したデコード回路を示す回路図
である。
である。
【図１７】 図１１に示したカウンタ出力制御回路を示
す回路図である。
す回路図である。
【図１８】 図１０のＤＲＡＭにおける最終的なリフレ
ッシュアドレス出力を示すタイミングチャートである。
ッシュアドレス出力を示すタイミングチャートである。
【図１９】 トリガ信号生成回路を示す回路図である。
【図２０】 本発明の実施の形態３によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図２１】 本発明の実施の形態４によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図２２】 図２１に示したリフレッシュアドレス出力
バッファを示す回路図である。
バッファを示す回路図である。
【図２３】 本発明の実施の形態５によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図２４】 図２３に示した内部コントロール回路およ
びセルフリフレッシュ制御回路の構成の一部を示すブロ
ック図である。
びセルフリフレッシュ制御回路の構成の一部を示すブロ
ック図である。
【図２５】 図２３に示したＤＲＡＭの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図２６】 本発明の実施の形態６によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図２７】 本発明の実施の形態７によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図２８】 図２７に示したアドレス判定回路を示す回
路図である。
路図である。
【図２９】 図２８に示したアドレス判定回路に入力さ
れる信号の例を示すタイミングチャートである。
れる信号の例を示すタイミングチャートである。
【図３０】 本発明の実施の形態８によるＤＲＡＭの構
成を示すブロック図である。
成を示すブロック図である。
【図３１】 図３０に示したリフレッシュカウンタ回路
を示すブロック図である。
を示すブロック図である。
【図３２】 図３１に示した２ビットカウンタを示す回
路図である。
路図である。
【図３３】 図３０に示したＤＲＡＭの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図３４】 従来の一般的なＤＲＡＭの構成を示すブロ
ック図である。
ック図である。
【図３５】 ＣＢＲリフレッシュへの切換を表す信号を
示すタイミングチャートである。
示すタイミングチャートである。
１００，１０００，２０００，２１００，２２００，２
６００，２７００，３００ ＤＲＡＭ、１０１ メモリ
セル、１０５ アドレスバッファ、１０６ リフレッシ
ュカウンタ回路、１０７ 出力バッファ、１０８ カウ
ンタ出力モード設定回路、１００１ カウンタデータ制
御回路、２００１ リフレッシュアドレス出力専用ピン
または出力パッド、２００７，２１１７ リフレッシュ
アドレス出力バッファ、２１０１ クロックピン、２２
０１ セルフリフレッシュ制御回路、２７０８ モード
設定回路、３００２ テストモード制御回路、Ａ０〜Ａ
ｉアドレスピン、ＤＱ０〜ＤＱｎ データ出力ピン。
６００，２７００，３００ ＤＲＡＭ、１０１ メモリ
セル、１０５ アドレスバッファ、１０６ リフレッシ
ュカウンタ回路、１０７ 出力バッファ、１０８ カウ
ンタ出力モード設定回路、１００１ カウンタデータ制
御回路、２００１ リフレッシュアドレス出力専用ピン
または出力パッド、２００７，２１１７ リフレッシュ
アドレス出力バッファ、２１０１ クロックピン、２２
０１ セルフリフレッシュ制御回路、２７０８ モード
設定回路、３００２ テストモード制御回路、Ａ０〜Ａ
ｉアドレスピン、ＤＱ０〜ＤＱｎ データ出力ピン。
Claims (6)
- 【請求項１】 書込および読出動作、およびリフレッシ
ュ動作を行なう半導体記憶装置であって、 複数のメモリセルを含むメモリセルアレイと、 前記複数のメモリセルをリフレッシュするための内部ア
ドレス信号を生成し出力するアドレス生成手段と、 前記アドレス生成手段から出力された前記内部アドレス
信号を外部へ出力する出力手段と、 ロウアドレスストローブ信号、コラムアドレスストロー
ブ信号、およびライトイネーブル信号の所定の変化と、
外部から入力された所定の電位を有する外部アドレス信
号とに応答して、前記出力手段を活性化する活性化手段
とを備える、半導体記憶装置。 - 【請求項２】 書込および読出動作、およびセルフリフ
レッシュ動作を行なう半導体記憶装置であって、 複数のメモリセルを含むメモリセルアレイと、 所定の時間に前記複数のメモリセルをセルフリフレッシ
ュするための内部アドレス信号を生成し出力する内部ア
ドレス生成手段と、 前記アドレス生成手段から出力された前記内部アドレス
信号を外部へ出力する出力手段と、 ロウアドレスストローブ信号およびコラムアドレススト
ローブ信号の所定の変化と、外部から入力された所定の
電位を有する外部アドレス信号とに応答して、前記出力
手段を活性化する活性化手段とを備える、半導体記憶装
置。 - 【請求項３】 書込または読出時に、外部から前記複数
のメモリセルへデータを入力したり、前記複数のメモリ
セルから外部へデータを出力するための複数のデータ入
出力端子をさらに備え、 前記出力手段は、前記複数のデータ入出力端子用に設け
られた出力バッファであって、前記アドレス生成手段か
ら出力された前記内部アドレス信号を、前記複数のデー
タ入出力端子のうち少なくとも１つのデータ入出力端子
から外部へ出力する、請求項１または２に記載の半導体
記憶装置。 - 【請求項４】 外部から外部アドレス信号を入力するた
めの複数のアドレス信号入力端子をさらに備え、 前記出力手段は、 前記アドレス信号生成手段から出力された前記内部アド
レス信号を、前記複数のアドレス入力端子のうち少なく
とも１つのアドレス入力端子から外部へ出力するための
アドレス出力バッファを備えた、請求項２に記載の半導
体記憶装置。 - 【請求項５】 前記アドレス信号生成手段は、外部から
任意の外部アドレス信号が入力されると、その外部アド
レス信号を前記内部アドレス信号としてリフレッシュを
行う、請求項１または２に記載の半導体記憶装置。 - 【請求項６】 書込および読出動作、およびリフレッシ
ュ動作を行なう半導体記憶装置であって、 複数のメモリセルを含むメモリセルアレイと、 前記複数のメモリセルをリフレッシュするための第１の
内部アドレス信号またはセルフリフレッシュするための
第２の内部アドレス信号を生成し出力するアドレス生成
手段と、 前記アドレス生成手段で生成された前記第１または第２
の内部アドレス信号を外部へ出力する出力手段と、 ロウアドレスストローブ信号、コラムアドレスストロー
ブ信号、およびライトイネーブル信号の所定の変化と、
外部から入力された所定の電位を有する外部アドレス信
号とに基づいて、前記出力手段を活性化する活性化手段
とを備える、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9023951A JPH10222978A (ja) | 1997-02-06 | 1997-02-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9023951A JPH10222978A (ja) | 1997-02-06 | 1997-02-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10222978A true JPH10222978A (ja) | 1998-08-21 |
Family
ID=12124867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9023951A Withdrawn JPH10222978A (ja) | 1997-02-06 | 1997-02-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10222978A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008077816A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | 半導体メモリ装置の内部信号モニタ装置及びモニタ方法 |
-
1997
- 1997-02-06 JP JP9023951A patent/JPH10222978A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008077816A (ja) * | 2006-09-21 | 2008-04-03 | Hynix Semiconductor Inc | 半導体メモリ装置の内部信号モニタ装置及びモニタ方法 |
| US8356214B2 (en) | 2006-09-21 | 2013-01-15 | Hynix Semiconductor Inc. | Internal signal monitoring device in semiconductor memory device and method for monitoring the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |