JPH10223785A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH10223785A
JPH10223785A JP9023784A JP2378497A JPH10223785A JP H10223785 A JPH10223785 A JP H10223785A JP 9023784 A JP9023784 A JP 9023784A JP 2378497 A JP2378497 A JP 2378497A JP H10223785 A JPH10223785 A JP H10223785A
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JP
Japan
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diffusion layer
insulating film
type
type diffusion
transistor
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JP9023784A
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English (en)
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信三 ▲柳▼町
Shinzo Yanagimachi
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Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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Abstract

(57)【要約】 【課題】 ラッチアップの発生を抑制し、分離面積を縮
小し、バイポーラ型トランジスタの利得帯域幅積ｆTを
向上させる。 【解決手段】 ＮＰＮバイポーラ型トランジスタとＰＮ
Ｐバイポーラ型トランジスタとＮチャンネルＭＯＳ型ト
ランジスタとＰチャンネルＭＯＳ型トランジスタとを備
え、ＮＰＮバイポーラ型トランジスタとＰＮＰバイポー
ラ型トランジスタは半導体基板上の絶縁膜で分離され、
絶縁膜との界面にＮ++型拡散層を有する半導体基板上に
設け、ＮＰＮバイポーラ型トランジスタとＰＮＰバイポ
ーラ型トランジスタとＮチャンネルＭＯＳ型トランジス
タとＰチャンネルＭＯＳ型トランジスタとは、埋め込み
絶縁膜によって分離されている半導体装置とその製造方
法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はバイポーラ型トラン
ジスタと相補型電界効果（ＣＭＯＳ）構造のトランジス
タの双方を有する半導体装置の構造とその製造方法にか
んし、とくに絶縁膜上に形成された半導体装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】図７の断面図に、従来技術におけるバイ
ポーラトランジスタと相補型電界効果トランジスタとを
備える半導体装置（以下ＢｉＣＭＯＳと記載する）の断
面構造を示す。以下、この図７を用いて従来技術におけ
るＢｉＣＭＯＳの半導体装置の構造とその製造方法とを
説明する。
【０００３】図７に示すように、Ｐ+ 型埋め込み拡散層
３とＰ- 型拡散層５は、ＮＰＮバイポーラ型トランジス
タ５１とＰＮＰバイポーラ型トランジスタ５２とＮチャ
ンネルＭＯＳ型トランジスタ５３とＰチャンネルＭＯＳ
型トランジスタ５４とを分離するための拡散層である。
【０００４】また、Ｎ+ 型埋込拡散層２はＮＰＮバイポ
ーラ型トランジスタのコレクタ抵抗の低減とＰＮＰバイ
ポーラ型トランジスタの電流増幅率の低下を抑制するた
めの拡散層である。Ｎ+ 型拡散層１０、１１とＮ++型拡
散層１５、１６はＮチャンネルＭＯＳ型トランジスタ５
３のソース、ドレインとなる拡散層である。
【０００５】またさらに、Ｐ+ 型拡散層１２、１３とＰ
++型拡散層１７、１８は、ＰチャンネルＭＯＳ型トラン
ジスタ５４のソース、ドレインとなる拡散層である。
【０００６】つぎに図７の断面図を用いて従来技術にお
けるＢｉＣＭＯＳ型集積回路を形成するための製造方法
を説明する。導電型がＰ型の半導体基板１のＮチャンネ
ルＭＯＳ型トランジスタ５３と接合分離層を作る領域
に、Ｐ+ 型埋め込み拡散層３をイオン注入法および熱拡
散法によって形成する。
【０００７】さらにＮＰＮバイポーラ型トランジスタ５
１とＰＮＰバイポーラ型トランジスタ５２とＰチャンネ
ルＭＯＳ型トランジスタ５４とを作る領域に、Ｎ+ 型埋
め込み拡散層２をイオン注入法および熱拡散法によって
形成する。
【０００８】つぎに四塩化珪素（ＳｉＣｌ4 ）とホスフ
ィン（ＰＨ3 ）とを原料ガスとして温度１２００℃でエ
ピタキシャル成長を行い、Ｎ- 型エピタキシャル層４を
形成する。
【０００９】つぎに、ＮチャンネルＭＯＳ型トランジス
タ５３と接合分離層とを形成する領域にＰ- 型拡散層５
によるＰウエルを、イオン注入法および熱拡散法によっ
て形成する。
【００１０】つぎにフィールド部の反転を防止するため
のＰ+ 拡散層６を、Ｐ- 型拡散層５の表面に形成する。
【００１１】つぎにＰ- 型拡散層５とＮ- 型エピタキシ
ャル層４とを絶縁分離するために、耐酸化膜を酸化防止
膜として使用し、この耐酸化膜を形成していない領域に
酸化膜を形成する、いわゆる選択酸化（ＬＯＣＯＳ）法
によってシリコン酸化膜９を形成する。
【００１２】その後、ＮＰＮバイポーラ型トランジスタ
のベース、ＰＮＰバイポーラ型トランジスタのコレクタ
およびエミッタとなるＰ+ 型拡散層７をイオン注入法お
よび熱拡散法によって形成する。
【００１３】さらに、ゲート酸化処理と、ポリシリコン
の形成と、このポリシリコンのパターンニングを行な
い、ゲート電極８、２７を形成する。
【００１４】さらにその後、ＮチャンネルＭＯＳ型トラ
ンジスタ５３のソースドレインにはＮ+ 型拡散層１０、
１１を形成し、Ｐチャンネルトランジスタ５４のソース
ドレインにはＰ+ 型拡散層１２、１３をイオン注入法お
よび熱拡散法によって形成する。この結果、ドレイン領
域に低不純物濃度領域と高不純物濃度領域を形成した、
いわゆるライトドープドレイン（以下ＬＤＤと記載す
る）層とする。
【００１５】その後、リンを含む酸化シリコン膜からな
るＰＳＧ膜を形成し、エッチバック処理を行って、ゲー
ト側壁部だけにＰＳＧ膜を残し、サイドウオール１４を
形成する。
【００１６】その後、ＮＰＮバイポーラ型トランジスタ
５１のエミッタ、コレクタとＮチャンネルＭＯＳ型トラ
ンジスタ５３のソース、ドレインには、Ｎ++型拡散層１
５、１６、２０、２１を形成し、ＰチャンネルＭＯＳ型
トランジスタ５４のソース、ドレインにはＰ++型拡散層
１７、１８をイオン注入法および熱拡散法によって形成
する。
【００１７】その後、全面に中間絶縁膜１９を形成し、
その後中間絶縁膜１９を開孔し、さらに配線材料を形成
して、ソース電極２３、２４、ドレイン電極２５、２
６、エミッタ電極２８、ベース電極２９、およびコレク
タ電極３０を形成する。
【００１８】
【発明が解決しようとする課題】この図７を用いて説明
した従来の技術のＢｉＣＭＯＳ型集積回路においては、
Ｎ++型拡散層１６とＰ- 型拡散層５とＮ- 型エピタキシ
ャル層４とで形成される寄生ＮＰＮバイポーラ型トラン
ジスタと、Ｐ++型拡散層１８とＮ- 型エピタキシャル層
４とＰ- 型拡散層５とで形成される寄生ＰＮＰバイポー
ラ型トランジスタとが形成される。そして寄生ＮＰＮバ
イポーラ型トランジスタと寄生ＰＮＰバイポーラ型トラ
ンジスタとは、いわゆるサイリスタ構造となってラッチ
アップを引き起こすという欠点がある。
【００１９】さらに、Ｎ++型拡散層１５とＰ+ 型拡散層
７とＮ- 型エピタキシャル層４とで形成されるＮＰＮバ
イポーラ型トランジスタと、Ｐ+ 型拡散層７とＮ- エピ
タキシャル層４とＰ- 型拡散層５とで形成される寄生Ｐ
ＮＰバイポーラ型トランジスタとが、サイリスタ構造と
なってラッチアップを引き起こすという欠点がある。
【００２０】またさらに、従来技術のＢｉＣＭＯＳ型集
積回路では、ＮＰＮバイポーラ型トランジスタ５１とＰ
ＮＰバイポーラ型トランジスタ５２とＮチャンネルＭＯ
Ｓ型トランジスタ５３とＰチャンネルＭＯＳ型トランジ
スタ５４とを分離するためにＰ+ 型埋め込み拡散層３と
Ｐ- 型拡散層５とによって分離領域を形成する。この分
離領域は、不純物の横方向拡散によって形成するため
に、分離面積が増大するという欠点がある。
【００２１】また、Ｎ+ 型埋め込み拡散層２とＮ- 型エ
ピタキシャル層４はＮＰＮ型バイポーラトランジスタの
コレクターを形成している。そして、このコレクターに
は半導体基板１とＰ+ 型埋め込み拡散層３とＰ- 型拡散
層５とで形成される接合容量が接続される。このために
ＮＰＮバイポーラ型トランジスタの利得帯域幅積ｆT が
向上しないという欠点がある。
【００２２】〔発明の目的〕本発明の目的は、前述の欠
点を除去することにより、ラッチアップの発生を抑制
し、分離面積を縮小し、バイポーラ型トランジスタの高
周波特性が向上した半導体装置およびその製造方法を提
供することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置およびその製造方法は、下記記載の
手段を採用する。
【００２４】本発明の半導体装置は、ＮＰＮバイポーラ
型トランジスタとＰＮＰバイポーラ型トランジスタとＮ
チャンネルＭＯＳ型トランジスタとＰチャンネルＭＯＳ
型トランジスタとを備え、ＮＰＮバイポーラ型トランジ
スタとＰＮＰバイポーラ型トランジスタは半導体基板上
の埋込絶縁膜と素子分離用絶縁膜で分離され、埋込絶縁
膜との界面にＮ++型拡散層を有するＮ- 型シリコン基板
上に設け、ＮチャンネルＭＯＳ型トランジスタは半導体
基板上の埋込絶縁膜と素子分離用絶縁膜で分離され、埋
込絶縁膜との界面にＮ++型拡散層を有するＮ- 型シリコ
ン基板上のＰ-型拡散層に設け、ＰチャンネルＭＯＳ型
トランジスタは半導体基板上の埋込絶縁膜と素子分離用
絶縁膜で分離され、埋込絶縁膜との界面にＮ++型拡散層
を有するＮ- 型基板上のＮ- 型拡散層に設け、Ｎチャン
ネルＭＯＳ型トランジスタはソース、ドレインとなるＮ
+ 型拡散層とＮ++型拡散層とサイドウオールとを有し、
ＰチャンネルＭＯＳ型トランジスタはソース、ドレイン
となるＰ+ 型拡散層とＰ++型拡散層とサイドウオールと
を有し、ＮＰＮバイポーラ型トランジスタとＰＮＰバイ
ポーラ型トランジスタとＮチャンネルＭＯＳ型トランジ
スタとＰチャンネルＭＯＳ型トランジスタとは埋込絶縁
膜と素子分離用絶縁膜によって分離されていることを特
徴とする。
【００２５】本発明の半導体装置は、ＮＰＮバイポーラ
型トランジスタとＰＮＰバイポーラ型トランジスタとＮ
チャンネルＭＯＳ型トランジスタとＰチャンネルＭＯＳ
型トランジスタとを備え、ＮＰＮバイポーラ型トランジ
スタとＰＮＰバイポーラ型トランジスタは半導体基板上
の埋込絶縁膜と素子分離用絶縁膜で分離され、埋込絶縁
膜との界面にＮ++型拡散層を有するＮ- 型シリコン基板
上に設け、ＮチャンネルＭＯＳ型トランジスタは半導体
基板上の埋込絶縁膜と素子分離用絶縁膜で分離され、埋
込絶縁膜との界面にＮ++型拡散層を有するＮ- 型シリコ
ン基板上のＰ-型拡散層に設け、ＰチャンネルＭＯＳ型
トランジスタは半導体基板上の埋込絶縁膜と素子分離用
絶縁膜で分離され、埋込絶縁膜との界面にＮ++型拡散層
を有する半導体基板上のＮ- 型シリコン基板上のＮ- 型
拡散層に設け、ＮＰＮバイポーラ型トランジスタとＰＮ
Ｐバイポーラ型トランジスタとＮチャンネルＭＯＳ型ト
ランジスタとＰチャンネルＭＯＳ型トランジスタとは、
埋込絶縁膜と素子分離用絶縁膜によって分離されている
ことを特徴とする。
【００２６】本発明の半導体装置の製造方法は、半導体
基板上の埋込絶縁膜で分離され、埋込絶縁膜との界面に
Ｎ++型拡散層を有する半導体基板上のＮＰＮバイポーラ
型トランジスタとＰＮＰバイポーラ型トランジスタとＮ
チャンネルＭＯＳ型トランジスタとＰチャンネルＭＯＳ
型トランジスタとを分離する領域に溝を掘り素子分離用
絶縁膜を埋め込む工程と、上記Ｎ++型拡散層を有する半
導体基板にＰ- 型拡散層とＮ- 型拡散層とを形成する工
程と、ＮＰＮバイポーラ型トランジスタのベースとＰＮ
Ｐバイポーラ型トランジスタのエミッタとコレクタとな
るＰ+ 型拡散層を形成する工程と、ゲート酸化膜とゲー
ト電極を形成し、ゲート電極の整合した領域にＮ+ 型拡
散層とＰ+ 型拡散層とを形成する工程と、ゲート電極の
側壁にサイドウオールを形成し、ＮチャンネルＭＯＳ型
トランジスタのゲート電極とサイドウオールとの整合し
た領域とＮＰＮバイポーラ型トランジスタのエミッタと
なる領域とにＮ++型拡散層を形成する工程と、Ｐチャン
ネルＭＯＳ型トランジスタのゲート電極とサイドウオー
ルとの整合した領域にＰ++型拡散層を形成する工程と、
中間絶縁膜を形成し、中間絶縁膜を開孔し、エミッタ電
極とベース電極とコレクタ電極とソース電極とドレイン
電極とを形成する工程とを有することを特徴とする。
【００２７】本発明の半導体装置の製造方法は、半導体
基板上の埋込絶縁膜で分離され、埋込絶縁膜との界面に
Ｎ++型拡散層を有する半導体基板上のＮＰＮバイポーラ
型トランジスタとＰＮＰバイポーラ型トランジスタとＮ
チャンネルＭＯＳ型トランジスタとＰチャンネルＭＯＳ
型トランジスタとを分離する領域に溝を掘り素子分離用
絶縁膜を埋め込む工程と、上記Ｎ++型拡散層を有する半
導体基板にＰ- 型拡散層とＮ- 型拡散層とを形成する工
程と、ＮＰＮバイポーラ型トランジスタのエミッタとな
る領域にＮ++型拡散層を形成する工程と、Ｐチャンネル
ＭＯＳ型トランジスタのゲート電極に整合する領域にＰ
++型拡散層を形成する工程と、中間絶縁膜を形成し、中
間絶縁膜を開孔し、エミッタ電極とベース電極とコレク
タ電極とソース電極とドレイン電極とを形成する工程と
を有することを特徴とする。
【００２８】〔作用〕本発明では、ＮＰＮバイポーラ型
トランジスタとＰＮＰバイポーラ型トランジスタとＮチ
ャンネルＭＯＳ型トランジスタとＰチャンネルＭＯＳ型
トランジスタを埋込絶縁膜と素子分離用絶縁膜で分離さ
れた半導体基板上に形成する。
【００２９】このような本発明の構造とその製造方法を
採用することにより、ＮチャンネルＭＯＳ型トランジス
タのソースドレインを形成するＮ++型拡散層とＰウエル
となるＰ- 型拡散層とＮ- 型エピタキシャル層とで形成
される寄生ＮＰＮバイポーラ型トランジスタと、Ｐチャ
ンネルＭＯＳ型トランジスタのソースドレインを形成す
るＰ++型拡散層とＮ- 型エピタキシャル層とＰウエルを
形成するＰ- 型拡散層とで形成される寄生ＰＮＰバイポ
ーラ型トランジスタとが、サイリスタ構造を形成しなく
なる。この結果、本発明のＢｉＣＭＯＳを備える半導体
装置では、ラッチアップを抑制することができる。
【００３０】また、従来技術のＰ- 型拡散層とＰ+ 型埋
込拡散層とによる素子分離では、拡散深さの約０．８倍
の横方向拡散があり、素子分離幅が広くなる欠点があっ
た。しかしながら、本発明の半導体構造を採用して素子
分離用絶縁膜によって素子分離を行なうと、従来技術の
５分の１程度の素子分離幅にすることができる。したが
って、本発明の半導体装置においては、素子分離面積を
縮小することができる。
【００３１】また、バイポーラ型トランジスタの高周波
特性は、利得帯域幅積ｆT であらわされるが、これはキ
ャリアのエミッタ空乏層充電時間と、ベース走行時間
と、コレクタ空乏層走行時間と、コレクタ充電時間の和
に反比例するものとして知られている。
【００３２】このうちコレクタ充電時間は、コレクタ部
の直列抵抗とベース、コレクタ間の接合容量と素子分離
によってコレクタ部に寄生的に形成される接合容量との
和の積となる。本発明の素子構造とその製造方法におい
ては、コレクタ部に形成される寄生容量を低減させるこ
とができる。このため、利得帯域幅積ｆT を向上させる
ことができる。
【００３３】
【発明の実施の形態】以下、図１〜図６を用いて本発明
を実施するための最適な形態を説明する。図５は、本発
明の実施形態における半導体装置の構造を示す断面図で
ある。
【００３４】〔半導体装置の構造：図５〕図５に示すよ
うに、ＮＰＮバイポーラ型トランジスタ５１は、半導体
基板１とこの半導体基板１上の埋込絶縁膜３１により分
離されたＮ- 型シリコン基板３２に設けるＰ+ 型拡散層
７からなるベースと、Ｎ++型拡散層２０からなるエミッ
ターと、Ｎ++型拡散層２１からなるコレクターとを備え
る。
【００３５】さらに、ＰＮＰバイポーラ型トランジスタ
５２は、半導体基板１とこの半導体基板１上の埋込絶縁
膜３１によって分離されたＮ- 型シリコン基板３２に設
けるＰ+ 型拡散層７からなるコレクタおよびエミッタ
と、Ｎ++型拡散層２２からなるベースとを備える。
【００３６】さらに、ＮチャンネルＭＯＳ型トランジス
タ５３は、半導体基板１とこの半導体基板１上の埋込絶
縁膜３１によって分離されたＮ+ 型埋込拡散層２とを有
するＮ- 型シリコン基板３２に設けるＰ- 型拡散層５
と、Ｎ- 型シリコン基板３２とゲート酸化膜上に設ける
ポリシリコンからなるゲート電極８とＮ+ 型拡散層１０
とＮ++型拡散層１６からなるソースと、Ｎ+ 型拡散層１
１とＮ++型拡散層１５とからなるドレインとを備える。
【００３７】さらに、ＰチャンネルＭＯＳ型トランジス
タ５４は、半導体基板１とこの半導体基板１上の埋込絶
縁膜３１によって分離されたＮ+ 型埋込拡散層２を有す
るＮ- 型シリコン基板３２とゲート酸化膜上に設けるポ
リシリコンからなるゲート電極２７とＰ+ 型拡散層１３
とＰ++型拡散層１８とからなるソースと、Ｐ+ 型拡散層
１２とＰ++型拡散層１７とからなるドレインとを備え
る。
【００３８】本発明の特徴とする素子分離の手段は、図
５に示すように埋込絶縁膜３１と、Ｎ- 型シリコン基板
３２に溝を設け、その溝内に素子分離用絶縁膜３３を埋
め込むことである。
【００３９】この図５に示す埋込絶縁膜３１と素子分離
用絶縁膜３３とは、寄生ＮＰＮバイポーラ型トランジス
タと寄生ＰＮＰバイポーラ型トランジスタとによるラッ
チアップを抑制するための構造である。
【００４０】さらに、Ｎ- 型シリコン基板３２に溝を掘
り、素子分離用絶縁膜３３を埋め込む構造は、従来技術
のＰＮ接合による素子分離法の５分の１程度に素子分離
幅を縮小するための構造である。
【００４１】さらに、埋込絶縁膜３１と素子分離用絶縁
膜３３とは、コレクタ部に寄生的に形成される接合容量
を低減し、ＮＰＮバイポーラ型トランジスタの利得帯域
幅積ｆT を向上するための構造である。
【００４２】〔半導体装置の製造方法：図１〜図５〕つ
ぎに以上説明した構造を形成するための製造方法を説明
する。まず、図１に示すように、半導体基板１上に、膜
厚０．５μｍのシリコン酸化膜を水蒸気酸化によって形
成して埋込絶縁膜３１とする。そして、Ｎ+ 型埋込拡散
層をもつＮ- 型シリコン基板３２を貼り合わせて、温度
１２００℃で５時間熱処理を行ったＮ- 型シリコン基板
３２の表面を研磨し、Ｎ- 型シリコン基板の厚さを３μ
ｍとした貼り合わせウエハーを用意する。
【００４３】厚さ３μｍのシリコン活性層をもつＮ- 型
シリコン基板３２上に膜厚０．９３μｍの感光性樹脂を
回転塗布法により形成する。その後、ＮＰＮバイポーラ
型トランジスタ５１とＰＮＰバイポーラ型トランジスタ
５２とＮチャンネルＭＯＳ型トランジスタ５３とＰチャ
ンネルＭＯＳ型トランジスタ５４とを分離する目的で所
定のマスクを用いて露光処理と、現像処理を行なう。こ
のようにして、この感光性樹脂を、ＮＰＮバイポーラ型
トランジスタ５１とＰＮＰ型バイポーラトランジスタ５
２とＮチャンネルＭＯＳ型トランジスタ５３とＰチャン
ネルＭＯＳ型トランジスタ５４の形成領域に残存するよ
うにパターニングする。
【００４４】その後、この感光性樹脂をエッチングマス
クとして、Ｎ- 型シリコン基板３２を臭化水素（ＨＢ
ｒ）と塩素（Ｃｌ2 ）とをエッチングガスとする反応性
イオンエッチング装置によってエッチングし、図２に示
す素子分離用絶縁膜３３を埋め込むための溝を形成す
る。その後、エッチングマスクとして用いた感光性樹脂
を除去する。
【００４５】つぎに、乾燥酸素雰囲気中で温度１０００
℃の熱処理を行い、膜厚が４０ｎｍのシリコン酸化膜を
Ｎ- 型シリコン基板３２上に形成する。
【００４６】つぎに、図３に示すように、素子分離用絶
縁膜３３を形成するために、モノシラン（ＳｉＨ4 ）と
酸素（Ｏ2 ）とホスフィン（ＰＨ3 ）とを原料ガスとす
る常圧化学気相成長法によって、リンを含む酸化シリコ
ン膜である膜厚が２００ｎｍのＰＳＧ膜を全面に形成す
る。
【００４７】さらに、モノシラン（ＳｉＨ4 ）と酸素
（Ｏ2 ）とジボラン（Ｂ2 Ｈ6 ）とホスフィン（Ｐ
Ｈ3 ）とを原料ガスとする常圧の化学気相成長法によっ
て、リンとボロンとを含有する酸化シリコン膜であるＢ
ＰＳＧ膜からなる素子分離用絶縁膜３３をＮ- 型シリコ
ン基板３２の厚さだけ全面に形成する。このＢＰＳＧ膜
を堆積するのは、後の熱処理によって表面を平坦にする
ためである。
【００４８】つぎに窒素雰囲気中で温度９００℃の熱処
理を３０分行い、素子分離用絶縁膜３３の表面を平坦化
する。
【００４９】そして、フロン３２（ＣＨ2 Ｆ2 ）とフロ
ン２３（ＣＨＦ3 ）とをエッチングガスとする反応性イ
オンエッチング装置によって、ＰＳＧ膜とＢＰＳＧ膜の
エッチバック処理を行い、素子分離用絶縁膜３３をＮ-
型シリコン基板に形成した溝の内部に形成する。
【００５０】つぎに、水：フッ酸＝１０：１からなるエ
ッチング液を用いてＮ- シリコン基板３２の表面のシリ
コン酸化膜を除去する。
【００５１】その後、水蒸気を含む酸素雰囲気で温度１
０００℃の熱処理を行って、イオン注入の阻止膜として
使用する、膜厚５５０ｎｍのシリコン酸化膜（図示せ
ず）を形成する。
【００５２】さらに、膜厚０．９３μｍの感光性樹脂を
回転塗布法により全面に形成して、Ｐ- 型拡散層５を形
成する目的で所定のフォトマスクを用いて露光処理と、
現像処理とを行って、この感光性樹脂をパターニングす
る。
【００５３】その後、この感光性樹脂をエッチングマス
クとして用い、水：フッ酸＝１０：１からなるエッチン
グ液を用いてシリコン酸化膜をパターニングして、Ｐ-
型拡散層５の形成領域を開孔する。その後、エッチング
マスクとして用いた感光性樹脂を除去する。
【００５４】つぎに、乾燥酸素雰囲気中で温度１０００
℃の熱処理を行って、Ｐ- 型拡散層５を形成する領域に
イオン注入時の緩衝膜として膜厚８１ｎｍのシリコン酸
化膜（図示せず）を成長させる。
【００５５】その後、導電型がＰ型不純物としてボロン
を、加速エネルギー６０ＫｅＶ、イオン注入量１．２×
１０13ａｔｏｍｓ／ｃｍ2 のイオン注入条件で、Ｐ- 型
拡散層５の形成領域に導入する。
【００５６】その後、１１４０℃の温度で２時間の熱処
理を行って深さ２μｍのＰ- 型拡散層５を形成する。
【００５７】つぎに、Ｐ+ 型拡散層７を形成する目的
で、膜厚０．９３μｍの感光性樹脂を全面に回転塗布法
により形成し、所定のフォトマスクを用いて露光処理と
現像処理とを行い、ＮＰＮバイポーラ型トランジスタ５
１のベース形成領域とＰＮＰバイポーラ型トランジスタ
５２のエミッタ形成領域とコレクタ形成領域とを開孔す
る。
【００５８】その後、この感光性樹脂をイオン注入の阻
止膜として使用して、イオン注入法によって、導電型が
Ｐ型不純物としてボロンを、加速エネルギー６０ＫｅＶ
で、５×１０12ａｔｏｍｓ／ｃｍ2 の条件でＮ- 型シリ
コン基板３２に注入する。
【００５９】その後、感光性樹脂を除去し、窒素雰囲気
中で１１４０℃の温度で６０分の熱処理を行ってＰ+ 型
拡散層７を形成する。
【００６０】その後、酸素雰囲気中で温度１０００℃の
熱処理を２４分間行い、膜厚が２０ｎｍのシリコン酸化
膜からなるゲート酸化膜を形成する。
【００６１】つぎに、図４に示すようにモノシラン（Ｓ
ｉＨ4 ）を原料ガスとする化学気相成長法によって、膜
厚３５０ｎｍの多結晶シリコン膜を全面に形成する。
【００６２】その後、膜厚が１．１μｍの感光性樹脂を
多結晶シリコン膜上の全面に回転塗布法により形成し、
所定のフォトマスクを用いて露光処理と現像処理とを行
い、この感光性樹脂をゲート電極８、２７の形成領域に
残存させるようにパターニングする。
【００６３】そして、このパターニングした感光性樹脂
をエッチングマスクとして用いて、多結晶シリコンを六
フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）とをエッチング
ガスとする反応性イオンエッチング装置によってエッチ
ングし、図４に示すゲート電極８、２７を形成する。
【００６４】つぎに、Ｐ+ 型拡散層１２、１３を形成す
る目的で、膜厚０．９３μｍの感光性樹脂を全面に回転
塗布法により形成し、所定のフォトマスクを用いて露光
処理と現像処理とを行い、ＮチャンネルＭＯＳ型トラン
ジスタ５３の領域とＮＰＮバイポーラ型トランジスタ５
１の領域とＰＮＰバイポーラ型トランジスタ５２の領域
とに感光性樹脂を残存させるようにパターン形成する。
【００６５】その後、この感光性樹脂をイオン注入の阻
止膜に用いて、イオン注入法によって、導電型がＰ型の
不純物として二フッ化ボロン（ＢＦ2 ）を、加速エネル
ギー２５ＫｅＶ、３．０×１０13ａｔｏｍｓ／ｃｍ2 の
条件で、ゲート電極２７に整合するＮ- 型シリコン基板
３２に注入する。
【００６６】その後、イオン注入の阻止膜に用いた感光
性樹脂を除去する。さらにＮ+ 型拡散層１０、１１を形
成する目的で、膜厚０．９３μｍの感光性樹脂を全面に
形成し、所定のフォトマスクを用いて露光処理と現像処
理とを行って、ＰチャンネルＭＯＳ型トランジスタ５４
の領域とＮＰＮバイポーラ型トランジスタ５１の領域と
ＰＮＰバイポーラ型トランジスタ５２の領域とに感光性
樹脂を残存させるようにパターン形成する。
【００６７】そして、このパターニングした感光性樹脂
をイオン注入の阻止膜として用い、導電型がＮ型の不純
物としてリンを加速エネルギー２５ＫｅＶで、イオン注
入量１．０×１０13ａｔｏｍｓ／ｃｍ2 の条件でゲート
電極８に整合するＰ- 型拡散層５に注入する。
【００６８】つぎに、図４に示すようにサイドウオール
１４を形成するために、モノシラン（ＳｉＨ4 ）と酸素
（Ｏ2 ）とホスフィン（ＰＨ3 ）とを原料ガスとする常
圧の化学気相成長法によって、膜厚が３００ｎｍのＰＳ
Ｇ膜を全面に形成する。
【００６９】そしてフロン３２（ＣＨ2 Ｆ2 ）とフロン
２３（ＣＨＦ3 ）とをエッチングガスとする反応性イオ
ンエッチング装置によって、ＰＳＧ膜のエッチバック処
理を行い、ゲート電極８、２７の側壁部にサイドウオー
ル１４を形成する。
【００７０】つぎに、図４のＰ++型拡散層１７、１８を
形成するために、膜厚０．９３μｍの感光性樹脂を回転
塗布法により全面に形成し、所定のフォトマスクを用い
て露光処理と現像処理とを行い、ＮチャンネルＭＯＳ型
トランジスタ５３の領域に感光性樹脂を残存させるよう
にパターン形成する。
【００７１】そして、このパターン形成した感光性樹脂
をイオン注入の阻止膜として用い、導電型がＰ型の不純
物として二フッ化ボロン（ＢＦ2 ）を加速エネルギーが
３０ＫｅＶで、注入量が３．０×１０15ａｔｏｍｓ／ｃ
ｍ2 のイオン注入条件で、ゲート電極２７とサイドウオ
ール１４との整合するＮ- 型シリコン基板３２に注入す
る。
【００７２】同じように、Ｎ++型拡散層１５、１６を形
成するために膜厚０．９３μｍの感光性樹脂を回転塗布
法により全面に形成し、所定のフォトマスクを用いて露
光処理と現像処理とを行い、ＰチャンネルＭＯＳ型トラ
ンジスタ５４の領域に感光性樹脂を残存させるようにパ
ターン形成する。
【００７３】そして、このパターン形成した感光性樹脂
をイオン注入の阻止膜として用い、導電型がＮ型の不純
物として砒素を、加速エネルギーが６０ＫｅＶで、イオ
ン注入量が３．０×１０15ａｔｏｍｓ／ｃｍ2 のイオン
注入条件で、ゲート電極８とサイドウオール１４との整
合するＰ- 型拡散層５に注入する。
【００７４】以上の製造工程により、ＮチャンネルＭＯ
Ｓ型トランジスタ５３ではＮ+ 型拡散層１０、１１とＮ
++型拡散層１５、１６とによって、ＬＤＤ構造のソー
ス、ドレインを形成することができる。さらにＰチャン
ネルＭＯＳ型トランジスタ５４では、Ｐ+ 型拡散層１
２、１３とＰ++型拡散層１７、１８とによってＬＤＤ構
造のソース、ドレインを形成することができる。
【００７５】つぎに、図５に示すようにモノシラン（Ｓ
ｉＨ4 ）と酸素（Ｏ2 ）とジボラン（Ｂ2 Ｈ６ ）とホ
スフィン（ＰＨ3 ）とを原料ガスとする常圧の化学気相
成長法により、リンとボロンとを含有する酸化シリコン
膜であるＢＰＳＧ膜からなる膜厚５５０ｎｍの中間絶縁
膜１９を全面に形成する。
【００７６】つぎに窒素雰囲気で温度９００℃の熱処理
を３０分行い、中間絶縁膜１９の表面を平坦化する。
【００７７】その後、回転塗布法により膜厚１．１μｍ
の感光性樹脂を全面に形成し、所定のフォトマスクを用
いて露光処理と現像処理とを行い、感光性樹脂をコンタ
クトホールの形成箇所が開孔するようにパターニングす
る。
【００７８】つぎにパターニングしたフォトレジストを
エッチングのマスクにして、フロン３２（ＣＨ2 Ｆ2 ）
とフロン２３（ＣＨＦ3 ）とをエッチングガスにする反
応性イオンエッチング装置によって、中間絶縁膜１９を
エッチングして開孔をしてコンタクトホールを形成す
る。その後、エッチングのマスクとして用いた感光性樹
脂を除去する。
【００７９】つぎに、スパッタリング法によってアルミ
ニウム（Ａｌ）とシリコン（Ｓｉ）と銅（Ｃｕ）とから
なる合金膜を、配線用金属として、全面に厚さ１μｍで
形成する。
【００８０】さらに、回転塗布法によってフォトレジス
トを全面に形成し、所定のフォトマスクを用いて露光処
理と現像処理とを行い、このフォトレジストを配線の形
成領域に形成するようにパターニングする。
【００８１】つぎに、パターニングしたフォトレジスト
をエッチングマスクとして用いて、塩素（Ｃｌ2 ）と三
塩化ホウ素（ＢＣｌ3 ）と臭化水素（ＨＢｒ）とをエッ
チングガスとして用い、反応性イオンエッチング装置に
より、合金膜をエッチングして配線用金属であるソース
電極２１、２２とドレイン電極２３、２４をパターン形
成する。
【００８２】以上のようにして製造した本発明の実施形
態では、ＮＰＮバイポーラ型トランジスタとＰＮＰバイ
ポーラ型トランジスタとＮチャンネルＭＯＳ型トランジ
スタとＰチャンネルＭＯＳ型トランジスタを絶縁膜上の
半導体基板に形成する。
【００８３】図５に示すＢｉＣＭＯＳ型集積回路は、埋
込絶縁膜と素子分離用絶縁膜で分離することによって寄
生ＮＰＮバイポーラ型トランジスタと寄生ＰＮＰバイポ
ーラ型トランジスタの形成を阻止し、ラッチアップの発
生を抑制するための構造である。また、Ｎ- 型シリコン
基板に溝を掘って素子分離用絶縁膜を埋め込むことによ
って分離面積を縮小するための構造である。
【００８４】さらに、コレクタ電流と利得帯域幅積ｆT
との関係を示す図６のグラフに示すように、埋込絶縁膜
と素子分離用絶縁膜とはコレクタ部に寄生的に形成され
る接合容量を低減し、利得帯域幅積ｆT を向上するため
の構造である。
【００８５】
【発明の効果】以上の説明から明らかなように、本発明
のＢｉＣＭＯＳ型の半導体装置において、ＮＰＮバイポ
ーラ型トランジスタとＰＮＰバイポーラ型トランジスタ
とＮチャンネルＭＯＳ型トランジスタとＰチャンネルＭ
ＯＳ型トランジスタを絶縁膜上の半導体基板に形成す
る。
【００８６】このことにより、ラッチアップの発生を抑
制することができ、さらに分離面積を縮小することがで
き、そのうえバイポーラ型トランジスタの利得帯域幅積
を向上させることができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体装置の製造方
法を示す断面図である。
【図２】本発明の実施形態における半導体装置の製造方
法を示す断面図である。
【図３】本発明の実施形態における半導体装置の製造方
法を示す断面図である。
【図４】本発明の実施形態における半導体装置の製造方
法を示す断面図である。
【図５】本発明の実施形態における半導体装置の構造と
その製造方法とを示す断面図である。
【図６】本発明の実施形態における半導体装置の利得帯
域幅積ｆT とコレクタ電流の特性と、従来技術における
利得帯域幅積ｆT とコレクタ電流の特性とを比較して示
す線図である。
【図７】従来技術における半導体装置の構造とその製造
方法とを示す断面図である。
【符号の説明】
１ 半導体基板 ２ Ｎ+ 型埋込拡散層 ３ Ｐ+ 型埋込拡散層 ４ Ｎ- 型エピタキシャル層 ５ Ｐ- 型拡散層 ６ Ｐ+ 拡散層 ７ Ｐ+ 型拡散層 ８ ゲート電極 ９ シリコン酸化膜 １０ Ｎ+ 型拡散層 １１ Ｎ+ 型拡散層 １２ Ｐ+ 型拡散層 １３ Ｐ+ 型拡散層 １４ サイドウオール １５ Ｎ++型拡散層 １６ Ｎ++型拡散層 １７ Ｐ++型拡散層 １８ Ｐ++型拡散層 １９ 中間絶縁膜 ２０ Ｎ++型拡散層 ２１ Ｎ++型拡散層 ２２ Ｎ++型拡散層 ２３ ソース電極 ２４ ソース電極 ２５ ドレイン電極 ２６ ドレイン電極 ２７ ゲート電極 ２８ エミッタ電極 ２９ ベース電極 ３０ コレクタ電極 ３１ 埋込絶縁膜 ３２ Ｎ- 型シリコン基板 ３３ 素子分離用絶縁膜 ５１ ＮＰＮバイポーラ型トランジスタ ５２ ＰＮＰバイポーラ型トランジスタ ５３ ＮチャンネルＭＯＳ型トランジスタ ５４ ＰチャンネルＭＯＳ型トランジスタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ＮＰＮバイポーラ型トランジスタとＰＮ
    Ｐバイポーラ型トランジスタとＮチャンネルＭＯＳ型ト
    ランジスタとＰチャンネルＭＯＳ型トランジスタとを備
    え、 ＮＰＮバイポーラ型トランジスタとＰＮＰバイポーラ型
    トランジスタは半導体基板上の埋込絶縁膜と素子分離用
    絶縁膜で分離され、埋込絶縁膜との界面にＮ++型拡散層
    を有するＮ- 型シリコン基板上に設け、 ＮチャンネルＭＯＳ型トランジスタは半導体基板上の埋
    込絶縁膜と素子分離用絶縁膜で分離され、埋込絶縁膜と
    の界面にＮ++型拡散層を有するＮ- 型シリコン基板上の
    Ｐ- 型拡散層に設け、 ＰチャンネルＭＯＳ型トランジスタは半導体基板上の埋
    込絶縁膜と素子分離用絶縁膜で分離され、埋込絶縁膜と
    の界面にＮ++型拡散層を有するＮ- 型基板上のＮ- 型拡
    散層に設け、 ＮチャンネルＭＯＳ型トランジスタはソース、ドレイン
    となるＮ+ 型拡散層とＮ++型拡散層とサイドウオールと
    を有し、 ＰチャンネルＭＯＳ型トランジスタはソース、ドレイン
    となるＰ+ 型拡散層とＰ++型拡散層とサイドウオールと
    を有し、 ＮＰＮバイポーラ型トランジスタとＰＮＰバイポーラ型
    トランジスタとＮチャンネルＭＯＳ型トランジスタとＰ
    チャンネルＭＯＳ型トランジスタとは埋込絶縁膜と素子
    分離用絶縁膜によって分離されていることを特徴とする
    半導体装置。
  2. 【請求項２】 ＮＰＮバイポーラ型トランジスタとＰＮ
    Ｐバイポーラ型トランジスタとＮチャンネルＭＯＳ型ト
    ランジスタとＰチャンネルＭＯＳ型トランジスタとを備
    え、 ＮＰＮバイポーラ型トランジスタとＰＮＰバイポーラ型
    トランジスタは半導体基板上の埋込絶縁膜と素子分離用
    絶縁膜で分離され、埋込絶縁膜との界面にＮ++型拡散層
    を有するＮ- 型シリコン基板上に設け、 ＮチャンネルＭＯＳ型トランジスタは半導体基板上の埋
    込絶縁膜と素子分離用絶縁膜で分離され、埋込絶縁膜と
    の界面にＮ++型拡散層を有するＮ- 型シリコン基板上の
    Ｐ- 型拡散層に設け、 ＰチャンネルＭＯＳ型トランジスタは半導体基板上の埋
    込絶縁膜と素子分離用絶縁膜で分離され、埋込絶縁膜と
    の界面にＮ++型拡散層を有する半導体基板上のＮ- 型シ
    リコン基板上のＮ- 型拡散層に設け、 ＮＰＮバイポーラ型トランジスタとＰＮＰバイポーラ型
    トランジスタとＮチャンネルＭＯＳ型トランジスタとＰ
    チャンネルＭＯＳ型トランジスタとは、埋込絶縁膜と素
    子分離用絶縁膜によって分離されていることを特徴とす
    る半導体装置。
  3. 【請求項３】 半導体基板の埋込絶縁膜で分離され、埋
    込絶縁膜との界面にＮ++型拡散層を有する半導体基板上
    のＮＰＮバイポーラ型トランジスタとＰＮＰバイポーラ
    型トランジスタとＮチャンネルＭＯＳ型トランジスタと
    ＰチャンネルＭＯＳ型トランジスタとを分離する領域に
    溝を掘り素子分離用絶縁膜を埋め込む工程と、 Ｎ++型拡散層を有する半導体基板にＰ- 型拡散層とＮ-
    型拡散層とを形成する工程と、 ＮＰＮバイポーラ型トランジスタのベースとＰＮＰバイ
    ポーラ型トランジスタのエミッタとコレクタとなるＰ+
    型拡散層を形成する工程と、 ゲート酸化膜とゲート電極を形成し、ゲート電極の整合
    した領域にＮ+ 型拡散層とＰ+ 型拡散層とを形成する工
    程と、 ゲート電極の側壁にサイドウオールを形成し、Ｎチャン
    ネルＭＯＳ型トランジスタのゲート電極とサイドウオー
    ルとの整合した領域とＮＰＮバイポーラ型トランジスタ
    のエミッタとなる領域にＮ++型拡散層を形成する工程
    と、 ＰチャンネルＭＯＳ型トランジスタのゲート電極とサイ
    ドウオールとの整合した領域にＰ++型拡散層を形成する
    工程と、 中間絶縁膜を形成し、中間絶縁膜を開孔し、エミッタ電
    極とベース電極とコレクタ電極とソース電極とドレイン
    電極とを形成する工程とを有することを特徴とする半導
    体装置の製造方法。
  4. 【請求項４】 半導体基板の埋込絶縁膜で分離され、埋
    込絶縁膜との界面にＮ++型拡散層を有する半導体基板上
    のＮＰＮバイポーラ型トランジスタとＰＮＰバイポーラ
    型トランジスタとＮチャンネルＭＯＳ型トランジスタと
    ＰチャンネルＭＯＳ型トランジスタとを分離する領域に
    溝を掘り素子分離用絶縁膜を埋め込む工程と、 Ｎ++型拡散層を有する半導体基板にＰ- 型拡散層とＮ-
    型拡散層とを形成する工程と、 ＮＰＮバイポーラ型トランジスタのエミッタとなる領域
    にＮ++型拡散層を形成する工程と、 ＰチャンネルＭＯＳ型トランジスタのゲート電極に整合
    する領域にＰ++型拡散層を形成する工程と、 中間絶縁膜を形成し、中間絶縁膜を開孔し、エミッタ電
    極とベース電極とコレクタ電極とソース電極とドレイン
    電極とを形成する工程とを有することを特徴とする半導
    体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100854077B1 (ko) * 2002-05-28 2008-08-25 페어차일드코리아반도체 주식회사 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법
CN102386218A (zh) * 2010-08-31 2012-03-21 上海华虹Nec电子有限公司 BiCMOS工艺中的垂直寄生型PNP器件及其制造方法
CN102403343A (zh) * 2010-09-08 2012-04-04 上海华虹Nec电子有限公司 BiCMOS工艺中的垂直寄生型PNP器件及制造方法
CN103107087A (zh) * 2011-11-09 2013-05-15 上海华虹Nec电子有限公司 与锗硅异质结npn三极管集成的pnp三极管的制造方法

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CN103107087B (zh) * 2011-11-09 2015-10-14 上海华虹宏力半导体制造有限公司 与锗硅异质结npn三极管集成的pnp三极管的制造方法

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