JPH10224876A - パス監視回路 - Google Patents

Abstract

(57)【要約】 【課題】 監視すべきパスの増加に伴う回路規模の増大
を抑え、容易にデータ検出を行うこと。 【解決手段】 入力端から入力される信号の時間的な位
置の入れ替えを行い、出力端より出力する信号位置交換
手段と、予め設定された一巡周期内において、互いに異
なるビット列パターンを生成するＰＮパターン生成手段
２と、前記ＰＮパターン生成手段によって生成されたビ
ット列パターンを監視パターンとして、信号位置交換手
段の各入力端より入力されるべき信号に挿入するパター
ン挿入手段４，７と、信号位置交換手段の各出力端より
出力されるべき信号に含まれる監視パターンを検出する
パターン検出手段９，１２と、パターン挿入手段４，７
によって挿入された監視パターンとパターン検出手段
９，１２によって検出された監視パターンとに基づい
て、信号位置交換手段における入力端及び出力端の信号
経路の正常性を判定する正常性判定手段とを備えるよう
に構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、時間スイッチ（Ｔ
ＳＷ：Time SWitch ）及び空間スイッチ（ＳＳＷ：Spac
e SWitch）を備えた多重変換装置に関する。

【０００２】

【従来の技術】従来、伝送路と交換機との間に設けられ
る多重変換装置としては、例えば、図８に示すような構
成のものがある。図８は、多重変換装置の概略構成を示
すブロック図である。図８に示す多重変換装置３０は、
低速インターフェース部３１と、多重変換部３２と、高
速インターフェース部３３と、クロック部３４と、制御
インターフェース部３５と、警報制御部３６と、電源部
３７とを備えている。

【０００３】低速インターフェース部３１は、複数の交
換機に設定された各種伝送路との間を効率的かつ経済的
に振り分けて接続するためのインターフェースであり、
多重変換部３２は、伝送路と交換機側ハイウェイとの多
重度が異なることから、伝送すべきデータを多重・分離
してそれぞれの多重度を合わせるためのものである。高
速インターフェース部３３は、複数の対地に設定された
各種伝送路との間を効率的かつ経済的に振り分けて接続
するためのインターフェースである。

【０００４】クロック部３４は、多重変換装置３０内の
各ブロックに供給するクロック信号を生成するものであ
り、制御インターフェース部３５は、多重変換装置３０
内の各ブロックの動作を制御するための各種制御信号を
出力するものである。警報制御部３６は、伝送路及び交
換機側ハイウェイ上で発生した各種警報を検出して相互
に通知するものであり、電源部３７は、多重変換装置３
０内の各ブロックに対して所定の電源電圧を供給するた
めのものである。

【０００５】以上の構成において、多重変換部３２で
は、一般に、時間スイッチ（ＴＳＷ）間を空間スイッチ
（ＳＳＷ）で結合した、Ｔ−Ｓ−Ｔ型の時間スイッチ及
び空間スイッチが設けられ、時間スイッチでタイムスロ
ットの入れ替えを行い、空間スイッチでハイウェイの乗
り換えを行う。

【０００６】このように、時間スイッチ及び空間スイッ
チを有する多重変換装置３０では、時間スイッチ及び空
間スイッチが故障した場合、その影響は、多重変換装置
３０に接続する全回線に対して及ぶことになる。このた
め、多重変換部３２においては常に時間スイッチ及び空
間スイッチを含むブロックの機能監視を行う必要があ
る。

【０００７】このような機能監視の一手法としてパス監
視方法があり、パス監視方法は、低速インターフェース
部３１、多重変換部３２、高速インターフェース部３３
を含めた回線設定部分の全体を監視するのに一般的に用
いられている。図９は、従来のパス監視方法の原理を説
明するための図であり、多重変換部３２内のパスを示し
ている。

【０００８】図９に示す例のように、送信側入力端Ｓ１
〜Ｓ４及び受信側出力端Ｒ１〜Ｒ４にそれぞれ４つの入
力端及び出力端がある場合、（１）Ｓ１−Ｒ１，（２）
Ｓ１−Ｒ２，…，（１５）Ｓ４−Ｒ３，（１６）Ｓ４−
Ｒ４の合計１６通りのパスが存在することになる。そし
て、これら１６通りの各パスにそれぞれ異なる試験用チ
ェックパターンデータを割り当て、これらの試験用チェ
ックパターンデータを送信側入力端Ｓ１〜Ｓ４から各パ
ス毎に伝送し、受信側出力端Ｒ１〜Ｒ４から得られるデ
ータを試験用チェックパターンデータと比較する。

【０００９】これによって、１６通りすべての試験用チ
ェックパターンデータが得られた場合には、すべてのパ
スは正常であると判断し、一方、いずれかの試験用チェ
ックパターンデータが得られなかった場合には、この試
験用チェックパターンデータが割り当てられたパスに異
常があるものと判断することで、パスの監視を行ってい
る。

【００１０】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のパス監視方法にあっては、送信側入力端及び
受信側出力端の組み合わせによって得られるパスの数が
少ない場合にはあまり問題とならないが、送信側入力端
及び受信側出力端の数が増えてくると、以下に述べるよ
うな問題点が発生する。

【００１１】すなわち、例えば、図１０に示す例のよう
に、送信側入力端Ｓ１〜Ｓ１０，ＲＨＷ及び受信側出力
端Ｒ１〜Ｒ１０，ＳＨＷの数がそれぞれ１１となる場
合、パスの数は１１×１１＝１２１となり、１２１通り
の各パスにそれぞれ異なる試験用チェックパターンデー
タを割り付ける必要がある。

【００１２】この場合、１２１種類もの試験用チェック
パターンデータを発生させるようなデータ発生器を設け
ると、回路規模が大きくなってしまうという問題が生じ
る。また、試験用チェックパターンデータの種類が増え
ると、データ長も長くなり、情報領域を多く必要とする
ため、データ検出を容易に行うことが難しくなってくる
という問題も生じてくる。

【００１３】本発明は、従来のパス監視方法の問題点を
解決するためになされたものであり、監視すべきパスの
増加に伴う回路規模の増大を抑え、容易にデータ検出を
行うパス監視回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明のパス監視回路は、所定数の入力端から入力
される信号の時間的な位置の入れ替えを行い、所定数の
出力端より出力する信号位置交換手段と、予め設定され
た一巡周期内において、互いに異なるビット列パターン
を生成する擬似雑音パターン生成手段と、前記擬似雑音
パターン生成手段によって生成されたビット列パターン
を監視パターンとして、前記信号位置交換手段の各入力
端より入力されるべき信号に挿入するパターン挿入手段
と、前記信号位置交換手段の各出力端より出力されるべ
き信号に含まれる監視パターンを検出するパターン検出
手段と、前記パターン挿入手段によって挿入された監視
パターンと前記パターン検出手段によって検出された監
視パターンとに基づいて、前記信号位置交換手段におけ
る入力端及び出力端の信号経路の正常性を判定する正常
性判定手段とを備えるように構成している。

【００１５】ここで、前記信号位置交換手段は、入力端
及び出力端の組み合わせによる複数の信号経路を有し、
前記パターン挿入手段は、互いに異なるビット列パター
ンを各信号経路毎に割り当てて、監視パターンの挿入を
行うことが好ましい。また、前記パターン検出手段は、
最初に検出した監視パターンに基づいて、次回以降に検
出すべき監視パターンとなるビット列パターンを予め求
めておくことが有効である。

【００１６】

【発明の実施の形態】以下、図示した一実施形態に基づ
いて本発明を詳細に説明する。図１は、本発明における
パス監視回路の要部構成を示すブロック図であり、パス
監視回路を多重変換装置内の多重変換部に適用した例を
示す。

【００１７】本発明のパス監視回路を含む多重変換部１
は、パターン発生部（擬似雑音パターン生成手段）２
と、図示しない低速インターフェースの出力信号を入力
とするセレクタ３と、セレクタ３の出力信号を入力とす
る監視パターン挿入部（パターン挿入手段）４と、監視
パターン挿入部４の出力信号を入力とするシリアル−パ
ラレル変換多重部５と、図示しない高速インターフェー
スの出力信号を入力とする監視パターン挿入部（パター
ン挿入手段）７と、シリアル−パラレル変換部５及び監
視パターン挿入部７の出力信号を入力とする多重部６
と、アドレスコントロール部１３と、アドレスコントロ
ール部１３の出力信号を入力するアドレスコントロール
メモリ（ＡＣＭ：Address Control Memory）１４と、ア
ドレスコントロール部１３及びアドレスコントロールメ
モリ１４の出力信号を入力とするセレクタ１５（※１５
の名称を御教示下さい）と、多重部６及びセレクタ１５
（※名称）の出力側に接続するデータメモリ（ＤＭ：Da
ta Memory ）１６と、データメモリ１６の出力信号を入
力とする分離部１１と、分離部１１からの出力信号を入
力とするパターン監視部（パターン検出手段）１２と、
分離部１１からの出力信号を入力とするパラレル−シリ
アル変換分離部１０と、パラレル−シリアル変換分離部
１０の出力信号を入力とするパターン監視部（パターン
検出手段）９と、パターン監視部９の出力信号を入力と
するセレクタ８とから構成されている。

【００１８】パターン発生部２は、擬似的に発生させた
ランダムパターンデータである、擬似雑音パターン（以
下、ＰＮパターン：Pseudo Noise pattern）データを発
生させるものである。これは、図１０に示すように、１
１×１１＝１２１ものパスを監視するためには、１２１
種類のパターン信号を用意しなければならないが、本例
では、パターンの発生及び検出を容易にするため、擬似
雑音パターン発生器を用いてパターンを発生させる。こ
れによって、検出側では、送られてきたパターン信号か
ら、次に送られてくるパターン信号を予測することが可
能となり、パターン信号の一致不一致をみることで、パ
ス監視を行う。

【００１９】図２は、パターン発生部２により発生され
るＰＮパターン系列の一例を示す図であり、ＰＮ１１の
場合を示す。セレクタ３は、低速インターフェース部か
ら８本の信号線を介して入力される入力信号から所望の
５本の信号線を選択し、これらの信号を出力するもので
ある。監視パターン挿入部４，７は、パターン発生部２
により発生したＰＮパターンデータを、監視パターンと
して信号線に挿入するものである。シリアル−パラレル
変換多重部５は、監視パターン挿入部４から入力される
シリアル信号をパラレル信号に変換して多重部６に入力
するものである。

【００２０】多重部６は、入力データを多重化してデー
タメモリ１６に書き込むものである。セレクタ８は、パ
ターン監視部９から５本の信号線を介して入力される入
力信号を８本の信号線のいずれかに出力するものであ
る。パターン監視部９，１２は、監視パターン挿入部
４，７によって挿入された監視パターンが正しく入力さ
れているか否かを監視するものである。パラレル−シリ
アル変換分離部１０は、分離部１１を介して入力される
パラレル信号をシリアル信号に変換してパターン監視部
９に出力するものである。

【００２１】分離部１１は、データメモリ１６から入力
される信号をパラレル信号に変換してパラレル−シリア
ル変換分離部１０及びパターン監視部１２にパラレル信
号を出力するものである。アドレスコントロール部１３
は、アドレスコントロールメモリ１４およびセレクタ１
５にアドレス信号を出力するものである。アドレスコン
トロールメモリ１４は、交換動作を行うために、書き込
みや読み出しの順序を変えるためのものであり、アドレ
スコントロールメモリ１４にはデータメモリ１６のアク
セスすべき番地が書き込まれており、アドレスコントロ
ールメモリ１４の内容にしたがってデータメモリ１６に
アクセスすることで、ランダムライトやランダムリード
を実現する。

【００２２】セレクタ１５は、アドレスコントロール部
１３またはアドレスコントロールメモリ１４の出力のい
ずれか一方を適宜選択して、データメモリ１６に供給す
るものである。データメモリ１６は、多重部６から入力
される各タイムスロットの内容を記憶するためのもので
あり、アドレスコントロール部１３からセレクタ１５を
介して与えられるアドレス信号に基づいて、交換される
ディジタル信号（音声情報等）が一時的に書き込まれる
メモリである。

【００２３】時間スイッチの主要動作となる時間的位置
の入れ替えは、データメモリ１６にアドレスコントロー
ル部１３からのアドレス信号に基づいて、アドレスコン
トロールメモリ１４より読み出し順序データを読み出
し、セレクタ１５を介してデータメモリ１６に与える。
データメモリ１６は、アドレスコントロールメモリ１４
からの読み出し順序にしたがって、分離部１１に入れ替
えたデータを与える方法（シーケンシャルライト、ラン
ダムリード）を採用している。

【００２４】次に、上述の実施形態における多重変換部
１の動作例を図３〜図５に基づいて説明する。なお、本
説明では、８×８＝６４通りのパスに対して適用した場
合について説明する。監視パターン挿入部４，７は、パ
ターン発生部２によって発生させたＰＮパターンを挿入
することで、図３に示すような挿入パターンを各パスを
通る信号中に順次挿入する。

【００２５】一方、パターン監視部９，１２では、各パ
スを通る信号中に含まれる、あるパターンを検出する
と、その検出パターンから次に検出されるべきパターン
を予測する。これは、パターン発生部２によって発生さ
れるＰＮパターンが、ある周期をもって巡回することを
利用するものであり、これによって、パターン監視部
９，１２では、パスの数だけ検出パターンを用意する必
要がなくなる。

【００２６】以下、低速インターフェース側からの信号
にパターンを挿入し、そのパターンを検出する場合につ
いて詳しく説明する。パターン挿入時には、図３に示す
ように、まず、時間Ａのタイミングで低速インターフェ
ースからの信号線１〜５に対して、監視パターン挿入部
４は、図２に示すＰＮパターン１〜５をそれぞれ与え
る。続いて、時間Ｂのタイミングで低速インターフェー
スからの信号線２〜６に対して、図２に示すＰＮパター
ン９〜１２，８をそれぞれ与え、以後、各信号線に順次
パターンを挿入する。これによって、検査すべきパス数
に対して充分な周期のＰＮパターンを発生させること
で、各パス毎に異なるパターンを挿入することができ
る。

【００２７】一方、パターン検出時には、図４に示すよ
うに、まず、時間Ａのタイミングで５本の信号線に挿入
されたＰＮパターン１〜５を検出する。続いて、時間Ｂ
のタイミングで５本の信号線に挿入されたＰＮパターン
８〜１２を検出する。これは、時間Ｂのタイミングでの
パターン挿入時に、信号線２〜６に対してＰＮパターン
９〜１２，８が挿入されているが、このとき、信号線６
に対して挿入されるＰＮパターン８は、切替タイミング
によって最初に出力されることになるため、検出側で
は、５本の信号線を監視するだけで監視パターン挿入部
４によって挿入されたパターンを正確に検出することが
できる。

【００２８】図５は、本発明における他のパス監視回路
の要部構成を示すブロック図であり、図１に示すパス監
視回路よりも監視区間を拡大した例を示す。具体的に
は、Ｔ−Ｓ−Ｔ型の時間スイッチ及び空間スイッチを有
するＴ−Ｓ−Ｔ部２０と、Ｔ−Ｓ−Ｔ部２０の入力側に
接続される送信側セレクタ（図中、Ｓ−ＳＥＬ）２１〜
２５と、Ｔ−Ｓ−Ｔ部２０の出力側に接続される受信側
セレクタ（図中、Ｒ−ＳＥＬ）２６〜２８とから構成さ
れている。さらに、各送信側セレクタ２１〜２５の入力
端側には、低速インターフェースに接続する端子ＩＦ１
〜ＩＦ８が設けられ、一方、Ｔ−Ｓ−Ｔ部２０の出力端
側には、端子Ａ〜Ｅが設けられ、さらに、受信側セレク
タ２６〜２８の出力端側には、端子Ｆ〜Ｈが設けられて
いる。

【００２９】以上の構成において、送信側セレクタ２１
〜２５は、端子ＩＦ１〜ＩＦ８から入力された信号から
所望の５つを選択し、信号線Ｓ１〜Ｓ５を介してＴ−Ｓ
−Ｔ部２０に出力する。Ｔ−Ｓ−Ｔ部２０は、信号線Ｓ
１〜Ｓ５を介して入力された信号の変換を行い、信号線
Ｒ１〜Ｒ５を介して出力する。そして、信号線Ｓ１〜Ｓ
５からの出力をそのまま端子Ａ〜Ｅに出力し、また、受
信側セレクタ２６〜２８により選択した出力を端子Ｆ〜
Ｈに出力する。

【００３０】以下、監視パターンの挿入及び検出につい
て、図６及び図７に基づいて詳しく説明する。まず、図
６に示すように、送信側セレクタ２１〜２５は、端子Ｉ
Ｆ１〜ＩＦ５からの入力を選択・出力し、続いて、端子
ＩＦ６，ＩＦ２〜ＩＦ５、端子ＩＦ７，ＩＦ６，ＩＦ３
〜ＩＦ５、…と順次選択する。また、受信側セレクタ２
６〜２８は、図７に示すように、信号線Ｒ１〜Ｒ５から
いずれかの信号線を選択して端子Ｆ〜Ｇに出力する。以
上の手順で各端子を選択することより、端子ＩＦ１〜Ｉ
Ｆ８からＰＮパターンを送信するとともに、端子Ａ〜Ｈ
でＰＮパターンを監視することにより、Ｔ−Ｓ−Ｔ部２
０の外部も含めた範囲を監視区間とすることができる。

【００３１】以上説明したように、本実施形態では、パ
スの正常性を確認するための監視パターンを、ＰＮパタ
ーンとしたことにより、監視パターンを生成する回路規
模の増大を抑えることができる。また、検出側では、ど
のような監視パターンが送られてくるのかを把握できる
ので、データ検出を高速に行うことができる。

【００３２】なお、前述の実施形態では、パターン発生
部２によるＰＮパターンとして、ビット長が１１ビット
のＰＮ１１を用いた場合について説明したが、ＰＮパタ
ーンのビット長としては、これに限るものではなく、１
５ビット長のＰＮ１５等であっても構わない。

【００３３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、監視パターンとしてＰＮパターンを用いるこ
とにより、擬似雑音パターン生成手段は、パターン監視
すべきパスが増加しても、それに伴う回路規模の増大を
抑えることができる。また、監視パターンの検出側で
は、検出すべき監視パターンを予め予測しておくことが
できるので、比較すべきデータの準備を素早く行うこと
ができ、パターンデータの監視を容易に行うことができ
る。

【図面の簡単な説明】

【図１】本発明におけるパス監視回路の要部構成を示す
ブロック図である。

【図２】パターン発生部により発生されるＰＮパターン
系列の一例を示す図である。

【図３】監視パターン挿入部によるパターン挿入例を説
明するための図である。

【図４】パターン監視部によるパターン監視例を説明す
るための図である。

【図５】本発明における他のパス監視回路の要部構成を
示すブロック図である。

【図６】送信側セレクタの選択例を示す図である。

【図７】受信側セレクタの選択例を示す図である。

【図８】多重変換装置の概略構成を示すブロック図であ
る。

【図９】従来のパス監視方法の原理を説明するための図
である。

【図１０】従来のパス監視方法の問題点を説明するため
の図である。

【符号の説明】

１ 多重変換部 ２ パターン発生部（擬似雑音パターン生成手段） ３ セレクタ ４，７ 監視パターン挿入部（パターン挿入手段） ５ シリアル−パラレル変換多重部 ６ 多重部 ８ セレクタ ９，１２ パターン監視部（パターン検出手段） １０ パラレル−シリアル変換分離部 １１ 分離部 １３ アドレスコントロール部 １４ アドレスコントロールメモリ １５ セレクタ １６ データメモリ

Claims (3)

【特許請求の範囲】
1. 【請求項１】所定数の入力端から入力される信号の時間
   的な位置の入れ替えを行い、所定数の出力端より出力す
   る信号位置交換手段と、 予め設定された一巡周期内において、互いに異なるビッ
   ト列パターンを生成する擬似雑音パターン生成手段と、 前記擬似雑音パターン生成手段によって生成されたビッ
   ト列パターンを監視パターンとして、前記信号位置交換
   手段の各入力端より入力されるべき信号に挿入するパタ
   ーン挿入手段と、 前記信号位置交換手段の各出力端より出力されるべき信
   号に含まれる監視パターンを検出するパターン検出手段
   と、 前記パターン挿入手段によって挿入された監視パターン
   と前記パターン検出手段によって検出された監視パター
   ンとに基づいて、前記信号位置交換手段における入力端
   及び出力端の信号経路の正常性を判定する正常性判定手
   段と、 を備えることを特徴とするパス監視回路。
2. 【請求項２】前記信号位置交換手段は、入力端及び出力
   端の組み合わせによる複数の信号経路を有し、 前記パターン挿入手段は、互いに異なるビット列パター
   ンを各信号経路毎に割り当てて、監視パターンの挿入を
   行うことを特徴とする請求項１記載のパス監視回路。
3. 【請求項３】前記パターン検出手段は、最初に検出した
   監視パターンに基づいて、次回以降に検出すべき監視パ
   ターンとなるビット列パターンを予め求めておくことを
   特徴とする請求項１または請求項２記載のパス監視回
   路。